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Die vorliegende Erfindung betrifft einen Taktgenerator; und insbesondere einen Verzögerungs-Verriegelungsschleifen-(DLL-)Taktgenerator bei einem synchronen Speicher mit wahlfreiem Zugriff (SDRAM) mit verdoppelter Datenrate (DDR).
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Im allgemeinen ist ein Modul in einer Halbleiterspeicherschaltung mit Takten synchronisiert und führt verschiedene Funktionen durch, beispielsweise das Lesen von Daten aus einer Speicherzelle oder das Schreiben von Daten in die Speicherzelle. Die Synchronisierung wird entsprechend Taktsignalen durchgeführt, die in einem Taktgenerator erzeugt werden. In einem Halbleitergerät wird ein Taktsignal mit einer bestimmten Zeitdauer dazu verwendet, eine zeitliche Verschiebung zwischen einem Taktsignal und einem Datensignal oder zwischen zwei Taktsignalen zu kompensieren. Insbesondere tritt bei einem DDR-SDRAM dann, wenn das Datensignal synchron mit einem Takt ausgegeben wird, eine zeitliche Verschiebung infolge einer Eingangsverzögerung des Takts und einer Verzögerung beim Datenausgabepfad auf. Daher wird ein zusätzlicher, interner Takt zum Kompensieren der zeitlichen Verschiebung infolge der voranstehend geschilderten Verzögerung verwendet.
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Gemäß 1 tritt dann, wenn ein Datensignal synchron mit einem Taktsignal clk ausgegeben wird, eine zeitliche Verschiebung td1 auf. Um die zeitliche Verschiebung td1 zu kompensieren, wird ein neues Taktsignal verwendet, welches sich auf ein DLL-Taktsignal (DLL: Verzögerungs-Verriegelungsschleife) dll_clk bezieht. Wenn das Datensignal mit dem DLL-Taktsignal dll_clk synchronisiert ist, wird das Datensignal ohne die zeitliche Verschiebung td1 ausgegeben.
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Das DLL-Taktsignal dll_clk geht dem Taktsignal clk um die Eingangsverzögerung td1 vor. Im wesentlichen wird das DLL-Taktsignal dll_clk dadurch erzeugt, daß das Taktsignal soweit wie einer Subtraktion td2 der Eingangsverzögerung td1 von einem Zeitraum tck des Taktsignals entsprechend verzögert wird. Ein wesentlicher Verzögerungswert kann daher durch folgende Gleichung ausgedrückt werden: td2 = tck – td1
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Allerdings erzeugt eine herkömmliche DLL-Schaltung ein internes Taktsignal, welches die zeitliche Verschiebung kompensiert, erst nach einer beträchtlich langen Zeit.
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DE 41 25 387 A1 beschreibt eine Schaltung, welche eine Vielzahl von in Kaskade geschalteten Verzögerungsgliedern und eine Vielzahl von Zwischenspeichern enthält. Die Verzögerungsglieder sind jeweils mit dem Eingang an den Ausgang eines anderen angeschlossen. Setzeingänge von verschiedenen Zwischenspeichern sind an die Ausgänge verschiedener Verzögerungsglieder angeschlossen, um Zeitpunkte des Auftretens von Vorderflanken von verschiedenen Zeitsteuerimpulsen zu bestimmen. Die Schaltung ist zum Erzeugen einer Vielzahl von miteinander in Beziehung stehenden Zeitsteuersignalen bestimmt und es wird eine Generatorschaltung zur analogen Zeitsteuerung bereitgestellt, wodurch die Erfordernisse des Ableitens von Zeitsteuersignalen hoher Auflösung sowie des Benutzens einer eingegebenen Taktfrequenz vermieden werden. Ferner werden Impulse erzeugt, deren Breite durch die Verhältnisse von Kondensatoren bestimmt sind. Zwei Signale
(V OI, V OJ) werden erzeugt, wobei der Zeitpunkt der Vorderflanke des Signals
V OI den Zeitpunkt der Vorderflanke eines Q-Signals bestimmt (Ausgang Q eines Zwischenspeichers). Die Vorderflanke des Signals
V OJ bewirkt eine fallende Flanke des Q-Signals. Die Generatorschaltung zur analogen Zeitsteuerung ist sehr nutzvoll in CMOS-Analog/Digital-Umsetzern, in denen die verschiedenen Bits unterschiedliche Einstellzeiten haben.
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EP 762 262 A1 beschreibt eine Schaltung zum Erzeugen von Taktsignalen, welche eine Vielzahl von in Kaskade geschalteten Verzögerungsschaltungen aufweist. Jede Verzögerungsschaltung enthält zwei Schaltungselemente zum Durchlassen oder Sperren eines Taktsignals. Die Schaltung zur Erzeugung von Taktsignalen weist ferner ein Verzögerungselement auf, welches mit jedem der Schaltungselemente verbunden ist. Die Schaltung wird in PLL-Schaltungen und in Halbleiterbauteilen verwendet. Die Schaltung zum Erzeugen von Taktsignalen hat die Aufgabe, Taktübertragungsverzögerungszeiten zu verkürzen und die Leistungsaufnahme zu senken.
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EP 655 840 A2 beschreibt einen Taktsynthesizer, der auf einer DLL-(Delay Locked Loop)-Technik basiert. Der Taktsynthesizer erzeugt aus einem einzelnen Bezugstakt, Taktsignale, welche unterschiedliche Frequenzen zueinander aufweisen und unterschiedlich zu der Frequenz des Bezugstaktes sind. Der Synthesizer enthält eine DLL-Schaltung, die eine Vielzahl von steuerbaren Verzögerungselemente aufweist, wobei die Verzögerungselemente in Reihe geschaltet sind. Jedes der Verzögerungselemente verzögert das Bezugssignal um eine einstellbare Zeit, so dass die Verzögerungselemente eine Vielzahl von verzögerten Signalen erzeugen. Der Taktsynthesizer enthält weiterhin eine oder mehrere Mischschaltungen zum logischen Kombinieren der verzögerten Signale, so dass die Mischschaltungen logisch kombinierte Signale erzeugen.
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US 4,649,438 beschreibt einen Phasenregelsignalgenerator zum Erzeugen eines Rechtecksignals mit einer vorbestimmten Phase, wobei die vorbestimmte Phase mit der Phase eines eingehenden Bezugssignals synchron ist. Der Phasenregelsignalgenerator umfasst Verzögerungsschaltungen, die mit dem Rechtecksignal, welches durch einen asynchronen Oszillator erzeugt wurde, beliefert werden, wobei die Verzögerungsschaltungen in einer Vielzahl von Stufen bereitgestellt werden. Der Phasenregelsignalgenerator umfasst weiterhin eine Signalspeicherschaltung, welche mit dem Rechtecksignal und den Signalen der Ausgänge der Verzögerungsschaltungen beliefert wird. Die Signalspeicherschaltung speichert gleichzeitig die Ausgangssignale der Verzögerungsschaltungen in Reaktion auf ein Bezugssignal, welches an die Signalspeicherschaltung und an eine Torschaltung zum Erzeugen eines Eingangs- oder Ausgangssignals einer oder einer Vielzahl von Verzögerungsschaltungen angelegt ist. Jede der Verzögerungsschaltungen hat einen Eingang und einen Ausgang, deren Signale eine gegenseitig gegenläufige Polarität an einem Zeitpunkt aufweisen, wenn das Bezugssignal als ein Rechteckausgangssignal des Phasenregelsignalgenerators an die Speicherschaltung angelegt ist. Mit dem Phasenregelsignalgenerator ist es möglich, ein Ausgangssignal zu erhalten, welches genau in Phase mit einem Bezugssignal ist.
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DE 37 33 554 A1 beschreibt eine Schaltung zum Erzeugen präziser Verzögerungen, wobei die Schaltung eine phasensynchronisierte (PLL) Schleife enthält, die von einem Referenzfrequenzgenerator, wie einem Kristalloszillator, gesteuert ist und eine variable Verzögerungsschaltung aufweist. Das Ausgangssignal des Oszillators ist mit OSC bezeichnet und wird einer variablen Verzögerungsschaltung zugeführt, die als Antwort auf das Signal OSC ein verzögertes Ausgangssignal DOSC erzeugt. Die Signale OSC und DOSC werden beide einem Phasendetektor zugeführt, der als Antwort auf die Ermittlung einer Phasendifferenz zwischen den beiden Signalen ein Fehlersignal auf einer Leitung erzeugt. Ein Phasenfehler repräsentierendes Fehlersignal wird erzeugt und der Verzögerungsschaltung zugeführt, um das Verzögerungsmaß solange zu verändern, bis der Phasenfehler eliminiert ist. Der Oszillator, die variable Verzögerungsschaltung und der Phasendetektor bilden eine Schaltung mit phasensynchronisierter Schleife (PLL-Schaltung), die die Verzögerungsschaltung dazu veranlasst, eine Verzögerung zu erzeugen, welche genau einer Taktperiode des Ausgangssignals des Oszillators gleicht. Bei bestimmten Anwendungen lässt sich die Verzögerungsschaltung benutzen, um mehrere Steuersignale mit einem vorbestimmten Verhältnis zu erzeugen.
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Die Aufgabe der Erfindung besteht daher in der Bereitstellung eines DLL-Generators, der eine kürzere Einschwingzeit aufweist.
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Diese Aufgabe ist durch die Gegenstände der unabhängigen Ansprüche gelöst.
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Bevorzugte Ausführungsformen sind in den Unteransprüchen definiert.
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Gemäß einer Ausführungsform der vorliegenden Erfindung wird eine Einrichtung zur Erzeugung eines Verzögerungs-Verriegelungsschleifen-Taktsignals (DLL-Taktsignal) zur Verfügung gestellt, welche aufweist: einen ersten Taktgenerator zum Empfang eines ersten Taktsignals, welches ein externes Synchronisiertaktsignal ist, und eine erste Zeitdauer aufweist, und zur Erzeugung eines zweiten Taktes, der um eine erste Verzögerungszeit im Vergleich zum ersten Takt verzögert ist; einen zweiten Taktgenerator zur Erzeugung eines ersten Steuersignals, welches eine Impulsbreite entsprechend einer Differenz zwischen der ersten Zeitdauer und der ersten Verzögerungszeit aufweist; und einen dritten Taktgenerator zur Erzeugung eines DLL-Taktsignals, welches um die Impulsbreite des ersten Steuersignals langsamer ist als das erste Taktsignal.
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Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird eine Einrichtung zur Erzeugung eines DLL-Taktsignals zur Verfügung gestellt, welche aufweist: einen Impulsgenerator zur Erzeugung eines Impulssignals, dessen Impulsbreite einer vorbestimmten Verzögerungszeit entspricht; eine erste Verzögerungskette, die mehrere Verzögerer aufweist, zum Verzögern des Impulssignals um eine vorbestimmte Verzögerungszeit in Reihenfolge; und eine zweite Verzögerungskette, welche dieselbe Verzögerungszeit aufweist wie die erste Verzögerungskette, zum Verzögern eines externen Taktsignals in Reaktion auf ein Ausgangssignal von dem Verzögerer.
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Diese und weitere Merkmale, Zielrichtungen, und Vorteile der vorliegenden Erfindung werden unter Bezugnahme auf die folgende Beschreibung, die beigefügten Patentansprüche und zugehörigen Zeichnungen noch deutlicher, wobei:
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1 ein Zeitablaufdiagramm ist, welches die Erzeugung eines DLL-Takts bei einem herkömmlichen DLL-Taktgenerator erläutert;
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2 ein Zeitablaufdiagramm, welches die Erzeugung eines DLL-Takts gemäß der vorliegenden Erfindung erläutert;
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3 ein Blockschaltbild, welches einen DLL-Taktgenerator gemäß der vorliegenden Erfindung zeigt;
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4 ein Schaltbild des DLL-Taktgenerators gemäß der vorliegenden Erfindung;
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5 ein detailliertes Schaltbild von 4;
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6 ein Schaltbild einer Verschiebungsvorrichtung in den 4 und 5;
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7 ein Zeitablaufdiagramm von Signalen in 4;
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8 ein Zeitablaufdiagramm, welches Betriebsabläufe des DLL-Taktgenerators gemäß der vorliegenden Erfindung erläutert;
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9 ein Diagramm, welches ein Simulationsergebnis der Schaltung in 4 erläutert;
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10 ein Schaltbild, welches eine Verzögerungskette gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigt;
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11 ein Zeitablaufdiagramm, welches Signale zeigt, wenn eine Zeitdauer des Takts doppelt so groß ist;
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12 und 13 Schaltbilder von Verzögerungsketten gemäß einer weiteren Ausführungsform der vorliegenden Erfindung; und
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14 und 15 Schaltbilder, welche Verschiebungsvorrichtungen gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigen.
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Nachstehend werden bevorzugte Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen im einzelnen beschrieben.
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Gemäß 2 erzeugt ein DLL-Taktgenerator ein erstes Steuersignal msr unter Verwendung von zwei Taktsignalen, eines ersten Taktsignals clk und eines zweiten Taktsignals clk_dout. Genauer gesagt weist das erste Steuersignal msr eine Impulsbreite auf, welche die Subtraktion td2 der Verzögerung td1 von einer Zeitdauer tck des Taktsignals darstellt. Das zweite Taktsignal clk_dout wird dadurch erzeugt, daß das erste Taktsignal clk um die Verzögerung td1 über das Verzögerungsmodell verzögert wird. Daher weist das zweite Taktsignal clk_dout denselben Zeitverlauf auf wie das unkompensierte Datenausgangssignal in 1.
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Die Impulsbreite des ersten Steuersignals wird in eine Zeitverzögerung umgewandelt, welche denselben Wert aufweist wie die Impulsbreite td2 des ersten Steuersignals, durch eine Verzögerungskette. Das DLL-Taktsignal dll_clk wird dadurch erzeugt, daß das erste Taktsignal um die Zeitverzögerung verzögert wird. Anders ausgedruckt wird eine zu kompensierende Zeitverzögerung in ein Impulssignal umgewandelt, und wird das Impulssignal erneut in die Zeitverzögerung umgewandelt.
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3 zeigt ein Blockschaltbild zur Implementierung der Erzeugung des DLL-Taktsignals, wie dies voranstehend unter Bezugnahme auf 2 geschildert wurde. Ein Verzögerungsmodell 31 empfängt ein externes, erstes Taktsignal clk und erzeugt ein zweites Taktsignal, welches denselben Zeitverlauf aufweist wie ein unkompensiertes Datenausgangssignal. Ein Steuersignalgenerator 32 empfängt das erste und zweite Taktsignal clk und clk_dout, und erzeugt ein erstes, ein zweites und ein drittes Steuersignal mrs, shft bzw. shift_reset. Ein DLL-Generator 33 empfängt das erste bis dritte Steuersignal und erzeugt ein DLL-Taktsignal dll_clk. Die Zeitverläufe der Steuersignale sind in 7 gezeigt. Das Verzögerungsmodell 31 und der Steuersignalgenerator 32 gehören nicht zum eigentlichen Gegenstand der vorliegenden Erfindung, und daher wird auf ihre detaillierte Beschreibung in dieser Beschreibung verzichtet.
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4 zeigt ein Schaltbild des DLL-Taktgenerators 33 in 3. 5 ist ein detailliertes Schaltbild von 4.
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Gemaß 4 weist der DLL-Taktgenerator eine Verzögerungsketteneinheit auf, eine Verschiebungs- und Verriegelungseinheit, und eine Wiederholungsverzögerungsketteneinheit. Sämtliche der Elemente in der Verzögerungsketteneinheit, der Verschiebungs- und Verriegelungseinheit und der Wiederholungsverzögerungsketteneinheit sind gekuppelt und als Stufe ausgebildet. Der DLL-Taktgenerator weist diese drei Stufen in Reihenschaltung auf.
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Die Verzögerungsketteneinheit führt eine Verzögerung und Ausbreitung der Impulsbreite des ersten Steuersignals durch. Die Verschiebungs- und Verriegelungseinheit weist Verschiebungsvorrichtungen 42 auf, die jeweils ein Ausgangssignal der Verzögerungskette speichern, und zwei Taktsignale an drei Eingangs-NOR-Gates 43 ausgeben.
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Die Verschiebungsvorrichtung 42 empfängt und speichert das Datensignal, während der Rücksetzimpuls auf niedrigem Pegel liegt, und verschiebt die gespeicherten Daten in die nächste Stufe, wenn ein zweites Steuersignal shft den hohen Pegel einnimmt. Wenn daher der Rücksetzimpuls den hohen Pegel einnimmt, während sich der Knoten ”in” auf niedrigem Pegel befindet, wird der Zustand der Ausgangsknoten Ab und A der Verschiebungsvorrichtung auf den hohen Pegel bzw. den niedrigen Pegel zurückgesetzt. Im unteren Teil der 4 und 5 sind mehrere Wiederholungsverzögerungsketten gezeigt, die jeweils dieselbe Verzögerung aufweisen wie die Verzögerungskette. Die Wiederholungsverzögerungskette empfängt das interne Taktsignal und gibt DLL-Taktsignale aus.
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Die Verzögerungsketteneinheit weist mehrere Stufen von Verzögerungsketten auf, die miteinander in Reihe geschaltet sind, und steuert die Impulsbreite des ersten Steuersignals durch Verzogerung der Anstiegsflanke des ersten Steuersignals msr. Jede Stufe der Verzögerungsketteneinheit weist ein NAND-Gate 40 auf, welches zwei Eingänge hat, und einen Inverter 41, der das Ausgangssignal des NAND-Gates 40 invertiert. Das NAND-Gate 40 in der ersten Stufe empfängt das erste Steuersignal und führt dieses dem Inverter 41 zu. Jedes der NAND-Gates 40 in den anderen Stufen empfängt das erste Steuersignal und führt mit diesem eine logische NAND-Operation durch, und führt dieselben Operationen mit dem Ausgangssignal des Inverters in der vorherigen Stufe durch. Das Ausgangssignal der logischen NAND-Operation wird an den Inverter 41 angelegt, der das Ausgangssignal des NAND-Gates invertiert.
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8 zeigt ein Zeitablaufdiagramm von Ausgangstaktsignalen von Verzögerungsketten an Knoten a1 bis i1. Wenn das erste Steuersignal durch weitere Verzögerungsketten hindurchgeht, wird die Verschiebung des ersten Steuersignals auf den hohen Pegel verzögert. Daher wird die Impulsbreite geringer, und tritt keine Verschiebung auf den hohen Pegel in den Stufen hinter h1 auf. Anders ausgedrückt wird die Signalform des ersten Steuersignals von der ersten Stufe aus in dieser Reihenfolge weitergeschickt. Wenn das erste Steuersignal auf niedrigem Pegel liegt, befindet sich jedes Ausgangssignal a1 bis i1 der Verzögerungsketten in sämtlichen Stufen auf dem niedrigen Pegel. Liegt daher das erste Steuersignal auf hohem Pegel, so sind die Verzögerungsketten freigeschaltet, und breitet sich das Signal auf hohem Pegel durch die Verzögerungsketten aus, wodurch jedes der Ausgangssignale a1 bis i1 der Verzögerungsketten in dieser Reihenfolge auf den hohen Pegel verschoben wird.
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Wenn das erste Steuersignal den niedrigen Pegel annimmt, werden sämtliche Verzogerungsketten auf den niedrigen Pegel zurückgesetzt. Daher breitet sich ein Signal auf hohem Pegel durch die Verzögerungsketten nur solange aus, wie das erste Steuersignal auf dem hohen Pegel liegt. Beispielsweise breitet sich in 8 das Signal auf hohem Pegel bis zum Ausgangsknoten g1 aus (der neunten Stufe), wobei die Ausgangssignale der Verzögerungsketten in weiteren Stufen, also von dem Ausgangsknoten h1 an, den niedrigen Pegel beibehalten.
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Andererseits weist die Verzögerungskette einen Inverter 41 auf, eine Verschiebungsvorrichtung 42, welche das zweite Steuersignal shft und das dritte Steuersignal shift_reset empfängt, ein NOR-Gate 43, welches eine logisch NOR-Operation mit Ausgangssignalen der Verschiebungsvorrichtungen 42 in der momentanen und den folgenden Stufen durchführt, und einen Inverter 44, der ein Ausgangssignal des NOR-Gates 43 invertiert.
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In 6 ist ein detailliertes Schaltbild der Verschiebungsvorrichtung 42 dargestellt. Wie aus 6 hervorgeht, weist die Verschiebungsvorrichtung 42 eine R-S-Zwischenspeicherschaltung auf, die ein Ausgangssignal der Verzögerungskette und das dritte Steuersignal shift_reset empfängt. Wenn ein Eingangssignal, also das Ausgangssignal der Verzögerungskette, auf dem niedrigen Pegel liegt, während das dritte Steuersignal shift_reset ebenfalls auf dem niedrigen Pegel liegt, speichert die R-S-Zwischenspeicherschaltung das vorherige Rücksetzsignal, jedoch weist, wenn ein Impuls auf hohem Pegel eingegeben wird, die R-S-Zwischenspeicherschaltung einen invertierten Wert des rückgesetzten Wertes auf. Wie in 8 gezeigt, wird das zweite Steuersignal shft an die Verschiebungsvorrichtung angelegt, nachdem das erste Steuersignal den niedrigen Pegel angenommen hat, und hat ein Ausgangssignal der Verschiebungsvorrichtung 42, durch welche das Signal auf hohem Pegel hindurchgeht, einen anderen Wert im Vergleich zu einem Ausgangssignal der Verschiebungsvorrichtung 42, durch welche das Signal auf hohem Pegel nicht hindurchgeht. Die anderen Ausgangssignale der Verschiebungsvorrichtung 42 weisen eine entgegengesetzte Phase auf.
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Die beiden Ausgangssignale out und outb der Verschiebungsvorrichtung 42 werden an das NOR-Gate 43 mit drei Eingängen angelegt. Die Ausgangssignale out und outb der Verschiebungsvorrichtung 42 legen fest, ob das Taktsignal clk durch das drei Eingänge aufweisende NOR-Gate 43 ausgegeben wird. Wie in den 4 und 5 gezeigt, kann nur das eingekreiste NOR-Gate 43 mit drei Eingängen das Taktsignal clk durchlassen. Die Stufe in dem Kreis ist die letzte Stufe (die siebte Stufe), bis zu welcher sich das Signal auf hohem Pegel ausbreitet, während das erste Steuersignal msr hoch ist.
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Da die NOR-Gates 43 in der ersten Stufe bis zur sechsten Stufe das Signal auf hohem Pegel von der Verschiebungsvorrichtung der nächsten Stufe empfangen, weisen die Ausgangssignale an den Knoten a3 bis f3 den hohen Pegel auf, unbeeinflußt vom Taktsignal, so daß in diesen Stufen keine Ausbreitung auftritt.
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Obwohl die NOR-Gates 43 in und nach der achten Stufe das Signal auf niedrigem Pegel von der Verschiebungsvorrichtung der nächsten Stufe empfangen, wie man zeigen kann, sind die Ausgangssignale outb der Verschiebungsvorrichtung in diesen Stufen ständig hoch, und dann liegen die Ausgangssignale der Verschiebungsvorrichtungen auf dem hohen Pegel, so daß in diesen Stufen keine Ausbreitung stattfindet. Daher schickt nur das NOR-Gate 43 in der siebten Stufe den Takt weiter. Anders ausgedrückt wird der Takt weitergeleitet, da das NOR-Gate 43 in der siebente Stufe das Taktsignal clk empfängt, das Ausgangssignal outb auf niedrigem Pegel der Verschiebungsvorrichtung am Knoten g2, und das Ausgangssignal auf niedrigem Pegel der Verschiebungsvorrichtung der nächsten Stufe.
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Daher wird, da das an diesem Punkt angelegte Taktsignal clk durch eine vorbestimmte Anzahl an Verzögerungsketten hindurchgeht, wobei die vorbestimmte Anzahl der Impulsbreite des ersten Steuersignals msr entspricht, der DLL-Takt dll_clk um die Impulsbreite td2 des ersten Steuersignals verzögert.
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9 zeigt Simulationsergebnisse der Schaltung in 4. Der DLL-Takt kann nach drei Takten seit Betrieb des DLL-Taktgenerators erhalten werden. Der DLL-Takt wird dadurch erzeugt, daß das Taktsignal entsprechend der Impulsbreite des ersten Steuersignals msr verzögert wird. Die Impulsbreite des ersten Steuersignals msr entspricht der Verzögerung td2.
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Die Umwandlung der Impulsbreite des ersten Steuersignals msr in eine Verzögerung unter Verwendung der Verzögerungsketten ist im vorliegenden Fall wesentlich. Die Verzögerungskette kann mit verschiedenen Merkmalen implementiert werden. Verschiedene Ausführungsformen der Verzögerungskette sind in den 10 bis 13 dargestellt.
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In 10 werden NOR-Gates statt der NAND-Gates verwendet, und wird ein invertiertes ersten Steuersignal /msr in die Verzögerungskette eingegeben. Wenn das invertierte erste Steuersignal /msr auf hohem Pegel liegt, liegen sämtliche Ausgänge der Verzögerungskette auf hohem Pegel und sind gesperrt. Wenn das invertierte erste Steuersignal /msr auf niedrigem Pegel liegt, breitet sich das Taktsignal auf niedrigem Pegel aus. Daher sollte die Verschiebungs- und Verriegelungseinheit entsprechend abgeändert werden.
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Bei den voranstehend geschilderten Ausführungsformen wird das erste Steuersignal bei jedem Takt erzeugt. Allerdings besteht kein Problem in der Hinsicht, das erste Steuersignal msr bei jeweils zwei Takten zu erzeugen. Signalformen in diesem Fall sind in 11 dargestellt. Anders ausgedrückt weisen ein zweites Taktsignal clk2 und ein zweites Datenausgangstaktsignal clk_dout2 Zeitdauern auf, die doppelt so lang sind wie beim Taktsignal clk und beim Datenausgangstaktsignal clk_dout. Daher weisen das erste Steuersignal msr2, das aus einem zweiten Taktsignal clk2 erzeugt wird, und ein zweites Datenausgangstaktsignal clk_dout2, verdoppelte Zeitdauern im Vergleich zum voranstehend erwähnten ersten Steuersignal msr auf. Das zweite und das dritte Steuersignal, welche doppelt so lange Zeitdauern aufweisen, werden auf entsprechende Weise erzeugt.
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Bei dieser Ausführungsform können in 12 dargestellte Verzögerungsketten eingesetzt werden.
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Die Taktsignale clk2 und clk_dout2, welche doppelte Zeitdauern aufweisen, können statt des ersten Steuersignals msr2 verwendet werden, wie dies in 13 gezeigt ist, da das erste Steuersignal msr2 gleich dem Ergebnis einer logischen AND-Operation der beiden Taktsignale clk2 und clk_dout2 ist. Das erste Steuersignal msr2 kann daher folgendermaßen ausgedrückt werden: measure2=clk2 AND clk_dout2. Darüber hinaus kann das invertierte erste Steuersignal /msr2 folgendermaßen ausgedrückt werden: /msr2=/clk2 OR /clk_dout2. Daher können die Änderungen implementiert werden, wie sie unter Bezugnahme auf 11 beschrieben wurden.
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Unter Verwendung derselben Grundsätze kann die Zeitdauer der Taktsignale auf das Vierfache oder mehr erhöht werden.
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Die Verschiebungsvorrichtung kann entsprechend implementiert werden, wie dies in den 14 und 15 gezeigt ist.
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Unter Verwendung des DLL-Taktgenerators gemäß Ausführungsformen der vorliegenden Erfindung kann eine stabile, exakte und digitale DLL innerhalb kurzer Zeit in einem DDR-SDRAM erhalten werden.
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Zwar wurden die bevorzugten Ausführungsformen der Erfindung zu Erläuterungszwecken beschrieben, jedoch werden Fachleute auf diesem Gebiet merken, daß verschiedene Modifikationen, Hinzufügungen und Ersetzungen möglich sind, ohne vom Umfang und Wesen der Erfindung abzuweichen, die in den beigefügten Patentansprüchen angegeben ist.