[go: up one dir, main page]

DE102004059723B4 - Speicherbauelement mit neuer Anordnung der Bitleitungen - Google Patents

Speicherbauelement mit neuer Anordnung der Bitleitungen Download PDF

Info

Publication number
DE102004059723B4
DE102004059723B4 DE102004059723A DE102004059723A DE102004059723B4 DE 102004059723 B4 DE102004059723 B4 DE 102004059723B4 DE 102004059723 A DE102004059723 A DE 102004059723A DE 102004059723 A DE102004059723 A DE 102004059723A DE 102004059723 B4 DE102004059723 B4 DE 102004059723B4
Authority
DE
Germany
Prior art keywords
row
bit line
bit
sense amplifier
bit lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102004059723A
Other languages
English (en)
Other versions
DE102004059723A1 (de
Inventor
Florian Dr. Schnabel
Helmut Schneider
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG filed Critical Qimonda AG
Priority to DE102004059723A priority Critical patent/DE102004059723B4/de
Priority to TW094140683A priority patent/TWI306611B/zh
Priority to US11/301,354 priority patent/US7414906B2/en
Publication of DE102004059723A1 publication Critical patent/DE102004059723A1/de
Application granted granted Critical
Publication of DE102004059723B4 publication Critical patent/DE102004059723B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

Speicherbauelement (10) mit:
einer Mehrzahl von Bitleitungen (11–14, 16–19, 21–24, 26–29), an denen Speicherzellen (71–78, 81–88) angeordnet sind; und
einer Mehrzahl von Leseverstärkern (41–44), die in einer Reihe angeordnet sind, wobei jeder Leseverstärker (41–44) mit zwei Bitleitungen (11–14, 16–19) verbunden ist,
dadurch gekennzeichnet, dass
eine erste Bitleitung (12, 17), die mit einem ersten Leseverstärker (42) in der Reihe verbunden ist, nächst benachbart zu einer zweiten Bitleitung (11, 16), die mit einem zweiten Leseverstärker (41) in der Reihe verbunden ist, und nächst benachbart zu einer dritten Bitleitung (13, 18), die mit einem dritten Leseverstärker (43) in der Reihe verbunden ist, angeordnet ist.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Speicherbauelement und insbesondere auf ein Speicherbauelement mit einer neuen Anordnung der Bitleitungen, die den Einfluss kapazitiver Kopplungen zwischen benachbarten Bitleitungen vermindert.
  • In dynamischen Speicherbauelementen mit wahlfreiem Zugriff (DRANs; DRAN = Dynamic Random Access Memory) und anderen Speicherbausteinen sind die Speicherzellen an Kreuzungspunkten zwischen Bitleitungen und Wortleitungen angeordnet. Durch Aktivieren einer Wortleitung bzw. durch Anlegen eines entsprechenden Signals an die Wortleitung wird jede der Wortleitung zugeordnete Speicherzelle mit der Bitleitung verbunden, an der sie angeordnet ist.
  • Im Folgenden wird auf ein dynamisches Speicherbauelement als Beispiel Bezug genommen. Typischerweise sind jeweils zwei Bitleitungen mit einem Leseverstärker bzw. Sense Amplifier verbunden. Der Leseverstärker arbeitet differentiell und vergleicht die Potentiale der beiden mit ihm verbundenen Bitleitungen. Durch Aktivieren einer Wortleitung wird eine der beiden Bitleitungen mit einer Speicherzelle verbunden (aktive Bitleitung). Die andere mit dem gleichen Leseverstärker verbundene Bitleitung wird als Referenzbitleitung verwendet, mit der momentan keine Speicherzelle verbunden ist.
  • Vor dem Aktivieren einer Wortleitung werden alle Bitleitungen in einem Vorlade- bzw. Pre-Charge-Vorgang auf ein Mittenpotential Vbleq gebracht, das zwischen einem hohen Potential Vblh und einem tiefen Potential Vbll liegt.
  • Nach dem Aktivieren der Wortleitung entsteht durch Verbinden der aktiven Bitleitung mit der Speicherzelle, die dem Kreuzungspunkt zwischen der aktiven Bitleitung und der Wortlei tung zugeordnet ist, eine kleine Potentialdifferenz, die von der in der Speicherzelle gespeicherten Ladung herrührt. Diese kleine Potentialdifferenz wird durch den Leseverstärker verstärkt. Dabei nimmt abhängig von der in der Speicherzelle gespeicherten Ladung bzw. Information eine der beiden Bitleitungen das hohe Potential Vblh und die andere das tiefe Potential Vbll an. Dadurch wird gleichzeitig die in der Speicherzelle gespeicherte Ladung aufgefrischt.
  • Wenn die Speicherzelle durch Deaktivieren der Wortleitung wieder von der aktiven Bitleitung getrennt ist, werden beide Bitleitungen erneut vorgeladen bzw. auf das Mittenpotential Vbleq gebracht. Dabei werden die beiden mit dem Leseverstärker verbundenen Bitleitungen durch einen Schalter miteinander kurzgeschlossen. Bei näherungsweise gleicher elektrostatischer Kapazität beider Bitleitungen stellt sich näherungsweise ein Potential in der Mitte zwischen dem hohen Potential Vblh und dem tiefen Potential Vbll ein, das dem Mittenpotential Vbleq entspricht. Zum Ausgleich kleiner Asymmetrien werden beide Bitleitungen ferner gleichzeitig oder anschließend über dafür vorgesehene Schalter mit einem Vbleq-Netz verbunden, welches das Mittenpotential Vbleq bereitstellt.
  • Ein häufiger Defekt, der im statistischen Mittel auf jedem Chip einmal oder mehrfach auftritt, ist ein Kurzschluss zwischen einer Wortleitung und einer Bitleitung am Kreuzungspunkt derselben. Bei DRAMs tritt dieser Kurzschluss besonders häufig am Auswahltransistor einer Speicherzelle auf. Die beteiligte Wortleitung wird durch eine redundante Wortleitung ersetzt. Die beteiligte Bitleitung wird zwar ebenfalls durch eine redundante Bitleitung ersetzt. Es ist jedoch herkömmlich keine individuelle Ansteuerung der Schalter zum Verbinden der Bitleitungen mit dem Vbleq-Netz beim Vorladen vorgesehen. Deshalb wird beim Vorladen der Bitleitungen auch eine Bitleitung, die mit einer Wortleitung kurzgeschlossen ist, mit dem Vbleq-Netz verbunden. Da die Wortleitung ein vom Mittenpotential Vbleq verschiedenes Potential aufweist, wird durch den Kurzschluss der Bitleitung mit der Wortleitung das Vbleq-Netz belastet und kann nicht mehr genau das Mittenpotential Vbleq bereitstellen.
  • Um die Belastung des Vbleq-Netzes und die bewirkte Abweichung zwischen dessen Potential und dem Mittenpotential Vbleq zu minimieren, sind die Schalter zur Verbindung der Bitleitungen mit dem Vbleq-Netz hochohmig ausgeführt. Die resultierende große Zeitkonstante für die Angleichung des Potentials einer Bitleitung an das mittels des Vbleq-Netzes bereitgestellte Mittenpotential Vbleq stellt keinen Nachteil dar, da die Bitleitungen primär wie oben beschrieben durch paarweisen Kurzschluss an das Mittenpotential Vbleq angenähert werden und über die hochohmigen Schalter nur kleine Asymmetrien auszugleichen sind.
  • Es existieren jedoch verschiedene Situationen, in denen durch eine kapazitive Kopplung zwischen benachbarten Bitleitungen eine größere Abweichung des Potentials einer Bitleitung vom Mittenpotential Vbleq entsteht, welche über den hochohmigen Schalter durch das Vbleq-Netz auszugleichen ist. Benachbarte Bitleitungen beeinflussen einander über ihre kapazitive Kopplung immer. Es wird angenommen, dass eine erste Bitleitung eines ersten Leseverstärkers zu einer zweiten Bitleitung eines zweiten Leseverstärkers nächst benachbart ist, und eine dritte Bitleitung des ersten Leseverstärkers zu einer vierten Bitleitung eines dritten Leseverstärkers nächst benachbart ist. Wenn die zweite Bitleitung und die vierte Bitleitung das gleiche Potential aufweisen, heben sich deren Einflüsse auf die erste und die dritte Bitleitung nicht auf. Nach einem Kurzschluss der ersten und der dritten Bitleitung weisen diese deshalb ein mittleres Potential auf, das von dem Mittenpotential Vbleq abweicht. Diese Abweichung muss durch die hochohmigen Schalter vom Vbleq-Netz ausgeglichen werden.
  • Der im Folgenden beschriebene Fall tritt vor allem bei einem Speicherelement auf, dessen Bitleitungen gemäß dem Open- Bitline-Konzept angeordnet sind. Gemäß dem Open-Bitline-Konzept sind die Leseverstärker in mehreren parallelen Reihen angeordnet. Die beiden mit einem Leseverstärker verbundenen Bitleitungen erstrecken sich von diesem aus in zwei entgegengesetzte Richtungen senkrecht zu den Reihen. Im Zwischenraum zwischen zwei Reihen von Leseverstärkern greifen die Bitleitungen, die mit Leseverstärkern der beiden Reihen verbunden sind, wie zwei Kämme ineinander. Anders ausgedrückt, sind die Bitleitungen in einem Zwischenraum immer abwechselnd mit einem Leseverstärker der einen Reihe und einem Leseverstärker der anderen Reihe verbunden.
  • Durch Aktivieren einer Wortleitung zwischen einer ersten Reihe und einer zweiten Reihe von Leseverstärkern werden alle Bitleitungen in dem Zwischenraum zwischen der ersten und der zweiten Reihe zu aktiven Bitleitungen. Alle Bitleitungen in einem Zwischenraum zwischen der ersten Reihe und einer benachbarten dritten Reihe, die mit Leseverstärkern der ersten Reihe verbunden sind, und alle Bitleitungen zwischen der zweiten Reihe und einer benachbarten vierten Reihe, die mit Leseverstärkern der zweiten Reihe verbunden sind, werden zu Referenzbitleitungen. Durch kapazitive Kopplung mit den Referenzbitleitungen werden die Potentiale der zwischen diesen angeordneten Bitleitungen der Leseverstärker der dritten und der vierten Reihe beeinflusst. Deren resultierende Abweichungen vom Mittenpotential Vbleq müssen über die hochohmigen Schalter vom Vbleq-Netz ausgeglichen werden.
  • Die US 6,603,688 B2 und die US 2001/0028592 A1 zeigen jeweils ein Speicherbauelement, bei dem jeweils die von zwei in einer Reihe angeordneten Leseverstärkern ausgehenden Bitleitungen zueinander benachbart sind.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, ein Speicherbauelement zu schaffen, bei dem die Wirkung der kapazitiven Kopplung zwischen Bitleitungen verringert ist.
  • Diese Aufgabe wird durch ein Speicherbauelement gemäß Anspruch 1 gelöst.
  • Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen definiert.
  • Die vorliegende Erfindung geht von der Erkenntnis aus, dass eine kapazitive Kopplung zwischen zwei benachbarten Bitleitungen immer dann besonders nachteilig ist, wenn nur eine der beiden Bitleitungen eine Referenzbitleitung oder eine aktive Bitleitung ist, während die andere Bitleitung weder als aktive Bitleitung noch als Referenzbitleitung fungiert. In diesem Fall muss die durch den Einfluss der ersten Bitleitung erzeugte Potentialverschiebung der zweiten Bitleitung über einen der oben erwähnten hochohmigen Schalter durch das Vbleq-Netz ausgeglichen werden.
  • Die vorliegende Erfindung beruht auf der Idee, die Anzahl dieser Situationen zu verringern, indem Bitleitungen, die mit Leseverstärkern verbunden sind, die in einer Reihe angeordnet sind, in Gruppen von zwei oder mehr Bitleitungen angeordnet sind. Dadurch ist zu jeder Bitleitung mindestens eine weitere Bitleitung nächst benachbart, die mit einem Leseverstärker in der gleichen Reihe verbunden ist. Gleichzeitig ist jede Bitleitung zu höchstens einer weiteren Bitleitung nächst benachbart, die mit einem Leseverstärker in einer anderen Reihe verbunden ist. Da insbesondere im Open-Bitline-Konzept die oben beschriebene, besonders nachteilige Situation, in der Regel nur zwischen Bitleitungen auftritt, die mit Leseverstärkern in verschiedenen Reihen verbunden sind, ist der beschriebene Einfluss auf eine Bitleitung nur noch maximal halb so groß. Ab einer Gruppierung von mindestens drei Bitleitungen existieren auch Bitleitungen, die überhaupt nicht zu einer mit einem Leseverstärker aus einer anderen Reihe verbunden Bitleitung nächst benachbart sind.
  • Nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung mit Bezug auf die beiliegenden Figuren näher erläutert. Es zeigen:
  • 1 eine schematische Darstellung eines herkömmlichen Speicherbauelements;
  • 2 eine schematische Darstellung eines Speicherbauelements gemäß einem ersten Ausführungsbeispiel der vorliegende Erfindung; und
  • 3 eine schematische Darstellung eines Speicherbauelements gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung.
  • 1 ist eine schematische Darstellung eines Speicherbauelements 10 mit einer Mehrzahl von Bitleitungen 11, 12, 16, 17, 21, 22, 26, 27, die parallel zueinander angeordnet sind. Eine Mehrzahl von parallelen Wortleitungen 32, 34, von denen nur zwei dargestellt sind, kreuzt die Bitleitungen 11, 12, 16, 17, 21, 22, 26, 27. Eine Mehrzahl von Leseverstärkern 41, 42 ist in einer ersten Reihe angeordnet, weitere Leseverstärker 51, 52 bzw. 56, 57 sind in einer zweiten bzw. einer dritten Reihe angeordnet. Die Reihen, in denen die Leseverstärker 41, 42, 51, 52, 56, 57 angeordnet sind, sind parallel zueinander und, im Wesentlichen parallel zu den Wortleitungen 32, 34 und im Wesentlichen senkrecht zu den Bitleitungen 11, 12, 16, 17, 21, 22, 26, 27 angeordnet. Jeder Leseverstärker 41, 42 in der ersten Reihe ist mit einer Bitleitung 11, 12 in einem Zwischenraum zwischen der ersten und der zweiten Reihe und einer Bitleitung 16, 17 in einem Zwischenraum zwischen der ersten Reihe und der dritten Reihe verbunden. Jeder Leseverstärker 51, 52 ist mit einer Bitleitung 21, 22 im Zwischenraum zwischen der ersten Reihe und der zweiten Reihe und einer weiteren, nicht dargestellten Bitleitung in einem Zwischenraum zwischen der zweiten Reihe und einer nächst benachbarten, ebenfalls nicht dargestellten vierten Reihe von Leseverstärkern verbunden. Jeder Leseverstärker 56, 57 in der dritten Reihe ist mit einer Bitleitung 26, 27 in dem Zwischenraum zwischen der ersten Reihe und der dritten Reihe und mit einer nicht dargestellten Bitleitung im Zwischenraum zwischen der dritten Reihe und einer nächst benachbarten, eben falls nicht dargestellten fünften Reihe von Leseverstärkern verbunden.
  • Einrichtungen 61, 62, 63, 64 repräsentieren allgemein alle weiteren für den Betrieb eines Speicherbauelementes erforderliche und mit diesem typischerweise auf einem einzigen Chip integrierten Funktionselemente, beispielsweise Spalten- und Zeilen-Adressdecoder, Multiplexer und Demultiplexer, Ein- und Ausgangsverstärker und -Puffer etc.
  • An den Kreuzungspunkten der Wortleitungen 32, 34 mit den Bitleitungen 11, 12, 16, 17, 21, 22, 26, 27 sind Speicherzellen 71, 72, 73, 74, 81, 82, 83, 84 angeordnet. Wenn eine Wortleitung 32 bzw. 34 aktiviert ist oder ein entsprechendes Aktivierungssignal an der Wortleitung 32 bzw. 34 anliegt, wird dadurch jede Speicherzelle 71 bis 74 bzw. 81 bis 84, die mit der Wortleitung 32 bzw. 34 verbunden ist, mit der zugeordneten Bitleitung 11, 12, 21, 22 bzw. 16, 17, 26, 27 verbunden, so dass deren Inhalt über die zugeordneten Leseverstärker 41, 42, 51, 52 bzw. 41, 42, 56, 57 ausgelesen, aufgefrischt oder verändert werden kann. Wenn das Speicherbauelement 10 beispielsweise ein DRAN-Bauelement ist, umfasst jede Speicherzelle 71 bis 74, 81 bis 84 einen Speicherkondensator und einen Auswahltransistor. Die Größe oder das Vorzeichen der in dem Speicherkondensator gespeicherten Ladung stellt das gespeicherte Bit (0 oder 1) dar. Die Gate-Elektrode des Auswahltransistors ist mit der Wortleitung 32 bzw. 34 verbunden. Durch Aktivieren der Wortleitung 32 bzw. 34 wird der Auswahltransistor leitend geschaltet, so dass der Speicherkondensator mit der Bitleitung 11, 12, 21, 22 bzw. 16, 17, 26, 27 verbunden wird.
  • Im Sinne einer übersichtlichen Darstellung sind in 1, wie auch in den nachfolgend beschriebenen 2 und 3 die Bitleitungen, Wortleitungen, Leseverstärker und Speicherzellen nur jeweils in einer geringen Anzahl dargestellt. Tatsächlich sind an einer Bitleitung 11, 12, 16, 17, 21, 22, 26, 27 typischerweise 500 bis 1000 Speicherzellen angeordnet. Zwischen den Reihen von Leseverstärkern 41, 42, 51, 52, 56, 57 ist jeweils eine entsprechend Anzahl von Wortleitungen 32, 34 angeordnet. Auch die Anzahl der Leseverstärker 41, 42, 51, 52, 56, 57 in jeder Reihe ist typischerweise wesentliche größer als in 1 dargestellt. Entsprechendes gilt für die 2 und 3.
  • Zum Lesen, Schreiben oder Auffrischen der Informationen, die in einer Speicherzelle 71 bis 74, 81 bis 84 gespeichert ist, wird die dieser Speicherzelle zugeordnete Wortleitung 32, 34 aktiviert. Beispielsweise wird die in 1 dargestellte Wortleitung 32 aktiviert, während alle anderen Wortleitungen zwischen der ersten Reihe von Leseverstärkern 41, 42 und der zweiten Reihe von Leseverstärkern 51, 52 ebenso wie alle Wortleitungen zwischen der ersten Reihe von Leseverstärkern 41, 42 und der dritten Reihe von Leseverstärkern 56, 57 nicht aktiviert werden. Jeder Leseverstärker 41, 42 in der ersten Reihe wird dadurch über eine Bitleitung 11, 12 mit genau einer Speicherzelle 72, 74 verbunden. Jeder Leseverstärker 71, 72 vergleicht die Potentiale der beiden mit ihm verbundenen Bitleitungen 11, 12, 16, 17 und verstärkt diese Potentialdifferenz. Danach weist an jedem Leseverstärker 41, 42 eine Bitleitung 11, 12, 16, 17 ein hohes Potential Vblh auf, während die jeweils andere Bitleitung 11, 12, 16, 17 ein niedriges Potential Vbll aufweist. Die Bitleitung 11, 12, die mit einer Speicherzelle 72, 74 verbunden ist, wird als aktive Bitleitung bezeichnet, während die jeweils andere mit demselben Leseverstärker 71, 72 verbundene Bitleitung 16, 17 als Referenzbitleitung bezeichnet wird.
  • Wenn, wie beschrieben, die Wortleitung 32 aktiviert wird, nehmen alle Bitleitungen 11, 12, 16, 17, 21, 22, die mit einem Leseverstärker 41, 42, 51, 52 in der ersten oder zweiten Reihe verbunden sind, das hohe Potential Vblh oder das niedrige Potential Vbll an. Die mit den Leseverstärken 56, 57 in der dritten Reihe verbundenen Bitleitungen 26, 27 weisen gleichzeitig das Mittenpotential Vbleq auf. Durch kapazitive Kopplung zwischen Bitleitungen 16, 17, die mit Leseverstärken 41, 42 in der ersten Reihe verbunden sind, und Bitleitungen 26, 27, die mit Leseverstärkern 56, 57 in der dritten Reihe verbunden sind, können die Potentiale der letzteren jedoch vom Mittenpotential Vbleq abweichen. Dies hat die in der Einleitung beschriebenen Nachteile zur Folge.
  • 2 ist eine schematische Darstellung eines ersten Ausführungsbeispiels der vorliegenden Erfindung. Im Gegensatz zu der Darstellung in 1 ist eine doppelte Anzahl der Bitleitungen 11 bis 14, 16 bis 19, 21, bis 24, 26 bis 29 und eine doppelte Anzahl von Leseverstärkern 41 bis 44, 51 bis 54, 56 bis 59 dargestellt. Die tatsächliche Anzahl dieser Elemente ist jedoch wiederum beliebig und vorzugsweise wesentlich höher als in 2 dargestellt.
  • Das Speicherbauelement gemäß dem in 2 dargestellten ersten Ausführungsbeispiel unterscheidet sich von dem in 1 dargestellten Speicherbauelement dadurch, dass jeweils 2 Bitleitungen, die mit Leseverstärkern in derselben Reihe verbunden sind, unmittelbar benachbart bzw. nächst benachbart zueinander angeordnet sind. Jede Bitleitung 11 bis 14, 16 bis 19, 21 bis 24, 26 bis 29 ist deshalb zu höchstens einer anderen Bitleitung nächst benachbart, die mit einem Leseverstärker 41 bis 44, 51, bis 54, 56 bis 59 in einer anderen Reihe verbunden ist.
  • Benachbarte Bitleitungen, die mit Leseverstärkern in der gleichen Reihe verbunden sind, sind entweder gleichzeitig aktive Bitleitungen oder Referenzbitleitungen oder gleichzeitig weder aktive Bitleitungen noch Referenzbitleitungen. Bei dem in 2 dargestellten Speicherbauelement 10 kann eine Bitleitung, die in einem Moment weder aktive Bitleitung noch Referenzbitleitung ist, im gleichen Moment zu höchstens einer Bitleitung nächst benachbart sein, die aktive Bitleitung oder Referenzbitleitung ist. Gegenüber dem in 1 dargestell ten Speicherbauelement sind störende kapazitive Kopplungen zwischen Bitleitungen deshalb nur noch halb so stark.
  • 3 ist eine schematische Darstellung eines Speicherbauelements 10 gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung. Dieses Ausführungsbeispiel unterscheidet sich von dem oben anhand der 2 dargestellten ersten Ausführungsbeispiel dadurch, dass die Bitleitungen in Vierergruppen 11 bis 14 bzw. 16 bis 19 bzw. 21 bis 24 bzw. 26 bis 29 angeordnet sind. Anders ausgedrückt sind jeweils vier Bitleitungen 11 bis 14 bzw. 16 bis 19 bzw. 21 bis 24 bzw 26 bis 29, die mit Leseverstärkern 41 bis 44 bzw. 51 bis 54 bzw. 56 bis 59 in der gleichen Reihe verbunden sind, unmittelbar nebeneinander angeordnet.
  • Die Hälfte der Bitleitungen, nämlich diejenigen Bitleitungen 12, 13, 17, 18, 22, 23, 27, 28, welche innerhalb der Vierergruppen angeordnet sind, sind überhaupt nicht zu anderen Bitleitungen nächst benachbart, welche mit Leseverstärkern in einer anderen Reihe verbunden sind. Die andere Hälfte der Bitleitungen, nämlich jene Bitleitungen 11, 14, 16,1 91, 21, 24, 26, 29, welche an den Rändern der Vierergruppen angeordnet sind, sind zu jeweils höchstens einer anderen Bitleitung nächst benachbart, welche mit einem Leseverstärker in einer anderen Reihe verbunden ist. Das Problem der kapazitiven Kopplung zwischen Bitleitungen, welche in einem Moment aktive Bitleitungen oder Referenzbitleitungen sind, und Bitleitungen, welche im selben Moment weder aktive Bitleitungen noch Referenzbitleitungen sind, ist deshalb gegenüber dem oben anhand der 2 beschriebenen ersten Ausführungsbeispiel nochmals deutlich reduziert.
  • Es ist offensichtlich, dass die oben anhand der Ausführungsbeispiele beschriebenen Vorteile auch mit Dreiergruppen oder beliebigen größeren Gruppen von Bitleitungen erzielbar sind. Je größer jede Gruppe von Bitleitungen, die mit Leseverstärkern in ein und derselben Reihe verbunden sind, desto gerin ger ist der Anteil derjenigen Bitleitungen, die zu einer Bitleitung nächst benachbart sind, welche mit einem Leseverstärker in einer anderen Reihe verbunden ist.
    • 10
    Speicherbauelement
    11
    Bitleitung
    12
    Bitleitung
    13
    Bitleitung
    14
    Bitleitung
    16
    Bitleitung
    17
    Bitleitung
    18
    Bitleitung
    19
    Bitleitung
    21
    Bitleitung
    22
    Bitleitung
    23
    Bitleitung
    24
    Bitleitung
    26
    Bitleitung
    27
    Bitleitung
    28
    Bitleitung
    29
    Bitleitung
    32
    Wortleitung
    34
    Wortleitung
    41
    Leseverstärker
    42
    Leseverstärker
    43
    Leseverstärker
    44
    Leseverstärker
    51
    Leseverstärker
    52
    Leseverstärker
    53
    Leseverstärker
    54
    Leseverstärker
    56
    Leseverstärker
    57
    Leseverstärker
    58
    Leseverstärker
    59
    Leseverstärker
    61
    Einrichtung
    62
    Einrichtung
    63
    Einrichtung
    64
    Einrichtung
    71
    Speicherzelle
    72
    Speicherzelle
    73
    Speicherzelle
    74
    Speicherzelle
    75
    Speicherzelle
    76
    Speicherzelle
    77
    Speicherzelle
    78
    Speicherzelle
    81
    Speicherzelle
    82
    Speicherzelle
    83
    Speicherzelle
    84
    Speicherzelle
    85
    Speicherzelle
    86
    Speicherzelle
    87
    Speicherzelle
    88
    Speicherzelle

Claims (4)

  1. Speicherbauelement (10) mit: einer Mehrzahl von Bitleitungen (11–14, 16–19, 21–24, 26–29), an denen Speicherzellen (71–78, 81–88) angeordnet sind; und einer Mehrzahl von Leseverstärkern (41–44), die in einer Reihe angeordnet sind, wobei jeder Leseverstärker (41–44) mit zwei Bitleitungen (11–14, 16–19) verbunden ist, dadurch gekennzeichnet, dass eine erste Bitleitung (12, 17), die mit einem ersten Leseverstärker (42) in der Reihe verbunden ist, nächst benachbart zu einer zweiten Bitleitung (11, 16), die mit einem zweiten Leseverstärker (41) in der Reihe verbunden ist, und nächst benachbart zu einer dritten Bitleitung (13, 18), die mit einem dritten Leseverstärker (43) in der Reihe verbunden ist, angeordnet ist.
  2. Speicherbauelement (10) nach Anspruch 1, bei dem die Reihe eine erste Reihe ist, ferner mit: einer Mehrzahl von Leseverstärkern (51–54), die in einer zweiten Reihe angeordnet sind; und einer Mehrzahl von Leseverstärkern (56–59), die in einer dritten Reihe angeordnet sind, wobei jeder Leseverstärker (41–44) in der ersten Reihe mit einer Bitleitung (11–14), die zwischen der ersten Reihe und der zweiten Reihe angeordnet ist, und einer Bitleitung (16–19), die zwischen der ersten Reihe und der dritten Reihe angeordnet ist, verbunden ist.
  3. Speicherbauelement (10) nach Anspruch 2, bei dem die Mehrzahl der Bitleitungen (11–14, 16–19), die mit Leseverstärkern (41–44) in der ersten Reihe verbunden sind, jeweils zu höchstens einer Bitleitung (21–24, 26–29), die mit einem Leseverstärker (51–54, 56–59) in der zweiten oder dritten Reihe verbunden ist, nächst benachbart sind.
  4. Speicherbauelement (10) nach einem der Ansprüche 1–3, bei dem die Mehrzahl der Bitleitungen (11–14, 16–19, 21–24, 26–29), die mit Leseverstärkern (41–44) in der Reihe verbunden sind, jeweils nächst benachbart zu einer Bitleitung (11–14, 16–19), die mit einem anderen Leseverstärker (41–44) in der Reihe verbunden ist, angeordnet sind.
DE102004059723A 2004-12-11 2004-12-11 Speicherbauelement mit neuer Anordnung der Bitleitungen Expired - Fee Related DE102004059723B4 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE102004059723A DE102004059723B4 (de) 2004-12-11 2004-12-11 Speicherbauelement mit neuer Anordnung der Bitleitungen
TW094140683A TWI306611B (en) 2004-12-11 2005-11-18 Memory component having a novel arrangement of the bit lines
US11/301,354 US7414906B2 (en) 2004-12-11 2005-12-12 Memory component having a novel arrangement of the bit lines

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004059723A DE102004059723B4 (de) 2004-12-11 2004-12-11 Speicherbauelement mit neuer Anordnung der Bitleitungen

Publications (2)

Publication Number Publication Date
DE102004059723A1 DE102004059723A1 (de) 2006-06-14
DE102004059723B4 true DE102004059723B4 (de) 2010-02-25

Family

ID=36500219

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004059723A Expired - Fee Related DE102004059723B4 (de) 2004-12-11 2004-12-11 Speicherbauelement mit neuer Anordnung der Bitleitungen

Country Status (3)

Country Link
US (1) US7414906B2 (de)
DE (1) DE102004059723B4 (de)
TW (1) TWI306611B (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090257263A1 (en) * 2008-04-15 2009-10-15 Vns Portfolio Llc Method and Apparatus for Computer Memory

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010028592A1 (en) * 2000-03-29 2001-10-11 Tomonori Sekiguchi Semiconductor memory
US6603688B2 (en) * 2000-03-29 2003-08-05 Hitachi, Ltd. Semiconductor memory device having improved arrangement for replacing failed bit lines

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2681285B2 (ja) * 1988-09-19 1997-11-26 富士通株式会社 半導体記憶装置
JP3135795B2 (ja) * 1994-09-22 2001-02-19 東芝マイクロエレクトロニクス株式会社 ダイナミック型メモリ
JP2002216471A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体記憶装置
JP2003242773A (ja) * 2002-02-14 2003-08-29 Matsushita Electric Ind Co Ltd 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010028592A1 (en) * 2000-03-29 2001-10-11 Tomonori Sekiguchi Semiconductor memory
US6603688B2 (en) * 2000-03-29 2003-08-05 Hitachi, Ltd. Semiconductor memory device having improved arrangement for replacing failed bit lines

Also Published As

Publication number Publication date
TWI306611B (en) 2009-02-21
TW200620318A (en) 2006-06-16
US20060152988A1 (en) 2006-07-13
DE102004059723A1 (de) 2006-06-14
US7414906B2 (en) 2008-08-19

Similar Documents

Publication Publication Date Title
DE69822280T2 (de) Halbleiterspeicher
DE4308665B4 (de) DRAM mit einer bidirektionalen globalen Bitleitung
DE69326310T2 (de) Halbleiterspeichervorrichtung mit geteilter Wortleitungsstruktur
DE2919166C2 (de) Speichervorrichtung
DE69619794T2 (de) Speicherzelle zum lesen und schreiben einer registerbank
DE60119995T2 (de) System und verfahren zum frühen schreiben in speicher durch halten der bitleitung auf festem potential
DE69604078T2 (de) Verflochtenen belegungskonfiguration für verbundenen differentiellenpaarleitungen
DE4138340A1 (de) Halbleiterspeichervorrichtung vom geteilten leseverstaerkertyp
DE19756929B4 (de) Zellenarray und Leseverstärkerstruktur mit verbesserten Rauscheigenschaften und verringerter Größe
DE69614947T2 (de) Halbleiterspeicheranordnung mit einer Schaltungsanordnungstruktur für hohe Geschwindigkeit
DE3939849A1 (de) Halbleiterspeichereinrichtung mit einem geteilten leseverstaerker und verfahren zu deren betrieb
DE10154613B4 (de) Verfahren zum Vorladen von Speicherzellen eines dynamischen Halbleiterspeichers beim Power Up sowie Halbleiterspeicher
DE69210449T2 (de) Dynamische Speichereinrichtung mit wahlfreiem Zugriff, mit Bitleitungen, die zwischen den Leseverstärkerschaltungen teilweise gemeinsam benutzt werden
DE2646653A1 (de) Leseverstaerker fuer statische speichereinrichtung
DE10302649B3 (de) RAM-Speicher mit Shared-SA-Struktur
DE19924288B4 (de) Integrierter Speicher
DE102004059723B4 (de) Speicherbauelement mit neuer Anordnung der Bitleitungen
DE60118833T2 (de) Halbleiter-Speicher mit unterteilter Wortleitungstruktur
DE19913109C2 (de) Integrierter Speicher mit Speicherzellen und Referenzzellen und entsprechendes Betriebsverfahren
DE102008048629B4 (de) Leseverstärkerschaltung für eine Speichervorrichtung mit einer offenen Bitleitungsarchitektur
DE69828547T2 (de) Verbesserte Abgleichschaltungen für dynamischen Zugriffspeicher und Verfahren dafür
DE19903198C1 (de) Integrierter Speicher und entsprechendes Betriebsverfahren
DE10255867B3 (de) Dynamischer RAM-Halbleiterspeicher und Verfahren zum Betrieb desselben
DE102005049204A1 (de) Halbleiterspeicher
DE102005045311B4 (de) Halbleiterspeicher, insbesondere Halbleiterspeicher mit Leseverstärker und Bitleitungs-Schalter

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8364 No opposition during term of opposition
R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee