JP2681285B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔概要〕 ビット線及びメモリ・セルの構成を改良した半導体記
憶装置に関し、 従来の製造プロセスを全く変更することなく、ビット
線容量を小さくして消費電力の低減を可能にすると共に
DRAMの特性及び機能に影響を与えることなくメモリ・セ
ル面積の縮小化を実現することを目的とし、 ビット線コンタクト領域である一つのソース領域及び
該ソース領域の両側をビット線と交わる方向に延在する
一対のワード線であるゲート電極及びチャネル領域を介
して前記ソース領域と対向する蓄積電極コンタクト領域
である一対のドレイン領域及びそれぞれのドレイン領域
上に在る電荷蓄積キャパシタで構成される一対のメモリ
・セルを基本単位とするユニット・セルを備え、該ユニ
ット・セルを一本のビット線の両側に沿わせる共に一方
の側に対して他方の側が1/2ピッチずれた状態で規則的
に配列して二本のユニット・セル列なし且つ両ユニット
・セル列を構成する前記基本単位のユニット・セルは全
て前記一本のビット線に接続されてなるよう構成する。
憶装置に関し、 従来の製造プロセスを全く変更することなく、ビット
線容量を小さくして消費電力の低減を可能にすると共に
DRAMの特性及び機能に影響を与えることなくメモリ・セ
ル面積の縮小化を実現することを目的とし、 ビット線コンタクト領域である一つのソース領域及び
該ソース領域の両側をビット線と交わる方向に延在する
一対のワード線であるゲート電極及びチャネル領域を介
して前記ソース領域と対向する蓄積電極コンタクト領域
である一対のドレイン領域及びそれぞれのドレイン領域
上に在る電荷蓄積キャパシタで構成される一対のメモリ
・セルを基本単位とするユニット・セルを備え、該ユニ
ット・セルを一本のビット線の両側に沿わせる共に一方
の側に対して他方の側が1/2ピッチずれた状態で規則的
に配列して二本のユニット・セル列なし且つ両ユニット
・セル列を構成する前記基本単位のユニット・セルは全
て前記一本のビット線に接続されてなるよう構成する。
本発明は、ビット線及びメモリ・セルの構成を改良し
た半導体記憶装置に関する。
た半導体記憶装置に関する。
近年、タイナミック・ランダム・アクセス・メモリ
（dynamic randam access memory:DRAM）は更に高集積
化が進展し、例えば16Mビットのものが実用化されるよ
うとしている状態にある。
（dynamic randam access memory:DRAM）は更に高集積
化が進展し、例えば16Mビットのものが実用化されるよ
うとしている状態にある。
そのようなDRAMに於いては、消費電力が著しく増大す
るのは当然であり、従って、それに起因する多くの問題
を回避する為の対策が必要となる。例えば、前記したよ
うに消費電力が大きいことから、発熱量が大になって、
従来の標準的なパッケージがもたないので、回路を改良
して発熱を抑制するなどもその一つである。
るのは当然であり、従って、それに起因する多くの問題
を回避する為の対策が必要となる。例えば、前記したよ
うに消費電力が大きいことから、発熱量が大になって、
従来の標準的なパッケージがもたないので、回路を改良
して発熱を抑制するなどもその一つである。
現在までに、DRAMは種々な面で長足の進歩を遂げて来
た。例えば、ビット線にしても、オープン・ビット線形
式から、雑音に耐性があるフォールデット・ビット線形
式が現れ、また、メモリ・セルに於ける電荷蓄積キャパ
シタにしても、通常の三次元スタックト・キャパシタか
ら始まって、電荷蓄積量が飛躍的に増大した樹枝状多層
スタックト・キャパシタが現れ、更に、その樹枝状多層
スタックト・キャパシタを改良したものが実現されてい
る。
た。例えば、ビット線にしても、オープン・ビット線形
式から、雑音に耐性があるフォールデット・ビット線形
式が現れ、また、メモリ・セルに於ける電荷蓄積キャパ
シタにしても、通常の三次元スタックト・キャパシタか
ら始まって、電荷蓄積量が飛躍的に増大した樹枝状多層
スタックト・キャパシタが現れ、更に、その樹枝状多層
スタックト・キャパシタを改良したものが実現されてい
る。
第13図は一般的な三次元スタックト・キャパシタを持
つオープン・ビット線形式のDRAMを説明する為の要部平
面図を表している。
つオープン・ビット線形式のDRAMを説明する為の要部平
面図を表している。
図に於いて、41並びに42はワード線である多結晶シリ
コンからなるゲート電極、５はビット線コンタクト領域
であるn+型ソース領域、６は電荷蓄積キャパシタの蓄積
電極コンタクト領域であるn+型ドレイン領域、7Aはビッ
ト線コンタクト窓、7Bは蓄積電極コンタクト窓、８は電
荷蓄積キャパシタの多結晶シリコンからなる蓄積電極、
10は電荷蓄積キャパシタの多結晶シリコンからなる対向
電極（セル・プレート）、12はアルミニウム（Al）やタ
ングステン・シリサイド（WSi2）などの金属からなるビ
ット線をそれぞれ示している。尚、図の右端及び下端に
示した目盛に於けるａは最小線幅、ｂ及びｃは位置合わ
せ余裕を示し、これらはセル面積を比較するのに必要な
ものであり、これ等については後に説明する。
コンからなるゲート電極、５はビット線コンタクト領域
であるn+型ソース領域、６は電荷蓄積キャパシタの蓄積
電極コンタクト領域であるn+型ドレイン領域、7Aはビッ
ト線コンタクト窓、7Bは蓄積電極コンタクト窓、８は電
荷蓄積キャパシタの多結晶シリコンからなる蓄積電極、
10は電荷蓄積キャパシタの多結晶シリコンからなる対向
電極（セル・プレート）、12はアルミニウム（Al）やタ
ングステン・シリサイド（WSi2）などの金属からなるビ
ット線をそれぞれ示している。尚、図の右端及び下端に
示した目盛に於けるａは最小線幅、ｂ及びｃは位置合わ
せ余裕を示し、これらはセル面積を比較するのに必要な
ものであり、これ等については後に説明する。
このDRAMに於いては、前記したように、S/Nの面で問
題があり、それを解消する為にフォールデット・ビット
線形式のDRAMが開発された。
題があり、それを解消する為にフォールデット・ビット
線形式のDRAMが開発された。
第14図乃至第16図は一般的な三次元スタックト・キャ
パシタを有するフォールデット・ビット線形式のDRAM
（要すれば、「日経エレクトロニクス」1985 ６−３
第209頁乃至第231頁 参照）を説明する為の要部平面
図、第14図に見られる線Ｘ−Ｘに沿う要部切断側面図、
要部回路図をそれぞれ表し、第13図に於いて用いた記号
と同記号は同部分を示すか或いは同じ意味を持つものと
する。
パシタを有するフォールデット・ビット線形式のDRAM
（要すれば、「日経エレクトロニクス」1985 ６−３
第209頁乃至第231頁 参照）を説明する為の要部平面
図、第14図に見られる線Ｘ−Ｘに沿う要部切断側面図、
要部回路図をそれぞれ表し、第13図に於いて用いた記号
と同記号は同部分を示すか或いは同じ意味を持つものと
する。
図に於いて、１はｐ型シリコン半導体基板、２は二酸
化シリコン（SiO2）からなるフィールド絶縁膜、３はSi
O2からなるゲート絶縁膜、７はSiO2からなる層間絶縁
膜、９は電荷蓄積キャパシタのSiO2からなる誘電体膜、
11は燐珪酸ガラス（phosphosilicateglass:PSG）からな
る層間絶縁膜をそれぞれ示している。
化シリコン（SiO2）からなるフィールド絶縁膜、３はSi
O2からなるゲート絶縁膜、７はSiO2からなる層間絶縁
膜、９は電荷蓄積キャパシタのSiO2からなる誘電体膜、
11は燐珪酸ガラス（phosphosilicateglass:PSG）からな
る層間絶縁膜をそれぞれ示している。
このメモリ・セルに於いては、電荷蓄積キャパシタに
蓄積された電荷が記憶情報であるから、その電荷蓄積キ
ャパシタに於ける容量が大きいほどS/Nが良好になる。
蓄積された電荷が記憶情報であるから、その電荷蓄積キ
ャパシタに於ける容量が大きいほどS/Nが良好になる。
然しながら、DRAMが微細化されるにつれ、電荷蓄積キ
ャパシタも面積を縮小しなければ成らない旨の制約を受
け、容量の不足が懸念されるようになった。
ャパシタも面積を縮小しなければ成らない旨の制約を受
け、容量の不足が懸念されるようになった。
そこで、電荷蓄積量を飛躍的に増大させた樹枝状多層
スタックト・キャパシタが登場した。
スタックト・キャパシタが登場した。
第17図は樹枝状多層スタックト・キャパシタを持つDR
AM（要すれば、特開昭62−22063号を参照）の要部切断
側面図を表し、第13図乃至第16図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。
AM（要すれば、特開昭62−22063号を参照）の要部切断
側面図を表し、第13図乃至第16図に於いて用いた記号と
同記号は同部分を示すか或いは同じ意味を持つものとす
る。
図から明らかなように、電荷蓄積キャパシタに於ける
蓄積電極８、誘電体膜９、対向電極10はそれぞれ樹枝状
に張り出した部分をもっていることから、その容量は第
12図乃至第15図に見られる電荷蓄積キャパシタに比較す
ると増加していることが明らかであり、この構成を採る
限り、例えば16MビットのDRAMのように、更に微細化す
る必要があるものに於いても充分に対処することがで
き、容量に関しては何等の不安もなくなったと考えて良
い。
蓄積電極８、誘電体膜９、対向電極10はそれぞれ樹枝状
に張り出した部分をもっていることから、その容量は第
12図乃至第15図に見られる電荷蓄積キャパシタに比較す
ると増加していることが明らかであり、この構成を採る
限り、例えば16MビットのDRAMのように、更に微細化す
る必要があるものに於いても充分に対処することがで
き、容量に関しては何等の不安もなくなったと考えて良
い。
ところで、前記説明したように、第17図に見られるDR
AMは容量に関しては充分であるが、大容量化したことに
起因して製造プロセスの面で問題が残った。即ち、電荷
蓄積キャパシタの丈が高くなったことに依って段差が大
きくなり、ビット線12の形成が困難になったことであ
る。然しながら、このような問題も既に解決された。
AMは容量に関しては充分であるが、大容量化したことに
起因して製造プロセスの面で問題が残った。即ち、電荷
蓄積キャパシタの丈が高くなったことに依って段差が大
きくなり、ビット線12の形成が困難になったことであ
る。然しながら、このような問題も既に解決された。
第18図及び第19図は第17図に見られるDRAMを改良した
それを説明する為の要部平面図及び要部切断側面図を表
し、第17図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。
それを説明する為の要部平面図及び要部切断側面図を表
し、第17図に於いて用いた記号と同記号は同部分を示す
か或いは同じ意味を持つものとする。
図に於いて、13は窒化シリコン（Si3N4）からなる層
間絶縁膜、14はSiO2からなる層間絶縁膜、15,17,19は多
結晶シリコンからなる蓄積電極、20はSiO2からなる誘電
体膜、21は多結晶シリコンからなる対向電極（セル・プ
レート）をそれぞれ示している。尚、ビット線12は多結
晶シリコンとタングステン・シリサイド（WSi2）を積層
して構成され、また、第18図の右端及び下端に示した目
盛は、第12図に示したそれと同様、セル面積を比較する
のに必要なものであり、これについては後に説明する。
間絶縁膜、14はSiO2からなる層間絶縁膜、15,17,19は多
結晶シリコンからなる蓄積電極、20はSiO2からなる誘電
体膜、21は多結晶シリコンからなる対向電極（セル・プ
レート）をそれぞれ示している。尚、ビット線12は多結
晶シリコンとタングステン・シリサイド（WSi2）を積層
して構成され、また、第18図の右端及び下端に示した目
盛は、第12図に示したそれと同様、セル面積を比較する
のに必要なものであり、これについては後に説明する。
ここに見られるDRAMでは、ビット線12が耐熱性材料で
構成されていることから、製造プロセスの初期の段階、
特に、電荷蓄積キャパシタを形成する前、従って、大き
な段差が存在しない状態で形成することができるので、
第16図に見られるDARMの問題を完全に解消することがで
きるばかりか、電荷蓄積キャパシタに於ける樹枝状の張
り出し部分を更に多層にして大容量化することが可能で
ある。
構成されていることから、製造プロセスの初期の段階、
特に、電荷蓄積キャパシタを形成する前、従って、大き
な段差が存在しない状態で形成することができるので、
第16図に見られるDARMの問題を完全に解消することがで
きるばかりか、電荷蓄積キャパシタに於ける樹枝状の張
り出し部分を更に多層にして大容量化することが可能で
ある。
第20図は第18図及び第19図について説明した加工容易
な半導体記憶装置に関する技術にオープン・ビット線形
式のDRAMに適用した場合について説明する為の要部平面
図であり、第18図及び第19図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものとする。
な半導体記憶装置に関する技術にオープン・ビット線形
式のDRAMに適用した場合について説明する為の要部平面
図であり、第18図及び第19図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものとする。
この図に於いても最小線幅などを示す目盛を付してあ
り、これについては他のものと同様に後に説明する。
尚、この従来例は本発明をなす為の検討段階で得られた
ものである。
り、これについては他のものと同様に後に説明する。
尚、この従来例は本発明をなす為の検討段階で得られた
ものである。
前記したように、DRAMを微細化するに際して、ビット
線下層配置の樹枝状多層スタックト・キャパシタを採用
することに依って、電荷蓄積キャパシタの容量に関する
問題は殆ど解消されたと考えて良いが、更に大容量のDR
AM、例えば、16MビットのDRAMを商業的に実用化するに
は未だ問題なしとは言えない。
線下層配置の樹枝状多層スタックト・キャパシタを採用
することに依って、電荷蓄積キャパシタの容量に関する
問題は殆ど解消されたと考えて良いが、更に大容量のDR
AM、例えば、16MビットのDRAMを商業的に実用化するに
は未だ問題なしとは言えない。
即ち、ビット線については、前記したように、オープ
ン・ビット線形式から雑音抑止に有利なフォールデット
・ビット線形式に進化した旨を説明したが、前記樹枝状
多層スタックト・キャパシタを採用することで、微細化
した場合にも充分な容量を確保して良好なS/Nを得るこ
とができる見通しがついた現在となってみれば、フォー
ルデット・ビット線形式に比較してビット線容量を小さ
くして出力信号電圧の増加及び消費電力の低減を図るこ
とができるオープン・ビット線形式の方が好ましい状態
となってきた。
ン・ビット線形式から雑音抑止に有利なフォールデット
・ビット線形式に進化した旨を説明したが、前記樹枝状
多層スタックト・キャパシタを採用することで、微細化
した場合にも充分な容量を確保して良好なS/Nを得るこ
とができる見通しがついた現在となってみれば、フォー
ルデット・ビット線形式に比較してビット線容量を小さ
くして出力信号電圧の増加及び消費電力の低減を図るこ
とができるオープン・ビット線形式の方が好ましい状態
となってきた。
唯、従来のオープン・ビット線形式そのもののDRAMで
は、ビット線容量の低減はそれ程期待できないし、長
年、フォールデット・ビット線形式で培ってきたプロセ
ス的に確立して技術を無にすることは得策ではないの
で、それを活かした新たなオープン・ビット線形式のDR
AMが必要と考えられる。
は、ビット線容量の低減はそれ程期待できないし、長
年、フォールデット・ビット線形式で培ってきたプロセ
ス的に確立して技術を無にすることは得策ではないの
で、それを活かした新たなオープン・ビット線形式のDR
AMが必要と考えられる。
ここでビット線に於ける寄生容量に関して説明しよ
う。
う。
第13図乃至第20図について説明した電荷蓄積キャパシ
タの容量をCceLL、、ビット線12に寄生する容量をCBL、
初期ビット線電圧V0、蓄積キャパシタ電圧V1、ワード線
オン電圧Ｖとすると、ワード線41がオンになった場合、 CBLV0＋CceLL＝（CBL＋CceLL）Ｖ であり、出力信号電圧はビット線容量と電荷蓄積キャパ
シタ容量の比に大きく依存する。従って、ビット線容量
は可能な限り小さくすることが好ましい。
タの容量をCceLL、、ビット線12に寄生する容量をCBL、
初期ビット線電圧V0、蓄積キャパシタ電圧V1、ワード線
オン電圧Ｖとすると、ワード線41がオンになった場合、 CBLV0＋CceLL＝（CBL＋CceLL）Ｖ であり、出力信号電圧はビット線容量と電荷蓄積キャパ
シタ容量の比に大きく依存する。従って、ビット線容量
は可能な限り小さくすることが好ましい。
また、DRAMに於いては、情報の消滅を防ぐ為、一定周
期枚にリフレッシュ、即ち、読み出し再書込み動作を実
施する。この再書込みの際、ビット線を電源電圧まで充
電し、電荷蓄積キャパシタにハイ・レベル（“H"レベ
ル）を書き込む必要があり、この充電電流が全消費電力
の1/2程度を占める。この充放電電流は、当然、ビット
線容量に比例することになるから、この面でも小さくす
ることが望まれる。
期枚にリフレッシュ、即ち、読み出し再書込み動作を実
施する。この再書込みの際、ビット線を電源電圧まで充
電し、電荷蓄積キャパシタにハイ・レベル（“H"レベ
ル）を書き込む必要があり、この充電電流が全消費電力
の1/2程度を占める。この充放電電流は、当然、ビット
線容量に比例することになるから、この面でも小さくす
ることが望まれる。
このようなことから、DRAMの集積度が増大すると、消
費電力は飛躍的に増大し、低価格の集積回路封止材であ
るプラスチック・パッケージは熱的な限界を越えるよう
な状態になる。
費電力は飛躍的に増大し、低価格の集積回路封止材であ
るプラスチック・パッケージは熱的な限界を越えるよう
な状態になる。
さて、では、ビット線容量の低減をどのようにして実
施するかであるが、これについて最も簡単で確実な手段
は、ビット線の長さを短くすることである。
施するかであるが、これについて最も簡単で確実な手段
は、ビット線の長さを短くすることである。
これを第18図及び第19図について説明したフォールデ
ット・ビット線形式のDRAMを例に採って解説する。
ット・ビット線形式のDRAMを例に採って解説する。
第21図は第18図及び第19図に見られるDRAMに於けるセ
ンス増幅器（S/A）、ビット線、メモリ・セルそれぞれ
の対応関係を解決する為の要部説明図を表し、第18図及
び第19図に於いて用いた記号と同記号は同部分を示すか
或いは同じ意味を持つものとする。
ンス増幅器（S/A）、ビット線、メモリ・セルそれぞれ
の対応関係を解決する為の要部説明図を表し、第18図及
び第19図に於いて用いた記号と同記号は同部分を示すか
或いは同じ意味を持つものとする。
図に於いて、121A,121B,122A,122Bはビット線、241及
び242はセンス増幅器、MCはメモリ・セルをそれぞれ示
している。尚、メモリ・セルMCは２個を一組みにしてユ
ニット・セルを構成している。
び242はセンス増幅器、MCはメモリ・セルをそれぞれ示
している。尚、メモリ・セルMCは２個を一組みにしてユ
ニット・セルを構成している。
このフォールデット・ビット線形式のDRAMに於いて
は、ビット線121A,121B・・・・が長大なものになって
いて、大きな容量が寄生していることは勿論である。
は、ビット線121A,121B・・・・が長大なものになって
いて、大きな容量が寄生していることは勿論である。
ところで、前記説明した従来のフォールデット・ビッ
ト線形式のDRMAは、ビット線容量が大きいのもさること
ながら、メモリ・セルの面積についても問題がある。
ト線形式のDRMAは、ビット線容量が大きいのもさること
ながら、メモリ・セルの面積についても問題がある。
ここで、第18図、第19図、第21図について説明された
DRAMのセル面積について考察して見よう。
DRAMのセル面積について考察して見よう。
第22図（Ａ）並びに（Ｂ）と第23図（Ａ）並びに
（Ｂ）は位置合わせ余裕について説明する為のDRAMの要
部切断側面図を表している。
（Ｂ）は位置合わせ余裕について説明する為のDRAMの要
部切断側面図を表している。
図に於いて、31はシリコン半導体基板、32はSiO2から
なる絶縁膜、33は第一層目の多結晶シリコン電極、34は
第二層目の多結晶シリコン電極をそれぞれ示している。
なる絶縁膜、33は第一層目の多結晶シリコン電極、34は
第二層目の多結晶シリコン電極をそれぞれ示している。
第22図は位置合わせ余裕ｂをもたせる意味を説明して
いる。即ち、（Ａ）に見られるように多結晶シリコン電
極34が位置合わせ余裕ｂをもつように大きめに形成しな
いと、（Ｂ）に見られるように、そのパターニング時に
電極コンタクト窓との間にずれを生じた場合、下地のシ
リコン半導体基板31がエッチングされてしまう。
いる。即ち、（Ａ）に見られるように多結晶シリコン電
極34が位置合わせ余裕ｂをもつように大きめに形成しな
いと、（Ｂ）に見られるように、そのパターニング時に
電極コンタクト窓との間にずれを生じた場合、下地のシ
リコン半導体基板31がエッチングされてしまう。
第23図は位置合わせ余裕ｃをもたせる意味を説明して
いる。即ち、（Ａ）に見られるように多結晶シリコン電
極34をシリコン半導体基板31にコンタクトさせる為の電
極コンタクト窓と多結晶シリコン電極33との間に位置合
わせ余裕ｃをもつように絶縁膜32の選択的エッチングし
ないと、（Ｂ）に見られるように、多結晶シリコン電極
33と多結晶シリコン電極34との間に短絡を生ずることに
なる。
いる。即ち、（Ａ）に見られるように多結晶シリコン電
極34をシリコン半導体基板31にコンタクトさせる為の電
極コンタクト窓と多結晶シリコン電極33との間に位置合
わせ余裕ｃをもつように絶縁膜32の選択的エッチングし
ないと、（Ｂ）に見られるように、多結晶シリコン電極
33と多結晶シリコン電極34との間に短絡を生ずることに
なる。
このようなことから、最小線幅ａ、位置合わせ余裕ｂ
及びｃの間には、 ａ＞ｃ＞ｂ の関係を持たせ、且つ、ａ＝4b、ｃ＝2bとするのが通常
である。
及びｃの間には、 ａ＞ｃ＞ｂ の関係を持たせ、且つ、ａ＝4b、ｃ＝2bとするのが通常
である。
これ等の条件を採り入れて、第18図に見られるDRAMに
ついてセル面積を計算する。
ついてセル面積を計算する。
それには、図の右端及び下端に表示してある目盛を利
用すると良く、 セル面積＝２（ａ＋ｃ）×（4a＋3c） ＝264b2 となる。
用すると良く、 セル面積＝２（ａ＋ｃ）×（4a＋3c） ＝264b2 となる。
このセル面積が如何に大きいかは、後に本発明に依る
DRAMについて行った計算と比較すると理解されるのであ
るが、このセル面積をDRAMとしての機能や特性に影響を
与えることなく更に小さくできれば、当然、高集積化す
る上で良い結果を生むことになる。
DRAMについて行った計算と比較すると理解されるのであ
るが、このセル面積をDRAMとしての機能や特性に影響を
与えることなく更に小さくできれば、当然、高集積化す
る上で良い結果を生むことになる。
因みに、第13図に見られるDRAMについてセル面積を計
算すると、 セル面積＝（3a＋ｂ＋2c）×２（ａ＋ｂ） ＝170b2 となる。
算すると、 セル面積＝（3a＋ｂ＋2c）×２（ａ＋ｂ） ＝170b2 となる。
また、第20図に見られるDRAMについてセル面積を計算
すると、 セル面積＝（3a＋2c＋ｂ）×２（ａ＋ｃ） ＝204b2 となる。
すると、 セル面積＝（3a＋2c＋ｂ）×２（ａ＋ｃ） ＝204b2 となる。
本発明は、従来の製造プロセスを全く変更することな
く、ビット線容量を小さくして消費電力の低減を可能に
すると共にDRAMの特性及び機能に影響を与えることなく
メモリ・セル面積の縮小化を実現しようとする。
く、ビット線容量を小さくして消費電力の低減を可能に
すると共にDRAMの特性及び機能に影響を与えることなく
メモリ・セル面積の縮小化を実現しようとする。
第１図は本発明の原理を説明する為のセンス増幅器
（S/A）、ビット線、メモリ・セルそれぞれの対応関係
を解説する為の要部説明図を表し、第18図及び第19図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
（S/A）、ビット線、メモリ・セルそれぞれの対応関係
を解説する為の要部説明図を表し、第18図及び第19図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。
図に於いて、UCはメモリ・セルMC1個からなるユニッ
ト・セル、12nビット線、24nはセンス増幅器をそれぞれ
示している。
ト・セル、12nビット線、24nはセンス増幅器をそれぞれ
示している。
本発明のDRAMに於いては、ビット線がコンタクトする
一つのソース領域５及び電荷蓄積キャパシタがコンタク
トする一つのドレイン領域６及び図示されていないがソ
ース領域５とドレイン領域６との間を通るワード線であ
るゲート電極、図示されていないがドレイン領域６の上
にそれとコンタクトするように形成された電荷蓄積キャ
パシタのそれぞれを有するユニット・セルを備え、その
ようなユニット・セルを配列したユニット・セル列に於
いて、隣接する二本のユニット・セル列では各ユニット
・セルが相互に1/2ピッチ宛ずれた千鳥状に配置され、
一本のビット線がそれら二本のユニット・セル列に含ま
れているビット線コンタクト領域であるソース領域５間
を直列に結んでセンス増幅器に接続されていて、所謂、
オープン・ビット線形式を採っている。
一つのソース領域５及び電荷蓄積キャパシタがコンタク
トする一つのドレイン領域６及び図示されていないがソ
ース領域５とドレイン領域６との間を通るワード線であ
るゲート電極、図示されていないがドレイン領域６の上
にそれとコンタクトするように形成された電荷蓄積キャ
パシタのそれぞれを有するユニット・セルを備え、その
ようなユニット・セルを配列したユニット・セル列に於
いて、隣接する二本のユニット・セル列では各ユニット
・セルが相互に1/2ピッチ宛ずれた千鳥状に配置され、
一本のビット線がそれら二本のユニット・セル列に含ま
れているビット線コンタクト領域であるソース領域５間
を直列に結んでセンス増幅器に接続されていて、所謂、
オープン・ビット線形式を採っている。
即ち、本発明に於けるDRAMと従来のフォールデット・
ビット線形式のDRAMとを比較すると、前記したように1/
2ピッチずれている二本のユニット・セル列が一本のビ
ッと線に接続されてオープン・ビット線形式を採ってい
ることが一つの相違点になっている。
ビット線形式のDRAMとを比較すると、前記したように1/
2ピッチずれている二本のユニット・セル列が一本のビ
ッと線に接続されてオープン・ビット線形式を採ってい
ることが一つの相違点になっている。
このようにすると、ビット線の長さは第21図などにつ
いて説明したフォールデット・ビット線形式に比較する
1/2となり、その分だけ寄生容量も少なくなることは明
らかである。
いて説明したフォールデット・ビット線形式に比較する
1/2となり、その分だけ寄生容量も少なくなることは明
らかである。
また、後に、実施例に基づき具体的に説明するが、セ
ル面積は第13図或いは第18図などについて説明したフォ
ールデット・ビット線形式のもの、或いは、第20図につ
いて説明したオープン・ビット線形式のものと比較する
と小さくすることができる。尚、この場合、DRAMの機能
及び特性が損なわれないことは云うまでもない。
ル面積は第13図或いは第18図などについて説明したフォ
ールデット・ビット線形式のもの、或いは、第20図につ
いて説明したオープン・ビット線形式のものと比較する
と小さくすることができる。尚、この場合、DRAMの機能
及び特性が損なわれないことは云うまでもない。
本発明に於いて、セル面積を小さくすることができた
のは、前記したユニット・セルの構成及びその配置関
係、即ち、オープン・ビット線形式にした点に負うとこ
ろが大きい。尚、オープン・ビット線形式とはいえ、従
来のオープンビット線形式に於けるユニット・セルの配
置は、一本のビット線の片側に直線状に列をなしてい
て、しかも、各ビット線に接続されているユニット・セ
ルのピッチは同じであり、例えば1/2ピッチ宛ずらすよ
うなことはしていないし、また、ユニット・セル自体の
構成も本発明のものと相違している。
のは、前記したユニット・セルの構成及びその配置関
係、即ち、オープン・ビット線形式にした点に負うとこ
ろが大きい。尚、オープン・ビット線形式とはいえ、従
来のオープンビット線形式に於けるユニット・セルの配
置は、一本のビット線の片側に直線状に列をなしてい
て、しかも、各ビット線に接続されているユニット・セ
ルのピッチは同じであり、例えば1/2ピッチ宛ずらすよ
うなことはしていないし、また、ユニット・セル自体の
構成も本発明のものと相違している。
前記したところから、本発明に依る半導体記憶装置に
於いては、チャネル領域を介して対向するビット線コン
タクト領域である一つのソース領域（例えばn+型ソース
領域５）及び蓄積電極コンタクト領域であるドレイン領
域（例えばn+型ドレイン領域６）及び前記チャネル領域
上にあるワード線である一本のゲート電極（例えばゲー
ト電極41、又は、ゲート電極42など）及び前記ドレイン
領域上に存る電荷蓄積キャパシタ（例えば多結晶シリコ
ン膜14,16,19からなる蓄積電極、誘電体膜20、対向電極
21などからなる電荷蓄積キャパシタ）で構成されるメモ
リ・セルを基本単位とするユニット・セル（例えばユニ
ット・セルUC）を備え、該ユニット・セルを二列に且つ
一方の列側に対して他方の列側が1/2ピッチずれた状態
で規則的に配列してユニットセル例を構成すると共に両
ユニット・セル列に含まれている前記基本単位のユニッ
ト・セルに於けるソース領域はワード線一本置きに形成
された電極コンタクト窓（例えば電極コンタクト窓7A）
を介して全て一本のビット線（例えばビット線12）に接
続されてなるように構成する。
於いては、チャネル領域を介して対向するビット線コン
タクト領域である一つのソース領域（例えばn+型ソース
領域５）及び蓄積電極コンタクト領域であるドレイン領
域（例えばn+型ドレイン領域６）及び前記チャネル領域
上にあるワード線である一本のゲート電極（例えばゲー
ト電極41、又は、ゲート電極42など）及び前記ドレイン
領域上に存る電荷蓄積キャパシタ（例えば多結晶シリコ
ン膜14,16,19からなる蓄積電極、誘電体膜20、対向電極
21などからなる電荷蓄積キャパシタ）で構成されるメモ
リ・セルを基本単位とするユニット・セル（例えばユニ
ット・セルUC）を備え、該ユニット・セルを二列に且つ
一方の列側に対して他方の列側が1/2ピッチずれた状態
で規則的に配列してユニットセル例を構成すると共に両
ユニット・セル列に含まれている前記基本単位のユニッ
ト・セルに於けるソース領域はワード線一本置きに形成
された電極コンタクト窓（例えば電極コンタクト窓7A）
を介して全て一本のビット線（例えばビット線12）に接
続されてなるように構成する。
前記手段を採ることに依り、ビット線の長さは1/2に
なり、従って、寄生容量も1/2となり、その結果、出力
信号電圧は２倍程度に向上すると共に消費電力は1/2程
度に低減される。また、二列のユニット・セル列に対し
て一本のビット線が対応するようにしてあることからメ
モリ・セル・アレイ内のビット線の本数は1/2になり、
従って、ビット線間隔を大きくして短縮を防止したり、
素子分離幅を大きくして活性領域どうしの連絡を防止し
たり、活性領域面積を小さくしてα線など放射線の入射
確率を低減することでソフト・エラー耐性を向上するこ
とができる。
なり、従って、寄生容量も1/2となり、その結果、出力
信号電圧は２倍程度に向上すると共に消費電力は1/2程
度に低減される。また、二列のユニット・セル列に対し
て一本のビット線が対応するようにしてあることからメ
モリ・セル・アレイ内のビット線の本数は1/2になり、
従って、ビット線間隔を大きくして短縮を防止したり、
素子分離幅を大きくして活性領域どうしの連絡を防止し
たり、活性領域面積を小さくしてα線など放射線の入射
確率を低減することでソフト・エラー耐性を向上するこ
とができる。
第２図は本発明一実施例の要部平面図を表し、第18図
に於いて用いた信号と同記号は同部分を示すか或いは同
じ意味を持つものとする。
に於いて用いた信号と同記号は同部分を示すか或いは同
じ意味を持つものとする。
図に於いて、19は電荷蓄積電極の一部をなす不純物含
有多結晶シリコン膜を示している。
有多結晶シリコン膜を示している。
第１図及び第２図に見られるDRAMに於けるセル面積に
ついて計算する。
ついて計算する。
これは、第13図、第18図、第20図に見られる従来例で
行ったのと同様にすれば良く、第２図の右端及び下端に
表示してある目盛を利用して計算すれば良い。即ち、 セル面積＝２（ａ＋ｃ）×（2a＋2b＋2c） ＝168b2 となる。従って、第13図、第18図、第20図に見られる従
来例と比較すると、 本発明／第13図の従来例＝168/170 ＝0.98 本発明／第18図の従来例＝168/264 ＝0.64 本発明／第20図の従来例＝168/204 ＝0.82 であり、本発明に依るDRAMのセル面積は明らかに小さ
い。
行ったのと同様にすれば良く、第２図の右端及び下端に
表示してある目盛を利用して計算すれば良い。即ち、 セル面積＝２（ａ＋ｃ）×（2a＋2b＋2c） ＝168b2 となる。従って、第13図、第18図、第20図に見られる従
来例と比較すると、 本発明／第13図の従来例＝168/170 ＝0.98 本発明／第18図の従来例＝168/264 ＝0.64 本発明／第20図の従来例＝168/204 ＝0.82 であり、本発明に依るDRAMのセル面積は明らかに小さ
い。
ところで、第13図に見られる従来例と比較した場合に
は、セル面積の点で、それ程の効果はないように見え
る。然しながら、センス増幅器ピッチやワード線ピッチ
を考慮すると本発明の優位性は顕著である。
は、セル面積の点で、それ程の効果はないように見え
る。然しながら、センス増幅器ピッチやワード線ピッチ
を考慮すると本発明の優位性は顕著である。
即ち、第13図の従来例に於いては、 センス増幅器ピッチ＝２（ａ＋ｂ）＝10b ワード線ビッチ＝3a＋2c＋ｂ＝17b であり、そして、第１図の本発明のものでは、 センス増幅器ピッチ＝２（ａ＋ｂ＋ｃ）＝14b ワード線ピッチ＝２（ａ＋ｃ）＝12b である。通常、センス増幅器は一対のトランジスタを必
要とし、また、ワード線には１個のトランジスタが配置
されている。従って、 センス増加幅器ピッチ＞ワード線ピッチ とした方が周辺回路に無駄を生じない。このような点を
考慮すれば、本発明に依る方が遥かに有利である。
要とし、また、ワード線には１個のトランジスタが配置
されている。従って、 センス増加幅器ピッチ＞ワード線ピッチ とした方が周辺回路に無駄を生じない。このような点を
考慮すれば、本発明に依る方が遥かに有利である。
第３図乃至第12図は本発明一実施例を製造する場合を
解説する為の工程要所に於ける半導体記憶装置の要部切
断側面図を表し、以下、これ等の図を参照しつつ説明す
る。尚、第１図乃至第２図及び第13図乃至第23図に於い
て用いた記号同記号は同部分を示すか或いは同じ意味を
持つものとする。また、第３図乃至第12図は第２図に見
られる線Ｘ−Ｘに沿うように切断したものである。
解説する為の工程要所に於ける半導体記憶装置の要部切
断側面図を表し、以下、これ等の図を参照しつつ説明す
る。尚、第１図乃至第２図及び第13図乃至第23図に於い
て用いた記号同記号は同部分を示すか或いは同じ意味を
持つものとする。また、第３図乃至第12図は第２図に見
られる線Ｘ−Ｘに沿うように切断したものである。
第３図参照 （１） Si3N4膜など耐酸化性マスクを用いた選択的熱
酸化法を適用することに依り、ｐ型シリコン半導体基板
１にSiO2からなるフィールド絶縁膜２を形成する。
酸化法を適用することに依り、ｐ型シリコン半導体基板
１にSiO2からなるフィールド絶縁膜２を形成する。
次いで、前記耐酸化性マスクを除去してｐ型シリコン
半導体基板１に於ける活性領域を表出させる。
半導体基板１に於ける活性領域を表出させる。
次いで、同じ熱酸化法を適用することに依り、SiO2か
らなる厚さ例えば200〔Å〕程度のゲート絶縁膜３を形
成する。
らなる厚さ例えば200〔Å〕程度のゲート絶縁膜３を形
成する。
第４図参照 （２） 次いで、化学気相堆積（chemicalvapor deposi
tion:CVD）法を適用することに依り、厚さ例えば2000
〔Å〕程度の多結晶シリコン膜を形成する。
tion:CVD）法を適用することに依り、厚さ例えば2000
〔Å〕程度の多結晶シリコン膜を形成する。
次いで、熱拡散法を適用することに依り、該多結晶シ
リコン膜に燐（Ｐ）の導入を行って導電性を付与する。
リコン膜に燐（Ｐ）の導入を行って導電性を付与する。
次いで、通常のフォト・リソグラフィ技術に於けるレ
ジスト・プロセス及び反応性イオン・エッチング（reac
tive ion etching:RIE）法を適用することに依り、前記
多結晶シリコン膜のパターニングを行ってワード線であ
るゲート電極41及び42などを形成する。
ジスト・プロセス及び反応性イオン・エッチング（reac
tive ion etching:RIE）法を適用することに依り、前記
多結晶シリコン膜のパターニングを行ってワード線であ
るゲート電極41及び42などを形成する。
次いで、イオン注入法を適用することに依り、ゲート
電極41及び42をマスクとしてAsイオンの打ち込みを行
い、また、活性化の為の熱処理の行ってビット線コンタ
クト領域であるn+型ソース領域５及び蓄積電極コンタク
ト領域であるn+型ドレイン領域６を形成する。尚、この
場合、Asイオンのドーズ量としては例えば４×1015〔cm
-2〕を、また、加速エネルギとしては例えば50〔KeV〕
として良い。
電極41及び42をマスクとしてAsイオンの打ち込みを行
い、また、活性化の為の熱処理の行ってビット線コンタ
クト領域であるn+型ソース領域５及び蓄積電極コンタク
ト領域であるn+型ドレイン領域６を形成する。尚、この
場合、Asイオンのドーズ量としては例えば４×1015〔cm
-2〕を、また、加速エネルギとしては例えば50〔KeV〕
として良い。
第５図参照 （３） CVD法を適用することに依り、SiO2からなる厚
さ例えば1000〔Å〕程度の層間絶縁膜７を形成する。
尚、この層間絶縁膜７にはSi3N4を採用することもでき
る。
さ例えば1000〔Å〕程度の層間絶縁膜７を形成する。
尚、この層間絶縁膜７にはSi3N4を採用することもでき
る。
次いで、通常のフォト・リングラフィ技術に於けるレ
ジスト・プロセス及びRIE法を適用することに依り、層
間絶縁膜７の選択的エッチングを行ってビット線コンタ
クト窓7Aを形成する。
ジスト・プロセス及びRIE法を適用することに依り、層
間絶縁膜７の選択的エッチングを行ってビット線コンタ
クト窓7Aを形成する。
第６図参照 （４） CVD法を適用することに依り、多結晶シリコン
膜を形成する。
膜を形成する。
次いで、CVD法を適用することに依り、タングステン
・シリサイド（WSi2）膜を形成する。
・シリサイド（WSi2）膜を形成する。
次いで、通常のフォト・リングラフィ技術に於けるレ
ジスト・プロセス及びRIE法を適用することに依り、前
記多結晶シリコン膜及びWSi2膜のパターニングを行って
ビット線12を形成する。
ジスト・プロセス及びRIE法を適用することに依り、前
記多結晶シリコン膜及びWSi2膜のパターニングを行って
ビット線12を形成する。
第７図参照 （５） CVD法を適用することに依り、Si3N4からなる厚
さ例えば1000〔Å〕の程度の層間絶縁膜13を形成する。
さ例えば1000〔Å〕の程度の層間絶縁膜13を形成する。
（６） CVD法を適用することに依り、厚さ例えば1000
〔Å〕程度の多結晶シリコン膜14を形成する。
〔Å〕程度の多結晶シリコン膜14を形成する。
次いで、イオン注入法を適用することに依り、ドーズ
量を４×1015〔cm-2〕、加速エネルギを50〔KeV〕とし
てAsイオンの打ち込みを行う。
量を４×1015〔cm-2〕、加速エネルギを50〔KeV〕とし
てAsイオンの打ち込みを行う。
尚、層間絶縁膜13と多結晶シリコン膜14との間に厚さ
例えば1000〔Å〕程度のSiO2膜を介在させても良い。
例えば1000〔Å〕程度のSiO2膜を介在させても良い。
（７） CVD法を適用することに依り、厚さ例えば1000
〔Å〕程度のSiO2膜15を形成する。
〔Å〕程度のSiO2膜15を形成する。
（８） CVD法を適用することに依り、厚さ例えば1000
〔Å〕程度の多結晶シリコン膜16を形成する。
〔Å〕程度の多結晶シリコン膜16を形成する。
次いで、イオン注入応を適用することに依り、ドーズ
量を４×1015〔cm-2〕、加速エネルギを50〔KeV〕とし
てAsイオンの打ち込みを行う。
量を４×1015〔cm-2〕、加速エネルギを50〔KeV〕とし
てAsイオンの打ち込みを行う。
（９） CVD法を適用することに依り、厚さ例えば1000
〔Å〕程度のSiO2膜17を形成する。
〔Å〕程度のSiO2膜17を形成する。
（10）通常のフォト・リングラフィ技術に於けるレジス
ト・プロセス及びRIE法を適用することに依り、SiO2膜1
8などの選択的エッチングを行って表面からn+型ドレイ
ン領域６の表面に達する蓄積電極コンタクト窓7Bを形成
する。
ト・プロセス及びRIE法を適用することに依り、SiO2膜1
8などの選択的エッチングを行って表面からn+型ドレイ
ン領域６の表面に達する蓄積電極コンタクト窓7Bを形成
する。
第８図参照 （11） CVD法を適用することに依り、厚さ例えば1000
〔Å〕程度の多結晶シリコン膜19を形成する。
〔Å〕程度の多結晶シリコン膜19を形成する。
次いで、イオン注入応を適用することに依り、ドーズ
量を４×1015〔cm-2〕、加速エネルギを50〔KeV〕とし
てAsイオンの打ち込みを行う。尚、この多結晶シリコン
膜19のほか、前記したように多結晶シリコン膜16及び14
にも不順物が導入されているので、これらを活性化する
為の熱処理を実施することが必要であるが、これはそれ
ぞれの成長時点或いは工程中の適宜の時点で行うことが
できる。
量を４×1015〔cm-2〕、加速エネルギを50〔KeV〕とし
てAsイオンの打ち込みを行う。尚、この多結晶シリコン
膜19のほか、前記したように多結晶シリコン膜16及び14
にも不順物が導入されているので、これらを活性化する
為の熱処理を実施することが必要であるが、これはそれ
ぞれの成長時点或いは工程中の適宜の時点で行うことが
できる。
第９図参照 （12） 通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス並びにRIE法を適用することに依り、不
純物含有結晶シリコン膜19、SiO2膜17、不純物含有他結
晶シリコン膜16、SiO2膜15、不純物含有多結晶シリコン
膜14のパターニングを行って蓄積電極パターンを形成す
る。
スト・プロセス並びにRIE法を適用することに依り、不
純物含有結晶シリコン膜19、SiO2膜17、不純物含有他結
晶シリコン膜16、SiO2膜15、不純物含有多結晶シリコン
膜14のパターニングを行って蓄積電極パターンを形成す
る。
第10図参照 （13） フッ酸をエッチャントとする浸漬法を適用する
ことに依り、SiO2膜17及び15を除去する。
ことに依り、SiO2膜17及び15を除去する。
この工程に依って樹枝状多層蓄積電極が完成されたこ
とになる。
とになる。
第11図参照 （14） 熱酸化法を適用することに依り、不純物含有多
結晶シリコン膜19,16,14の各表面にSiO2からなる誘電体
膜20を形成する。
結晶シリコン膜19,16,14の各表面にSiO2からなる誘電体
膜20を形成する。
第12図参照 （15） CVD法を適用することに依り、多結晶シリコン
からなる対向電極（セル・プレート）21を形成する。
からなる対向電極（セル・プレート）21を形成する。
次いで、熱拡散法を適用することに依り、Ｐを導入し
て対向電極21に導電性を付与する。
て対向電極21に導電性を付与する。
（16） この後、通常の技法を適用することに依り、パ
ッシベーション膜、ボンディング・パッド、Al配線など
を形成して完成する。
ッシベーション膜、ボンディング・パッド、Al配線など
を形成して完成する。
本発明に依る半導体記憶装置に於いては、チャネル領
域を介して対向するビット線コンタクト領域である一つ
のソース領域及び蓄積電極コンタクト領域であるドレイ
ン領域及び前記チャネル領域上にあるワード線である一
本のゲート電極及び前記ドレイン領域上に存る電荷蓄積
キャパシタで構成されるメモリ・セルを基本単位とする
ユニット・セルを備え、該ユニット・セルを二列に且つ
一方の列側に対して他方の列側が1/2ピッチずれた状態
で規則的に配列してユニット・セル列を構成すると共に
両ユニット・セル列に含まれている前記基本単位のユニ
ット・セルに於けるソース領域はワード線一本置きに形
成された電極コンタクト窓を介して全て一本のビット線
に接続してある。
域を介して対向するビット線コンタクト領域である一つ
のソース領域及び蓄積電極コンタクト領域であるドレイ
ン領域及び前記チャネル領域上にあるワード線である一
本のゲート電極及び前記ドレイン領域上に存る電荷蓄積
キャパシタで構成されるメモリ・セルを基本単位とする
ユニット・セルを備え、該ユニット・セルを二列に且つ
一方の列側に対して他方の列側が1/2ピッチずれた状態
で規則的に配列してユニット・セル列を構成すると共に
両ユニット・セル列に含まれている前記基本単位のユニ
ット・セルに於けるソース領域はワード線一本置きに形
成された電極コンタクト窓を介して全て一本のビット線
に接続してある。
前記構成を採ることに依り、ビット線の長さは1/2に
なり、従って、寄生容量も1/2となり、その結果、出力
信号電圧は２倍程度に向上すると共に消費電力は1/2程
度に低減される。また、二列のユニット・セル列に対し
て一本のビット線が対応するようにしてあることから、
メモリ・セル・アレイ内のビット線の本数は1/2にな
り、従って、ビット線間隔を大きくして短縮を防止した
り、素子間分離幅を大きくして活性領域どうしの短絡を
防止したり、活性領域面積を小さくしてα線など放射線
の入射確率を低減することでソフト・エラー耐性を向上
できるなど多くの効果を奏することができる。
なり、従って、寄生容量も1/2となり、その結果、出力
信号電圧は２倍程度に向上すると共に消費電力は1/2程
度に低減される。また、二列のユニット・セル列に対し
て一本のビット線が対応するようにしてあることから、
メモリ・セル・アレイ内のビット線の本数は1/2にな
り、従って、ビット線間隔を大きくして短縮を防止した
り、素子間分離幅を大きくして活性領域どうしの短絡を
防止したり、活性領域面積を小さくしてα線など放射線
の入射確率を低減することでソフト・エラー耐性を向上
できるなど多くの効果を奏することができる。
第１図は本発明の原理を説明する為の半導体記憶装置の
要部説明図、第２図は本発明一実施例の要部平面図、第
３図乃至第12図は本発明一実施例を製造する場合を説明
する為の工程要所に於ける半導体記憶装置の要部切断側
面図、第13図は従来のオープン・ビット線形式の半導体
記憶装置を説明する為の要部平面図、第14図は従来のフ
ォールデット・ビット線形式の半導体記憶装置を説明す
る為の要部平面図、第15図は第14図に見られる線Ｘ−Ｘ
に沿う要部切断側面図、第16図は第14図に見られる半導
体記憶装置の要部回路図、第17図は樹枝状多層スタック
ト・キャパシタを有する半導体記憶装置の要部切断側面
図、第18図は改良された半導体記憶装置の要部平面図、
第19図は第18図に見られる改良された半導体記憶装置の
要部切断側面図、第20図はオープン・ビット線形式の半
導体記憶装置に説明する為の要部平面図、第21図は第18
図及び第19図に見られる半導体記憶装置に於ける諸部分
の配置を解説する為の要部説明図、第22図（Ａ）並びに
（Ｂ）と第23図（Ａ）並びに（Ｂ）は位置合わせ余裕に
ついて説明する為の半導体記憶装置の要部切断側面図を
それぞれ示している。 図に於いて、１はｐ型シリコン半導体基板、２はSiO2か
らなるフィールド絶縁膜、３はSiO2からなるゲート絶縁
膜、41並びに42はワード線である多結晶シリコンからな
るゲート電極、５はビット線コンタクト領域であるn+型
ソース領域、６は電荷蓄積キャパシタの蓄積電極コンタ
クト領域であるn+型ドレイン領域、７はSiO2からなる層
間絶縁膜、12はAl或いはWSi2からなるビット線、13はSi
3N4からなる層間絶縁膜、14は電荷蓄積キャパシタの多
結晶シリコン膜、15はSiO2膜、16は電荷蓄積キャパシタ
の多結晶シリコン膜、17はSiO2膜、19は電荷蓄積キャパ
シタの多結晶シリコン膜、20は電荷蓄積キャパシタのSi
O2からなる誘電体膜、21は電荷蓄積キャパシタの多結晶
シリコンからなる対向電極（セル・プレート）をそれぞ
れ示している。
要部説明図、第２図は本発明一実施例の要部平面図、第
３図乃至第12図は本発明一実施例を製造する場合を説明
する為の工程要所に於ける半導体記憶装置の要部切断側
面図、第13図は従来のオープン・ビット線形式の半導体
記憶装置を説明する為の要部平面図、第14図は従来のフ
ォールデット・ビット線形式の半導体記憶装置を説明す
る為の要部平面図、第15図は第14図に見られる線Ｘ−Ｘ
に沿う要部切断側面図、第16図は第14図に見られる半導
体記憶装置の要部回路図、第17図は樹枝状多層スタック
ト・キャパシタを有する半導体記憶装置の要部切断側面
図、第18図は改良された半導体記憶装置の要部平面図、
第19図は第18図に見られる改良された半導体記憶装置の
要部切断側面図、第20図はオープン・ビット線形式の半
導体記憶装置に説明する為の要部平面図、第21図は第18
図及び第19図に見られる半導体記憶装置に於ける諸部分
の配置を解説する為の要部説明図、第22図（Ａ）並びに
（Ｂ）と第23図（Ａ）並びに（Ｂ）は位置合わせ余裕に
ついて説明する為の半導体記憶装置の要部切断側面図を
それぞれ示している。 図に於いて、１はｐ型シリコン半導体基板、２はSiO2か
らなるフィールド絶縁膜、３はSiO2からなるゲート絶縁
膜、41並びに42はワード線である多結晶シリコンからな
るゲート電極、５はビット線コンタクト領域であるn+型
ソース領域、６は電荷蓄積キャパシタの蓄積電極コンタ
クト領域であるn+型ドレイン領域、７はSiO2からなる層
間絶縁膜、12はAl或いはWSi2からなるビット線、13はSi
3N4からなる層間絶縁膜、14は電荷蓄積キャパシタの多
結晶シリコン膜、15はSiO2膜、16は電荷蓄積キャパシタ
の多結晶シリコン膜、17はSiO2膜、19は電荷蓄積キャパ
シタの多結晶シリコン膜、20は電荷蓄積キャパシタのSi
O2からなる誘電体膜、21は電荷蓄積キャパシタの多結晶
シリコンからなる対向電極（セル・プレート）をそれぞ
れ示している。
Claims (1)
- 【請求項１】チャネル領域を介して対向するビット線コ
ンタクト領域である一つのソース領域及び蓄積電極コン
タクト領域であるドレイン領域 及び前記チャネル領域上にあるワード線である一本のゲ
ート電極 及び前記ドレイン領域上に在る電極蓄積キャパシタ で構成されるメモリ・セルを基本単位とするユニット・
セルを備え、 該ユニット・セルを二列に且つ一方の列側に対して他方
の列側が1/2ピッチずれた状態で規則的に配列してユニ
ット・セル列を構成すると共に両ユニット・セル列に含
まれている前記基本単位のユニット・セルに於けるソー
ス領域はワード線一本置きに形成された電極コンタクト
窓を介して全て一本のビット線に接続されてなること を特徴とする半導体記憶装置。
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