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DE10302649B3 - RAM-Speicher mit Shared-SA-Struktur - Google Patents

RAM-Speicher mit Shared-SA-Struktur Download PDF

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DE10302649B3
DE10302649B3 DE10302649A DE10302649A DE10302649B3 DE 10302649 B3 DE10302649 B3 DE 10302649B3 DE 10302649 A DE10302649 A DE 10302649A DE 10302649 A DE10302649 A DE 10302649A DE 10302649 B3 DE10302649 B3 DE 10302649B3
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Stephan Dr.-Ing. Schröder
Manfred Pröll
Aurel von Dr.rer.nat. Campenhausen
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Abstract

Die Erfindung betrifft einen RAM-Speicher mit Shared-SA-Struktur, bei dem in SA-Streifen (11, 12, 13) zwischen jeweils zwei benachbarten Zellenblöcken (1, 2; 2, 3; 3, 4) angeordnete als Differenzverstärker gestaltete Senseverstärker (SA) durch jeweilige Isolationstransistorpaare (T51, T61, T52, T62) auf ein diesen zugeführtes Verbindungssteuersignal (ISO links, ISO rechts) hin zu einer Zeit mit einem von vier Bitleitungspaaren (51, 61, 52, 62) der beiden benachbarten Zellenblöcke (1, 2; 2, 3; 3, 4) verbindbar sind, wobei die Senseverstärker (SA) jeweils gemeinsam für vier Biltleitungspaare (51, 61, 52, 62) der beiden benachbarten Zellenblöcke (1, 2; 2, 3; 3, 4) angeordnet sind, wobei ein erstes und zweites Isolationstransistorpaar (z. B. T61, T62) jeweils für ein erstes und zweites, demselben Senseverstärker (SA) zugeordnetes Bitleitungspaar (z. B 61, 62) desselben Zellenblocks (z. B. 3) so eingerichtet sind, dass ein ihnen über eine gemeinsame Verbindungssteuersignalleitung (z. B. 22) zugeführtes Verbindungssteuersignal (z. B. ISO rechts) eines ersten Pegels ein erstes der beiden Bitleitungspaare (z. B. 61) auf den gemeinsamen Senseverstärker (SA) aufschaltet und das zweite Bitleitungspaar (z. B. 62) von diesem Senseverstärker (SA) trennt, und ein Verbindungssteuersignal (z. B. ISO rechts) eines zweiten Pegels auf derselben Verbindungssteuersignalleitung (z. B. 22) das erste Bitleitungspaar (z. B. 61) von dem gemeinsamen Senseverstärker (SA) trennt und das zweite ...

Description

  • Die Erfindung betrifft einen RAM-Speicher mit Shared-SA-Struktur gemäß dem Oberbegriff des Patentanspruchs 1. Ein derartiger RAM-Speicher ist aus EP 0 892 409 A2 bekannt.
  • Das Speicherfeld von DRAM-Halbleiterspeichern ist in durch Wortleitungen definierte Zeilen und durch Bitleitungen definierte Spalten strukturiert. Beim Speicherzugriff wird zunächst eine Wortleitung aktiviert. Dadurch werden die in einer Zeile angeordneten Speicherzellen jeweils mit einer Bitleitung leitend verschaltet. Die Bitleitung wird zu einem Leseverstärker geführt, ein so genannter Senseverstärker (SA), der das über die Bitleitung übertragene Zellensignal detektiert und verstärkt. Das verstärkte Signal wird einerseits in die Zelle zurückgeschrieben und kann andererseits nach außen ausgelesen werden.
  • Um eine möglichst kompakte Anordnung des Zellenfeldes zu erreichen, sind möglichst lange Bitleitungen anzustreben. Dies führt aber leider zu einer Reduktion des vom Leseverstärker zu detektierenden Signals.
  • In der beiliegenden 1 ist eine übliche Aufteilung eines Speicherzellenfeldes in einem DRAM in einzelne Blöcke 1, 2, 3, 4 dargestellt. Zwischen jeweils zwei benachbarten Zellenblöcken befinden sich die Senseverstärker in so genannten SA-Streifen 11, 12, 13. Um Platz zu sparen, wird ein in einem SA-Streifen, zum Beispiel 12, zwischen zwei benachbarten Zellenblöcken 2, 3 liegender Senseverstärker je nach aktivierter Wortleitung WL, von denen zur Vereinfachung in 1 nur eine einzige Wortleitung 9 im Zellenfeld 3 gezeigt ist, entweder für die vom linken Zellenblock 2 kommende Bitleitung (BL) 5 oder für die vom rechten Zellenblock 3 kommende Bitleitung 6 gemeinsam verwendet.
  • Dieses Konzept wird allgemein als "Shared-SA-Struktur" bezeichnet.
  • Die 2 zeigt Details einer z. B. aus US 6,499,182 A bekannten Shared-SA-Struktur bei der ein Senseverstärker SA gemeinsam für zwei von einem linken und rechten Zellenblock 2, 3 kommende Bitleitungen 5, 6 vorgesehen ist. Es ist hier zu bemerken, dass die Informationssignale von und zu den Speicherzellen in Form von differentiellen Signalen auf komplementären Bitleitungen BLT, BLC geführt werden. Diese komplementären Bitleitungen BLT und BLC werden als Bitleitungspaar bezeichnet. Von einer an diesem Bitleitungspaar hängenden Speicherzelle ist zur Vereinfachung nur eine Speicherkapazität 10 sowie ein zugehöriger Auswahltransistor T gezeigt. Der Auswahltransistor T wird von einem Wortleitungssignal WL über die Wortleitung 9 aktiviert. Jedes Bitleitungspaar, das einem gemeinsamen Senseverstärker zugeteilt ist, verfügt über Isolations- bzw. Verbindungsschalter S5, S6, deren Schaltzustand von einem jeweiligen Verbindungssteuersignal ISO links über eine erste Leitung 21 und ISO rechts über eine zweite Leitung 22 eingestellt wird.
  • Es ist nun deutlich geworden, dass sich die Fläche für die SA-Streifen um so mehr verringern lässt, je mehr Bitleitungspaare von einem linken und rechten Zellenfeldblock einem gemeinsamen SA aufschaltbar sind.
  • In der oben zum Oberbegriff des Patentanspruchs 1 zitierten EP 0 892 409 A2 wird eine Halbleiterspeichervorrichtung der gattungsgemäßen Art beschrieben, bei der für die 256 Bitleitungspaare einer Submatrix in jedem Senseverstärkerblock 128 Senseverstärker, wie zum Beispiel im Senseverstärkerblock SB1', die Senseverstärker SA0, SA2,... SA254 und im rechten Senseverstärkerblock SB2' die Senseverstärker SA1, SA3,... SA255 angeordnet sind (vgl. Spalte 15, Zeile 56 bis Spalte 16, Zeile 10, und 10 dieser Druckschrift). Die Anordnung der Bitleitungen und ihre Führung in der Submatrix, wie zum Beispiel SM1', wird in dieser Druckschrift als „extended bit line"-System bezeichnet, was heißt, dass am Zwischenerdungspunkt der Submatrix jede Bitleitung und jede komplementäre Bitleitung in zwei Bitleitungen nach rechts und zwei Bitleitungen nach links unterteilt ist, so dass zum Beispiel ein linksseitiges Bitleitungspaar mit einem links liegenden Senseverstärker und ein durch die obige Unterteilung diesem linksseitigen Bitleitungspaar zugeordnetes rechtsseitiges Bitleitungspaar mit demselben Senseverstärker mittels eines in einer oberen Leiterlage liegenden Verbindungsleitungspaars verbunden ist. Weiterhin ist in dieser Druckschrift beschrieben, dass der Senseverstärker mit den Bitleitungspaaren durch Transfergates verbunden ist, wobei für jede einzelne Bitleitung der mit einem Senseverstärker verbundenen Bitleitungspaare ein Transfergate vorgesehen ist, so dass die Bitleitungspaare jeweils unabhängig voneinander durch getrennte Ansteuerung der beiden Transfergates durch ein Steuersignal demselben Senseverstärker aufschaltbar sind.
    •
  • Die Erfindung hat sich zur Aufgabe gestellt, ein Shared-SA-Konzept für einen RAM-Speicher zu verbessern, so dass die Anzahl der insgesamt in einem RAM-Speicher benötigten Senseverstärker noch weiter verringert und eine entsprechende Flächeneinsparung bei der Integration der Senseverstärker im SA-Streifen realisiert werden kann.
  • Diese Aufgabe wird anspruchsgemäß gelöst.
  • Gemäß einem wesentlichen Aspekt ist ein die obige Aufgabe lösender erfindungsgemäßer RAM-Speicher mit Shared-SA-Struktur, bei dem in SA-Streifen zwischen jeweils zwei benachbarten Zellenblöcken angeordnete als Differenzverstärker gestaltete Senseverstärker durch jeweilige Isolationstransistorpaare auf ein diesen zugeführtes Verbindungssteuersignal hin zu einer Zeit mit einem von vier Bitleitungspaaren der beiden benachbarten Zellenblöcke verbindbar sind, wobei die Senseverstärker jeweils gemeinsam für vier Bitleitungspaare der beiden benachbarten Zellenblöcke angeordnet sind, dadurch gekennzeichnet, dass ein erstes und zweites Isolationstransistorpaar jeweils für ein erstes und zweites, demselben Senseverstärker zugeordnetes Bitleitungspaar desselben Zellenblocks so eingerichtet sind, dass ein ihnen über eine gemeinsame Verbindungssteuersignalleitung zugeführtes Verbindungssteuersignal eines ersten Pegels ein erstes der beiden Bitleitungspaare auf den gemeinsamen Senseverstärker aufschaltet und das zweite Bitleitungspaar von diesem Senseverstärker trennt, und ein Verbindungssteuersignal eines zweiten Pegels auf derselben Verbindungssteuersignalleitung das erste Bitleitungspaar von dem gemeinsamen Senseverstärker trennt und das zweite Bitleitungspaar auf den gemeinsamen Senseverstärker aufschaltet.
  • Dafür können die eine gemeinsame Wortleitung aufweisenden Speicherzellen eines ersten und zweiten demselben Senseverstärker zugeordneten Bitleitungspaars desselben Zellenblocks einen ersten und zweiten Auswahltransistor aufweisen, die so eingerichtet sind, dass ein Wortleitungssignal eines ersten Pegels auf der gemeinsamen Wortleitung eine erste der beiden Speicherzellen auf das ihr zugehörige Bitleitungspaar aufschaltet (auswählt) und die zweite Speicherzelle von dem ihr zugehörigen Bitleitungspaar trennt während ein Wortleitungssignal eines zweiten unterschiedlichen Pegels die erste Speicherzelle von dem zugehörigen Bitleitungspaar trennt und die zweite Speicherzelle auf das zugehörige Bitleitungspaar aufschaltet.
  • Bevorzugt ist der erste Auswahltransistor ein PMOS-Transistor, während der zweite Auswahltransistor ein NMOS-Transistor ist. In diesem Fall kann der erste Pegel des Wortleitungssignals ein tiefer Pegel und der zweite Pegel ein hoher Pegel sein.
  • Bevorzugt kann das erste Isolationstransistorpaar aus PMOS-Transistoren und das zweite Isolationstransistorpaar aus NMOS-Transistoren bestehen, wobei in diesem Fall der erste Pegel des Verbindungssteuersignals ein tiefer Pegel und der zweite Pegel des Verbindungssteuersignals ein hoher Pegel sind.
  • Die zum Betrieb eines derartigen RAM-Speichers notwendigen Signale werden von einer dafür vorgesehenen Steuereinrichtung erzeugt, die zur Aufschaltung eines Bitleitungspaars von dem ersten und zweiten Bitleitungspaar auf den gemeinsamen Senseverstärker in einem Aufschaltintervall (zum Beispiel Leseintervall) das Wortleitungssignal und das Verbindungssteuersignal für dieses Bitleitungspaar entweder mit dem ersten Pegel oder mit dem zweiten Pegel so erzeugt, dass das Verbindungssteuersignal innerhalb des Zeitintervalls des Wortleitungssignals liegt und zur selben Zeit an die zu den Isolationstransistorpaaren der demselben Senseverstärker zugeordneten Bitleitungspaare des benachbarten Zellenblocks führende Verbindungssteuersignalleitung einen diese deaktivierenden Mittenpegel anlegt.
  • Es ist zu bemerken, dass bei einem mit den obigen Merkmalen realisierten RAM-Speicher neben der Anzahl der Senseverstärker ker auch noch die Anzahl der physikalischen Wortleitungen halbiert ist.
  • Die obigen und weitere vorteilhafte Merkmale werden in der nachfolgenden, ein Ausführungsbeispiel eines erfindungsgemäßen RAM-Speichers erläuternden Beschreibung noch deutlicher, wenn diese bezogen auf die beiliegende Zeichnung gelesen wird.
  • Die Zeichnungsfiguren zeigen im Einzelnen:
  • 1 schematisch ein bereits eingangs besprochenes in einzelne Zellenblöcke mit dazwischen liegenden SA-Streifen eingeteiltes Speicherzellenfeld eines DRAM-Halbleiterspeichers;
  • 2 eine eingangs bereits erläuterte Shared-SA-Struktur eines DRAM-Halbleiterspeichers gemäß 1, bei dem ein Senseverstärker gemeinsam von zwei Bitleitungspaaren zweier benachbarter Zellenblöcke genutzt wird;
  • 3 schematisch ein Ausführungsbeispiel eines erfindungsgemäßen RAM-Speichers mit Shared-SA-Struktur, bei dem ein Senseverstärker von vier Bitleitungspaaren gemeinsam genutzt wird.
    •
  • 3 zeigt ein Ausführungsbeispiel für einen vierfach genutzten Senseverstärker SA. In einem mit 3 bezeichneten Zellenblock befindet sich ein unteres Bitleitungspaar 61 und ein oberes Bitleitungspaar 62. Am unteren Bitleitungspaar liegt eine als Speicherkapazität dargestellte Speicherzelle 101, die über einen PMOS-Auswahltransistor T1 mit dem unteren Bitleitungspaar 61 nach Aktivierung einer Wortleitung 9 durch ein Wortleitungssignal WL verbunden wird. Gleichermaßen ist eine als Speicherkapazität dargestellte andere Speicherzelle 102 durch einen von derselben Wortleitung 9 aktivierbaren NMOS-Auswahltransistor T2 mit dem oberen Bitleitungspaar 62 zu verbinden. Das Isolationstransistorpaar T61 für das untere Bitleitungspaar 61 besteht aus PMOS-Transistoren und das Isolationstransistorpaar T62 für das obere Bitleitungspaar 62 besteht aus NMOS-Transistoren. Die Verbindungssteuersignalleitung 22, die ein Verbindungssteuersignal ISO rechts zuführt, geht gemeinsam zu den Isolationstransistorpaaren T61 und T62 .
  • In ähnlicher Weise sind zwei denselben Senseverstärker SA nutzende Bitleitungspaare 51 und 52 von einem benachbarten linken Zellenblock 2 jeweils durch ein Isolationstransistorpaar T51, das als PMOS-Transistoren besteht, und ein Isolationstransistorpaar T52, das aus NMOS-Transistoren besteht, auf ein über eine gemeinsame Leitung 21 zugeführtes Verbindungssteuersignal ISO links mit dem Senseverstärker verbindbar.
  • Eine Steuereinrichtung SE ist vorgesehen, um das Wortleitungssignal WL auf der Leitung 9 und die Verbindungssteuersignale auf den Leitungen 21 und 22 mit dem richtigen Pegel und der richtigen zeitlichen Abfolge zu erzeugen.
  • Das nachfolgende Steuerbeispiel bezieht sich beispielhaft auf eine jeweilige Verbindung der Speicherzellen 101 und 102 über die Bitleitungspaare 61, 62 vom rechten Zellenblock 3 mit dem gemeinsamen vierfach genutzten Senseverstärker.
  • Im deaktivierten Zustand befindet sich sowohl das Wortleitungssignal WL auf der Wortleitung 9 als auch die Verbindungssteuersignale ISO links und ISO rechts auf den Verbindungssteuersignalleitungen 21 und 22 jeweils des linken Zellenblocks 2 und des benachbarten rechten Zellenblocks 3 auf Mittenpegel. Alle Transistoren T1, T2, T51, T52, T61 und T62 sperren dann. Mit der Aktivierung des Wortleitungssignals WL auf der Leitung 9 erfolgt eine Auswahl zwischen dem unteren Bitleitungspaar 61 und dem oberen Bitleitungspaar 62, hier beispielhaft von dem rechten Zellenblock 3. Zur Aktivierung des unteren Bitleitungspaars 61 und Auswahl der unteren Speicherzelle 101 wird das Wortleitungssignal WL auf der Wortleitung 9 auf tiefen Pegel geschaltet. Das Verbindungssteuersignal ISO rechts auf der Leitung 22 wird ebenfalls auf tiefen Pegel geschaltet. Damit sind die PMOS-Transistoren T1 und T61 leitend, während die NMOS-Transistoren T2 und T62 gesperrt bleiben. Für die Aktivierung des oberen Bitleitungspaars 62 und Auswahl der oberen Speicherzelle 102 werden das Signal auf der Wortleitung 9 und das Verbindungssteuersignal ISO rechts auf der Verbindungssteuersignalleitung 22 auf hohen Pegel geschaltet. Dann leiten die NMOS-Transistoren T2 und T62, und das obere Bitleitungspaar 62 ist dann mit dem Senseverstärker SA verbunden, während die PMOS-Transistoren T1 und T61 des unteren Bitleitungspaars 61 gesperrt sind. In beiden Fällen bleibt das Verbindungssteuersignal ISO links auf der Signalleitung 21 des linken Zellenblocks 2 auf Mittenpegel, so dass die Isolationstransistorpaare T51 und T52 gesperrt sind.
  • Zur Aktivierung und Auswahl eines der beiden Bitleitungspaare 51 und 52 und Aufschaltung desselben auf den gemeinsam genutzten Senseverstärker SA wird das Verbindungssteuersignal ISO links und das Wortleitungssignal auf der in 3 nicht gezeigten Wortleitung des linken Zellenblocks in entsprechender Weise von der in 3 pauschal angedeuteten Steuereinrichtung SE erzeugt. Selbstverständlich sind in 3 nur die Komponenten und Signale dargestellt, die für die vorliegende Realisierung eines RAM-Speichers mit vierfach genutztem Senseverstärker SA von Bedeutung sind. Weitere Komponenten, wie lokale Datenleitungen, Equalizeschalter und so weiter sind für diese Erfindung unwesentlich und deshalb in 3 nicht gezeigt.
    • 1–4
    Zellenblöcke
    5–7, 51, 52, 61, 62
    Bitleitungspaare
    9
    Wortleitung
    10, 101, 102
    Speicherzelle
    21, 22
    Verbindungssteuersignalleitung
    S5, S6
    Schalterpaare
    T, T1, T2
    Auswahltransistor
    T51, T52, T61, T62
    Isolationstransistorpaare
    SA
    Senseverstärker
    SE
    Steuereinrichtung
    BLT
    Bitleitung wahr
    BLC
    Bitleitung komplementär
    WL
    Wortleitung

Claims (5)

  1. RAM-Speicher mit Shared-SA-Struktur, bei dem in SA-Streifen (11, 12, 13) zwischen jeweils zwei benachbarten Zellenblöcken (1, 2; 2, 3; 3, 4) angeordnete als Differenzverstärker gestaltete Senseverstärker (SA) durch jeweilige Isolationstransistorpaare (T51, T61, T52, T62) auf ein diesen zugeführtes Verbindungssteuersignal (ISO links, ISO rechts) hin zu einer Zeit mit einem von vier Bitleitungspaaren (51, 61, 52, 62) der beiden benachbarten Zellenblöcke (1, 2; 2, 3; 3, 4) verbindbar sind, wobei die Senseverstärker (SA) jeweils gemeinsam für vier Bitleitungspaare (51, 61, 52, 62) der beiden benachbarten Zellenblöcke (1, 2; 2, 3; 3, 4) angeordnet sind, dadurch gekennzeichnet, dass ein erstes und zweites Isolationstransistorpaar (z. B. T61, T62) jeweils für ein erstes und zweites, demselben Senseverstärker (SA) zugeordnetes Bitleitungspaar (z. B. 61, 62) desselben Zellenblocks (z. B. 3) so eingerichtet sind, dass ein ihnen über eine gemeinsame Verbindungssteuersignalleitung (z. B. 22) zugeführtes Verbindungssteuersignal (z. B. ISO rechts) eines ersten Pegels ein erstes der beiden Bitleitungspaare (z. B. 61) auf den gemeinsamen Senseverstärker (SA) aufschaltet und das zweite Bitleitungspaar (z. B. 62) von diesem Senseverstärker (SA) trennt, und ein Verbindungssteuersignal (z. B. ISO rechts) eines zweiten Pegels auf derselben Verbindungssteuersignalleitung (z. B. 22) das erste Bitleitungspaar (z. B. 61) von dem gemeinsamen Senseverstärker (SA) trennt und das zweite Bitleitungspaar (z. B. 62) auf den gemeinsamen Senseverstärker (SA) aufschaltet.
  2. RAM-Speicher nach Anspruch 1, dadurch gekennzeichnet, dass die eine gemeinsame Wortleitung (z. B. 9) aufweisenden Speicherzellen (z. B. 101, 102) eines ersten und zweiten, demselben Senseverstärker (SA) zugeordneten Bitleitungspaars (z. B. 61, 62) desselben Zellenblocks (z. B. 3) jeweils einen ersten und zweiten Auswahltransistor (T1, T2) aufweisen, die so eingerichtet sind, dass ein Wortleitungssignal (WL) eines ersten Pegels auf der gemeinsamen Wortleitung (z. B. 9) eine erste der beiden Speicherzellen (z. B. 101) auswählt und auf das ihr zugehörige Bitleitungspaar (z. B. 61) aufschaltet und die zweite Speicherzelle (z. B. 102) von dem ihr zugehörigen Bitleitungspaar (z. B. 62) trennt und ein Wortleitungssignal (WL) eines zweiten unterschiedlichen Pegels auf der selben Wortleitung (z. B. 9) die erste Speicherzelle (z. B. 101) von dem ihr zugehörigen Bitleitungspaar (z. B. 61) trennt und die andere Speicherzelle (z. B. 102) auf das ihr zugehörige Bitleitungspaar (z. B. 62) aufschaltet.
  3. RAM-Speicher nach Anspruch 2, dadurch gekennzeichnet, dass der erste Auswahltransistor (T1) ein PMOS-Transistor und der zweite Auswahltransistor (T2) ein NMOS-Transistor und der erste Pegel des Wortleitungssignals ein tiefer Pegel und der zweite Pegel des Wortleitungssignals (WL) ein hoher Pegel sind.
  4. RAM-Speicher nach einem der Ansprüche 1 bis 3 dadurch gekennzeichnet, dass das erste Isolationstransistorpaar (z. B. T61) PMOS-Transistoren und das zweite Isolationstransistorpaar (z. B. T62) NMOS-Transistoren aufweisen und der erste Pegel des Verbindungssteuersignals (z. B. ISO rechts) ein tiefer Pegel und der zweite Pegel des Verbindungssteuersignals ein hoher Pegel sind.
  5. RAM-Speicher nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass eine Steuereinrichtung (SE) vorgesehen ist, die zur Aufschaltung eines Bitleitungspaars von dem ersten und zweiten Bitleitungspaar desselben Zellenblocks auf den gemeinsamen Senseverstärker (SA) in einem Aufschaltintervall das Wortleitungssignal (WL) auf der zugehörigen Wortleitung und das Verbindungssteuersignal für dieses Bitleitungspaar auf der zugehörigen Verbindungssteuersignalleitung entweder mit dem ersten Pegel oder mit dem zweiten Pegel so erzeugt, dass das Verbindungssteuersignal innerhalb des Zeitintervalls des Wortleitungssignals liegt und während desselben Zeitintervalls an die zu den Isolationstransistorpaaren der demselben Senseverstärker (SA) zugeordneten Bitleitungspaare des benachbarten Zellenblocks führende Verbindungssteuersignalleitung einen diese deaktivierenden Mittenpegel anlegt.
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