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DE102004058131B4 - Verfahren und Schaltung zum Auslesen einer dynamischen Speicherschaltung - Google Patents

Verfahren und Schaltung zum Auslesen einer dynamischen Speicherschaltung Download PDF

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DE102004058131B4
DE102004058131B4 DE102004058131A DE102004058131A DE102004058131B4 DE 102004058131 B4 DE102004058131 B4 DE 102004058131B4 DE 102004058131 A DE102004058131 A DE 102004058131A DE 102004058131 A DE102004058131 A DE 102004058131A DE 102004058131 B4 DE102004058131 B4 DE 102004058131B4
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DE
Germany
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sense amplifier
bit line
mux
sal
sam
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DE102004058131A
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Bernd Dr. Klehn
Hermann Dr. Fischer
Eckhard Dr. Brass
Thomas Dr. Schumann
Ralf Dr. Klein
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Polaris Innovations Ltd
Original Assignee
Qimonda AG
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Publication date
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Priority to US11/293,880 priority patent/US7307869B2/en
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Abstract

Verfahren zum Auslesen von Daten aus einer dynamischen Speicherschaltung,
wobei wenigstens eine Speicherzelle (M, M') über eine Wortleitung (WL, WL') und eine Bitleitung (BL, BL') adressierbar ist, wobei die Speicherzelle (M, M') über die Bitleitung (BL, BL') mit einem ersten Leseverstärker (SAM) zum Auslesen einer in der Speicherzelle (M, M') gespeicherten Information verbunden ist, und
wobei ein Schaltelement (MUX, MUX'), das im geöffneten Zustand den ersten Leseverstärker (SAM) von der Bitleitung (BL, BL') trennt, und ein zweiter Leseverstärker (SAL, SAL') zum Rückschreiben der Information in die Speicherzelle (M, M') vorgesehen sind,
mit den Verfahrensschritten:
a) Schließen des Schaltelements (MUX, MUX'), um den ersten Leseverstärker (SAM) mit der Bitleitung (BL, BL') zu verbinden,
b) Aktivieren der Wortleitung (WL, WL'), um die Speicherzelle (M, M') zum Auslesen zu aktivieren,
c) Aktivieren des ersten Leseverstärkers (SAM), um die Bewertung der Information der Bitleitung (BL, BL') einzuleiten,...

Description

  • Die Erfindung betrifft ein Verfahren zum schnellen Auslesen eines Datums aus einer dynamischen Speicherzelle. Ferner betrifft die Erfindung eine Ausleseschaltung sowie eine dynamische Speicherschaltung zum Durchführen des Verfahrens.
  • Dynamische Halbleiterspeicher, wie DRAMs, weisen Speicherzellen mit Speicherkapazitäten auf, deren Ladung mit einer Wortleitung schaltbar auf eine Bitleitung anlegbar ist. Um die geringe Ladung einer Speicherkapazität detektieren zu können, werden Ausleseverstärkerschaltungen verwendet, die kleinste Ladungsunterschiede zwischen zwei benachbarten Bitleitungen detektieren können. Die Ausleseschaltungen verstärken den durch die Ladung der Speicherzelle hervorgerufenen Unterschied der elektrischen Potentiale der jeweiligen Bitleitung und einer ihr benachbarten Bitleitung und ziehen dabei die Bitleitung mit dem geringeren Potential auf ein vorgegebenes niedriges Potential (Low-Potential) und die Bitleitung mit dem höheren Potential auf ein vorgegebenes hohes Potential (High-Potential). Dieser Verstärkungsvorgang dient gleichzeitig dazu, die Ladungsinformation wieder in die Speicherzelle zurückzuschreiben.
  • Durch die Notwendigkeit des Rückschreibens muss das elektrische Potential der gesamten Bitleitung, die eine hohe kapazitive Last darstellt, auf den vorgegebenen Wert gehoben bzw. abgesenkt werden. Erst wenn sich auf den beiden Bitleitungen die vorgegebenen elektrischen Potentiale eingestellt haben, kann die Information der Speicherzelle auf den Datenbus geschaltet werden. Nachteilig bei diesem herkömmlichen Konzept ist insbesondere, dass die Dauer des Auslesevorgangs unmittelbar von der für die Potentialänderung auf der Bitleitung benötigten Zeit und damit von der Zeitdauer des Rückschreibvorgangs abhängt.
  • Aus der US 4,584,672 ist ein Verfahren gemäß dem Oberbegriff des Anspruchs 1 und eine Ausleseschaltung gemäß dem Oberbegriff des Anspruchs 4 bekannt, bei dem das Auslesen von Informationen einer Speicherzelle und das Rückschreiben von Informationen durch zwei separate Schaltkreise ausgeführt wird. Der Rückschreibevorgang wird dabei immer erst nach dem kompletten Abschluss des Auslesevorgangs ausgeführt.
  • Aus der US 2003/0043668 A1 ist weiter eine Ausleseschaltung bekannt, die sowohl zum Auslesen als auch zum Rückschreiben verwendet wird.
  • Aufgabe der Erfindung ist es ein schnelles Auslesen und Rücklesen der Information einer Speicherzelle zu ermöglichen.
  • Diese Aufgabe wird mit einem Verfahren gemäß Anspruch 1 und einer Ausleseschaltung gemäß Anspruch 4 gelöst. Bevorzugte Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
  • Gemäß der Erfindung ist eine dynamische Speicherschaltung vorgesehen, bei der wenigstens eine Speicherzelle über eine Wortleitung und eine zugehörige Bitleitung adressierbar ist, wobei die Speicherzelle über die Bitleitung mit einem ersten Leseverstärker verbunden ist, und wobei ein Schaltelement zwischen der Bitleitung und dem Leseverstärker vorgesehen ist, das im geöffneten Zustand den ersten Leseverstärker von der Bitleitung trennt. Erfindungsgemäß wird durch das Öffnen des Schaltelementes die Bitleitung, die eine relativ hohe kapazitive Last darstellt, während des Bewertungsvorgangs vom ersten Leseverstärker abgekoppelt. Der erste Leseverstärker braucht somit nicht das Potential auf der gesamten Bitleitung einzustellen, sondern nur auf dem von der Bitleitung abgekoppelten Teilbereich der Leitung. Da dieser Teilbereich gegenüber der Bitleitung eine deutlich geringere kapazitive Last darstellt, kann durch das erfindungsgemäße Konzept die Änderung des elektrischen Potentials auf diesem Teilbereich und damit der Bewertungsvorgang der Potentialdifferenz zwischen der Bitleitung und der benachbarten komplementären Bitleitung im Vergleich zu einer herkömmlichen Auslesemethode schneller erfolgen. Hierdurch wird die effektive Auslesezeit der Speicherzellen deutlich reduziert und der Performance der dynamischen Speicherschaltung erhöht.
  • Eine vorteilhafte Ausführungsform der Erfindung sieht vor, dass die Information nach dem Öffnen des Schaltelements mittels eines zweiten Leseverstärkers in die Speicherzelle zurückgeschrieben wird. Der zweite Leseverstärker ist dabei über die Bitleitung mit der Speicherzelle verbunden und wird beim Öffnen des Schaltelements vom ersten Leseverstärker getrennt. Da das Auslesen der Information aus der Speicherzelle und das erneute Rückschreiben dieser Information in die Speicherzelle Vorteilhafterweise mithilfe zweier separater Schaltkreise erfolgt, können diese Schaltungen unabhängig voneinander für ihre jeweilige Aufgabe optimiert werden. Durch das Trennen der beiden Leseverstärker mithilfe des Schaltelements erfolgt das Auslesen der Information und die Weitergabe auf den Datenbus zeitlich unabhängig von dem Rückschreibvorgang der Information in die Speicherzelle.
  • Gemäß einer weiteren Ausführungsform der Erfindung erfolgt das Rückschreiben der Information durch den zweiten Leseverstärker erst nach ihrer Übergabe auf den Datenbus. Durch diese zeitliche Reihenfolge werden mögliche Störungen des ersten Leseverstärkers beim Bewerten der Information durch den Rückschreibvorgang des zweiten Leseverstärkers vermieden.
  • In einer weiteren vorteilhaften Ausführungsform der Erfindung erfolgt der Rückschreibvorgang durch den zweiten Leseverstärker zumindest teilweise zeitlich parallel zur Bewertung der Information der Bitleitung durch den ersten Leseverstärker und/oder zur Übergabe der Information auf den Datenbus durch den ersten Leseverstärker. Da die Bitleitung und der zweite Leseverstärker gemäß der Erfindung mithilfe des Schaltelements bereits zu Beginn des Bewertungsvorgangs durch den ersten Leseverstärker von diesem abgekoppelt werden, erfolgt der Rückschreibvorgang unabhängig vom Bewertungsvorgang. Daher kann der Rückschreibvorgang bereits kurz nach dem Entkoppeln des ersten Leseverstärkers, also zeitlich parallel zur Bewertung der Information der Bitleitung durch den ersten Leseverstärker bzw. zur Übergabe der Information auf den Datenbus durch den ersten Leseverstärker erfolgen. Hierdurch kann der Zugriff auf die Speicherschaltung Vorteilhafterweise weiter optimiert werden.
  • Im Folgenden wird die Erfindung anhand von Zeichnungen näher erläutert. Es zeigen:
  • 1 schematisch eine herkömmliche Ausleseschaltung für eine dynamische Speicherschaltung;
  • 2 schematisch ein erstes Ausführungsbeispiel der Ausleseschaltung gemäß der Erfindung;
  • 3 schematisch ein weiteres Ausführungsbeispiel der erfindungsgemäßen Ausleseschaltung; und
  • 4 schematisch eine weitere erfindungsgemäße Ausleseschaltung in einer Shared-Bitline-Ausführung.
  • 1 zeigt beispielhaft eine Ausleseschaltung für eine Spalte von Speicherzellen einer dynamischen Speicherschaltung gemäß dem Stand der Technik.
  • Dynamische Halbleiterspeicher, z. B. DRAMs, weisen eine Vielzahl von matrixförmig in Zeilen und Spalten angeordneten Speicherzellen auf, die üblicherweise über Wort- und Bitleitungen adressiert werden. Dabei ist jede Speicherzelle an einer Wortleitung und an einer Bitleitung angeordnet und weist einen Auswahltransistor und eine Speicherkapazität z. B. in Form eines Grabenkondensators auf. Zur Vereinfachung zeigt 1 nur eine einzige Speicherzelle M, die an einer Bitleitung BL und einer Wortleitung WL angeschlossen ist. Der Speicherkondensator der Speicherzelle M kann eine Informationseinheit in Form einer vorgegebenen Ladung speichern. Zum Auslesen des Inhalts der dynamischen Speicherzelle M wird der Auswahltransistor dieser Speicherzelle M mittels der zugehörigen Wortleitung WL aktiviert und die Speicherzelle M dadurch mit der zugehörigen Bitleitung BL verbunden. Die dabei von der Speicherkapazität auf die Bitleitung BL fließende Ladung erhöht das elektrische Potential der Bitleitung BL. Da die Bitleitung BL gegenüber der Speicherzelle M eine hohe kapazitive Last darstellt, fällt die Potentialänderung auf der Bitleitung BL jedoch sehr gering aus. Zur Detektion des elektrischen Potentials der Bitleitung BL wird in der Regel ein Leseverstärker SA verwendet, der als ein Differentialverstärker (Sense Amplifier) ausgebildet ist. Der Leseverstärker SA vergleicht das elektrische Potential der Bitleitung BL mit dem einer benachbarten Bitleitung BL , der sogenannten komplementären Bitleitung, und verstärkt den zwischen den beiden Leitungen BL, BL bestehenden Potentialunterschied. Dabei wird diejenige Bitleitung, die das höhere elektrische Potential aufweist, auf ein vorgegebenes hohes Potential (High Potential), die andere auf ein vorgegebenes niedriges Potential (Low Potential) gezogen.
  • Da der Leseverstärker SA einer herkömmlichen Ausleseschaltung neben dem Bewerten der Information auf der Bitleitung BL auch die Aufgabe hat, die ausgelesene Information wieder in die Speicherzelle M zurückzuschreiben, muss das Potential der gesamten Bitleitung BL erst auf den vorgegebenen Wert gezogen werden, bevor der Leseverstärker SA mit entsprechenden Datenleitungen verbunden und die Information auf den Datenbus DAT weitergegeben werden kann.
  • Aufgrund der kapazitiven Last, welche die gesamte Bitleitung BL darstellt, stellt sich das gewünschte Bitleitungspotential erst nach einer entsprechenden Verzögerung ein. Daher erfolgt. die Weitergabe der Information auf den Datenbus DAT beim herkömmlichen Konzept erst mit der entsprechenden Verzögerung, wobei die Dauer des gesamten Auslesevorgangs unmittelbar von der für die Potentialänderung auf der Bitleitung BL benötigten Zeit und damit von der Zeitdauer des Rückschreibvorgangs abhängig ist.
  • Um den Auslesevorgang zu beschleunigen sieht das im Folgenden dargestellte erfindungsgemäße Konzept vor, den Auslesevorgang unabhängig vom Schreibvorgang durchzuführen.
  • 2 zeigt zunächst ein erstes Beispiel einer erfindungsgemäßen Ausleseschaltung für einen dynamischen Speicher. Hierbei ist analog zur 1 aus Gründen der Übersichtlichkeit eine Bitleitung BL mit nur einer einzigen Speicherzelle M dargestellt. In der Regel ist die Bitleitung BL mit einer Vielzahl von Speicherzellen verbunden. Die hier dargestellte Speicherzelle M ist an einer zugehörigen Wortleitung WL angeschlossen. Ferner ist eine Verstärkerschaltung SAM zum Auslesen einer in der Speicherzelle M gespeicherten Informationsladung vorgesehen. Die Verstärkerschaltung SAM ist über die Bitleitung BL mit der Speicherzelle M verbunden. Zur Übergabe der ausgelesenen Information an einen Datenbus DAT ist der Ausleseverstärker SAM über eine Schalteinrichtung an Leitungen des Datenbusses DAT angeschlossen. Diese Schalteinrichtung wird über eine entsprechende Steuerleitung CLS zur Spaltenauswahl aktiviert.
  • Ferner ist der Leseverstärker mit einer weiteren, der Bitleitung BL benachbarten Leitung BL verbunden. Diese Leitung BL stellt die komplementäre Bitleitung dar, die für den Auslesevorgang der dynamischen Speicherzelle M dient.
  • Im Unterschied zu der in der 1 gezeigten herkömmlichen Ausleseschaltung, sieht das erfindungsgemäße Konzept ein Schaltelement MUX vor, das zwischen der Bitleitung BL und dem Leseverstärker SAM angeordnet ist. Das Schaltelement MUX, das Vorzugsweise als ein Halbleitertransistor ausgebildet ist, trennt im geöffneten Zustand den Leseverstärker SAM von der Bitleitung BL und der Speicherzelle M ab. Ferner ist ein weiteres Schaltelement MUX zwischen der komplementären Bitleitung BL und dem Leseverstärker SAM vorgesehen, das analog zum ersten Schaltelement MUX ausgebildet ist und im geöffneten Zustand den Leseverstärker SAM von der komplementären Bitleitung BL abtrennt. Beide Schaltelemente MUX, MUX werden über eine gemeinsame Steuerleitung X geschaltet.
  • Zum Auslesen der in der Speicherzelle M gespeicherten Informationseinheit wird die Speicherzelle M durch die zugehörige Wortleitung WL aktiviert. Vorzugsweise wird jedoch zuvor das Schaltelement MUX durch Aktivieren der entsprechenden Steuerleitung X geschlossen und somit der Leseverstärker SAM mit der Bitleitung BL elektrisch leitend verbunden. Durch das Aktivieren der Wortleitung wird der Auswahltransistor der Speicherzelle aktiviert und die Speicherkapazität mit der Bitleitung BL verbunden. Hierdurch fließt die in der Speicherkapazität gespeicherte Ladung auf die Bitleitung BL und ändert somit deren elektrisches Potential. Da das Schaltelement MUX bereits zuvor geschlossen wurde, liegt das Potential der Bitleitung auch am Leseverstärker SAM bzw. an einem entsprechenden Leitungsabschnitt L an, der den Leseverstärker SAM mit dem Schaltelement MUX verbindet. Zur Detektion der Potentialänderung auf der Bitleitung BL wird der Leseverstärker SAM aktiviert, wobei er das elektrische Potential der Bitleitung BL mit dem der komplementären Bitleitung BL vergleicht und die beiden Potentiale auseinander zieht.
  • Um den Auslesevorgang zu beschleunigen ist erfindungsgemäß vorgesehen, den Leseverstärker SAM während des Bewertungsvorgangs von der Speicherzelle M und der Bitleitung BL abzukoppeln. Hierzu wird der Schalttransistor MUX während des Bewertungsvorgangs geöffnet, wobei ein entsprechendes Steuersignal an die Steuerleitung X der Schalttransistoren MUX, MUX angelegt wird. Dies geschieht vorzugsweise unmittelbar nach dem Aktivieren der Speicherzelle M, sobald der Leseverstärker SAM mit der Bewertung des Potentialunterschieds zwischen den beiden Leitungen BL, BL begonnen hat. Durch das Öffnen des Schalttransistors MUX wird der Leseverstärker SAM von der Speicherzelle M und der Bitleitung BL abgekoppelt. Gleichzeitig wird der an die selbe Steuerleitung X geschaltete komplementäre Schalttransistor MUX geöffnet und der Leseverstärker SAM von der komplementären Bitleitung BL abgekoppelt. Durch das Abkoppeln der Bitleitungen BL, BL muss der Leseverstärker SAM das Potential nur auf einem im Vergleich zur Bitleitung BL relativ kleinen Leitungsabschnitt L ändern. Bei der Bewertung des Potentialunterschieds zwischen der Bitleitung BL und der komplementären Bitleitung BL zieht der Leseverstärker SAM daher die Potentiale der relativ kurzen Leitungsabschnitte L, L auseinander.
  • Sobald der Leseverstärker SAM das jeweilige elektrische Potential auf den entsprechenden Leitungsabschnitten L, L eingestellt hat, kann die ausgelesene Information an den Datenbus DAT weitergegeben werden. Dies erfolgt analog zu herkömmlichen Verfahren durch Aktivieren der Schaltungseinrichtung mithilfe der entsprechenden Steuerleitung CLS, so dass eine elektrische Verbindung zwischen dem Leseverstärker SAM und den entsprechenden Leitungen des Datenbusses DAT erzeugt wird.
  • Da in dem erfindungsgemäßen Konzept die große kapazitive Last, welche die Bitleitungen BL, BL darstellen, vom Leseverstärker SAM abgekoppelt wird, sieht dieser somit nur noch die relativ geringe kapazitive Last der von den Bitleitungen BL, BL abgetrennten Leitungsabschnitte L, L . Daher kann das für die Weitergabe an den Datenbus notwendige Potential auf den Leitungsabschnitten L, L deutlich schneller erreicht werden. Je nach Ausführungsform ergibt sich hierdurch eine gegenüber herkömmlichen Auslesekonzepten deutlich reduzierte Auslesezeit.
  • Bei einer dynamischen Speicherschaltung muss die aus der Speicherzelle M ausgelesene Information anschließend wieder in die Speicherzelle M zurückgeschrieben werden, um ihren Inhalt zu erhalten. Um einen Rückschreibvorgang, bei dem erfindungsgemäßen Konzept zu realisieren, kommen grundsätzlich zwei alternativen Methoden zum Einsatz. Zum einen kann das Rückschreiben der Information in die Speicherzelle M, analog zum herkömmlichen Konzept mithilfe des bereits zum Auslesen verwendeten Leseverstärkers SAM erfolgen. Zum anderem ist vorgesehen, das Auslesen und Rückschreiben mithilfe von zwei separaten Verstärkerschaltungen durchzuführen. Bei der ersten Variante erfolgt das Rückschreiben erst nachdem der Auslesevorgang abgeschlossen ist und die Information an den Datenbus DAT weitergegeben wurde. Bei der zweiten Variante kann der Rückschreibvorgang aufgrund der separaten Verstärkerschaltungen zumindest teilweise zeitlich parallel zum Auslesevorgang erfolgen.
  • Die 1 zeigt eine Ausleseschaltung gemäß der ersten Variante mit lediglich einem einzigen Leseverstärker SAM, der sowohl zum Auslesen, als auch zum Rückschreiben der Information dient.
  • Zum Rückschreiben der Information in die Speicherzelle M muss der Leseverstärker SAM wieder mit der Bitleitung BL und der komplementären Bitleitung BL verbunden werden. Dies erfolgt durch Schließen der entsprechenden Schalttransistoren MUX, MUX . Je nachdem, welcher Potentialunterschied zwischen der Bitleitung BL und dem zugehörigen Leitungsabschnitt L herrscht, kommt es dabei zu einem Potentialausgleich zwischen diesen beiden Leitungen BL, L, so dass ein elektrischer Strom durch das Schaltelement MUX fließt. Dies gilt ebenso für die komplementäre Bitleitung BL und den zugehörigen komplementären Leitungsabschnitt L , die durch Schließen des zweiten Schaltelements MUX miteinander verbunden werden. Da die Verstärkerschaltung SAM seit dem Auslesevorgang immer noch aktiv ist, wirkt sie einer durch den Potentialausgleich hervorgerufenen Änderung des elektrischen Potentials auf den Leitungsabschnitten L, L entgegen. Hierdurch bleibt der relative Potentialunterschied zwischen den beiden Leitungsabschnitten L, L und damit die ausgelesene Information während des gesamten Rückschreibvorgangs erhalten.
  • Nachdem sich das elektrische Potential, das der zuvor ausgelesenen Information entspricht, auf der Bitleitung BL eingestellt hat, wird die Speicherzelle M durch Aktivieren ihres Auswahltransistors mit der Bitleitung BL verbunden, so dass eine, der Information entsprechende Ladung in die Kapazität der Speicherzelle M zurückfließen kann. Alternativ kann die Speicherzelle M bereits während des gesamten Rückschreibvorgangs aktiv bleiben, so dass die gewünschte Ladungsinformation bereits beim Einstellen des Potentials auf der Bitleitung BL in die Speicherkapazität der Speicherzelle M fließt. Nachdem die Speicherkapazität der Speicherzelle M mit der erforderlichen Ladungsmenge geladen wurde, wird die Speicherzelle M durch Deaktivieren ihres Auswahltransistors von der Bitleitung BL getrennt.
  • Die in der 2 dargestellte erste Variante der erfindungsgemäßen Ausleseschaltung zeichnet sich durch geringen zusätzlichen Schaltungsaufwand aus Zur ihrer Realisierung sind lediglich zwei zusätzliche Schaltelemente MUX, MUX pro Bitleitungspaar BL, BL eine zusätzliche Steuerleitung X und eine entsprechende Steuerschaltung zum Erzeugen der Ansteuersignale für die Schaltelemente MUX, MUX notwendig.
  • Während bei der ersten Variante der Rückschreibvorgang aufgrund des einzigen Leseverstärkers SAM zeitlich nach dem Auslesevorgang erfolgt, zeichnet sich die im Folgenden dargestellte Ausleseschaltung gemäß der zweiten Variante dadurch aus, dass der Rückschreibvorgang und der Auslesevorgang im Wesentlichen zeitlich parallel erfolgen können. Hierdurch lässt sich die Zugriffszeit der Speicherschaltung noch weiter reduzieren.
  • 3 zeigt ein Ausführungsbeispiel der erfindungsgemäßen Ausleseschaltung mit zwei separaten Verstärkerschaltungen SAM, SAL zum Auslesen und zum Rückschreiben der Information. Dabei ist die Ausleseschaltung wiederum über eine Bitleitung BL mit einer Vielzahl von Speicherzellen einer Spalte eines matrixförmigen Speicherzellenfeldes verbunden. Aus Gründen der Übersichtlichkeit werden die Speicherzellen der entsprechenden Bitleitung BL durch eine einzige Speicherzelle M dargestellt. Zum Auslesen der entsprechenden Speicherzelle M ist analog zu den in dem vorhergehenden Ausführungsbeispiel gezeigten Ausleseschaltung ein erster Leseverstärker SAM vorgesehen, der über ein Schaltelement MUX mit der Bitleitung BL und der Speicherzelle M verbunden ist. Das Schaltelement MUX trennt im geöffneten Zustand den ersten Leseverstärker SAM von der übrigen Bitleitung und der Speicherzelle M ab.
  • Im Unterschied zu den in den 1 und 2 dargestellten Ausleseschaltungen, die nur eine einzige Verstärkerschaltung für den Auslese- und Rückschreibevorgang vorsehen, weist die in der 3 gezeigte Ausleseschaltung einen zweiten Leseverstärker SAL zum Rückschreiben der Information in die Speicherzelle M auf. Der zweite Leseverstärker ist dabei derart angeordnet, dass durch das Öffnen des Schaltelements MUX beide Leseverstärker SAM, SAL voneinander getrennt werden, während der zweite Leseverstärker SAL mit der Bitleitung BL verbunden bleibt.
  • Das Auslesen der Ladungsinformation aus der Speicherzelle erfolgt unabhängig von dem Rückschreibvorgang und im Wesentlichen analog zum vorhergehenden Ausführungsbeispiel. Hierbei wird zunächst der Schalter MUX geschlossen und somit der erste Leseverstärker SAM mit der Bitleitung BL verbunden. Über die Wortleitung WL wird anschließend der Auswahltransistor der Speicherzelle M aktiviert, über den wiederum eine elektrische Verbindung der Speicherkapazität mit der zugehörigen Bitleitung BL hergestellt wird. Hierbei fließt eine indem Speicherkondensator der Speicherzelle M gespeicherte Ladungsinformation auf die Bitleitung BL, wodurch sich das elektrische Potential der Bitleitung BL geringfügig ändert.
  • Zur Detektion der Änderung des elektrischen Potentials der Bitleitung BL wird analog zur 2 der erste Leseverstärker SAM verwendet. Dieser ist vorzugsweise als ein Differentialverstärker (Sense Amplifier) ausgebildet. Der erste Leseverstärker SAM bewertet das elektrische Potential der Bitleitung BL, indem er es mit dem elektrischen Potential einer benachbarten Bitleitung BL , der sogenannten komplementären Bitleitung, vergleicht und den zwischen den beiden Leitungen BL, BL bestehenden Potentialunterschied verstärkt. Dabei wird die Bitleitung mit dem höheren detektierten elektrischen Potential auf ein vorgegebenes hohes Potential (High Potential), die Bitleitung mit dem niedrigeren detektierten elektrischen Potential auf ein vorgegebenes niedriges Potential (Low Potential) gezogen.
  • Während des Bewertungsvorgangs wird der erste Leseverstärker SAM von der Bitleitung BL, von der Speicherzelle M und vom zweiten Leseverstärker SAL durch Öffnen des zwischen dem ersten und dem zweiten Leseverstärker SAL, SAM angeordneten Schalttransistors MUX abgekoppelt. Das Öffnen des Schaltelements MUX erfolgt dabei unmittelbar nachdem sich aufgrund der Ladung der Speicherzelle M zwischen der Bitleitung BL und ihrer komplementären Bitleitung BL ein ausreichend großer Potentialunterschied aufgebaut hat, der vom ersten Leseverstärker SAM detektiert werden kann. Dies ist in der Regel unmittelbar nach dem Aktivieren des Auswahltransistors der jeweiligen Speichezelle M der Fall. Die Verzögerung, mit welcher der Schalttransistor MUX aktiviert wird, ist insbesondere von der Höhe der in der Speicherzelle M gespeicherten Ladung, den Kapazitäten der Bitleitung BL und der Speicherzelle M sowie den Schaltzeiten der beteiligten Transistoren abhängig und kann somit je nach Schaltungsaufbau variieren.
  • Da die Schaltelemente MUX, MUX gemeinsam angesteuert werden, wird beim Öffnen des Schaltelements MUX der erste Leseverstärker SAM ebenfalls von der komplementären Bitleitung BL getrennt.
  • Nach dem Abkoppeln der ersten Verstärkerschaltung SAM von den beiden Bitleitungen BL, BL muss der erste Leseverstärker SAM nur die Potentiale der beiden von den Bitleitungen BL, BL abgetrennten Leitungsabschnitte L, L auseinanderziehen. Da diese Leitungsabschnitte L, L im Vergleich zur gesamten Bitleitung eine geringe kapazitive Last darstellen, kann die Bewertung der Information auf diesen Leitungsabschnitten L, L schneller erfolgen, als bei der herkömmlichen Auslesemethode. Hierdurch kann die für den Auslesevorgang benötigte Zeit deutlich verkürzt werden.
  • Um die Information wieder in die Speicherzelle M zurückzuschreiben, wird der zweite Leseverstärker SAL vorzugsweise unmittelbar nach dem Öffnen der Schaltelemente MUX, MUX aktiviert. Dabei wird der noch zwischen den beiden Bitleitungen BL, BL aufgrund der aus der Speicherzelle M ausgelesenen Ladungsinformation bestehende Potentialunterschied von der zweiten Verstärkerschaltung SAL verstärkt. Dabei wird die Bitleitung mit dem höheren detektierten elektrischen Potential auf ein vorgegebenes hohes Potential (High Potential) und die Bitleitung mit dem niedrigeren detektierten elektrischen Potential auf ein vorgegebenes niedriges Potential (Low Potential) gezogen. Sobald die Bitleitung BL das vorgegebene elektrische Potential aufweist, wird die Speicherzelle M von der Bitleitung BL durch Schließen des Auswahltransistors getrennt.
  • Vorzugsweise erfolgt der Rückschreibvorgang dabei im Wesentlichen zeitlich parallel zum Auslesevorgang, d. h. zur Bewertung der elektrischen Potentiale der beiden Leitungsabschnitte L, L durch den ersten Leseverstärker SAM und der Übergabe der Information auf den Datenbus DAT.
  • Alternativ ist es auch möglich den zweiten Leseverstärker SAL bereits zum Zeitpunkt des Öffnens bzw. vor dem Öffnen des Schaltelements MUX zu aktivieren, um den Rückschreibvorgang der Information in die Speicherzelle M zu initiieren. Ferner wäre es auch möglich, den zweiten Leseverstärker SAL gleichzeitig mit oder sogar vor dem ersten Leseverstärker SAM zu aktivieren. Diese Alternativen setzen jedoch voraus, dass das Aktivieren des zweiten Leseverstärkers SAL das Bewerten der Information durch den ersten Leseverstärker SAM nicht negativ beeinflusst bzw. stört.
  • Die in 3 beispielhaft gezeigte Anordnung des zweiten Leseverstärkers SAL ist nicht zwingend erforderlich. Vielmehr ist es auch möglich, den zweiten Leseverstärker am anderen Ende der Bitleitung BL bzw. innerhalb der Bitleitung BL anzuordnen. Ferner könnte der zweite Leseverstärker SAL als eine externe Verstärkerschaltung außerhalb der Bitleitung BL angeordnet und mit dieser lediglich über separate Leitungen verbunden werden (hier nicht gezeigt).
  • 4 zeigt ein weiteres Beispiel der Erfindung, wobei die Speicherschaltung eine sogenannte Open-Bitline-Architektur aufweist. Hierbei ist die Ausleseschaltung einer Speicherzellenreihe zwischen zwei Bitleitungen BL, BL' angeordnet. Die hier dargestellte Schaltung besteht aus zwei miteinander kombinierten Ausleseschaltungen gemäß 3, wobei sich die beiden Ausleseschaltungen einen gemeinsamen ersten Leseverstärker SAM teilen, jedoch separate zweite Leseverstärker SAL, SAL' zum Rückschreiben von Informationen in die jeweiligen Speicherzellen M, M' aufweisen. Je nach Bedarf kann der erste Leseverstärker SAM analog zu 3 über die gemeinsam gesteuerte Schaltelemente MUX, MUX mit den linken Bitleitungen BL, BL oder über die gemeinsam an einer weiteren Steuerleitung X' angeschlossenen Schaltelemente MUX', MUX' mit den rechten Bitleitungen BL' BL' verbunden werden, um auf die Speicherzellen M, M' der entsprechenden linken oder rechten Bitleitung BL, BL' zuzugreifen.
  • Bezugszeicheliste
    • M, M'
      Speicherzelle
      BL, BL'
      Bitleitung
      BL, BL'
      komplementäre Bitleitung
      L, L'
      Leitungsabschnitt
      L, L'
      komplementärer Leitungsabschnitt
      WL
      Wortleitung
      MUX, MUX'
      Schaltelement
      MUX, MUX'
      komplementäres Schaltelement
      X, X'
      Steuerleitung für die Schaltelemente
      SAM
      erster Leseverstärker
      SAL, SAL'
      zweiter Leseverstärker
      CLS
      Steuerleitung zur Spaltenauswahl
      DAT
      Datenleitung eines Datenbusses

Claims (12)

  1. Verfahren zum Auslesen von Daten aus einer dynamischen Speicherschaltung, wobei wenigstens eine Speicherzelle (M, M') über eine Wortleitung (WL, WL') und eine Bitleitung (BL, BL') adressierbar ist, wobei die Speicherzelle (M, M') über die Bitleitung (BL, BL') mit einem ersten Leseverstärker (SAM) zum Auslesen einer in der Speicherzelle (M, M') gespeicherten Information verbunden ist, und wobei ein Schaltelement (MUX, MUX'), das im geöffneten Zustand den ersten Leseverstärker (SAM) von der Bitleitung (BL, BL') trennt, und ein zweiter Leseverstärker (SAL, SAL') zum Rückschreiben der Information in die Speicherzelle (M, M') vorgesehen sind, mit den Verfahrensschritten: a) Schließen des Schaltelements (MUX, MUX'), um den ersten Leseverstärker (SAM) mit der Bitleitung (BL, BL') zu verbinden, b) Aktivieren der Wortleitung (WL, WL'), um die Speicherzelle (M, M') zum Auslesen zu aktivieren, c) Aktivieren des ersten Leseverstärkers (SAM), um die Bewertung der Information der Bitleitung (BL, BL') einzuleiten, d) Öffnen des Schaltelements (MUX, MUX'), um die Bitleitung (BL, BL') vom ersten Leseverstärker (SAM) abzukoppeln, und e) Übergeben der ausgelesenen Information auf einen Datenbus (DAT), dadurch gekennzeichnet, dass die Information nach dem Öffnen des Schaltelements (MUX, MUX') im Verfahrensschritt d) mittels des zweiten Leseverstärkers (SAL, SAL') in die Speicherzelle (M, M') zurückgeschrieben wird, wobei der zweite Leseverstärker (SAL, SAL') über die Bitleitung (BL, BL') mit der Speicherzelle (M, M') verbunden ist und durch das Öffnen des Schaltelements (MUX, MUX') im Verfahrensschritt d) vom ersten Leseverstärker (SAM) getrennt wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Rückschreibvorgang nach der Übergabe der Information auf den Datenbus (DAT) im Verfahrensschritt e) erfolgt und folgende Schritte umfasst: f) Aktivieren des zweiten Leseverstärkers (SAL, SAL'), und g) Rückschreiben der Information in die Speicherzelle (M, M') durch den zweiten Leseverstärker (SAL, SAL').
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Rückschreibvorgang durch den zweiten Leseverstärker (SAL) zumindest teilweise zeitlich parallel zur Bewertung der Information der Bitleitung (BL, BL') durch den ersten Leseverstärker (SAM) und/oder zumindest teilweise zeitlich parallel zur Übergabe der Information auf den Datenbus (DAT) durch den ersten Leseverstärker (SAM) im Verfahrensschritt e) erfolgt und folgende Schritte umfasst: f) Aktivieren des zweiten Leseverstärkers (SAL, SAL'), und g) Rückschreiben der Information in die Speicherzelle (M, M') durch den zweiten Leseverstärker (SAL, SAL').
  4. Ausleseschaltung für eine dynamische Speicherschaltung, wobei wenigstens eine Speicherzelle (M, M') über eine Wortleitung (WL, WL') und eine Bitleitung (BL, BL') adressierbar ist, mit einem ersten Leseverstärker (SAM) zum Auslesen einer in der Speicherzelle (M, M') gespeicherten Information, wobei der erste Leseverstärker (SAM) über die Bitleitung (BL, BL') mit der Speicherzelle (M, M') verbunden und ausgebildet ist, die Information der Speicherzelle (M, M') auf der Bitleitung (BL, BL') zu bewerten, und wobei der erste Leseverstärker (SAM) mit einem Datenbus (DAT) verbunden ist, an den die vom ersten Leseverstärker (SAM) bewertete Information der Bitleitung (BL, BL') übergeben wird, mit einem Schaltelement (MUX, MUX') zwischen dem ersten Leseverstärker (SAM) und der Bitleitung (BL, BL'), wobei das Schaltelement (MUX, MUX') im geöffneten Zustand die Speicherzelle (M, M') und die Bitleitung (BL, BL') von dem ersten Leseverstärker (SAM) trennt, und mit einem zweiten Leseverstärker (SAL, SAL') zum Rückschreiben der Information in die Speicherzelle (M, M') wobei der zweite Leseverstärker (SAM) über die Bitleitung (BL, BL') mit der Speicherzelle (M, M') verbunden ist, dadurch gekennzeichnet, dass das Schaltelement (MUX, MUX') zwischen dem ersten und dem zweiten Leseverstärker (SAM, SAL, SAL') angeordnet ist und im geöffneten Zustand den zweiten Leseverstärker (SAL, SAL') von dem ersten Leseverstärker (SAM) trennt.
  5. Ausleseschaltung nach Anspruch 4, dadurch gekennzeichnet, dass das Schaltelement (MUX, MUX') als Transistor ausgebildet ist.
  6. Ausleseschaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass der erste und/oder der zweite Leseverstärker (SAM, SAL, SAL') als Sense-Amplifier ausgebildet sind.
  7. Ausleseschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine komplementäre Bitleitung ( BL , BL' ) zur Bewertung der Information auf der Bitleitung (BL, BL') vorgesehen ist, die mit dem ersten Leseverstärker (SAM) verbunden ist, wobei ein weiteres Schaltelement ( MUX , MUX' ) vorgesehen ist, das zwischen der komplementären Bitleitung ( BL , BL' ) und dem ersten Leseverstärker (SAM) angeordnet ist.
  8. Ausleseschaltung nach Anspruch 7, dadurch gekennzeichnet, dass die beiden Schaltelemente (MUX, MUX ; MUX', MUX' ) über eine gemeinsame Steuerleitung (X, X') angesteuert werden.
  9. Ausleseschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Leseverstärker (SAM) am Rande eines Speicherzellenfeldes angeordnet ist.
  10. Ausleseschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Leseverstärker (SAL, SAL') am Rande eines Speicherzellenfeldes angeordnet ist.
  11. Ausleseschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Leseverstärker (SAM) auf einer der Bitleitung (BL) gegenüberliegenden Seite über eine zweite Bitleitung (BL') mit einer zweiten Speicherzelle (M') verbunden ist, wobei ein weiterer Leseverstärker (SAL') zum Rückschreiben von Informationen in die zweite Speicherzelle (M') vorgesehen ist, und wobei ein zweites Schaltelement (MUX') zwischen dem ersten Leseverstärker (SAM) und dem weiteren Leseverstärker (SAL') angeordnet ist, das im geöffneten Zustand die zweite Speicherzelle (M'), die zweite Bitleitung (BL') und den weiteren Leseverstärker (SAL') von dem ersten Leseverstärker (SAM) trennt.
  12. Dynamische Speicherschaltung mit einer Vielzahl von matrixförmig angeordneten Speicherzellen (M, M'), die über Bitleitungen (BL, BL') und Wortleitungen (WL, WL') adressierbar sind, wobei jeweils eine Bitleitung (BL, BL') und eine zugehörige komplementäre Bitleitung ( BL , BL' ) mit einer Ausleseschaltung nach einem der Ansprüche 4 bis 11 verbunden ist.
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