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DE102004008773B4 - Halbleitervorrichtung und Verfahren zur Herstellung derselben - Google Patents

Halbleitervorrichtung und Verfahren zur Herstellung derselben Download PDF

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DE102004008773B4
DE102004008773B4 DE102004008773A DE102004008773A DE102004008773B4 DE 102004008773 B4 DE102004008773 B4 DE 102004008773B4 DE 102004008773 A DE102004008773 A DE 102004008773A DE 102004008773 A DE102004008773 A DE 102004008773A DE 102004008773 B4 DE102004008773 B4 DE 102004008773B4
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Jae-Goo Suwon Lee
Cheol-Ju Sungnam Yun
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
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Abstract

Halbleitervorrichtung mit:
einem Halbleitersubstrat (100; 200; 300) mit Kondensatorkontaktbereichen;
einer ersten Isolierschicht (114; 214; 314), die auf dem Halbleitersubstrat (100; 200; 300) ausgebildet ist;
Bitleitungen (125; 219; 319), die auf der ersten Isolierschicht (114; 214; 314) zwischen den Kondensatorkontaktbereichen ausgebildet sind, wobei die Bitleitungen (125; 219; 319) erste Leitungsmuster (116) und Bitleitungsmaskenmuster (118; 218; 318), die auf den ersten Leitungsmustern (116) ausgebildet sind, enthalten;
ersten Spacern (130), die an oberen Abschnitten von Seitenwänden der Bitleitungen (125; 219; 319) von oberen Enden der Bitleitungsmaskenmuster (118; 218; 318) bis zu vorbestimmten Abschnitten der Bitleitungsmaskenmuster (118; 218; 318) über den ersten Leitungsmustern (116) ausgebildet sind, wobei jeder der ersten Spacer (130; 224; 324) Polysilizium aufweist;
zweiten Spacern (124a; 220a; 320a), welche auf den Seitenwänden der Bitleitungen (125; 219; 319) unter den ersten Spacern (130) ausgebildet sind, wobei jeder der zweiten Spacer (124a) einen Abschnitt einer zweiten Isolierschicht...

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die Erfindung betrifft eine Halbleitervorrichtung, und insbesondere einen dynamischen Random-Access-Memory(DRAN)-Speicher, sowie ein Verfahren zur Herstellung desselben.
  • 2. Beschreibung des Standes der Technik
  • Da Techniken zur Herstellung von Halbleitervorrichtungen weiterentwickelt werden und die Anwendungen für Speichervorrichtungen vielfältiger werden, sind Speichervorrichtung mit großer Kapazität erforderlich. Insbesondere hat sich die Integrationsdichte einer DRAM-Vorrichtung, bei der eine Speicherzelle aus einem Kondensator und einem Transistor besteht, bemerkenswert verbessert.
  • Da sich die Integrationsdichte von Halbleitervorrichtungen erhöht, verringert sich entsprechend die Größe eines Kontaktloches, welches ein Bauteil mit einem anderen Bauteil, bzw. eine Schicht mit einer anderen Schicht verbindet, allerdings nimmt die Dicke der dielektrischen Zwischenschicht zu. Der Formfaktor (Aspect Ratio) des Kontaktlochs, d. h. das Verhältnis seiner Höhe zu seinem Durchmesser, nimmt somit zu und ein Ausrichtungsspielraum des Kontaktlochs in einem Photolithographieverfahren nimmt ab. Demzufolge wird die Ausbildung von kleinen Kontaktlöchern durch konventionelle Verfahren sehr schwierig.
  • Bei DRAM-Vorrichtungen ist der Einsatz einer Technik zur Ausbildung von Aufsatzkontaktflecken (engl. Landing Pads) zur Verringerung des Formfaktors eines Kontaktlochs weit verbreitet, und eine selbst ausgerichtete Kontaktstruktur (Self-Aligned Contact = SAC) wird bei einem Muster mit einer Strukturgröße von etwa 0,1 μm oder weniger angewandt, um Kurzschlußprobleme, welche durch die Reduzierung des Ausrichtungsspielraums des Kontaktlochs verursacht werden, zu verhindern.
  • 1A, 2A, 1B und 2B sind Querschnittsdiagramme, welche ausgehend von der US 6 458 692 B1 ein der Anmelderin bekanntes, konventionelles Verfahren zur Herstellung einer DRAM-Vorrichtung mit einer SAC-Struktur abbilden. 1A und 2A sind Querschnittsdiagramme entlang einer Bitleitungsrichtung der DRAM-Vorrichtung und 1B und 2B sind Querschnittsdiagramme entlang einer Wortleitungsrichtung der DRAM-Vorrichtung.
  • Bezugnehmend auf 1A und 1B, werden Isolierbereiche 12 auf einem Halbleitersubstrat 10 ausgebildet, um aktive Bereiche unter Verwendung eines gewöhnlichen Isolationsverfahrens, wie z. B. einem Flachgrabenisolationsverfahren (Shallow Trench Isolation Process = STI) zu definieren.
  • Metalloxidhalbleiter(Metall Oxide Semiconductor = MOS)-Transistoren mit Gate-Elektroden 14, welche als Wortleitungen dienen, und Source/Drain-Bereiche (nicht gezeigt) aufweisen, werden auf dem Substrat 10 ausgebildet. Gate-Abdeckschichtmuster 16, bestehend aus Nitrid werden auf der Gate-Elektrode 14 ausgebildet und Gate-Spacern 18, bestehend aus Nitrid, werden auf den Seitenwänden der Gate-Elektrode 14, ausgebildet.
  • Eine erste dielektrische Zwischenschicht 20, bestehend aus Oxid, wird auf der gesamten Oberfläche des Substrats 10, welche die MOS-Transistoren enthält, ausgebildet.
  • Die erste dielektrische Zwischenschicht 20 wird durch ein chemisch mechanisches Polier-(CMP)-Verfahren oder ein Rückätzverfahren planarisiert. Unter Verwendung eines Ätzgases mit einer Ätzselektivität bezüglich Nitrid, wird die erste dielektrische Zwischenschicht 20 geätzt, um Kontaktlöcher, die bezüglich der Gate-Elektroden 14 selbst ausgerichtet sind, auszubilden. Die Kontaktlöcher legen die Source/Drain-Bereiche der MOS-Transistoren frei.
  • Eine dotierte Polysiliziumschicht wird auf der ersten dielektrischen Zwischenschicht 20 und den Kontaktlöchern ausgebildet. Die dotierte Polysiliziumschicht wird durch ein CMP-Verfahren oder ein Rückätzverfahren in Knoteneinheiten unterteilt, so daß SAC-Kontaktflecken (nachfolgend engl. SAC-Pads genannt) 22a und 22b in den Kontaktlöchern ausgebildet werden. Die SAC-Pads 22a und 22b werden mit den jeweiligen Source/Drain-Bereichen verbunden.
  • Eine zweite dielektrische Zwischenschicht 24 bestehend aus Oxid wird auf der ersten dielektrischen Zwischenschicht 20 und den SAC-Pads 22a und 22b ausgebildet. Die zweite dielektrische Zwischenschicht weist eine Dicke von etwa 100 bis 300 nm auf. Die zweite dielektrische Zwischenschicht 24 wird durch ein CMP-Verfahren oder ein Rückätzverfahren planarisiert. Die zweite dielektrische Zwischenschicht 24 wird durch ein gewöhnliches Photolithographieverfahren partiell geätzt, um Bitleitungskontaktlöcher (nicht gezeigt) auszubilden, welche einige SAC-Pads 22b, die sich in den Drain-Bereichen befinden, freilegen.
  • Eine Metallbarriereschicht (nicht gezeigt), bestehend aus Titan/Titannitrid (Ti/TiN), und eine erste Leitungsschicht 26 für Bitleitungen 30 sind aufeinanderfolgend auf der zweiten dielektrischen Zwischenschicht 24 und den Bitleitungskontaktlöchern ausgebildet. Die erste Leitungsschicht 26 wird mit einer Dicke von etwa 40 bis 80 nm ausgebildet. Ein Nitridfilm wird auf der ersten Leitungsschicht 26 mit einer Dicke von etwa 100 bis etwa 300 nm ausgebildet, so daß eine Bitleitungsmaskenschicht 28 ausgebildet wird. Die Bitleitungsmaskenschicht 28 und die erste Leitungsschicht 26 werden durch ein Photolithographieverfahren geätzt, wodurch die Bitleitungen 30, welche die erste Leitungsschicht 26 und die Bitleitungsmaskenschicht 28 enthalten, ausgebildet werden. Um den Isolierraum (nachfolgend auch: Schulterabschnitt) zwischen der Bitleitung und einem Speicherknotenkontaktloch während eines nachfolgenden Verfahrens zur Ausbildung der Speicherknotenkontaktlöcher hierbei zu vergrößern, sollte die Bitleitungsmaskenschicht 28 mit einer Dicke von etwa 20 nm oder mehr ausgebildet werden.
  • Ein Material mit einer Ätzselektivität bezüglich einer sukzessiv in einem nachfolgenden Verfahren ausgebildeten dritten dielektrischen Zwischenschicht, z. B. Nitrid, wird auf den Bitleitungen 30 und der zweiten dielektrischen Zwischenschicht 24 abgeschieden. Das Material wird zur Ausbildung von Bitleitungs-Spacern 32 auf Seitenwänden der Bitleitungen 30 anisotrop geätzt. Da der Ätzvorgang zur Ausbildung der Bitleitungs-Spacer 32, welche aus Nitrid bestehen, direkt nach Ausbildung der Bitleitungen 30 durchgeführt wird, wird eine Oberfläche der Bitleitungsmaskenschicht 28 bestehend aus einem identischen Material, d. h. Nitrid partiell beschädigt.
  • Die dritte dielektrische Zwischenschicht 34, bestehend aus Boro-Phospho-Silikatglas (BPSG), undotiertem Silikatglas (USG), hochdichtem Plasma(HDP)-Oxid, oder chemischem Dampfphasen-Abscheidungs-(CVD)-Oxid, wird auf der gesamten Oberfläche der resultierenden Struktur ausgebildet. Die dritte dielektrische Zwischenschicht 34 wird durch ein CMP-Verfahren oder ein Rückätzverfahren planarisiert.
  • Bezugnehmend auf 2A und 2B, werden Fotolackmuster (nicht gezeigt) zur Definierung von Speicherknotenkontaktlochbereichen durch ein Fotoverfahren auf der dritten dielektrischen Zwischenschicht 34 ausgebildet. Unter Verwendung eines Ätzgases mit einer hohen Ätzselektivität bezüglich der aus Nitrid bestehenden Bitleitungs-Spacer 32, werden die dritte dielektrische Zwischenschicht 34 und die zweite dielektrische Zwischenschicht 24 trockengeätzt, um die Speicherknotenkontaktlöcher 36, welche die SAC-Pads 22a auf den Source-Bereichen freilegen, auszubilden. Die dielektrischen Zwischenschichten 34 und 24 sollten in diesem Fall überätzt werden, um zu verhindern, daß die Speicherknotenkontaktlöcher 36 nicht geöffnet werden. Aussparungen der Bit leitungsmaskenschicht 28 werden dementsprechend erzeugt, um Schulterabschnitte zwischen den Bitleitungen 30 und den Speicherknotenkontaktlöchern 36 zu verschlechtern.
  • Nach Entfernen der Fotolackmuster wird eine zweite Leitungsschicht bestehend aus dotiertem Polysilizium zur Auffüllung der Speicherknotenkontaktlöcher 36 ausgebildet, und die zweite Leitungsschicht wird durch ein CMP-Verfahren oder ein Rückätzverfahren in Knoteneinheiten unterteilt, wodurch in Knoteneinheiten unterteilte Speicherknotenkontaktflecken (nachfolgend auch Speicherknotenkontakt-Pads genannt) 38 in den Speicherknotenkontaktlöchern 36 ausgebildet werden.
  • Entsprechend dem konventionellen Verfahren sollte eine Dicke der Bitleitungsmaskenschicht 28, bestehend aus Nitrid, erhöht werden, um einen SAC-Verarbeitungsspielraum sicherzustellen, so daß eine Höhe der Bitleitung 30 zunehmen kann. Wenn im Gegensatz dazu die Strukturvorgaben (Design Rule) des Musters im Gegenteil auf etwa 0,1 µm oder weniger abnehmen, wird ein Raum zwischen benachbarten Bitleitungen 30 kleiner, wodurch ein Formfaktor der Bitleitung 30 erhöht wird. Wenn die dritte dielektrische Zwischenschicht 34 in einem Zustand, in welchem die Bitleitungs-Spacer 32 auf den Seitenwänden der Bitleitungen 30 ausgebildet werden, ausgebildet wird, wird der Raum zwischen den Bitleitungen 30 so schmal, daß der Formfaktor der Bitleitungen 30 stark zunimmt. Demzufolge kann ein Spalt zwischen den Bitleitungen 30 nicht vollständig mit der dritten dielektrischen Zwischenschicht 34 aufgefüllt werden und es können Hohlräume in der dritten dielektrischen Zwischenschicht 34 erzeugt werden.
  • Wenn die Hohlräume in der dritten dielektrischen Zwischenschicht 34 wie oben beschrieben ausgebildet werden, können sich die Hohlräume während eines nachfolgenden Reinigungsverfahrens ausdehnen. Wenn die zweite Leitungsschicht für das Speicherknotenkontakt-Pad ausgebildet wird, kann die zweite Leitungsschicht daher die vergrößerten Hohlräume durchbrechen, so daß Speicherknotenkontakt-Pad 38 mit einem benachbarten Speicherknotenkontakt-Pad 38 Kontakt bilden kann. Demzufolge kann eine Brücke zwischen den Speicherknotenkontakt-Pads 38 erzeugt werden.
  • Wenn die Dicke der Bitlinienmaskenschicht zur Sicherstellung des SAC-Verarbeitungsspielsraums erhöht wird, sollte eine Dicke des Fotolackfilms zur Ausbildung der Bitleitungen erhöht werden, wodurch ein Abheben der Bitleitung 30 aufgrund eines Herabfallens des Fotolackfilms verursacht wird.
  • Da die Bitleitungsmaskenschicht 28 während dem Ätzverfahren zur Ausbildung der Bitleitungs-Spacer 32 und der Speicherknotenkontaktlöcher 36 des weiteren beschädigt werden kann, werden die Bitleitungen 30 bezüglich der Speicherknotenkontakt-Pads 38 elektrisch kurzgeschloßen, wodurch ein Einzelbitfehler erzeugt wird.
  • Die Bitleitungen entsprechen Schaltungen zur Erfassung des Vorhandenseins von Ladungen, welche in den Speicherzellen der DRAM-Vorrichtung gespeichert werden. Die Bitleitungen sind prinzipiell mit Leseverstärkern verbunden, welche sich in einem Peripherschaltungsbereich der DRAM-Vorrichtung befinden. Die Änderung der Bitleitungsspannung wird durch Erfassung der in den Speicherzellen gespeicherten Ladungen erfaßt und die Spannungsänderung nimmt entsprechend mit Zunahme einer Speicherkapazität der Speicherzelle und einer Abnahme der Bitleitungsladungskapazität zu. Da die Abnahme der Bitleitungsladungskapazität eine Empfindlichkeit des Leseverstärkers dementsprechend verbessert, wird es bevorzugt, die Bitleitungsladungskapazität soweit als möglich zur Verbesserung der Zuverlässigkeit und Reaktionsgeschwindigkeit zu vermindern.
  • In dem konventionellen Verfahren nimmt eine parasitäre Kapazität, d. h. die Bitleitungsladungskapazität zwischen der Bitleitung 30 und dem Speicherknotenkontakt-Pad 38 oder zwischen der Bitleitung 30 und einer benachbarten Bitleitung 30 zu. Dies tritt auf, da die aus Nitrid bestehenden Bitleitungs-Spacer 32, welche eine hohe dielektrische Konstante aufweisen, auf den Seitenwänden der Bitleitungen 30 ausgebildet werden, um den Isolierspielraum der Bitleitungen entsprechend dem SAC-Verfahren sicherzustellen. Wird die Dicke der Bitleitungs- Spacer 32 mit abnehmenden Strukturvorgaben des Musters kleiner, so wird die Bitleitungsladungskapazität stark erhöht. Die Anzahl der Bitleitungen, welche ein Zellen-Array der DRAM-Vorrichtung bilden, sollten daher unter Berücksichtigung der Bitleitungsladungskapazität verringert werden, was eine Verringerung von Zellen pro Bitleitungseinheit und eine Verschlechterung der Chipleistung zur Folge hat.
  • In der US 6,458,692 A und der japanischen offengelegten Patentveröffentlichung JP 2001-217405 A werden Verfahren zur Ausbildung von Kontakten offenbart, wobei Spacer bestehend aus Siliziumoxid mit einer niedrigen dielektrischen Konstante auf Seitenwänden von Bitleitungen ausgebildet werden, um eine Bitleitungsladungskapazität zu verringern. Die Verringerung der Dicke einer Bitleitungsmaskenschicht kann jedoch begrenzt werden, um den Spalt-Füllungsspielraum einer dielektrischen Zwischenschicht zu senken. Zusätzlich besteht fast keinerlei Isolierspielraum der Bitleitung, was eine Erzeugung eines elektrischen Kurzschlusses zwischen der Bitleitung und einem Speicherknotenkontakt-Pad zur Folge hat.
  • Die US 5,500,080 A offenbart ein Verfahren zum Ausbilden von selbstausgerichteten Kontaktlöchern in einer Halbleitervorrichtung. In dem Verfahren wird eine Barriereschicht zum Begrenzen einer geöffneten Fläche jedes Kontaktlochs durch Verwendung eines Decken-(blanket)Ätzverfahrens und eines CVD Verfahrens ausgebildet. Dieses Verfahren macht die Verwendung eines Maskenmusterverfahrens nach dem Ausbilden der selektiven Metallschicht, welche als die Barriereschicht verwendet wird, unnötig, wodurch die Fehlausrichtungsrate und die durch die Fehlausrichtung der Maske verursachte Toleranz minimiert werden. Aufgrund dieser Merkmale ermöglicht das Verfahren zum Ausbilden der Kontaktlöcher das Ausbilden von Kontaktlöchern, welche jeweils eine minimale geöffnete Fläche aufweisen, welche zum Ausbilden eines Kontakts ausreicht.
  • Die US 6,093,641 A offenbart Verfahren zum Herstellen einer Halbleitervorrichtung, welche zum Erhöhen einer Verfahrenstoleranz der Vorrichtung geeignet sind. Eines dieser Verfahren enthält die Schritte des sequentiellen Ausbildens einer Isolierschicht, einer Planarisierungsschicht und einer Nitridschicht über Zelltransistoren, die auf einem Substrat ausgebildet sind; Mustern der Nitridschicht zum Definieren erster Kontaktlöcher; Ausbilden von Seitenwandspacern aus Polysilizium auf den Seiten der gemusterten Nitridschicht; Entfernen von Abschnitten der Planarisierungsschicht und der Isolierschicht unter Verwendung der gemusterten Nitridschicht und den Seitenwandspacern aus Polysilizium, um zweite Kontaktlöcher zu definieren; sowie Ausbilden von Pad-Schichten aus Polysilizium in den zweiten Kontaktlöchern, um Abschnitte der gemusterten Nitridschicht freizulegen.
  • Die US 6,214,715 A offenbart ein Verfahren zum Ausbilden eines selbstausgerichteten Kontakts ohne Schlüssellöcher (keyholes) unter Verwendung einer Abscheidung von Seitenwandspacern in zwei Schritten. Das Verfahren beginnt durch Vorsehen einer Halbleiterstruktur, welche eine Vorrichtungsschicht, eine erste Polyoxidzwischenschicht und eine leitende Struktur darüber, sowie einen Kontaktbereich auf der Vorrichtungsschicht benachbart an die leitende Struktur aufweist. Eine über der Hartmaske und der IPO-1 Schicht ausgebildete erste Spacerschicht wird anisotrop geätzt, um auf den Seitenwänden der leitenden Struktur bis zu einem Niveau über dem Boden der Hartmaske und unter dem Niveau der Oberseite der Hartmaske erste Seitenwandspacer auszubilden, sodass das Profil der ersten Seitenwandspacer an keinerlei Punkt konkav ist. Im Anschluss werden eine zweite Spacerschicht, eine zweite Polyoxidzwischenschicht über zweiten Seitenwandspacern, der Hartmaske und der IPO-1 Schicht ausgebildet, eine Kontaktöffnung wird in der zweiten Polyoxidzwischenschicht sowie der ersten Polyoxidzwischenschicht über den Kontaktbereich ausgebildet. Ein Kontatkflecken wird sodann in den Kontaktöffnungen ausgebildet.
  • Die Ausführungsformen der Erfindung lösen diese und andere Beschränkungen des Standes der Technik.
  • Die Ausführungsformen der Erfindung schaffen eine Halbleitervorrichtung, bei der ein Spalt, welcher zwischen Bitleitungen ausgebildet ist, ohne die Erzeugung von Hohlräumen effektiv gefüllt, ein Isolierspielraum einer Bitleitung erhöht und eine Bitleitungsladungskapazität verringert wird.
  • Die Ausführungsformen der Erfindung schaffen ein Verfahren zur Herstellung einer Halbleitervorrichtung, welches einen Spalt, der zwischen Bitleitungen ohne die Ausbildung von Hohlräumen erzeugt worden ist effektiv füllt, einen Isolierspielraum der Bitleitung erhöht und die Bitleitungsladungskapazität verringert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die obigen sowie andere Merkmale der Erfindung werden durch die detaillierte Beschreibung der bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen klarer ersichtlich.
  • 1A, 1B, 2A und 2B sind Querschnittsdiagramme, welche ein Verfahren zur Herstellung einer DRAM-Vorrichtung, die eine selbst ausgerichtete Kontaktstruktur gemäß einem herkömmlichen Verfahrens aufweist, darstellen.
  • 3A bis 3C, 4A bis 4D, 5A bis 5D, 6A bis 6D, 7A bis 7D, 8A bis 8D und 9A bis 9D sind Plandiagramme und Querschnittsdiagramme, welche ein Verfahren zur Herstellung einer DRAM-Vorrichtung gemäß einer Ausführungsform der Erfindung darstellen.
  • 10A bis 10B, 11A bis 11B, 12A bis 12B, 13A bis 13B, 14A bis 14B und 15A bis 15B sind Querschnittsdiagramme, welche ein Verfahren zur Herstellung einer DRAM-Vorrichtung gemäß einer Ausführungsform der Erfindung darstellen.
  • 16A bis 16F sind Querschnittsdiagramme, welche ein Verfahren zur Herstellung einer DRAM-Vorrichtung gemäß einer weiteren Ausführungsform der Erfindung darstellen.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Nachstehend werden Ausführungsformen der Erfindung in Bezug auf die begleitenden Zeichnungen erklärt. In den Zeichnungen werden gleiche Bezugszeichen durch ähnliche oder identische Elemente bezeichnet.
  • 3A bis 3C, 4A bis 4D, 5A bis 5D, 6A bis 6D, 7A bis 7D, 8A bis 8D und 9A bis 9D sind Plandiagramme und Querschnittsdiagramme, welche ein Verfahren zur Herstellung einer DRAM-Vorrichtung gemäß einer Ausführungsform der Erfindung darstellen.
  • 3A ist ein Plandiagramm eines Halbleitersubstrats 100, auf welchen Wortleitungen 107 und Bitleitungen 125 ausgebildet sind, während 3B und 3C Querschnittsdiagramme jeweils entlang der A-A'- und B-B'-Linien in 3A sind.
  • Bezugnehmend auf 3A bis 3C, werden unter Verwendung eines Isolierverfahrens wie einem Flachgrabenisolierverfahren (shallow trench isolation process = STI) Isolierbereiche 102 auf dem Halbleitersubstrat 100 ausgebildet, um aktive Bereiche auf dem Halbleitersubstrat 100 zu definieren. Jeder der aktiven Bereiche weist eine Stabform oder T-Form auf.
  • Nachdem eine dünne Gate-Oxidschicht (nicht gezeigt) in dem aktiven Bereich durch ein thermisches Oxidationsverfahren aufgewachsen ist, werden eine Gate-Leitungsschicht und eine Gate-Maskenschicht sequentiell auf der Gate-Oxidschicht ausgebildet. Die Gate-Leitungsschicht ist vorzugsweise mit einer Polyzidstruktur ausgebildet, welche eine dotierte Polysiliziumschicht und eine Metallsilizidschicht enthält, die auf der Polysiliziumschicht ausgebildet ist. Die Gate-Maskenschicht wird unter Verwendung eines Materials mit einer Ätzselektivität bezüglich einer dielektrischen Zwi schenschicht ausgebildet, welche sukzessiv in einem nachfolgenden Verfahren ausgebildet wird. Die Gate-Maskenschicht wird vorzugsweise unter Verwendung eines nitridbasierten Materials ausgebildet.
  • Die Gate-Maskenschicht und die Gate-Leitungsschicht werden durch ein Photolitographieverfahren gemustert, um die Wortleitungen 107, welche Gate-Maskenschichten 106 und Gate-Leitungsmuster 104 enthalten, auszubilden. Insbesondere werden die Gate-Maskenschicht und die Gate-Leitungsschicht unter Verwendung einer Fotolackmaske gleichzeitig gemustert. Nach Musterung der Gate-Maskenschicht unter Verwendung der Fotolackmaske und Entfernung der Fotolackmaske, wird die Gate-Leitungsschicht alternativ unter Verwendung der gemusterten Gate-Maskenschicht entsprechend der Gate-Maskenschichten 106 gemustert.
  • Eine Isolierschicht wird auf der gesamten Oberfläche des Substrats 100, auf dem die Wortleitungen 107 ausgebildet sind, unter Verwendung eines Materials mit einer Ätzselektivität bezüglich einer dielektrischen Zwischenschicht ausgebildet, welche sukzessiv darauf in einem nachfolgenden Verfahren ausgebildet wird. Eine Isolierschicht bestehend aus einem auf Nitrid basierendem Materials wird vorzugsweise auf dem Substrat 100 ausgebildet. Die Isolierschicht wird anisotrop geätzt, um Gate-Spacer 108 auf den jeweiligen Seitenwänden der Wortleitungen 107 auszubilden. Da jede der Wortleitungen 107 von dem Gate-Maskenmuster 106 und dem Gate-Spacer 108 umgeben ist, ist die Wortleitung 107 von einer benachbarten Wortleitung 107 elektrisch isoliert.
  • Die Source/Drain-Bereiche (nicht gezeigt) der MOS-Transistoren werden in den aktiven Bereichen, welche zwischen den Gate-Spacern 108 freigelegt sind, durch ein Ionenimplantationsverfahren ausgebildet. Vor der Ausbildung der Gate-Spacer 108 wird zu diesem Zeitpunkt ein LDD (lightly doped drain) Ionenimplantationsverfahren durchgeführt, um leicht dotierte Souce/Drain-Bereiche in den aktiven Bereichen, die zwischen den Wortleitungen 107 freigelegt sind, auszubilden, so daß die Source/Drain-Bereiche LDD-Strukturen aufweisen. Manche Source/Drain-Bereiche entsprechen Kondensatorkontaktbereichen, in denen Speicherelektroden von Kondensatoren elektrisch verbunden sind. Andere Source/Drain-Bereiche entsprechen Bitleitungskontaktbereichen, mit welchen Bit-Leitungen elektrisch verbunden sind.
  • Die dielektrische Zwischenschicht 110 ist auf der gesamten Oberfläche des Substrats 100 ausgebildet, auf dem die MOS-Transistoren ausgebildet sind. Die dielektrische Zwischenschicht 110 wird unter Verwendung eines auf Oxid basierendem Materials ausgebildet. Die dielektrische Zwischenschicht 110 wird durch ein CMP-Verfahren, ein Rückätzverfahren, oder ein Mischverfahren da sowohl ein CMP-Verfahren als auch ein Rückätzverfahren benutzt, planarisiert.
  • Die dielektrische Zwischenschicht 110 wird zur Ausbildung von Kontaktlöchern, die bezüglich der Wortleitungen selbst ausgerichtet sind, unter Verwendung eines Ätzgases mit einer hohen Ätzselektivität bezüglich der aus Nitrid bestehenden Gate-Maskenmuster 106 anisotrop geätzt. Die Kontaktlöcher legen die Source/Drain-Bereiche der jeweiligen MOS-Transistoren frei.
  • Nach Ausbildung einer mit Störstellen in hoher Konzentration dotierten Polysiliziumschicht zum Ausfüllen der Kontaktlöcher, werden die Polysiliziumschicht und die dielektrische Zwischenschicht 110 durch ein CMP-Verfahren, ein Rückätzverfahren, oder ein Mischverfahren bestehend aus einem CMP- und einem Rückätzverfahren planarisiert. Demzufolge werden SAC-Pads 112a und 112b, welche in Knoteneinheiten unterteilt sind, in den jeweiligen Kontaktlöchern ausgebildet. Manche SAC-Pads 112a sind in dieser Ausführungsform mit den Kondensatorkontaktbereichen entsprechenden Source-Bereichen, die mit den Kondensatorkontaktbereichen korrespondieren, elektrisch verbunden, während andere SAC-Pads 112b mit den Drain-Bereichen, die mit den Bitlinienkontaktbereichen korrespondieren, verbunden sind.
  • Nach Ausbildung der SAC-Pads 112a und 112b, wird ein oxidbasiertes Material wie BPSG, USG, HDP-Oxid oder CVD-Oxid auf einer gesamten Oberfläche der resultierenden Struktur mit einer Dicke von etwa 100–300 nm, vorzugsweise etwa 200 nm abgeschieden, wodurch eine erste Isolierschicht 114 ausgebildet wird. Um einen Verar beitungsspielraum für ein nachfolgendes Photoverfahren sicherzustellen, wird eine Oberfläche der ersten Isolierschicht 114 durch ein CMP-Verfahren, ein Rückätzverfahren oder ein Mischverfahren bestehend aus einem CMP- und einem Rückätzverfahren planarisiert. Eine Planarisierung der ersten Isolierschicht 114 sollte zu diesem Zeitpunkt ausgeführt werden, so daß die erste Isolierschicht 114 mit einer Dicke von etwa 100–200 nm unter den Bit-Leitungen 125, die nachfolgend ausgebildet werden, verbleibt. Die erste Isolierschicht 114 dient als eine dielektrische Zwischenschicht zur Isolierung der SAC-Pads 112a und 112b von den darauf ausgebildeten Bit-Leitungen 125.
  • Die erste Isolierschicht 114 wird mit einem Photolithographieverfahren zur Ausbildung von Kontaktlöchern (nicht gezeigt) geätzt, worauf die SAC-Pads 112b auf den Drain-Bereichen freigelegt werden. Auf der gesamten Oberfläche der resultierenden Struktur werden aufeinanderfolgend eine erste Leitungsschicht, eine Bitlinien-Maskenschicht, eine erste Pufferschicht und eine zweite Pufferschicht ausgebildet.
  • Die erste Leitungsschicht wird vorzugsweise als eine Verbundschicht ausgebildet, die einen ersten Film bestehend aus einem ersten Metall, und/oder einem Verbund aus einem ersten Metall, z. B. Titan (Ti)/Titannitrid (TiN), und einem zweiten Film, bestehend aus einem zweiten Metall, z. B. Wolfram (W), enthält. Die Bitleitungsmaskenschicht schützt die darunterliegende erste Leitungsschicht während eines nachfolgenden Ätzverfahrens zur Ausbildung von Speicherknotenkontaktlöchern. Die Maskenschicht enthält ein Material mit einer Ätzselektivität bezüglich einer zweiten Isolierschicht, die sukzessiv ausgebildet wird. Die Maskenschicht wird vorzugsweise unter Verwendung von Nitrid ausgebildet. Die erste Pufferschicht schützt die darunterliegende Maskenschicht während eines nachfolgenden partiellen Ätzungverfahrens der zweiten Isolierschicht. Die erste Pufferschicht wird unter Verwendung eines Materials mit einer Ätzselektivität bezüglich der zweiten Isolierschicht und mit einer im wesentlichen zu der der zweiten Leitungsschicht für Speicherknotenkontakt-Pads ähnlichen Ätzrate, die in einem nachfolgenden Verfahren ausgebildet wird, ausgebildet. Die erste Pufferschicht wird vorzugsweise unter Verwendung von Polysilizium ausgebildet. Die zweite Pufferschicht verhindert die Ausbildung einer Vertiefung bzw. Aussparung auf der ersten Puf ferschicht, wenn die erste Leitungsschicht in einem nachfolgenden Verfahren zur Ausbildung der Bitleitungen 125 geätzt wird. Die zweite Pufferschicht wird unter Verwendung eines Materials mit einer Ätzselektivität bezüglich der ersten Pufferschicht ausgebildet. Die zweite Pufferschicht besteht vorzugsweise aus Oxid.
  • Die zweite Pufferschicht, die erste Pufferschicht, die Bitlinien-Maskenschicht und die erste Leitungsschicht werden durch ein Photolithographieverfahren gemustert, so daß die Bit-Leitungen 125, welche eine mehrschichtige Struktur aufweisen, auf der ersten Isolierschicht 114 ausgebildet werden. Jede der Bit-Leitungen 125 enthält ein erstes Leitungsmuster 116, ein Bit-Leitungs-Maskenmuster 118, ein erstes Pufferschichtmuster 120 und ein zweites Pufferschichtmuster 122. Die Bit-Leitungen 125 sind senkrecht zu den jeweiligen Wortleitungen 107. Das erste Leitungsmuster 116 entspricht einem Bit-Leitungs-Leitungsmuster.
  • Jedes der ersten Leitungsmuster 116, welches zwei Filme enthält, wird wie oben beschrieben ausgebildet, um die Bit-Leitungskontaktlöchern direkt zu kontaktieren. Bit-Leitungskontakt-Pads werden alternativ in den Bit-Leitungskontaktlöchern ausgebildet und die ersten Leitungsmuster 116 kontaktieren die Bit-Leitungskontakt-Pads direkt.
  • Insbesondere werden eine Barrieremetallschicht, betehend aus Ti/TiN, und ein dritter Metallfilm, bestehend aus W, auf der gesamten Oberfläche der resultierenden Struktur, welche die Bit-Leitungskontaktlöcher enthält, ausgebildet. Die dritte Metallschicht wird durch ein CMP-Verfahren oder ein Rückätzverfahren, bis die Oberfläche der ersten Isolierschicht 114 freigelegt ist, geätzt. Demzufolge werden die Bit-Leitungskontakt-Pads, welche die Metallbarriereschicht und den dritten Metallfilm enthalten, in den Bit-Leitungskontaktlöchern ausgebildet. Nach Ausbildung der Bit-Leitungskontakt-Pads wird die erste Leitungsschicht bestehend aus einem vierten Metall, z. B. W, auf der resultierenden Struktur ausgebildet. Wenn die Bit-Leitungskontakt-Pads zusätzlich ausgebildet werden, enthält die erste Leitungsschicht einen einzigen Film.
  • Ein auf Oxid basiertes Material wie BPSG, USG, HDP-Oxid oder CVD-Oxid wird auf den Bit-Leitungen 125 und der ersten Isolierschicht 114 abgeschieden, um die zweite Isolierschicht 124 auszubilden. Die zweite Isolierschicht 124 wird durch ein CMP-Verfahren, ein Rückätzverfahren, oder ein Mischverfahren, bestehend aus einem CMP- und einem Rückätzverfahren planarisiert, wenn bzw. bis die Oberflächen der Bit-Leitungen 125 freigelegt sind. Falls das erste Leitungsmuster 116 Wolfram (W) enthält und die zweite Isolierschicht 124 unter Verwendung von Oxid wie HTO, das bei einer hohen Temperatur abgeschieden wird, oder Oxid wie BPSG, SOG, etc. das nach Ablagerung ein Backverfahren bei hoher Temperatur erfordert, ausgebildet wird, wird das Wolfram des ersten Leitungsmusters 116 oxidiert, da eine Seitenwand des ersten Leitungsmusters 116 freigelegt ist. Um eine Oxidation des ersten Leitungsmusters 116 zu verhindern, wird es bevorzugt, daß die zweite Isolierschicht 124 unter Verwendung des HDP-Oxids ausgebildet wird, welches eine Spaltfüllung ohne die Erzeugung von Hohlräumen erreicht, während das HDP-Oxid bei einer geringen Temperatur abgeschieden wird.
  • Zur Verhinderung der Ausbildung von Hohlräumen zwischen benachbarten Bit-Leitungen 125 kann auf den Bit-Leitungen 125 zusätzlich eine Nitridschicht ausgebildet werden, welche eine Dicke von etwa 5–20 nm aufweist, bevor die zweite Isolierschicht 124 ausgebildet wird.
  • 4A ist ein Plandiagramm des Substrats 100, auf welchem eine Opferschicht 126 und Kontaktmuster 128 ausgebildet sind, und 4B, 4C, und 4D sind jeweils Querschnittsdiagramme entlang der A-A', B-B' und C-C'-Linien in 4A.
  • Bezugnehmend auf 4A bis 4C, wird ein Oxid mit einer Ätzrate, welche schneller als die der zweiten Isolierschicht 124 ist, auf der planarisierten zweiten Isolierschicht 124 und den Bit-Leitungen 125 abgeschieden, so daß eine Opferschicht 126 auf der zweiten Isolierschicht 124 und den Bit-Leitungen 125 ausgebildet wird. Falls die zweite Isolierschicht 124 z. B. unter Verwendung von HDP-Oxid ausgebildet wird, wird die Opferschicht 126 unter Verwendung von BPSG mit einer hohen Konzentration aus gebildet. Die Opferschicht 126 verringert einen Abtrag der Bit-Leitungsmaskenmuster 118 während einem nachfolgenden Planarisierungsverfahren für die zweite Leitungsschicht, um Speicherknotenkontakt-Pads auszubilden. Die Opferschicht 126 schützt entsprechend die ersten Leitungsmuster 116 und die Bit-Leitungen 125.
  • Ein Material mit einer Ätzselektivität bezüglich der zweiten Isolierschicht 124 und mit einer Ätzrate, die im wesentlichen der der zweiten Leitungsschicht zur Ausbildung von Speicherknotenkontakt-Pads in einem nachfolgenden Verfahren ähnlich ist, wird auf der Opferschicht 126 abgeschieden und dann derart gemustert, daß sich Speicherknotenkontaktmuster 128 auszubilden. Das Speicherknotenkontaktmuster 128 wird vorzugsweise unter Verwendung von Polysilizium ausgebildet. Die Speicherknotenkontaktmuster 128 öffnen Abschnitte der Opferschicht 126, in denen Speicherknotenkontaktlöcher sukzessiv ausgebildet werden. Die Speicherknotenkontaktmuster 128 erhöhen einen Verarbeitungsspielraum eines nachfolgenden Photoverfahrens. Während einem nachfolgenden Verfahren der partiellen Ätzung der zweiten Isolierschicht 124, werden die Speicherknotenkontaktmuster 128 zusätzlich als Pufferbereiche verwendet (d. h., Bereiche entsprechend Peripherschaltungs-/Kernbereichen in einer C-C'-Richtung in 4A), in denen keine Speicherknotenkontakt-Pads ausgebildet werden. Die Speicherknotenkontaktmuster 128 sind vorzugsweise linienförmig, so daß eine Vielzahl von Speicherknotenkontaktlöchern in einer Richtung, senkrecht zu der, in welcher die Bit-Leitungen 125 (d. h., in der Wortleitungsrichtung) angeordnet und geöffnet sind, benachbart angeordnet sind. Die Speicherknotenkontaktmuster 128, welche Linienformen aufweisen, können eine Fehlausrichtung in einem nachfolgenden Photoverfahren verhindern und können einen Ätz-Stop-Nachteil während eines nachfolgenden Ätzverfahrens für die Speicherknotenkontakte verhindern bzw. ausgleichen, da die von den Speicherknotenkontaktmustern geöffneten Bereiche relativ breit sind. Die geöffneten Bereiche weisen des weiteren identische Größen in einem Zellen-Array-Bereich der DRAM-Vorrichtung entsprechend den linienförmigen Kontaktmustern 128 auf, wodurch eine Abweichung der Dicke der zweiten Isolierschicht 124 während eines nachfolgenden Ätzverfahrens für die Speicherknotenkontakte gesenkt wird.
  • 5A ist ein Plandiagramm des Substrats 100, auf dem erste Spacer 130 ausgebildet sind und 5B, 5C und 5D sind Querschnittsdiagramme jeweils entlang der A-A', B-B und C-C'-Linien in 5A.
  • Bezugnehmend auf 5A bis 5D, werden die Opferschicht 126 und die zweite Isolierschicht 124 nach Ausbildung der linienförmigen Speicherknotenkontaktmuster 128 durch ein Zeit-Ätzverfahren (time-etching process) unter Verwendung der Speicherknotenkontaktmuster 128 als Ätzmasken partiell zu vorbestimmten Abschnitten über dem ersten Leitungsmuster 116 geätzt. Das Ätzverfahren schließt vorzugsweise an einem Punkt der zweiten Isolierschicht 124 ab, welcher um mehr als etwa 50 nm über dem ersten Leitungsmuster liegt. Die zweiten Pufferschichtmuster 122 werden entsprechend dem Ätzverfahren entfernt.
  • Auf einer gesamten Oberfläche der resultierenden Struktur wird ein Material mit einer Ätzselektivität bezüglich der zweiten Isolierschicht 124 und mit einer Ätzrate, welche im wesentlichen der der zweiten Leitungsschicht für die Speicherknotenkontakt-Pads ähnlich ist, die in einem nachfolgenden Verfahren ausgebildet werden, vorzugsweise Polysilizium, mit einer Dicke von etwa 20–60 nm abgeschieden, und anschließend anisotrop geätzt, um erste Spacer 130 auf Seitenwänden der partiell geätzten Abschnitte der zweiten Isolierschicht 124 und der Opferschicht 126 und auf Seitenwänden der Speicherknotenkontaktmuster 128 auszubilden. Die aus Polysilizium bestehenden ersten Spacer 130 werden vor allem auf Seitenwänden der ersten Pufferschichtmuster 120 und auch Abschnitten von Seitenwänden der Bit-Leitungsmaskenmuster 118 der Bit-Leitungen 125 ausgebildet.
  • Da die ersten Spacer 130 aus den Abschnitten der. Seitenwände der Bit-Leitungsmaskenmuster 118 bis zu den Seitenwänden der ersten Pufferschichtmuster 120 ausgebildet werden, werden zweite Spacer sukzessive auf den Seitenwänden der Bit-Leitungen 125 unter den ersten Spacern 130 ausgebildet, wodurch eine Bit-Leitungsladungskapazität gesenkt wird. Wenn der erste Spacer 130 unter Verwendung von Polysilizium ausgebildet wird, kann ein Abtrag der Bit-Leitungsmaskenmuster 118 verhindert und ein Schulterrand bzw. Isolierspielraum sichergestellt werden, da Polysilizium typischerweise eine hohe Ätzselektivität bezüglich Nitrid und Oxid aufweist. Die ersten Spacer 130 werden zu diesem Zeitpunkt nicht auf den Bereichen, auf denen keine Speicherknotenkontakt-Pads ausgebildet sind, ausgebildet (d. h., die den Peripherschaltungs-/Kernbereichen in der C-C'-Richtung in 5A entsprechenden Bereiche), da solche Bereiche mit den Speicherknotenkontaktmustern 128 bedeckt sind.
  • 6A ist ein Plandiagramm des Substrats 100, auf dem Speicherknotenkontaktlöcher 131 ausgebildet sind und 6B, 6C und 6D sind Querschnittsdiagramme jeweils entlang der A-A', B-B' und C-C'-Linien in 6A.
  • Bezugnehmend auf 6A bis 6D, werden die zweiten und ersten Isolierschichten 124 und 114 bestehend aus Oxiden unter Verwendung der ersten Spacer 130 bestehend aus Polysilizium als Ätzmasken trockengeätzt, um die Speicherknotenkontaktlöcher 131 auszubilden, welche die den Source-Bereichen, in denen die SAC-Pads 112a ausgebildet sind, entsprechenden Kondensatorkontaktbereiche freilegen. Gleichzeitig werden die zweiten Spacer 124a aus der zweiten Isolierschicht 124 auf den Seitenwänden der Bit-Leitungen 125 unter den ersten Spacern 130 ausgebildet. Das heißt, die ersten Spacer 130 bestehend aus Polysilizium werden auf oberen Abschnitten der Seitenwände der Bit-Leitungen 125 ausgebildet, während die zweiten Spacer 134 bestehend aus Oxid auf unteren Abschnitten der Seitenwände der Bit-Leitungen 125 ausgebildet werden. In diesem Fall wird eine Ätzung in den Bereichen, in denen die Speicherknotenkontakt-Pads nicht ausgebildet sind, nicht durchgeführt (d. h., die den Peripherschaltungs-/Kernbereichen in der C-C'-Richtung in 6A entsprechenden Bereiche), da diese Bereiche mit den Speicherknotenkontaktmustern 128 bedeckt sind.
  • 7A ist ein Plandiagramm des Substrats 100, auf welchem die zweite Leitungsschicht 132 ausgebildet ist, und 7B, 7C und 7D sind Querschnittsansichten jeweils entlang der A-A', B-B' und C-C'-Linien in 7A.
  • Bezugnehmend auf 7A bis 7D, wird nach Ausbildung der Speicherknotenkontaktlöcher 131 ein Reinigungsverfahren durchgeführt, um natürliche Oxidfilme, welche auf den SAC-Pads 112a ausfwachsen, die durch die Speicherknotenkontaktlöcher 131 freigelegt sind, wie z. B. Polymere, diverse Partikel, etc. zu entfernen.
  • Die zweite Leitungsschicht 132, z. B. eine Polysiliziumschicht, wird auf den Bit-Leitungen 125, auf der zweiten Isolierschicht 124 und auf den Speicherknotenkontaktmustern 128 fortlaufend ausgebildet. Die zweite Leitungsschicht 132 füllt die Speicherknotenkontaktlöcher 131 auf. Die zweite Leitungsschicht 132, wird wenn eine Oberfläche der in den Bereichen verbleibenden Opferschicht 126, in denen keine Speicherknotenkontakt-Pads existieren, freigelegt wird, durch ein Planarisierungsverfahren wie z. B. einem CMP-Verfahren, einem Rückätzverfahren, oder einem Mischverfahren bestehend aus einem CMP- und einem Rückätzverfahren geätzt. Bei dem obigen Planarisierungsverfahren werden zur gleichen Zeit die aus Polysilizium bestehenden Speicherknotenkontaktmuster 128 entfernt.
  • 8A ist ein Plandiagramm des Substrats 100, auf welchem die zweite Leitungsschicht 132 hervorsteht und 8B, 8C und 8D sind Querschnittsdiagramme jeweils entlang der A-A'-, B-B'- und C-C'-Linien in 8A.
  • Bezugnehmend auf 8A bis 8D, wenn die Opferschicht 126 der 7C und 7D durch ein Naß-Ätzverfahren geätzt wird, wird das Ätzverfahren an der darunterliegenden zweiten Isolierschicht 124 beendet, da die Opferschicht 126, welche in den Bereichen, in denen keine Speicherknotenkontakt-Pads ausgebildet sind freigelegt ist, eine schnellere Ätzrate als die darunterliegende zweite Isolierschicht 124 aufweist. Die Opferschicht 126 wird entsprechend durch das Naß-Ätzverfahren entfernt, wodurch eine Mesa-Struktur, aus der die zweite Leitungsschicht 132 hervorsteht, ausgebildet wird. Zwischen den geöffneten Bereichen und den bedeckten Bereichen der Opferschicht 126 tritt eine Stufe von etwa 100 nm aufgrund der Kontaktmuster 128 (5C und 5D) auf. Nach Durchführung des CMP-Verfahrens zur Trennung der Speicherknotenkontakt-Pads in Knoteneinheiten kann der Abtrag des Bit-Leitungsmaskenmu sters 118 auftreten, so daß das darunterliegende erste Leitungsmuster 116 freigelegt wird. Da Polysilizium schneller als Oxid vertieft wird, wird deshalb die Opferschicht, welche sich in den Bereichen befindet, in denen keine Speicherknotenkontakt-Pads ausgebildet sind (d. h. die mit den Kontaktmustern 128 bedeckten Bereiche), entfernt, um die Erzeugung einer Stufe auszugleichen.
  • 9A ist ein Plandiagramm des Substrats 100, auf dem die Speicherknotenkontakt-Pads 134 ausgebildet sind, und 9B, 9C und 9D sind Querschnittsdiagramme jeweils entlang der A-A'-, B-B'- und C-C'-Linien in 9A.
  • Bezugnehmend auf 9A bis 9D, wird die zweite Leitungsschicht 132 nach Entfernung der Opferschicht 126, durch ein CMP-Verfahren oder ein Rückätzverfahren oder ein Mischverfahren bestehend aus einem CMP- und einem Rückätzverfahren bis die Oberflächen der Bitleitungsmaskenmuster 118 freigelegt sind, entfernt. Die in Knoteneinheiten unterteilten Speicherknotenkontakt-Pads 132 werden daher jeweils in den Speicherknotenkontaktlöchern 131 ausgebildet. Die ersten Polysiliziumpufferschichtmuster 120 der Bit-Leitungen 125 werden zu diesem Zeitpunkt mit der zweiten Leitungsschicht 132 entfernt.
  • Die Speicherknotenkontakt-Pads 134 weisen in dieser Ausführungsform Strukturen mit T-förmigen Querschnitten auf, welche die zweite Leistungsschicht 132 und die ersten Spacer 130 enthalten, da die ersten Spacer 130 auf den oberen Abschnitten der Seitenwände der Bitleitungen 125 unter Verwendung von Polysilizium ausgebildet sind.
  • Danach werden Kondensatoren (nicht gezeigt), welche Speicherelektroden, die elektrische Schichten und Plattenelektroden aufweisen, ausgebildet.
  • Die Opferschicht 126 wird entsprechend dieser Ausführungsform auf der zweiten Isolierschicht 124 ausgebildet und die zweite Isolierschicht 124 wird dann unter Verwendung der Kontaktmuster 128, welche die Linienform aufweisen, partiell geätzt. Die ersten Spacer 130 bestehend aus Polysilizium werden auf den Seitenwänden der geätz ten Abschnitte der zweiten Isolierschicht 124 ausgebildet und die Speicherknotenkontaktlöcher 131 werden unter Verwendung der ersten Spacer 130 als Ätzmasken ausgebildet. Die Speicherknotenkontaktlöcher 131 werden mit der zweiten Leitungsschicht 132 aufgefüllt.
  • In dem konventionellen Verfahren wird die Bitleitungsmaskenschicht relativ dick ausgebildet, da nur die Bitleitungsmaskenschicht eine Oberfläche einer Bit-Leitungsleitungsschicht während dem Ätzverfahren, das die Speicherknotenkontakte ausbildet, schützt. Die ersten und zweiten Pufferschichtmuster 120 und 122 werden in dieser Ausführungsform jedoch auf den Bit-Leitungsmaskenmustern 118 ausgebildet und die Opferschicht 126 schützt die ersten Leitungsmuster 116 der Bitleitungen 125 während dem Ätzverfahren zur Ausbildung der Speicherknotenkontakte. Ohne Bit-Leitungs-Spacer auszubilden, wird die zweite Isolierschicht 124 direkt nachdem die Bit-Leitungen 125 gemustert werden, ausgebildet, wodurch der Abtrag der Bit-Leitungsmaskenmuster 118 bemerkenswert verringert wird. Eine Dicke der Bit-Leitungsmaskenmuster 118 wird deshalb minimiert, um den Formfaktor der Bitleitung 125 zu senken, während der Spalt-Füllungs-Spielraum zwischen benachbarten Bit-Leitungen 125 verbessert wird. Wenn die Dicke der Bit-Leitungsmaskenmuster 118 abnimmt, verringert sich ebenfalls die Dicke des Photolackfilms zur Ausbildung der Bit-Leitung 125, wodurch verhindert wird, daß der Photolackfilm herabfällt und die Bit-Leitung 125 anhebt.
  • Das Ätzverfahren zur Ausbildung der Speicherknotenkontakt-Pads 134 wird zusätzlich nach Ausbildung der ersten Spacer 130 durchgeführt, was in einer Zunahme des Isolierspielraums der Bit-Leitung 125 bezülglich der Speicherknotenkontaktlöcher 131 resultiert. Ein elektrischer Kurzschluß zwischen der Bitleitung 125 und dem Speicherknotenkontakt-Rad 134 kann daher zur Verbesserung von Einzel-Bit-Fehlern verhindert werden.
  • Die parasitäre Kapazität, d. h. die Bit-Leitungsladungskapazität zwischen der Bit-Leitung 125 und des Speicherknotenkontakt-Pads 134 der Bit-Leitung 125 und der benachbarten Bit-Leitung 125 kann des weiteren um einen Anteil von etwa 25 bis 30% reduziert werden, da die zweiten Spacer 124a bestehend aus der zweiten Isolierschicht (d. h. Oxid, das eine niedrige dielektrische Konstante aufweist) auf den unteren Seitenwänden der Bit-Leitungen 125 ausgebildet sind. Wenn die Bit-Leitungsladungskapazität abnimmt, nimmt die Anzahl von Zellen pro Einheit Bit-Leitung zu, was die Zelleneffizienz bzw. die Zellenausnutzung verbessert und die Anzahl der verwendbaren Chips pro Wafer erhöht.
  • 10A bis 10B, 11A bis 11B, 12A bis 12B, 13A bis 13B, 14A bis 14B und 15A bis 15B sind Querschnittsdiagramme, welche ein Verfahren zur Herstellung einer DRAM-Vorrichtung entsprechend einer anderen Ausführungsform der vorliegenden Erfindung darstellen. 10A, 11A, 12A, 13A, 14A und 15A sind Querschnittsdiagramme in einer Bit-Leitungsrichtung der DRAM-Vorrichtung, während 10B, 11B, 12B, 13B, 14B und 15B Querschnittsdiagramme in einer Wortleitungsrichtung der DRAM-Vorrichtung sind.
  • 10A und 10B zeigen Schritte zur Ausbildung von Wortleitungen 207 und SAC-Pads 212a und 212b auf einem Halbleitersubstrat 200.
  • Bezugnehmend auf 10A und 10B werden Isolierbereiche 202 auf dem Halbleitersubstrat 200 durch ein Isolierverfahren wie einem Shallow-Trench-Isolierverfahren (STI) oder eines lokalen Siliziumoxidierungsverfahrens (local Oxidation of silicon process = LOCOS) ausgebildet, so daß aktive Bereiche auf dem Halbleitersubstrat 200 definiert werden.
  • Nach Aufwachsen einer dünnen Gate-Oxidschicht (nicht gezeigt) durch ein thermisches Oxidationsverfahren in den aktiven Bereichen des Sustrats 200, werden eine Gate-Leitungsschicht und eine Gate-Maskenschicht aufeinanderfolgend auf der Gate-Oxidschicht ausgebildet. Die Gate-Leitungsschicht weist vorzugsweise eine Polyzidstruktur auf, welche einen dotierten Polysiliziumfilm und einen Metallsilizidfilm, der auf dem dotierten Polysiliziumfilm ausgebildet ist, enthält. Die Gate-Maskenschicht wird unter Verwendung eines Materials, das eine Ätzselektivität bezüglich einer sukzes siv durch ein nachfolgendes Verfahren ausgebildeten dielektrischen Zwischenschicht aufweist, ausgebildet. Die Gate-Maskenschicht wird vorzugsweise unter Verwendung eines auf Nitrid basierendem Materials ausgebildet.
  • Die Gate-Maskenschicht und die Gate-Leitungsschicht werden durch ein Photolithographieverfahren gemustert, um die Wortleitungen 207 auf dem Halbleitersubstrat 200 auszubilden. Jede der Wortleitungen 207 enthält ein Gate-Leitungsmuster 204 und ein Gate-Maskenmuster 206.
  • Auf der gesamten Oberfläche des Substrats 200, auf der sich die Wortleitungen 207 befinden, wird eine Isolierschicht ausgebildet. Die Isolierschicht wird unter Verwendung eines Materials, das eine Ätzselektivität bezüglich der sukzessiv ausgebildeten dielektrischen Zwischenschicht aufweist, ausgebildet. Die Isolierschicht wird vorzugsweise unter Verwendung eines auf Nitrid basierendem Materials ausgebildet.
  • Die Isolierschicht wird zur Ausbildung der Gate-Spacer 208 auf den Seitenwänden der jeweiligen Wortleitungen 207 anisotrop geätzt.
  • Source/Drain-Bereiche (nicht gezeigt) der MOS-Transistoren werden an Abschnitten der aktiven Bereiche, welche zwischen den Wortleitungen 207 freigelegt sind, ausgebildet. Demzufolge werden die MOS-Transistoren auf dem Halbleitersubstrat 200 ausgebildet. Vor Ausbildung der Gate-Spacer 208 kann alternativ ein LDD-Ionenimplantationsverfahren zur Ausbildung von leicht dotierten Source/Drain-Bereichen an den Abschnitten der aktiven Bereiche zwischen den Wortleitungen 207 durchgeführt werden, wodurch Source/Drain-Bereiche, welche LDD-Strukturen aufweisen, ausgebildet werden. Manche Source/Drain-Bereicht korrespondieren zu den Kondensatorkontaktbereichen, die mit den Speicherelektroden von Kondensatoren verbunden sind, während andere Source/Drain-Bereiche mit Bit-Leitungskontaktbereichen korrespondieren, die mit Bit-Leitungen verbunden sind.
  • Die dielektrische Zwischenschicht 210 ist auf dem Halbleitersubstrat 200 ausgebildet, worauf der MOS-Transistor ausgebildet wird. Die dielektrische Zwischenschicht 210 ist unter Verwendung eines auf einen Oxid basierendem Materials ausgebildet.
  • Die dielektrische Zwischenschicht 210 wird durch ein CMP-Verfahren, ein Rückätzverfahren, oder ein Mischverfahren bestehend aus einem CMP- und einem Rückätzverfahren planarisiert. Die dielektrische Zwischenschicht 210 wird unter Verwendung eines Ätzgases mit einer hohen Ätzselektivität bezüglich des aus Nitrid bestehenden Gatemaskenmusters 206 anisotrop geätzt. Kontaktlöcher, welche die Source/Drain-Bereiche freilegen, werden entsprechend durch die dielektrische Zwischenschicht 210 ausgebildet. Die Kontaktlöcher sind bezüglich den jeweiligen Wortleitungen 207 selbst ausgerichtet.
  • Nach Ausbildung einer mit einer Störstelle in hoher Konzentration dotierter Polysiliziumschicht zur Auffülung der Kontaktlöcher, wird die Polysiliziumschicht durch ein CMP-Verfahren, ein Rückätzverfahren, oder ein Mischverfahren bestehend aus einem CMP- und einem Rückätzverfahren planarisiert. Demzufolge werden die in Knoteneinheiten unterteilten SAC-Pads 212a und 212b in den jeweiligen Kontaktlöchern ausgebildet. Die SAC-Pads 212a und 212b werden planarisiert, wenn bzw. bis die dielektrische Zwischenschicht 210 freigelegt ist. Die SAC-Pads 212a und 212b werden alternativ planarisiert, wenn bzw. bis die Gatemaskenmuster 206, wie oben beschrieben, freigelegt sind.
  • Manche mit den Source-Bereichen verbundene SAC-Pads 212a entsprechen in dieser Ausführungsform den Kondensatorkontaktpads, während andere mit den Drain-Bereichen verbundene SAC-Pads 212a den Bitleitungskontaktpads entsprechen.
  • 11A und 11B zeigen Schritte der sukzessiven Ausbildung einer ersten Isolierschicht 214, Bitleitungen 219, einer zweiten Isolierschicht 220 und einer Kontaktmaskenschicht 221 auf der dielektrischen Zwischenschicht 210 auf.
  • Bezugnehmend auf 11A und 11B, wird ein auf ein Oxid basierendes Material wie z. B. BPSG, USG, HDP-Oxid oder CVd-Oxid nach Ausbildung der SAC-Pads 212a und 212b mit einer Dicke von 100 bis 300 nm auf der gesamten Oberfläche der resultierenden Struktur abgeschieden. Das auf Oxid basierende Material weist vorzugsweise eine Dicke von etwa 200 nm auf. Die erste Isolierschicht 214 wird daher auf der dielektrischen Zwischenschicht 210 und den SAC-Pads 212a und 212b ausgebildet.
  • Um einen Spielraum für ein sukzessives Photoverfahren sicherzustellen, wird eine Oberfläche der ersten Isolierschicht 214 durch ein CMP-Verfahren, ein Rückätzverfahren, oder ein Mischverfahren bestehend aus einem CMP- und einem Rückätzverfahren planarisiert. Die Planarisierung der ersten Isolierschicht 214 sollte hierbei derart durchgeführt werden, daß die erste Isolierschicht 214 mit einer Dicke von etwa 100 bis etwa 200 nm auf der resultierenden Struktur verbleibt. Die erste Isolierschicht 214 dient als eine dielektrische Zwischenschicht zur Isolierung der SAC-Pads 212a und 212b von den sukzessiv darauf ausgebildeten Bitleitungen 219.
  • Die erste Isolierschicht 214 wird durch ein Photolithographieverfahren zur Ausbildung von Bitleitungskontaktlöchern (nicht gezeigt), welche die SAC-Pads 212b auf den Drain-Bereichen freilegen, geätzt.
  • Eine erste Leitungsschicht und eine Bitleitungsmaskenschicht werden aufeinanderfolgend auf der ersten Isolierschicht 214 ausgebildet. Die erste Leitungsschicht enthält vorzugsweise eine Verbundschicht, die einen ersten Film, bestehend aus einem ersten Metall und/oder einer Zusammensetzung eines ersten Metalls, z. B. Titan (Ti)/Titannitrid (TiN), und einem zweiten Film, bestehend aus einem zweiten Metall, z. B. Wolfram (W), aufweist. Die Bitleitungsmaskenschicht schützt die darunterliegende erste Leitungsschicht während einem sukzessiven Ätzverfahren zur Ausbildung der Speicherknotenkontaktlöcher. Die Bitleitungsmaskenschicht wird unter Verwendung eines Materials, das eine Ätzselektivität bezüglich der sukzessiv ausgebildeten zweiten Isolierschicht 220 aufweist, ausgebildet. Die Bitleitungsmaskenschicht wird vorzugsweise unter Verwendung von Nitrid ausgebildet.
  • Die Bitleitungsmaskenschicht und die erste Leitungsschicht werden durch ein Photolithographieverfahren zur Ausbildung der zu den Wortleitungen 207 senkrechten Bitleitungen 219 gemustert. Jede der Bitleitungen 219 enthält ein Bitleitungsleitungsmuster 216 und ein Bitleitungsmaskenmuster 218. Die Bitleitungsleitungsmuster 216 entsprechen dem jeweiligen ersten Leitungsmuster.
  • Die Bitleitungsleitungsmuster 216, das die beiden Filme aufweist, kontaktiert die Bitleitungskontaktlöchern direkt. Bitleitungskontaktpads, die einen Metallbarrierefilm, wie Ti/TiN, und einen dritten Metallfilm, wie W, aufweisen, werden alternativ, wie oben beschrieben, in den Bitleitungskontaktlöchern ausgebildet. Ein Bitleitungsleitungsmuster 216, das einen W-Film enthält, wird sodann ausgebildet und kontaktiert das Bitleitungskontaktpad direkt.
  • Ein auf ein Oxid basierendes Material, vorzugsweise HDP-Oxid, wird auf den Bitleitungen 219 und der ersten Isolierschicht 214 abgeschieden, um die zweite Isolierschicht 220 auszubilden. Ein vorbestimmter Abschnitt der zweiten Isolierschicht 220 wird durch ein CMP-Verfahren, ein Rückätzverfahren, oder ein Mischverfahren bestehend aus einem CMP- und einem Rückätzverfahren planarisiert. Zur Verhinderung der Ausbildung von Hohlräumen in der zweiten Isolierschicht 220 zwischen benachbarten Bitleitungen 219 kann hierbei eine Nitridschicht auf den Bitleitungen 219 und der ersten Isolierschicht 214 vor Ausbildung der zweiten Isolierschicht 220 ausgebildet werden. Die Nitridschicht weist vorzugsweise eine Dicke von etwa 5 bis 20 nm auf.
  • Auf der zweiten Isolierschicht 220 wird im Anschluss ein. Material, vorzugsweise Polysilizium zur Ausbildung der Kontaktmaskenschicht 221 abgeschieden. Das Material weist eine Ätzselektivität bezüglich der zweiten Isolierschicht 220 und eine Ätzrate, die im Wesentlichen ähnlich zu der zweiten Leitungsschicht für Speicherknotenkontakt-Pads ist, die sukzessiv abgeschieden wird, auf.
  • 12A und 12B zeigen einen Schritt zur Ausbildung von Kontaktmustern 222 auf der zweiten Isolierschicht 220 auf.
  • Bezugnehmend auf 12A und 12B wird die Kontaktmaskenschicht 221 durch ein Photolithographieverfahren zur Ausbildung von Speicherknotenkontaktmuster 222 gemustert, welche Bereiche öffnen, in denen Speicherknotenkontaktlöcher ausgebildet werden. Die Kontaktmuster 222 weisen vorzugsweise Kontaktformen auf, welche die Bereiche für die jeweiligen Speicherknotenkontaktlochbereiche öffnen.
  • Vorbestimmte Abschnitte der zweiten Isolierschicht 220 werden durch ein Zeit-Ätzverfahren unter Verwendung der Kontaktmuster 222 als Ätzmasken über den Bitleitungsleitungsmustern 216 partiell geätzt. Das Ätzverfahren wird vorzugsweise an einem Abschnitt der zweiten Isolierschicht 220, welche eine Dicke von mehr als etwa 50 nm von der Oberfläche der aus Wolfram (W) bestehenden Bitleitungsleitungsmuster 216 aufweist, abgeschloßen. Das partielle Ätzverfahren wird derart durchgeführt, daß eine Breite (S2) des geätzten Teils 223 der zweiten Isolierschicht 220 kleiner oder ähnlich einem Intervall (S1) zwischen den benachbarten Bitleitungen 219 ist. D. h. eine Breite (W2) eines Teils der zweiten Isolierschicht 220 der Bitleitung 219 ist größer oder ähnlich einer Breite (W1) der Bitleitung 219.
  • 13A und 13B zeigen einen Schritt zur Ausbildung erster Spacer 224 auf Seitenwänden der geätzten Teile der zweiten Isolierschicht 220 auf.
  • Bezugnehmend auf 13A und 13B, wird ein Material, das eine Ätzselektivität bezüglich der zweiten Isolierschicht 220 und eine im Wesentlichen der der zweiten Leitungsschicht für die Speicherknotenkontakt-Pads ähnlichen Ätzrate aufweist, vorzugsweise Polysilizium, auf der gesamten Oberfläche der resultierenden Struktur, welche die partiell geätzten Abschnitte der zweiten Isolierschicht 220 enthält, abgeschieden. Das Material weist eine Dicke von etwa 20 bis 60 nm auf und wird zur Ausbildung der ersten Spacer 224 auf den Seitenwänden der geätzten Teile der zweiten Isolier schickt 220 anisotrop geätzt Insbesondere die ersten Polysiliziumspacer 224 werden auf oberen Abschnitten der Seitenwände der Bitleitungen 219 von Abschnitten der Bitleitungsmaskenmuster 218 bis zu den Kontaktmustern 222 ausgebildet.
  • Da die ersten Polysiliziumspacer 224 eine hohe Ätzselektivität bezüglich Nitrid als auch Oxid aufweisen, kann ein Abtrag der Bitleitungsmaskenmuster 218 verhindert und ein Isolierspielraum während einem nachfolgenden Ätzverfahren zur Ausbildung von Speicherknotenkontakten in ausreichendem Maße sichergestellt werden.
  • 14A und 14B zeigen einen Schritt zur Ausbildung von Speicherknotenkontaktlöchern 226, welche die SAC-Pads 212a freilegen, auf.
  • Bezugnehmend auf 14A und 14B, werden die zweiten und ersten Isolierschichten 220 und 214, die aus Oxiden bestehen, unter Verwendung der ersten Spacer 224, die aus Polysilizium bestehen, als Ätzmasken trockengeätzt, wodurch die Speicherknotenkontaktlöcher 226 ausgebildet werden, welche die Kondensatorkontaktpads, d. h. die SAC-Pads freilegen, die sich auf den Source-Bereichen befinden. Die zweiten Spacer 220a, bestehend aus Abschnitten der zweiten Isolierschicht 220, werden hierbei auf den Seitenwänden der Bitleitungen 290 unter den jeweiligen ersten Spacern 224 ausgebildet. D. h. die ersten Polysiliziumspacer 224 werden an oberen Abschnitten der Seitenwände der Bitleitung 219 ausgebildet und die zweiten Oxidspacer 220a werden an unteren Bereichen der Seitenwände der Bitleitungen 219 ausgebildet.
  • 15A und 15B zeigen einen Schritt zur Ausbildung von Speicherknotenkontaktpads 230 in den Speicherknotenkontaktlöchern 226.
  • Bezugnehmend auf 15a und 15B, wird nach Ausbildung der Speicherknotenlöcher 226 ein Reinigungsverfahren zur Entfernung von natürlichen Oxidschichten, welche auf den durch die Speicherknotenkontaktlöcher 226 freigelegten SAC-Pads 212a aufgewachsen sind, von Polymeren und von diversen Partikeln, etc. durchgeführt.
  • Die zweite Leitungsschicht 228 wird auf der gesamten Oberfläche der resultierenden Struktur unter Verwendung von Polysilizium ausgebildet, wodurch die Speicherknotenkontaktlöcher 226 aufgefüllt werden. Die zweite Leitungsschicht 228 wird durch ein Planarisierungsverfahren wie z. B. ein CMP-Verfahren, ein Rückätzverfahren oder ein Mischverfahren bestehend aus einem CMP- und einem Rückätzverfahren geätzt, wenn bzw. bis eine Oberfläche der zweiten Isolierschicht 220 auf den Bitleitungen 219 freigelegt ist. Die in Knoteneinheiten unterteilten Speicherknotenkontakt-Pads 230 werden daher in den Speicherknotenkontaktlöchern 226 ausgebildet.
  • Die Speicherknotenkontakt-Pads 230 weisen in dieser Ausführungsform T-förmige Profilstrukturen auf, welche die zweite Leitungsschicht 228 und die ersten Spacer 224 enthalten, da die ersten Polysiliziumspacer 224 an oberen Abschnitten der Seitenwände der Bitleitung 219 ausgebildet werden.
  • Im Anschluß werden Kondensatoren (nicht gezeigt), welche Speicherelektroden, dielektrische Schichten und Plattenelektroden aufweisen, auf der resultierenden Struktur durch Verwendung von allgemeinen Verfahren zur Ausbildung von Kondensatoren ausgebildet.
  • Das Verfahren dieser Ausführungsform ist im Wesentlichen ähnlich zu anderen, mit Ausnahme dem Verfahren zur Ausbildung der Speicherknotenkontaktmuster 222, welche die Kontaktformen aufweisen. Das heißt, da der vorbestimmte Teil der zweiten Isolierschicht 220 über der Bitleitung 219 planarisiert wird, kann der Abtrag der Bitleitungsmaskenmuster 218 aufgrund der zweiten Isolierschicht 220 auf der Bitleitung 219 während des Ätzverfahrens zur Ausbildung der Speicherknotenkontakte verringert werden.
  • Der Isolierspielraum der Bitleitung 219 bezüglich des Speicherknotenkontaktlochs 226 kann zusätzlich vergrößert werden, da die ersten Spacer 224 an den oberen Abschnitten der Seitenwände der Bitleitungsmaskenmuster 218 ausgebildet sind, wo durch elektrische Kurzschlüsse zwischen den Bitleitungen 219 und den Speicherknotenkontakt-Pads 230 verhindert werden.
  • Da des weiteren die zweiten Spacer 220a bestehend aus dem Oxid, welches eine niedrige dielektrische Konstante aufweist, an den unteren Abschnitten der Seitenwände der Bitleitungen 219 ausgebildet sind, wird die Bitleitungsladungskapazität wirksam verringert.
  • 16A bis 16F sind Querschnittsdiagramme, welche ein Verfahren zur Herstellung einer DRAM-Vorrichtung entsprechend einer anderen Ausführungsform der Erfindung darstellen.
  • 16A zeigt Schritte der sukzessiven Ausbildung einer ersten Isolierschicht 314, Bitleitungen 319, einer zweiten Isolierschicht 320 und einer Kontaktmaskenschicht 321 auf einem Halbleitersubstrat 300 auf.
  • Bezugnehmend auf 16A, werden mit Verfahren, die im wesentlichen ähnlich zu in 3A bis 3C und 10A bis 10B dargestellten Verfahren sind, Isolierbereiche 302, MOS-Transistoren, eine dielektrische Zwischenschicht 310 und SAC-Pads 312a folgend auf dem Halbleitersubstrat 300 ausgebildet.
  • Ein auf ein Oxid basierendes Material wird auf der dielektrischen Zwischenschicht 310 und den SAC-Pads 312a abgeschieden, so daß die erste Isolierschicht 314 auf der dielektrischen Zwischenschicht 310 und den SAC-Pads 312a ausgebildet wird.
  • Um einen Verarbeitungsspielraum eines nachfolgenden Photoverfahrens sicherzustellen, wird eine Oberfläche der ersten Isolierschicht 314 durch ein CMP-Verfahren, ein Rückätzverfahren, oder ein Mischverfahren bestehend aus einem CMP- und einem Rückätzverfahren planarisiert. Die erste Isolierschicht 314 dient als eine dielektrische Zwischenschicht zur Isolierung der SAC-Pads 312a von den nachfolgend darauf ausgebildeten Bitleitungen 319.
  • Bitleitungskontaktlöcher (nicht gezeigt) und die Bitleitungen 319 werden durch Verfahren, die im wesentlichen ähnlich zu den oben erläuterten Ausführungsformen sind, sukzessiv ausgebildet. Jede der Bitleitungen 319 enthält insbesondere ein Bitleitungsleitungsmuster 316 und ein Bitleitungsmaskenmuster 318. Das einem ersten Leitungsmuster entsprechende Bitleitungsleitungsmuster 316 enthält einen ersten Titan (Ti)/Titannitrid(TiN)-Film und einen zweiten Wolfram(W)-Film. Das Bitleitungsmaskenmuster 318 besteht aus Nitrid. Bitleitungskontaktpads, welche einen Metallbarrierefilm aus Ti/TiN und einen dritten Metallfilm aus W aufweisen, werden in den Bitleitungskontaktlöchern ausgebildet. Ein Bitleitungsleitungsmuster 316, das einen einfachen W-Film enthält und mit dem Bitleitungskontaktpad direkten Kontakt bildet, wird darauf ausgebildet.
  • Ein auf ein Oxid basierendes Material, vorzugsweise HDP-Oxid, wird auf den Bitleitungen 319 und auf der ersten Isolierschicht 314 abgeschieden, um die zweite Isolierschicht 320 auszubilden. Die zweite Isolierschicht 320 wird durch ein CMP-Verfahren, ein Rückätzverfahren, oder ein Mischverfahren bestehend aus einem CMP- und einem Rückätzverfahren planarisiert, wenn bzw. bis die Oberflächen der Bitleitungen 319 freigelegt sind.
  • Ein Material, das eine Ätzselektivität bezüglich der zweiten Isolierschicht 320 aufweist, vorzugsweise Polysilizium oder Titannitrid (TiN), wird auf den Bitleitungen 319 und der zweiten Isolierschicht 320 abgeschieden, so daß die Kontaktmaskenschicht 321 auf den Bitleitungen 319 und der zweiten Isolierschicht 320 ausgebildet wird.
  • 16B zeigt einen Schritt der Ausbildung von Kontaktmustern 322 auf den Bitleitungen 319.
  • Bezugnehmend auf 16B wird die Kontaktmaskenschicht 321 durch ein Photolithographieverfahren zur Ausbildung von Speicherknotenkontaktmuster 322 gemu stert, welche Abschnitte der zweiten Isolierschicht 320 öffnen, in denen Speicherknotenkontaktlöcher ausgebildet werden. Die Kontaktmuster 322 sind vorzugsweise ausgebildet, daß eine Vielzahl von benachbarten Speicherknotenkontaktlöchern in einer zu den Bitleitungen 319 senkrechten Richtung, d. h. in einer Wortleitungsrichtung zusammengefaßt und geöffnet werden. Zusätzlich ist es wünschenswert, daß die Kontaktmuster 322 eine Breite (W4) aufweisen, die geringer als die Breite (W3) der Bitleitung 319 ist. Da das aus Nitrid bestehende Bitleitungsmaskenmuster 318 eine hohe Ätzselektivität bezüglich der Polysiliziumkontaktmaskenschicht 321 aufweist, wird ein Abtrag des Bitleitungsmaskenmusters 318 während des Ätzverfahrens zur Ausbildung der Kontaktmuster 322 auf weniger als 10 nm eingestellt.
  • 16C zeigt einen Schritt zur Ausbildung erster Spacer 324 auf den Bitleitungen 319.
  • Bezugnehmend auf 16C, wird ein Material, das eine Ätzselektivität bezüglich der zweiten Isolierschicht 320 (z. B. Polysilizium, Nitrid, Wolfram oder Titannitrid) aufweist, auf den Kontaktmustern 322 und der zweiten Isolierschicht 320 mit einer Dicke von mehreren 10 nm abgeschieden. Das Material wird zur Ausbildung der ersten Spacer 324 auf Seitenwänden der jeweiligen Kontaktmuster 322 anisotrop geätzt. Die ersten Spacer 324 bestehen vorzugsweise aus Polysilizium.
  • 16D zeigt einen Schritt zur Ausbildung von Speicherknotenkontaktlöchern 326, welche die SAC-Pads 312a freilegen.
  • Bezugnehmend auf 16D, werden die zweiten und die ersten Isolieroxidschichten 320 und 314 unter Verwendung der ersten Spacer 324 als Ätzmasken zur Ausbildung der Speicherknotenkontaktlöcher 326 trockengeätzt, welche Kondensatorkontaktbereiche, d. h. die SAC-Pads 312a, welche sich auf Source-Bereichen befinden, freilegen. Die zweiten Spacer 320a, bestehend aus Abschnitten der zweiten Isolierschicht 320, werden hierbei auf Seitenwänden der Bitleitungen 319 ausgebildet.
  • 16E zeigt einen Schritt zur Ausbildung einer zweiten Leitungsschicht 327 auf der resultierenden Struktur.
  • Bezugnehmend auf 16E, wird nach Ausbildung der Speicherknotenkontaktlöcher 326 ein Reinigungsverfahren zur Entfernung von natürlichen Oxidschichten, welche auf den durch die Speicherknotenkontaktlöcher 326 freigelegten SAC-Pads 312 aufgewachsen sind, sowie von Polymeren, von diversen Partikeln, durchgeführt.
  • Die zweite Leitungsschicht 327 wird unter Verwendung von Polysilizium auf der gesamten Oberfläche der resultierenden Struktur ausgebildet, so daß die Speicherknotenkontaktlöcher 326 mit der zweiten Leitungsschicht 327 aufgefüllt werden.
  • 16F zeigt einen Schritt zur Ausbildung von Speicherknotenkontakt-Pads 328 in den Speicherknotenkontaktlöchern 326 auf.
  • Bezugnehmend auf 16F, wird die zweite Leitungsschicht 327 durch ein Spinverfahren unter Verwendung von Chemikalien, einem Nassrückätzverfahren, einem Trockenrückätzverfahren, einem CMP-Verfahren, oder einem Mischverfahren unter Verwendung von Kombinationen dieser Verfahren partiell entfernt, wenn bzw. bis die Oberflächen der Bitleitungsmaskenmuster 318 freigelegt sind. Somit werden in Knoteneinheiten unterteilte Speicherknotenkontakt-Pads 328 in den jeweiligen Speicherknotenkontaktlöchern 326 ausgebildet.
  • Kondensatoren (nicht gezeigt), welche Speicherelektroden, dielektrische Schichten und Plattenelektroden aufweisen, werden nachfolgend unter Verwendung von konventionellen Verfahren ausgebildet.
  • Die Kontaktmuster 322 und die ersten Spacer 324 bestehend aus dem Material, das die Ätzselektivität bezüglich Oxid aufweist, werden entsprechend dieser Ausführungsform über den Bitleitungen 319 ausgebildet. Unter Verwendung der Kontaktmuster 322 und der ersten Spacer 324 als Ätzmasken, werden die zweiten und die ersten Oxidisolierschichten 320 und 314 zur Ausbildung der Speicherknotenkontaktlöcher 326 geätzt. Während dem Ätzverfahren zur Ausbildung der Speicherknotenkontakte 328 wird ein Abtrag der Bitleitungsmaskenmuster 318 aufgrund der Kontaktmuster 322 und der ersten Spacer 324 verringert. Die Dicke der Bitleitungsmaskenschicht 318 wird zur Verringerung der Höhe der Bitleitung 319 daher minimiert.
  • Da die Speicherknotenkontaktlöcher 326 nicht durch das konventionelle SAC-Verfahren ausgebildet werden, erhöht sich ein Isolierspielraum der Bitleitungen 319 , so. daß ein durch einen elektrischen Kurzschluß zwischen der Bitleitung 319 und dem Speicherknotenkontakt-Pad 328 verursachter Einzelbitfehler verhindert wird.
  • Darüber hinaus kann eine Bitleitungsladungskapazität verringert werden, da die zweiten Oxidspacer 320a, welche eine niedrige dielektrische Konstante aufweisen, auf den gesamten Seitenwänden der Bitleitungen 319 ausgebildet sind.
  • Ohne direkte Ausbildung von Bitleitungs-Spacern auf Seitenwänden der Bitleitungen nach den Muster der Bitleitungen, werden entsprechend Ausführungsformen der Erfindung erste Spacer auf den Seitenwänden der Bitleitungsmaskenmuster nach partieller Ätzung einer zweiten Isolierschicht ausgebildet. Ein Abtrag der Bitleitungsmaskenmuster wird daher bemerkenswert verringert. Demzufolge kann eine Dicke der Bitleitungsmaskenmuster minimiert und ein Formfaktor der Bitleitung außerordentlich reduziert werden, da die zweite Isolierschicht ausgebildet wird, wenn keine Bitleitungs-Spacer ausgebildet werden. Ein Spaltfüllungsspielraum zwischen benachbarten Bitleitungen kann ebenfalls wirksam erhöht werden.
  • Ein Ätzverfahren zur Ausbildung von Speicherknotenkontakten kann nach Ausbildung der ersten Spacer auf den Seitenwänden der Bitleitungsmaskenmuster zusätzlich durchgeführt werden. Ein Isolierspielraum der Bitleitung kann daher zur Verhinderung eines zwischen der Bitleitung und dem Speicherknotenkontakt-Pad verursachten elektrischen Kurzschluß erhöht werden.
  • Eine parasitäre Kapazität zwischen der Bitleitung und dem Speicherknotenkontakt-Pad, oder zwischen benachbarten Bitleitungen, d. h. eine Bitleitungsladungskapazität, kann zusätzlich verringert werden, da die zweiten Spacer, die aus einem auf einen Oxid basierendem Material mit einer geringen dielektrischen Konstante bestehen, auf den Seitenwänden der Bitleitungen ausgebildet sind.
  • Ausführungsformen der Erfindung werden nun beschrieben.
  • Gemäß einer Ausführungsform der Erfindung enthält eine Halbleitervorrichtung ein Halbleitersubstrat, das Kondensatorkontaktbereiche und eine erste Isolierschicht aufweist, die auf dem Substrat ausgebildet sind. Bitleitungen, die erste Leitungsmuster und auf den ersten Leitungsmustern ausgebildete Bitleitungsmaskenmuster enthalten, sind auf der ersten Isolierschicht zwischen den Kondensatorkontaktbereichen ausgebildet. Erste Spacer, die eine Ätzselektivität bezüglich eines auf einem Oxid basierenden Materials aufweisen, wobei jeder der ersten Spacer Polysilizium aufweist, werden auf oberen Abschnitten der Seitenwände der Bitleitungen von Oberenden der Bitleitungsmaskenmuster bis zu einem vorbestimmten Abschnitt der Bitleitungsmaskenmuster ausgebildet. Zweite Spacer, welche Teile der zweiten Isolierschicht eines auf einem Oxid basierenden Materials enthalten, werden auf den Seitenwänden der Bitleitungen unter den ersten Spacern ausgebildet. Eine zweite Leitungsschicht für Speicherknotenkontakt-Pads wird in den Speicherknotenkontaktlöchern, welche den Oberflächen der ersten und zweiten Spacer gegenüberliegen und die erste Isolierschicht passieren, um die Kondensatorkontaktbereiche freizulegen, ausgebildet.
  • Entsprechend einer Ausführungsform der Erfindun werden die ersten Spacer unter Verwendung von Polysilizium so ausgebildet, daß die Speicherknotenkontakt-Pads T-förmige Strukturen aufweisen, welche die zweite Leitungsschicht und die ersten Spacer enthalten.
  • In einer weiteren Ausführungsform der Erfindung wird ein Verfahren zur Herstellung einer Halbleitervorrichtung wie folgt dargelegt. Zuerst wird eine erste Isolier schicht auf einem Halbleiter, welcher Kondensatorkontaktbereiche aufweist, ausgebildet. Bitleitungen mit ersten Leitungsmustern und Bitleitungsmaskenmustern werden auf der ersten Isolierschicht zwischen den Kondensatorkontaktbereichen ausgebildet. Eine zweite Isolierschicht bestehend aus einem auf einem Oxid basierenden Materials wird auf den Bitleitungen und auf der ersten Isolierschicht ausgebildet. Kontaktmuster mit einer Ätzselektivität bezüglich der zweiten Isolierschicht werden zur Öffnung von Speicherknotenkontaktlochbereichen ausgebildet. Unter Verwendung der Kontaktmuster als Masken, werden Abschnitte der zweiten Isolierschicht entsprechend der Speicherknotenkontaktlochbereiche partiell geätzt. Erste Spacer bestehend aus einem Material mit einer Ätzselektivität bezüglich der zweiten Isolierschicht werden auf Seitenwänden der geätzten Abschnitte ausgebildet. Unter Verwendung der ersten Spacer als Masken, werden zweite und erste Isolierschichten zur Ausbildung von Speicherknotenkontaktlöchern, welche die Kondensatorkontaktbereiche freilegen, geätzt, und bilden gleichzeitig zweite Spacer, welche Abschnitte der zweiten Isolierschicht enthalten, auf den Seitenwänden der Bitleitungen unter den ersten Spacern aus. Eine zweite Leitungsschicht füllt die Speicherknotenkontaktlöcher zur Ausbildung von Speicherknotenkontakt-Pads auf.
  • Entsprechend einer weiteren Ausführungsform der Erfindung enthält jede der Bitleitungen mindestens eine Pufferschicht, welche auf dem Bitleitungsmaskenmuster ausgebildet ist.
  • Die Kontaktmuster können Linienformen aufweisen, so daß eine Vielzahl von benachbarten Speicherknotenkontaktlöchern in einer zu den Bitleitungen senkrechten Richtung zusammengefaßt und freigelegt werden. Die Kontaktmuster können alternativ Kontaktformen aufweisen, welche die jeweiligen Speicherknotenkontaktlochbereiche öffnen.
  • Entsprechend einer zusätzlichen Ausführungsform der Erfindung wird eine erste Isolierschicht auf einem Halbleiter ausgebildet, welche Kondensatorkontaktbereiche aufweist. Bitleitungen mit ersten Leitungsmustern und Bitleitungsmaskenmustern wer den auf der ersten Isolierschicht zwischen den Kondensatorkontaktbereichen ausgebildet. Eine zweite Isolierschicht bestehend aus einem auf einem Oxid basierenden Material wird auf den Bitleitungen und der ersten Isolierschicht ausgebildet. Die zweite Isolierschicht wird planarisiert, wenn bzw. bis die Oberflächen der Bitleitungen freigelegt sind. Kontaktmuster mit einer Ätzselektivität bezüglich der zweiten Isolierschicht werden auf den Bitleitungen zur Öffnung der Speicherknotenkontaktlochbereiche ausgebildet. Erste Spacer bestehend aus einem Material mit einer Ätzselektivität bezüglich der zweiten Isolierschicht werden auf Seitenwänden der Kontaktmuster ausgebildet. Unter Verwendung der Kontaktmuster und der Kontaktspacer als Masken, werden die zweite Isolierschicht und die erste Isolierschicht zur Ausbildung von Speicherknotenkontaktlöchern, welche die Kondensatorkontaktbereiche freilegen, und gleichzeitig zweite Spacer bestehend aus Abschnitten der zweiten Isolierschicht auf den Seitenwänden der Bitleitungen ausgebildet, geätzt. Eine zweite Leitungsschicht füllt die Speicherknotenkontaktlöcher zur Ausbildung von Speicherknotenkontakt-Pads aus.
  • Ohne direkte Ausbildung von Bitleitungs-Spacern auf Seitenwänden der Bitleitungen, nachdem die Bitleitungen ausgebildet worden sind, werden gemäß Ausführungsform der Erfindung erste Spacer auf Seitenwänden der Bitleitungsmaskenmuster nach partieller Ätzung der zweiten Isolierschicht ausgebildet, wodurch ein Abtrag des Bitleitungsmaskenmusters bemerkenswert reduziert wird. Eine Dicke des Bitleitungsmaskenmusters kann daher minimiert und ein Formfaktor der Bitleitung verringert werden, da die zweite Isolierschicht ausgebildet ist, wo kein Bitleitungs-Spacer ausgebildet ist. Demzufolge kann ein Spalt-Füllungsspielraum zwischen benachbarten Bitleitungen erhöht werden.
  • Das Ätzverfahren zur Ausbildung der Speicherknotenkontakte wird ferner nach Ausbildung der ersten Spacer auf den Seitenwänden der Bitleitungsmaskenmuster durchgeführt, so daß ein Isolierspielraum der Bitleitung zunimmt, um einen elektrischen Kurzschluß zwischen der Bitleitung und dem Speicherknotenkontakt-Pad zu verhindern.
  • Eine parasitäre Kapazität zwischen der Bitleitung und dem Speicherknotenkontakt-Pad, oder zwischen der Bitleitung und einer benachbarten Bitleitung, d. h. einer Bitleitungsladungskapazität, kann zusätzlich gesenkt werden, da die zweiten Spacer des auf einem Oxid basierenden Materials mit einer niedrigen dielektrischen Konstante auf den Seitenwänden der Bitleitungen ausgebildet sind.

Claims (35)

  1. Halbleitervorrichtung mit: einem Halbleitersubstrat (100; 200; 300) mit Kondensatorkontaktbereichen; einer ersten Isolierschicht (114; 214; 314), die auf dem Halbleitersubstrat (100; 200; 300) ausgebildet ist; Bitleitungen (125; 219; 319), die auf der ersten Isolierschicht (114; 214; 314) zwischen den Kondensatorkontaktbereichen ausgebildet sind, wobei die Bitleitungen (125; 219; 319) erste Leitungsmuster (116) und Bitleitungsmaskenmuster (118; 218; 318), die auf den ersten Leitungsmustern (116) ausgebildet sind, enthalten; ersten Spacern (130), die an oberen Abschnitten von Seitenwänden der Bitleitungen (125; 219; 319) von oberen Enden der Bitleitungsmaskenmuster (118; 218; 318) bis zu vorbestimmten Abschnitten der Bitleitungsmaskenmuster (118; 218; 318) über den ersten Leitungsmustern (116) ausgebildet sind, wobei jeder der ersten Spacer (130; 224; 324) Polysilizium aufweist; zweiten Spacern (124a; 220a; 320a), welche auf den Seitenwänden der Bitleitungen (125; 219; 319) unter den ersten Spacern (130) ausgebildet sind, wobei jeder der zweiten Spacer (124a) einen Abschnitt einer zweiten Isolierschicht (124; 220; 320), die auf einem Oxid basierende Materialien enthält, aufweist; und einer zweiten Leitungsschicht (132; 228; 327) für Speicherknotenkontaktflecken (134; 328), welche in Speicherknotenkontaktlöchern (131; 226; 326) ausgebildet werden, wobei jedes der Speicherknotenkontaktlöcher (131; 226; 326) die Oberflächen der ersten und zweiten Spacer (130, 124a) kontaktiert und durch die erste Isolierschicht (114; 214; 314) hindurch passiert, um die Kondensatorkontaktbereiche freizulegen.
  2. Halbleitervorrichtung nach Anspruch 1, wobei jeder der Kondensatorkontaktbereiche einen Aufsatzkontaktfleck aufweist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei jedes der ersten Leitungsmuster (116) einen Wolfram-Film enthält.
  4. Halbleitervorrichtung nach Anspruch 1, wobei jedes der Bitleitungsmaskenmuster (118; 218; 318) Nitrid aufweist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei jedes der Speicherknotenkontaktpads (134; 328) eine Struktur mit einem T-förmigen Abschnitt aufweist, welche die zweite Leitungsschicht (132; 228; 327) und die ersten Spacer (130; 224; 324) enthält.
  6. Halbleitervorrichtung nach Anspruch 1, wobei die zweite Leitungsschicht (132; 228; 327) planarisiert wird, bis eine Oberfläche der Bitleitungsmaskenmuster (118; 218; 318) freigelegt ist.
  7. Halbleitervorrichtung nach Anspruch 1, wobei die zweite Isolierschicht (124; 220; 320) auf Oberseiten und Seitenwänden der Bitleitungen (125; 219; 319) ausgebildet ist.
  8. Halbleitervorrichtung nach Anspruch 7, wobei eine Breite der zweiten Isolierschicht (124; 220; 320), welche auf den Oberseiten der Bitleitungen (125; 219; 319) positioniert ist, mindestens so groß wie eine Breite der Bitleitung ist.
  9. Halbleitervorrichtung nach Anspruch 1, wobei die ersten Spacer (130; 224; 324) nur an Abschnitten der ersten Isolierschicht (114; 214; 314) entsprechend den Speicherknotenkontaktpadbereichen ausgebildet sind.
  10. Verfahren zur Herstellung einer Halbleitervorrichtung aufweisend: Ausbildung einer ersten Isolierschicht (114; 214; 314) auf einem Halbleiter, welcher Kondensatorkontaktbereiche aufweist; Ausbildung von Bitleitungen (125; 219; 319) auf der ersten Isolierschicht (114; 214; 314) zwischen den Kondensatorkontaktbereichen, wobei jede der Bitleitungen (125; 219; 319) ein erstes Leitungsmuster (116) und ein Bitleitungsmaskenmuster (118; 218; 318) enthält; Ausbildung einer zweiten Isolierschicht (124; 220; 320) bestehend aus einem auf einem Oxid basierenden Material auf den Bitleitungen (125; 219; 319) und der ersten Isolierschicht (114; 214; 314); Ausbildung von Kontaktmustern (128; 222; 322) auf der zweiten Isolierschicht (124; 220; 320), welche Speicherknotenkontaktlochbereiche öffnen, wobei jedes der Kontaktmuster (128; 222; 322) ein Material mit einer Ätzselektivität bezüglich der zweiten Isolierschicht (124; 220; 320) aufweist; partieller Ätzung von Abschnitten der zweiten Isolierschicht (124; 220; 320), welche durch die Kontaktmuster (128; 222; 322) bestimmt sind, die als eine Maske verwendet werden; Ausbildung erster Spacer (130) auf Seitenwänden der geätzten Abschnitte der zweiten Isolierschicht (124; 220; 320), wobei jeder der ersten Spacer (130; 224; 324) ein Material mit einer Ätzselektivität bezüglich der zweiten Isolierschicht (124; 220; 320) enthält; gleichzeitige Ausbildung von Speicherknotenkontaktlöchern (131; 226; 326), welche die Kondensatorkontaktbereiche freilegen, und von zweiten Spacer (124a), die Abschnitte der zweiten Isolierschicht (124; 220; 320) auf Seitenwänden der Bitleitungen (125; 219; 319) unter den ersten Spacern (130) aufweisen, durch Ätzung der zweiten und ersten Isolierschichten (124, 114) unter Verwendung der ersten Spacer (130; 224; 324) als Maske; und Ausbildung von Speicherknotenkontaktflecken (134; 328) durch Füllung der Speicherknotenkontaktlöcher (131; 226; 326) mit einer zweiten Leitungsschicht (132; 228; 327).
  11. Verfahren nach Anspruch 10, wobei die Ausbildung einer ersten Isolierschicht (114; 214; 314) auf einem Halbleiter mit Kondensatorkontaktbereichen die Ausbildung einer ersten Isolierschicht (114; 214; 314) auf einem Halbleiter mit Kondensatorkontaktbereichen, die Aufsatzkontaktflecken enthalten, aufweist.
  12. Verfahren nach Anspruch 10, wobei jedes der ersten Leitungsmuster (116) einen Wolfram-Film enthält.
  13. Verfahren nach Anspruch 10, wobei jedes der Bitleitungsmaskenmuster (118; 218; 318) Nitrid enthält.
  14. Verfahren nach Anspruch 10, wobei die Ausbildung der Bitleitungen (125; 219; 319) ferner die Ausbildung mindestens einer Pufferschicht auf dem Bitleitungsmaskenmuster (118; 218; 318) enthält.
  15. Verfahren nach Anspruch 14, wobei die Ausbildung der mindestens einen Pufferschicht ferner die Ausbildung einer ersten Pufferschicht, welche derart konfiguriert ist, daß das Bitleitungsmaskenmuster (118; 218; 318) geschützt wird, und einer zweiten Pufferschicht auf der ersten Pufferschicht aufweist, die derart konfiguriert ist, daß die erste Pufferschicht geschützt wird.
  16. Verfahren nach Anspruch 15, wobei die Ausbildung der ersten Pufferschicht ferner die Ausbildung einer Polysiliziumschicht enthält und die Ausbildung der zweiten Pufferschicht ferner die Ausbildung einer Oxidschicht enthält.
  17. Verfahren nach Anspruch 10, ferner aufweisend: Planarisierung der zweiten Isolierschicht (124; 220; 320), bis eine Oberfläche der Bitleitung freigelegt ist, vor der Ausbildung der Kontaktmuster (128; 222; 322); und Ausbildung einer Opferschicht (126) auf den Bitleitungen (125; 219; 319) und der zweiten Isolierschicht (124; 220; 320), wobei die Opferschicht (126) ein Material enthält, das mit einer Ätzrate, welche schneller als die der zweiten Isolierschicht (124; 220; 320) ist, ätzbar ist.
  18. Verfahren nach Anspruch 17, wobei die Ausbildung der zweiten Isolierschicht (124; 220; 320) die Ausbildung einer HDP-Oxidschicht enthält und wobei die Ausbildung der Opferschicht (126) die Ausbildung einer BPSG-Schicht enthält.
  19. Verfahren nach Anspruch 17, wobei die Ausbildung der Speicherknotenkontaktpads (134; 328) ferner aufweist: Ausbilden der zweiten Leitungsschicht (132; 228; 327), wenn die Speicherknotenkontaktlöcher (131; 226; 326) ausgebildet werden; Entfernung der zweiten Leitungsschicht (132; 228; 327), wenn Abschnitte der Opferschicht (126), bei denen keine Speicherknotenkontaktpads (134; 328) ausgebildet sind, freigelegt sind; Entfernung der freigelegten Abschnitte der Opferschicht (126), um zu erreichen, dass die zweite Leitungsschicht (132; 228; 327) von der zweiten Isolierschicht (124; 220; 320) hervorsteht; und Unterteilung der Speicherknotenkontaktflecken (134; 328) in Knoteneinheiten durch Entfernung der zweiten Leitungsschicht (132; 228; 327), wenn die Oberflächen der Bitleitungsmaskenmuster (118; 218; 318) freigelegt sind.
  20. Verfahren nach Anspruch 19, wobei die Unterteilung der Speicherknotenkontaktflecken (134; 328) in Knoteneinheiten ferner die Durchführung eines Verfahrens aufweist, das aus einer Gruppe von Verfahren bestehend aus einem chemisch mechanischen Polier-(CMP)-Verfahren, einem Rückätzverfahren, und einem Mischverfahren, welches das CMP- und das Rückätzverfahren kombiniert, ausgewählt worden ist.
  21. Verfahren nach Anspruch 10, wobei die Kontaktmuster (128; 222; 322) und die ersten Spacer (130; 224; 324) Polysilizium aufweisen.
  22. Verfahren nach Anspruch 10, ferner aufweisend: Planarisierung eines vorbestimmten Teils der zweiten Isolierschicht (124; 220; 320) vor Ausbildung der Kontaktmuster (128; 222; 322), wenn die Bitleitungen (125; 219; 319) freigelegt sind, und wobei eine Breite des geätzten Teils der zweiten Isolierschicht (124; 220; 320) kleiner oder ähnlich einem Intervall zwischen den Bitleitungen (125; 219; 319) während der partiellen Ätzung der zweiten Isolierschicht (124; 220; 320) ist.
  23. Verfahren nach Anspruch 22, wobei die Ausbildung der Speicherknotenkontaktflecken (134; 328) ferner aufweist: Ausbildung der zweiten Leitungsschicht (132; 228; 327) auf den Kontaktmustern (128; 222; 322) zur Füllung der Speicherknotenkontaktlöcher (131; 226; 326); und Entfernung der zweiten Leitungsschicht (132; 228; 327), wenn eine Oberfläche der zweiten Leitungsschicht (132; 228; 327) auf den Bitleitungen (125; 219; 319) bis zu den in Knoteneinheiten unterteilten Speicherknotenkontaktflecken (134; 328) freigelegt ist.
  24. Verfahren nach Anspruch 10, wobei die Kontaktmuster (128; 222; 322) Linienformen aufweisen, so dass eine Vielzahl von benachbarten Speicherknotenkontaktlöchern (131; 226; 326) in einer zu den Bitleitungen (125; 219; 319) senkrechten Richtung zusammengefaßt und freigelegt werden.
  25. Verfahren nach Anspruch 10, wobei die Kontaktmuster (128; 222; 322) Kontaktformen aufweisen, welche Abschnitte der zweiten Isolierschicht (124; 220; 320), die mit Speicherknotenkontaktlochbereichen korrespondieren, öffnen.
  26. Verfahren nach Anspruch 10, wobei während des partiellen Ätzens der zweiten Isolierschicht (124; 220; 320) ein Abschnitt der zweiten Isolierschicht (124; 220; 320) derart geätzt wird, daß er eine Dicke von mehr als etwa 500 nm von dem ersten Leitungsmuster (116) aufweist.
  27. Verfahren zur Herstellung einer Halbleitervorrichtung, aufweisend: Ausbildung einer ersten Isolierschicht (114; 214; 314) auf einen Halbleiter mit Kondensatorkontaktbereichen; Ausbildung von Bitleitungen (125; 219; 319) auf der ersten Isolierschicht (114; 214; 314) zwischen den Kondensatorkontaktbereichen und den Kondensatorkontaktbereichen, wobei jede der Bitleitungen (125; 219; 319) ein erstes Leitungsmuster (116) und ein Bitleitungsmaskenmuster (118; 218; 318) enthält; Ausbildung einer zweiten Isolierschicht (124; 220; 320), welche ein auf einem Oxid basierendes Material aufweist auf den Bitleitungen (125; 219; 319) und der ersten Isolierschicht (114; 214; 314); Planarisierung der zweiten Isolierschicht (124; 220; 320), bis Oberflächen der Bitleitungen (125; 219; 319) freigelegt sind; Ausbildung von Kontaktmustern (128; 222; 322) auf den Bitleitungen (125; 219; 319) zur Öffnung von Speicherknotenkontaktlochbereichen, wobei jedes der Kontaktmuster (128; 222; 322) ein Material mit einer Ätzselektivität bezüglich der zweiten Isolierschicht (124; 220; 320) enthält; Ausbildung erster Spacer (130) auf Seitenwänden der Kontaktmuster (128; 222; 322), wobei jeder der ersten Spacer (130; 224; 324) ein Material mit einer Ätzselektivität bezüglich der zweiten Isolierschicht (124; 220; 320) enthält; Ätzung der zweiten und ersten Isolierschichten (124, 114) unter Verwendung von Kontaktmustern (128; 222; 322) und der ersten Spacer (130; 224; 324) als Masken zur Ausbildung von Speicherknotenkontaktlöchern (131; 226; 326), welche die Kondensatorkontaktbereiche freilegen und gleichzeitig zweite Spacer (124a; 220a; 320a), welche Abschnitte der zweiten Isolierschicht (124; 220; 320) auf Seitenwänden der Bitleitungen (125; 219; 319) enthalten, ausbilden; und Füllung der Speicherknotenkontaktlöcher (131; 226; 326) mit einer zweiten Leitungsschicht (132; 228; 327) zur Ausbildung von Speicherknotenkontaktflecken (134; 328).
  28. Verfahren nach Anspruch 27, wobei jedes der ersten Leitungsmuster (116) einen Wolfram-Film enthält.
  29. Verfahren nach Anspruch 27, wobei jedes der Bitleitungsmaskenmuster (118; 218; 318) Nitrid enthält.
  30. Verfahren nach Anspruch 27, wobei jedes der Kontaktmuster (128; 222; 322) Polysilizium oder Titannitrid enthält.
  31. Verfahren nach Anspruch 27, wobei jeder der ersten Spacer (130; 224; 324) mindestens eines aus einer Gruppe aus Polysilizium, Nitrid, Wolfram und Titannitrid ausgewähltes Material enthält.
  32. Verfahren nach Anspruch 27, wobei jedes der Kontaktmuster (128; 222; 322) eine Breite, die geringer als eine Breite der Bitleitungen (125; 219; 319) ist, aufweist.
  33. Verfahren nach Anspruch 27, wobei die Kontaktmuster (128; 222; 322) Linienformen aufweisen, so dass eine Vielzahl von benachbarten Speicherknotenkontaktlöchern (131; 226; 326) in einer zu der Bitleitung senkrechten Richtung zusammengefaßt und freigelegt werden.
  34. Verfahren nach Anspruch 27, wobei die Ausbildung der Speicherknotenkontaktflecken (134; 328) aufweist: Ausbildung der zweiten Leitungsschicht (132; 228; 327) auf den Kontaktmustern (128; 222; 322) zur Füllung der Speicherknotenkontaktlöcher (131; 226; 326); und Unterteilung der Speicherknotenkontaktflecken (134; 328) in Knoteneinheiten durch Entfernung der zweiten Leitungsschicht (132; 228; 327), wenn Oberflächen der Bitleitungsmaskenmuster (118; 218; 318) freigelegt sind.
  35. Verfahren nach Anspruch 34, wobei die Unterteilung der Speicherknotenkontaktpads (134; 328) in Knoteneinheiten ferner die Durchführung eines Verfahrens aufweist, das aus einer Gruppe bestehend aus einem chemisch mechanischen Polier-(CMP)-Verfahren, einem Rückätzverfahren und einem Mischverfahren, das das CMP- und das Rückätzverfahren kombiniert, ausgewählt worden ist.
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