DE10107125A1

DE10107125A1 - Verfahren zum Ausbilden von integrierten Schaltungsvorrichtungen durch selektives Ätzen einer Isolationsschicht, um die zu einem Halbleiterbereich benachbarte selbstausrichtende Kontaktfläche zu vergrößern, und dadurch ausgebildete integrierte Schaltungsvorrichtungen

Info

Publication number: DE10107125A1
Application number: DE10107125A
Authority: DE
Inventors: Jae-Goo Lee; Gwan-Hyeob Koh
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-03-17
Filing date: 2001-02-15
Publication date: 2001-09-27
Anticipated expiration: 2021-02-16
Also published as: GB2366076B; CN1173396C; JP2001284452A; US20040058522A1; JP4808319B2; GB0101467D0; CN1314707A; GB2366076A; KR100352909B1; US6649490B1; US6870268B2; KR20010091723A; TW478108B; DE10107125B4

Abstract

Offenbart sind integrierte Schaltungen und Verfahren zu ihrer Herstellung, bei welchem eine Isolationsschicht zum Vergrößern der selbstausrichtenden Kontaktfläche in der Nähe eines Halbleiterbereichs selektiv geätzt wird. Zum Beispiel kann ein Paar von Verbindungsmustern auf einem Substrat ausgebildet werden, wobei das Substrat einen zwischen den Verbindungsmustern angeordneten Halbleiterbereich aufweist. Eine Ätz-Stop-Schicht kann dann auf dem Paar von Verbindungsmustern und dem Substrat ausgebildet werden, gefolgt von einer Opferisolation auf dem Paar von Verbindungsmustern und auf dem Halbleiterbereich. Die Opferisolationschicht wird dann zum Freilegen von Abschnitten der Ätz-Stop-Schicht, die sich auf den Oberflächen des Paars von Verbindungsmustern erstrecken, selektiv geätzt. Seitenwandisolationsabstandshalter, welche aus einem zu dem Material der Opferisolationsschicht unterschiedlichem Material hergestellt sind, können dann auf den Seitenwandabschnitten des Paars von Verbindungsmustern in einem oberen Lückenbereich zwischen den Verbindungsmustern und auf einem Abschnitt der Opferisolationsschicht ausgebildet werden. Der Abschnitt der Opferisolationsschicht, der den Halbleiterbereich abdeckt, kann dann unter Verwendung der Seitenwandisolationsabstandshalter als eine Ätzmaske selektiv geätzt werden, um Vertiefungen unterhalb der Seitenwandisolationsabstandshalter zu definieren.

Description

Betroffene Anmeldung

Diese Anmeldung beansprucht vollumfänglich die Offenbarung der koreanischen Patentanmeldung Nr. 2000-13702, die am 17. März 2000 angemeldet worden ist, und auf die hierin Bezug genommen wird.

Gebiet der Erfindung

Die vorliegende Erfindung betrifft allgemein Herstellungsverfahren für integrierte Schaltungsvorrichtungen und dadurch ausgebildete integrierte Schaltungsvorrichtungen und insbesondere Herstellungsverfahren für integrierte Schaltungsvorrichtungen mit einem selbstausrichtenden Kontakt und dadurch ausgebildete integrierte Schaltungsvor richtungen.

Hintergrund der Erfindung

Nachdem integrierte Schaltungsvorrichtungen (im folgenden der Einfachheit hal ber als "integrierte Schaltungen" bezeichnet) immer höher integriert werden und immer feinere Abmessungen beinhalteten, hat sich ebenso die Breite und der Abstand zwischen den Verbindungen verringert. Ein Selbstausrichtungs-Kontaktverfahren wird zum Ver bessern der Ausrichtung der Ränder verwendet, wenn Photolithographie zum Ausbilden von Kontaktöffnungen in vorbestimmten Bereichen zwischen den Verbindungen ver wendet wird.

Im Folgenden wird auf Fig. 1 Bezug genommen. Ein Zellenanordnungsbereich (cell array) eines DRAMs kann eine Vielzahl von aktiven Bereichen 1 enthalten, welche auf einem Halbleitersubstrat ausgebildet sind und wiederholt entlang der X- und Y- Achsen angeordnet sind. Eine Vielzahl von parallelen Wortleitungsmustern 3 überkreu zen die aktiven Bereiche 1, wobei einer der aktiven Bereiche 1' zwei Wortleitungs muster 3 kreuzt. Eine Vielzahl von Kontaktmustern 5 kann zum Bestimmen von selbst ausrichtenden Lötaugenkontaktöffnungen (pad contact holes) verwendet werden und sind jeweils an einer Seite jedes aktiven Bereiches 1 angeordnet. Jedes der Kontaktmuster 5 kann eine Ätzmaske (d. h., ein Photolackmuster) aufweisen, welches dazu verwendet werden kann, die selbstausrichtende Kontaktöffnung auszubilden.

Die Fig. 2-3, 4A, 4B und 5-7 zeigen Querschnittsansichten des DRAMs in Fig. 1, die ein herkömmliches Verfahren darstellen, das zum Ausbilden einer selbst ausrichtenden Kontaktstruktur verwendet werden kann. In jeder der Figuren bezeichnen die Bezugszeichen "A" und "B" einen Speicherzellenbereich bzw. einen peripheren bzw. äußeren Schaltungsbereich. Die Speicherzellenbereiche A in Fig. 2-3, 4A und 5-7 sind Querschnittsansichten, die entlang der Linie I-I der Fig. 1 gemacht worden sind, und Fig. 4B zeigt eine Querschnittsansicht, die entlang der Linie II-II in Fig. 1 gemacht worden ist. Zur Vereinfachung der Beschreibung ist ein einziger NMOS-Transistor in dem peripheren Schaltungsbereich B dargestellt.

Im Folgenden wird auf die Fig. 2 Bezug genommen. Eine Isolationsschicht 13 ist in einem vorbestimmten Bereich eines Halbleitersubstrates 11 ausgebildet, um darin aktive Bereiche zu bestimmen. Eine Gate-Oxidschicht 15, eine leitende Schicht bzw. Leitungsschicht 17, eine Deckisolationsschicht 19 und eine Hartmaskenschicht 21 wer den aufeinanderfolgend auf der gesamten Oberfläche der resultierenden Struktur aus gebildet, wo die Isolationsschicht 13 ausgebildet ist. Die Deckisolationsschicht 19 und die Hartmaskenschicht 21 bestehen typischerweise aus Siliziumnitrid (SiN) bzw. Sili ziumoxid (SiO₂). Die Hartmaskenschicht 21, die Deckisolationsschicht 19 und die Lei tungsschicht 17 sind nacheinander gemustert, um eine Vielzahl von Wortleitungs mustern 23a auf den aktiven Bereichen und der Isolationsschicht 13 in dem Speicher zellenbereich A auszubilden und um ebenso ein Gate-Muster 23b auf dem aktiven Be reich in dem peripheren Schaltungsbereich B auszubilden. Demgemäß weist jedes Wortleitungsmuster 23a eine Wortleitung 17a, eine Deckisolationsschichtmuster 19 und eine Hartmaskenmuster 21 auf, welche wie dargestellt aufeinanderfolgend gestapelt sind. In ähnlicher Weise weist jedes Gate-Muster 23b eine Gateelektrode 17b, eine Deckisolationsschichtmuster 19 und eine Hartmaskenmuster 21 auf.

Unter Verwendung der Wortleitungsmuster 23a, des Gate-Musters 23b und der Isolationsschicht 13 als eine Ionenimplantierungsmaske, werden Störstellen vom N-Typ in den aktiven Bereichen implantiert, um Bereiche 24, 24a und 24b mit einer niedrigen Störstellenkonzentration, d. h., gering dotierte Störstellenbereiche, auszubilden. In dem Speicherzellenbereich A entspricht der Bereich 24b, mit einer niedrigen Störstellen konzentration der an einer Mitte des aktiven Bereichs ausgebildet ist, einem gemein samen Drain-Bereich. Die Bereiche 24a mit einer niedrigen Störstellenkonzentration entsprechen den Source-Bereichen.

Im Folgenden wird auf die Fig. 3 Bezug genommen. Eine Siliziumnitridschicht (SiN-Schicht) ist auf der gesamten Oberfläche der resultierenden Struktur ausgebildet und anschließend anisotrop geätzt, um Abstandhalter 25 an den Seitenwänden der Wortleitungsmuster 23a und des Gate-Muster 23b auszubilden. Unter Verwendung des Gate-Musters 23b, der Abstandhalter 25 und der Isolationsschicht 13 als Ionenimplan tierungsmasken, sind Störstellen vom N-Typ selektiv in den aktiven Bereich des peri pheren Schaltungsbereichs B implantiert, wodurch auf gegenüberliegenden Seiten des Gate-Musters 23b LDD-Source/Drain-Bereiche 26 ausgebildet sind. Typischerweise werden die Störstellen unter Verwendung einer hohen Dosis von ungefähr 1 × 10¹⁵ Ionenatome/cm² implantiert.

Eine Ätz-Stop-Schicht 27 wird anschließend auf der gesamten Oberfläche der re sultierenden Struktur ausgebildet. Die Ätz-Stop-Schicht 27 weist typischerweise einen Isolator, wie beispielsweise Siliziumnitrid (SiN), auf. Als nächstes wird eine Zwischen isolationsschicht 29 auf der gesamten Oberfläche der resultierenden Struktur ausgebil det, um Lückenbereiche zwischen den Wortleitungsmustern 23a zu füllen, wie in Fig. 3 gezeigt. Die Zwischenisolationsschicht 29 wird typischerweise bei einer Temperatur von 800°C oder weniger ausgebildet, um eine Verschlechterung der MOS-Transistoren zu verhindern. Insbesondere die Bereiche 24a und 24b mit einer niedrigen Störstellen konzentration in dem Speicherzellenbereich A und die Source/Drain-Bereichen 26 in dem peripheren Schaltungsbereich B können rediffundiert werden, um die Kanallänge der Transistoren zu verringern, wenn die Zwischenisolationsschicht 29 aus Borophosphorsilikatglas (BSPG) hergestellt ist, das bei einer hohen Temperatur von ungefähr 850°C bis 950°C wieder geschmolzen wurde. Die Zwischenisolationsschicht 29 ist daher typischerweise aus einem hochdichten Plasma-(HDP)-Oxid hergestellt, das in der Lage ist, die Lückenbereiche zwischen den Wortleitungsmustern 23a ohne Gitterfehlstellen bei einer Temperatur von 800°C oder weniger aufzufüllen. Weiterhin ist die Zwischenisolationsschicht 29 bei einem vorgegebenen Ätzmittel einem Ätzen zugänglicher als die Ätz-Stop-Schicht 27.

Wenn die Zwischenisolationsschicht 29 aus einem HDP-Oxid hergestellt ist, muß jedoch im allgemeinen die Leistung einer High-Density-Plasma-Vorrichtung erhöht werden, um die Lückenbereiche zwischen den Wortleitungsmustern 23a zu füllen. Wenn die Ätz-Stop-Schicht 27 eine Dicke von ungefähr 200 Å oder weniger aufweist, kann unglücklicherweise das für das High-Density-Plasma-Verfahren verwendete Re aktionsgas die Ätz-Stop-Schicht 27 infiltrieren. Folglich neigt die Ätz-Stop-Schicht 27 dazu, sich von dem Substrat 11 abzuheben. Um dieses Abhebephänomen zu unterdrüc ken, kann die Ätz-Stop-Schicht 27 bis zu einer Dicke von mindestens 200 Å ausgebildet werden. Wenn jedoch die Dicke der Ätz-Stop-Schicht 27 erhöht wird, dann kann die untere Breite einer selbstausrichtenden Kontaktöffnung, welche wie hierin im Folgen den beschrieben ausgebildet ist, verringert werden. Dementsprechend kann es schwierig sein, die Dicke der Ätz-Stop-Schicht 27 zu optimieren.

Obgleich die Zwischenisolationsschicht 29 eingeebnet ist, kann eine globale Stufendifferenz S1 zwischen dem Speicherzellenbereich A und dem peripheren Schal tungsbereich B erzeugt werden, wie es in Fig. 3 gezeigt ist. Genauer gesagt ist eine obere Oberfläche der Zwischenisolationsschicht 29 in dem Speicherzellenbereich A niedriger als in dem peripheren Schaltungsbereich B. Das High-Density-Plasma-Verfah ren, welches aus einer sich abwechselnden und wiederholenden Durchführung eines Sputter-Ätz-Verfahrens und eines Abscheidungsverfahrens besteht, kann eine Ursache für die Stufendifferenz 51 sein. Das Sputter-Ätz-Verfahren kann eine wirksamere Ätz eigenschaft bei einem hervorstehenden Bereich als bei einem planaren Bereich aufwei sen. Folglich kann die Zwischenisolationsschicht 29 bis zu einer dünneren Dicke in dem Speicherzellenbereich A, welcher eine relativ hohe Musterdichte aufweist, als in dem peripheren Schaltungsbereich B geätzt werden.

Im Folgenden wird auf die Fig. 4A und 4B Bezug genommen. Ein vorbestimmter Bereich der Zwischenisolationsschicht 29 in dem Speicherzellenbereich A wird unter Verwendung einer Photomaske, auf welcher die in Fig. 1 gezeigten Kontaktmuster 5 gezeichnet sind, anisotrop geätzt. Dann wird die Ätz-Stop-Schicht 27 geätzt, um selbst ausrichtende Lötaugenkontaktöffnungen H1 und H2 auszubilden, welche die Source- Bereiche 24a und den gemeinsamen Drain-Bereich 24b in dem Speicherzellenbereich A freilegen. Nach dem Ätzen der Ätz-Stop-Schicht 27 zum Ausbilden der Lötaugenkon taktöffnungen H1 und H2, können einige Ätz-Stop-Schicht-Reste 27a an einer unteren Seitenwand der selbstausrichtenden Lötaugenkontaktöffnungen H1 und H2 bestehen bleiben. Unglücklicherweise kann ein Erhöhen der Dicke der Ätz-Stop-Schicht 27 ebenso die Breite des Ätz-Stop-Schicht-Restes 27a erhöhen. Dies kann die freigelegten Flächen der Source-Bereiche 24a und der gemeinsamen Drain-Bereiche 24b verringern, was eine Ausrichtunsgrenze bzw. -toleranz zwischen den Wortleitungsmustern 23a und den aktiven Bereichen verringern kann.

Während das photolithographische Verfahren zum Bestimmen der selbstausrich tenden Lötaugenkontaktöffnungen H1 und H2 durchgeführt wird, kann ebenso eine Fehlausrichtung entlang der in Fig. 1 gezeigten X-Achse auftreten. Wie in Fig. 4B ge zeigt, kann in diesem Fall der Source-Bereich 24a und die dazu benachbarte Isolations schicht 13 durch die selbstausrichtende Lötaugenkontaktöffnung H1 freigelegt werden.

Wenn die Zwischenisolationsschicht 29 zum Erhöhen bzw. Vergrößern der freigelegten Fläche der Source-Bereiche 24a und des gemeinsamen Drain-Bereichs 24b isotrop ge ätzt wird, dann kann ein Kantenabschnitt R der freigelegten Isolationsschicht 13 sich vertiefen, wodurch eine Seitenwand eines Source-Bereichs 24a freigelegt wird. Dies kann zu einer Erhöhung eines Übergangsleckstrom zwischen dem Halbleitersubstrat 11 und einem leitenden Lötauge, das die selbstausrichtende Lötaugenkontaktöffnung aus füllt, führen.

Im Folgenden wird auf Fig. 5 Bezug genommen. Eine Leitungsschicht 31 (z. B. eine Polysiliziumschicht) ist auf einer gesamten Oberfläche einer resultierenden Struk tur, die in Fig. 4a gezeigt ist, ausgebildet, in welcher die selbstausrichtenden Lötaugen kontaktöffnungen H1 und H2 ausgebildet sind. Eine globale Stufendifferenz S1 zwi schen der oberen Oberfläche der Leitungsschicht 31 in dem Speicherzellenbereich A und der oberen Oberfläche der Leitungsschicht 31 in dem peripheren Schaltungsbereich B kann ebenso ausgebildet sein, wie in Fig. 5 gezeigt.

Im Folgenden wird auf Fig. 6 Bezug genommen. Die Leitungsschicht 31 und die Zwischenisolationsschicht 29 werden bis zu einer oberen Oberfläche der Wortleitungs muster 23a des Speicherzellenbereichs A unter Verwendung beispielsweise eines Che misch-Mechanischen-Einebenungverfahrens (CMP-Verfahren) heruntergeätzt. Wie es in Fig. 6 gezeigt ist, kann eine obere Oberfläche des Wortleitungsmusters 23a, die nahe an der Mitte des Speicherzellenbereichs A gelegen ist, früher freigelegt werden, als ein Wortleitungsmuster 23a, das zu dem peripheren Schaltungsbereich B benachbart liegt. Dies kann durch die globale Stufendifferenz S1, welche in Fig. 5 gezeigt ist, und einem "Dishing"-Phänomen, das das CMP-Verfahren begleiten kann, verursacht sein.

Im Folgenden wird auf Fig. 7 Bezug genommen. Das CMP-Verfahren, das zum Ätzen der Leitungsschicht 31 unter der Zwischenisolationsschicht 29 verwendet wird, um die elektrisch isolierten leitenden Lötaugen 31a und 31b in den Öffnungen H1 bzw. H2 auszubilden, kann ebenso die Wortleitungen 17a freilegen, wie in Fig. 7 gezeigt. Eine obere Zwischenisolationsschicht 33 wird dann auf der Oberfläche der resultieren den Struktur ausgebildet, wo die leitenden Lötaugen 31a und 31b ausgebildet sind. Die obere Zwischenisolationsschicht wird dann gemustert, um Speicherkno ten-Kontaktöffnungen (storage node contact hole) 35 auszubilden, welche die leitenden Lötaugen 31a freilegen, welche in Kontakt mit den Source-Bereichen 24a stehen.

Wie später noch gezeigt wird, kann es schwierig sein, eine geeignete Dicke für die Ätz-Stop-Schicht 27 auszuwählen, da sie sich von dem Substrat 11 während des HDP-Verfahrens zum Ausbilden der Zwischenisolationsschicht 29 abheben kann, wenn die Ätz-Stop-Schicht 27 zu dünn ist, und sich andererseits die untere Breite der selbst ausrichtenden Lötaugenkontaktöffnungen H1 und H2 verringern kann, wenn die Ätz- Stop-Schicht 27 zu dick ist. Zudem kann es ebenso schwierig sein, zwischen den akti ven Bereichen und den Wortleitungsmustern 23a und zwischen den leitenden Lötaugen 31a, 31b und den Speicherknoten-Kontaktöffnungen 35 den Kontaktlötaugenwiderstand zu verringern und die Ausrichtungstoleranzen zu erhöhen.

Kurzfassung der Erfindung

Ausführungsformen der vorliegenden Erfindung können integrierte Schaltungen und Verfahren zu ihrer Herstellung beinhalten, in welchen eine Isolationsschicht selek tiv geätzt wird, um die zu einem Halbleiterbereich benachbarte selbstausrichtende Kon taktfläche zu vergrößern. Z. B. kann ein Paar von Verbindungsmustern auf einem Sub strat ausgebildet werden, wobei das Substrat einen Halbleiterbereich aufweist, der zwi schen den Verbindungsmustern angeordnet ist. Anschließend kann eine Ätz-Stop- Schicht auf dem Paar von Verbindungsmustern und dem Substrat ausgebildet werden, gefolgt durch die Ausbildung einer Opferisolation auf dem Paar von Verbindungsmu stern und auf dem Halbleiterbereich. Die Opferisolationsschicht wird dann selektiv ge ätzt, um Abschnitte der Ätz-Stop-Schicht freizulegen, die sich auf den Oberflächen des Paares von Verbindungsmustern erstrecken. Seitenwandisolations-Abstandshalter, wel che aus einem zu der Opferisolationsschicht unterschiedlichen Material hergestellt sind, können anschließend auf den Seitenwandabschnitten des Paars von Verbindungsmu stern in einem oberen Lückenbereich zwischen den Verbindungsmustern und auf einem Abschnitt der Opferisolationsschicht, die den Halbleiterbereich abdeckt, ausgebildet werden. Der Abschnitt der Opferisolationsschicht, der den Halbleiterbereich abdeckt, kann dann selektiv geätzt werden, um unter Verwendung der Seitenwandisolations-Ab standshalter als eine Ätzmaske Vertiefungen unterhalb der Seitenwandisolations-Ab standshalter zu bestimmen. Vorteilhafterweise können die Ausrichtungstoleranzen der Verbindungsmuster erhöht werden.

In Übereinstimmung mit anderen Ausführungsformen der vorliegenden Erfindung wird der Abschnitt der Ätz-Stop-Schicht geätzt, der freigelegt ist, wenn die Opferiso lationsschicht zum Bestimmen der Vertiefungen unterhalb der Seitenwandisolations- Abstandshalter selektiv geätzt wird. Ein leitendes Lötauge kann anschließend zwischen den Verbindungsmustern derart ausgebildet werden, daß das leitende Lötauge mit dem Halbleiterbereich in Eingriff steht. Da die Lücke zwischen dem Paar von Verbindungs mustern nahe dem Substrat aufgrund der Vertiefungen, die unterhalb der Seitenwand isolations-Abstandshalter bestimmt sind, breiter ist, kann der Kontaktlötaugenwider stand verringert werden.

Wenn bei besonderen Ausführungsformen der vorliegenden Erfindung der Ab schnitt der Opferisolationsschicht, die den Halbleiterbereich bedeckt, zum Bestimmen von Vertiefungen unterhalb der Seitenwandisolations-Abstandshalter geätzt wird, wird die Opferisolationsschicht an den Seitenwänden der Verbindungsmuster aufrecht erhal ten. Der Rest der Opferisolationsschicht, der an den Seitenwänden der Verbindungs muster übrig bleibt, kann eine parasitäre Kapazität zwischen beispielsweise einer Wort leitung und einem Deckisolationsschichtmuster, das jedes Verbindungsmuster aufweist, verringern. In Übereinstimmung mit anderen Ausführungsformen der vorliegenden Er findung wird die Opferisolationsschicht so lange geätzt, bis sie von den Seitenwänden der Verbindungsmuster entfernt worden ist.

In Übereinstimmung mit weiteren anderen Ausführungsformen der vorliegenden Erfindung sind die Ätz-Stop-Schicht und die Seitenwandisolations-Abstandshalter aus dem gleichen Material, wie beispielsweise Siliziumnitrid (SiN), ausgebildet. Weiterhin ist die Ätz-Stop-Schicht vorzugsweise bis zu einer Dicke von ungefähr 200 Å bis 1000 Å ausgebildet. Die verglichen mit den Ätz-Stop-Schichten, die typischerweise bei her kömmlichen selbstausrichtenden Kontaktverfahren verwendet werden, erhöhte Dicke der Ätz-Stop-Schicht kann die Tendenz der Ätz-Stop-Schicht, sich während der Ausbil dung der Opferisolationsschicht von dem Substrat abzuheben, verringern. Überdies kann die erhöhte Dicke der Ätz-Stop-Schicht den Source-Bereich oder Drain-Bereich vor einer Beschädigung schützen, wenn die Opferisolationsschicht von der unteren Lüc kenschicht geätzt wird.

In Übereinstimmung mit anderen Ausführungsformen der vorliegenden Erfindung kann die Opferisolationsschicht ein Material aufweisen, das aus der Gruppe von High- Density-Plasma-Oxid (HDP-Oxid), Plasma-enhanced Tetraethyl-Ortho-Silikat (PE- TEOS) und undotiertem Siliziumglas (USG) ausgewählt ist. Überdies kann die Opfer isolationsschicht bei einer Temperatur von weniger als ungefähr 800°C ausgebildet werden. Vorteilhafter Weise kann eine Rediffusion des Halbleiterbereichs verringert werden.

In Übereinstimmung mit weiteren Ausführungsformen der vorliegenden Erfin dung kann eine integrierte Schaltung durch Ausbilden einer Isolationsschicht in einem Substrat zum Bestimmen eines Speicherzellbereichs und eines peripheren Schaltungsbe reichs hergestellt werden. Ein Paar von Wortleitungsmustern kann auf dem Substrat in dem Speicherzellenbereich ausgebildet werden, und ein Gate-Muster kann in dem peri pheren Schaltungsbereich ausgebildet werden. Eine Opferisolationsschicht kann dann zwischen dem Paar von Wortleitungsmustern derart ausgebildet werden, daß eine Lücke zwischen dem Paar von Wortleitungsmustern im wesentlichen gefüllt ist. Die Opferiso lationsschicht wird derart geätzt, daß die Opferisolationsschicht einen unteren Lücken bereich, der nahe dem Substrat liegt, füllt. Eine Zwischenisolationsschicht wird dann auf dem Speicherzellenbereich und dem peripheren Schaltungsbereich derart ausgebil det, daß ein Abstand von einer oberen Oberfläche der Zwischenisolationsschicht zu der Substratoberfläche in dem Speicherzellbereich größer ist als der Abstand von der oberen Oberfläche der Zwischenisolationsschicht zu dem Substrat in dem peripheren Schal tungsbereich. Diese Stufendifferenz bei der Zwischenisolationsschicht zwischen dem Speicherzellbereich und dem peripheren Schaltungsbereich wird durch die Opferiso lationsschicht verursacht, die den unteren Lückenbereich zwischen dem Paar von Wortleitungsmustern füllt. Die Stufendifferenz kann vorteilhafterweise die "Dishing"- Effekte während darauffolgender Chemisch-Mechanischer-Einebenungs-Vorgängen (CMP-Vorgängen) verringern, die zum Zurückätzen der Leitungsschicht und der Zwi schenisolierungsschicht verwendet werden, um selbstausrichtende leitenden Lötaugen zwischen den Wortleitungsmustern zu erzeugen.

In Übereinstimmung mit anderen Ausführungsformen der vorliegenden Erfindung kann die Zwischenisolationsschicht von dem Speicherzellenbereich geätzt werden. Außerdem kann die Opferisolationsschicht zum Freilegen des Substrats zwischen den Wortleitungsmustern geätzt werden. Eine Leitungsschicht kann dann auf dem Speicher zellenbereich und dem peripheren Schaltungsbereich derart ausgebildet werden, daß ein Abstand von einer oberen Oberfläche der Leitungsschicht zu der Substratoberfläche in dem Speicherzellbereich größer ist als ein Abstand von der oberen Oberfläche der Lei tungsschicht zu dem Substrat in dem peripheren Schaltungsbereich.

In Übereinstimmung mit weiteren anderen Ausführungsformen der vorliegenden Erfindung kann die Leitungsschicht in dem Speicherzellbereich und die Leitungsschicht und die Zwischenisolationsschicht in dem peripheren Schaltungsbereich beispielsweise unter Verwendung von CMP geätzt werden, um ein leitendes Lötauge in der Lücke zwi schen dem Paar von Wortleitungsmustern auszubilden.

Daher kann die vorliegende Erfindung zum Herstellen von integrierten Schaltun gen mit verbesserten Ausrichtungstoleranzen für darauf ausgebildete Verbindungs muster verwendet werden. Außerdem kann die vorliegende Erfindung zur Herstellung von integrierten Schaltkreisen mit einem selbstausrichtenden Kontakt verwendet wer den, der einen verbesserten Kontaktlötaugenwiderstand aufweist. Obgleich die vor liegende Erfindung vorstehend hauptsächlich in Bezug auf Verfahrensaspekte der Erfin dung beschrieben worden ist, ist es offensichtlich, daß die vorliegende Erfindung als Verfahren und/oder integrierte Schaltungsvorrichtungen ausgeführt werden kann.

Kurze Beschreibung der Zeichnung

Andere Merkmale der vorliegenden Erfindung werden ohne weiteres aus der fol genden detaillierten Beschreibung ihrer spezifischen Ausführungsformen verständlich, wenn sie in Zusammenhang der begleitenden Zeichnung gelesen werden. Es zeigt:

Fig. 1 ein Layoutdiagramm, das einen Abschnitt eines Zellenarraybereichs auf einer inte grierten Speicherschaltung darstellt;

Fig. 2, 3, 4A, 5, 6 und 7 erste Querschnittsansichten einer her kömmlichen integrierten Speicherschaltung in verschiedenen Herstellungsstufen, die entlang einer Linie I-I in Fig. 1 gemacht worden sind;

Fig. 4B eine zweite Querschnittsansicht der her kömmlichen integrierten Speicherschaltung in Fig. 4A, die entlang einer Linie II-II in Fig. 1 gemacht worden ist;

Fig. 8-13, 14A, 15A, 16A, 17A erste Querschnittsansichten einer inte grierten Speicherschaltung in verschiedenen Herstellungsstufen in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung, die entlang einer Linie I-I in Fig. 1 gemacht worden sind;

Fig. 14B, 15B, 16B und 17B zweite Querschnittsansichten einer inte grierten Speicherschaltung in verschiedenen Herstellungsstufen in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung, die entlang einer Linie II-II in Fig. 1 gemacht worden sind; und

Fig. 18 eine Querschnittsansicht, die eine inte grierte Speicherschaltung darstellt, die ei nen selbstausrichtenden Kontakt aufweist, in Übereinstimmung mit Ausführungsfor men der vorliegenden Erfindung.

Beschreibung der bevorzugten Ausführungsformen

Obgleich die Erfindung für zahlreiche Modifikationen und alternative Formen empfänglich ist, werden beispielhaft spezifische Ausführungsformen davon in der Zeichnung gezeigt, und im Folgenden hierin im Detail beschrieben. Es sollte jedoch verstanden werden, daß es nicht beabsichtigt ist, die Erfindung auf diese bestimmten offenbarten Formen zu limitieren, sondern im Gegenteil, daß die Erfindung all diese Modifikationen, Äquivalente und Alternativen, die in dem Inhalt und dem Umfang der Erfindung fallen, wie sie durch die Ansprüche beschrieben sind, abdeckt. In der Zeich nung ist die Dicke der Schichten zur Klarheit vergrößert. Gleiche Bezugszeichen bezie hen sich in der Beschreibung durchgehend auf die gleichen Elemente. Überdies enthält jede hierin beschriebene und dargestellte Ausführungsform ebenso ihre Ausführungs form des komplementären Leitungstyps. Es sollte ebenso verstanden werden, daß wenn eine Schicht oder ein Bereich als "auf" anderen Schicht, Bereich oder Substrat bezeich net wird, diese direkt auf der anderen Schicht, Bereich oder Substrat liegen kann oder dazwischen liegende Schichten oder Bereiche vorhanden sein können. Wenn im Gegen satz dazu eine Schicht oder eine Region als "direkt auf" einer anderen Schicht, Bereich oder Substrat bezeichnet wird, sind keine dazwischen liegende Schichten oder Bereiche vorhanden.

Im Folgenden wird auf die Fig. 1, 8-13, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B und 18 Bezug genommen und es werden integrierte Schaltungen mit einer selbst ausrichtenden Kontaktstruktur und Verfahren zu ihrer Herstellung in Übereinstimmung mit Ausführungsformen der vorliegen Erfindung beschrieben. In jeder der Figuren be zeichnen die Bezugszeichen "A" und "B" einen Speicherzellenbereich bzw. eine peri pheren Schaltungsbereich. Die Speicherzellenbereiche A in Fig. 8-13, 14A, 15A, 16A und 17A sind Querschnittsansichten, die an einer Linie I-I in Fig. 1 gemacht worden sind und Fig. 14B, 15B, 16B und 17B sind Querschnittsansichten, die entlang einer Li nie II-II in Fig. 1 gemacht worden sind. Um die Beschreibung zu vereinfachen, wird in dem peripheren Schaltungsbereich B ein einziger NMOS-Transistor dargestellt.

Im Folgenden wird auf die Fig. 8 Bezug genommen. Eine Isolationsschicht 53 ist an einem vorbestimmten Bereich eines Halbleitersubstrats 11, wie beispielsweise eines P-Typs-Siliciumstubstrat, ausgebildet, um aktive Bereiche zu bestimmen. Die Isolationsschicht 53 kann unter Verwendung einer Photomaske, auf welcher das aktive Bereichsmuster 1 in Fig. 1 gezeichnet ist, ausgebildet werden. Die Isolationsschicht 53 kann unter Verwendung eines herkömmlichen Isolationsverfahren, wie beispielsweise lokalen Siliziumoxidationsverfahren (LOCOS) oder einem Trench-Isolationsverfahren, ausgebildet werden. Als nächstes kann eine Gate-Isolationsschicht 55 auf der gesamten Oberfläche der resultierenden Struktur ausgebildet werden, wo die Isolationsschicht 53 ausgebildet worden ist. Die Gate-Isolationsschicht 55 kann unter Verwendung eines herkömmlichen thermischen Oxidationsverfahren ausgebildet werden. Eine Leitungs schicht 57 und eine Schutzschicht sind dann darauffolgend auf der gesamten Oberfläche der resultierenden Struktur ausgebildet, wo die Gate-Isolationsschicht 55 ausgebildet worden ist. Die Leitungsschicht 57 kann aus Polysilizium oder aus Metallsiliziden (metal polycide) hergestellt sein. Vorzugsweise wird die Schutzschicht durch aufeinanderfolgendes Stapeln einer Deckisolationsschicht und einer Hartmaskenschicht ausgebildet. Alternativ kann die Schutzschicht ausschließlich die Deckisolationsschicht aufweisen. Die Deckisolationsschicht kann einen Isolator wie beispielsweise Siliziumnitrid (SiN) aufweisen, welcher einem Ätzen durch ein vorgegebenes Ätzmittel weniger zugänglich ist als Siliziumoxid (SiO₂), das als eine Zwischenisolationsschicht verwendet werden kann. Die Hartmaskenschicht kann einen Isolator wie beispielsweise Siliziumoxid aufweisen, welches einem Ätzen mit einem vorgegebenen Ätzmittel mehr zugänglich als die Deckisolationsschicht ist.

Ein erstes Photolackmuster 63 ist dann auf der Schutzschicht unter Verwendung einer Photomaske, auf welcher das Wortleitungsmuster 3 in Fig. 1 gezeichnet ist, aus gebildet. Zu beachten ist, daß das erste Photolackmuster 63 ein Photolackmuster ent halten kann, das einen vorbestimmten Bereich des peripheren Schaltungsbereichs B abdeckt, wie in Fig. 8 gezeigt. Unter Verwendung des ersten Photolackmusters 63 als eine Ätzmaske wird die Schutzschicht zum Ausbilden eines Schutzschichtmusters auf einem vorbestimmten Bereich der Leitungsschicht 57 geätzt. Wie in Fig. 8 gezeigt, weist das Schutzschichtmuster Deckisolationsschichtmuster 59a und 59b und Hartmas kenmuster 61a und 61b auf, welche nacheinander einer auf den anderen gestapelt sind. Weiterhin können die Schutzschichtmuster in dem Speicherzellenbereich A im wesent lichen parallel zueinander sein.

Im Folgenden wird auf Fig. 9 Bezug genommen. Das erste Photolackmuster 63 wird entfernt und dann wird unter Verwendung der Hartmaskenmuster 61a und 61b als Ätzmaske die Leitungsschicht 57 zum Ausbilden von parallelen Wortleitungen 57a, welche die aktiven Bereiche des Speicherzellenbereichs überqueren, und einer Gate- Elektrode 57b, welche den aktiven Bereich des peripheren Schaltungsbereichs B über queren, geätzt. Obgleich der Ätzvorgang der Leitungsschicht typischerweise die Gate- Isolationsschicht 55 von den geätzten Bereichen entfernt, können Abschnitte der Gate- Isolationsschicht 55 auf dem Halbleitersubstrat 51 zwischen den Wortleitungen 57a und in der Nähe der Gate-Elektrode 57b übrig bleiben. Die Wortleitung 57a, das Deckisola tionsschichtmuster 59a und das Hartmaskenmuster 61a, welche nacheinander in dem Speicherzellbereich A gestapelt worden sind, können ein Verbindungsmuster oder Wortleitungsmuster 62a gemeinsam aufweisen. In ähnlicher Weise können die Gate- Elektrode 57b, das Deckisolationsschichtmuster 59b und das Hartmaskenmuster 61b, welche in dem peripheren Schaltungsbereich B nacheinander geschichtet sind, ein Gatemuster 62b gemeinsam ausbilden.

Unter Verwendung der Wortleitungsmuster 62a und dem Gatemuster 62b als eine Ionenimplantatmaske werden N-Typ-Störstellen, wie beispielsweise Phosphor ionen, in die aktiven Bereiche mit einer niedrigen Dosis von ungefähr 1 × 10¹² bis 1 × 10¹⁴ Ionenatome/cm² implantiert, um die Halbleiterbereiche oder Störstellenbereiche 65, 65a und 65b mit einer niedrigen Konzentration (d. h. niedrig bzw. gering dotierte Stör stellenbereiche) auszubilden. In dem Speicherzellbereich A korrespondiert der Stör stellenbereich 65b mit einer niedrigen Konzentration, der in der Mitte des aktiven Be reichs ausgebildet ist, mit einem gemeinsamen Source-Bereich eines Paars von Zellen transistoren. Die Störstellenbereiche 65a mit einer niedrigen Konzentration entsprechen jeweiligen Source-Bereichen des Paars von Zellentransistoren. Eine Ätz-Stop-Schicht 67 ist dann auf der gesamten Oberfläche der resultierenden Struktur ausgebildet, wo die Störstellenbereiche 65, 65a, 65b mit einer niedrigen Konzentration ausgebildet sind. Vorzugsweise bestehen die Ätz-Stop-Schicht 67 und die Deckisolationsschichtmuster 58a und 59b aus dem gleichen Material, beispielsweise Siliziumnitrid (SiN).

Im Folgenden wird auf Fig. 10 Bezug genommen. Eine Opferisolationsschicht 69 ist auf der gesamten Oberfläche der resultierenden Struktur ausgebildet, um die Lüc kenbereiche zwischen den Wortleitungsmustern 62a aufzufüllen. Vorzugsweise besteht die Opferisolationsschicht 69 aus einem Isolationsmaterial, das eine gute Füllungseigen schaft aufweist, und ist bei einer Temperatur von 800°C oder weniger ausgebildet, um eine Verschlechterung der MOS-Transistoren zu verhindern. Daher kann die Opferiso lationsschicht 69 eine High-Density-Plasma-Oxidschicht (HDP-Schicht), eine Plasma enhanced-Tetraethyl-Ortho-Siliziumschicht (PE-TEOS) oder eine undotierte Silizium glasschicht (USG-Schicht) aufweisen. Wenn die Opferisolationsschicht aus Borophos phatsilikatglas (BSPG) hergestellt ist, das bei einer Temperatur von ungefähr 850°C bis 950°C wieder geschmolzen (re-flowed) worden ist, können zum Verringern der Kanal länge der Transistoren die Störstellenbereiche 65, 64a und 65b mit einer niedrigen Kon zentration rediffundiert werden. Die Opferisolationsschicht 69 ist daher zumeist bevorzugt aus einem HDP-Oxid hergestellt, das in der Lage ist, die engen und tiefen Lückenbereiche zwischen den Wortleitungsmustern 62a ohne Blasen bzw. Gitterfehlstellen bei einer Temperatur von 800°C oder weniger zu füllen.

Um das Phänomen zu vermeiden, bei welchem die Ätz-Stop-Schicht 67 sich von dem Substrat 51 während eines Ausbildens der Opferisolationsschicht 69 abhebt, ist die Ätz-Stop-Schicht 67 vorzugsweise bis zu einer Dicke von ungefähr 200 Å bis 1000 Å ausgebildet. Obwohl die Ätz-Stop-Schicht 67 verglichen mit der herkömmlichen selbst ausrichtenden Kontakttechnologie dicker sein kann, können der Kontaktlötaugenwider stand und die Ausrichtungstoleranzen trotzdem verbessert werden, wie es hier im Fol genden beschrieben wird. Abgesehen von der mit der herkömmlichen selbstausrichten den Kontakttechnologie verglichenen erhöhten Dicke der Ätz-Stop-Schicht 67 kann der Ionenimplantatvorgang zum Ausbilden von Störstellenbereichen 65, 65a und 65b mit einer niedrigen Konzentration nach einem Ausbilden der Ätz-Stop-Schicht 67 durch geführt werden.

Im Folgenden wird auf die Fig. 11 Bezug genommen. Die Opferisolationsschicht 69 wird zum Ausbilden von ersten Opferisolationsmustern 69a in unteren Lückenbe reichen zwischen den Wortleitungsmustern 62a zurückgeätzt. Vorzugsweise wird zum Zurückätzen der Opferisolationsschicht 69 ein isotropes Ätzverfahren, wie beispiels weise ein Naßätzverfahren, verwendet. Als Ergebnis des Ätzvorgangs ist die Ätz-Stop- Schicht 67 an den oberen Oberflächen und den oberen Seitenwänden der Wortleitungs muster 62a freigelegt, wie es in Fig. 11 gezeigt ist. In dem peripheren Schaltungsbe reich B ist ein zweites Opferisolationsschichtmuster 69b derart ausgebildet, daß die Ätz- Stop-Schicht 67 an der oberen Oberfläche und der oberen Seitenwand des Gatemusters 62b freigelegt ist. Zu beachten ist jedoch, daß wenn die Opferisolationsschicht 69 aus einem HDP-Oxid hergestellt ist, eine obere Oberfläche des ersten Opferisolations schichtmusters 69a niedriger als eine obere Oberfläche des zweiten Opferisolations schichtmusters 69b sein kann, wie es in Fig. 11 gezeigt ist. Dies kann durch ein Sputter- Ätz-Verfahren oder ein Abscheidungsverfahren verursacht sein, die abwechselnd und wiederholt während der Durchführung eines HDP-Verfahrens ausgeführt werden. Das Sputter-Ätz-Verfahren kann eine wirksamere Ätzeigenschaft in einem hervorstehenden Bereich als in einem ebenen Bereich aufweisen, wie es vorhergehend bereits erläutert wurde. Folglich kann eine HDP-Oxidschicht, die auf einem Bereich mit einer hohen Musterdichte (z. B. dem ersten Opferisolationsschichtmuster 69a in dem Speicherzellen bereich A) ausgebildet ist, dünner sein als die, die auf einem Bereich mit einer niedrigen Musterdichte (z. B. dem zweiten Opferisolationsschichtmuster 69b in dem peripheren Schaltungsbereich B) sein.

Eine konforme Abstandshalterisolationsschicht 71 wird dann auf der resultieren den Struktur ausgebildet, wo die ersten und zweiten Opferisolationsschichtmuster 69a und 69b ausgebildet sind. Vorzugsweise besteht die Abstandshalterisolationsschicht 71 und die Ätz-Stop-Schicht 67 aus dem gleichen Material, beispielsweise Siliziumnitrid (SiN). Im Folgenden wird auf Fig. 12 Bezug genommen. Die Abstandshalterisolations schicht 71 kann zum Ausbilden von ersten oberen Abstandshaltern 71a in einem oberen Lückenbereich zwischen einem Paar von Wortleitungsmustern 62a (d. h., auf den oberen Seitenwänden der Wortleitungsmuster 62a) isotrop geätzt werden. Außerdem ist ein zweiter oberer Abstandshalter 71b auf den oberen Seitenwänden des Gatemusters 62b ausgebildet. Ein zweites Photolackmuster 73 wird dann ausgebildet, welches den Spei cherzellenbereich A abdeckt.

Im Folgenden wird auf Fig. 13 Bezug genommen. Unter Verwendung des in Fig. 12 gezeigten zweiten Photolackmusters als eine Ätzmaske werden zum Ausbilden eines Abstandshalters 75 auf jeder Seitenwand des Gatemusters 62b das zweite Opferisola tionsschichtmuster 69b und die Ätz-Stop-Schicht 67 in dem peripheren Schaltungsbe reich B nacheinander und anisotrop geätzt. Der Abstandshalter 75 besteht aus einer Ätz- Stop-Zwischenschicht 67b, die an der Seitenwand des Gatemusters 62b übrig geblieben ist, aus einem zweiten oberen Abstandshalter 71b, welcher an der oberen Seitenwand der Ätz-Stop-Zwischenschicht 67b ausgebildet ist, und aus einem Rest 69b' von der zweiten Opferisolationsschicht 69b, welche an der unteren Seitenwand der Ätz-Zwi schenschicht 67a übrig geblieben ist, wie in Fig. 13 gezeigt.

Unter Verwendung des Gatemusters 62b und dem Abstandshalter 75 als Ionen implantatmaske sind Störstellenionen vom N-Typ, wie beispielsweise Arsen-(As)- Ionen, in den aktiven Bereich des peripheren Schaltungsbereichs B implantiert worden, wodurch Störstellenbereiche 77 mit einer hohen Konzentration (d. h. hoch dotierter Be reich) auf gegenüberliegenden Seiten des Gatemusters 62b ausgebildet worden sind. Vorzugsweise werden die Störstellen unter Verwendung einer hohen Dosis von unge fähr 1 × 10¹⁴ bis 1 × 10¹⁶ Ionenatomen/cm² implantiert. Nach dem Ausbilden der hoch dotierten Störstellenbereiche 77 wird das zweite Photolackmuster 73 entfernt.

Nach einem Entfernen des zweiten Photolackmusters 73 wird eine Zwischen isolationsschicht 79 auf der gesamten Oberfläche der resultierenden Struktur ausgebil det. Die Zwischenisolationsschicht 79 ist vorzugsweise aus dem gleichen Material wie die Opferisolationsschicht 69 hergestellt, die vorhergehend in Bezug auf Fig. 10 erläu tert worden ist. Dies kann eine zusätzliche Diffusion in den niedrig dotierten Stör stellenbereichen 65a und 65b und den LDD-Source/Drain-Bereichen 78 verringern.

Die Zwischenisolationsschicht 79 kann dann eingeebnet werden. Vorteilhafter weise kann eine globale Stufendifferenz 52 zwischen dem Speicherzellbereich A und dem peripheren Schaltungsbereich B ausgebildet sein. Das heißt, ein Abstand von einer oberen Oberfläche der Zwischenisolationsschichten 79 zu dem Substrat 51 ist in dem Speicherzellenbereich A größer als er in dem peripheren Schaltungsbereich B ist. Diese Stufendifferenz 52 wird durch die ersten Opferisolationsschichtmuster 69a verursacht, die in den Lückenbereichen zwischen den Wortleitungsmustern 62a übrig geblieben sind.

Im Folgenden wird auf die Fig. 14a und 14b Bezug genommen. Ein drittes Photolackmuster 80 ist auf der Zwischenisolationsschicht 79 in den peripheren Schal tungsbereich B unter Verwendung einer Photomaske ausgebildet, auf welcher die Kon taktmuster 5 in Fig. 1 gezeichnet sind. Unter Verwendung des dritten Photolackmusters 80, der ersten oberen Abstandshalter 71a und der Ätz-Stop-Schicht 67 als Ätzmasken, werden die Zwischenisolationsschicht 79 und die ersten Opferisolationsschichtmuster 69 zum Ausbilden von Öffnungen 81, die vorbestimmte Bereiche zwischen den Wort leitungsmustern 62a durchdringen, anisotrop geätzt. Vorteilhafterweise kann die Ätz- Stop-Schicht 67 dicker als die bei einer herkömmlichen selbstausrichtenden Kontakt technologie (z. B. die Ätz-Stop-Schicht 27 in Fig. 3) verwendete sein. Das Freilegen der niedrig dotierten Störstellenbereiche 65a und 65b kann daher auch dann vermieden werden, wenn eine Gleichförmigkeit und Selektivität des Ätzens während des aniso tropen Ätzprozesses zum Ausbilden der Öffnungen 81 schwach bzw. gering sind. Außerdem kann ebenso ein Freilegen der Isolationsschicht 53 auch dann vermieden werden, wenn das dritte Photolackmuster 80 entlang der x-Achse in Fig. 1 fehlerhaft ausgerichtet ist.

Die ersten Opferisolationsschichtmuster 69a und die Zwischenisolationsschicht 79, welche durch die Öffnungen 81 freigelegt ist, werden zum Vergrößern der Öffnun gen 81 isotrop geätzt. Folglich können Reste 69a' von den ersten Opferisolations schichtmustern 69a an den unteren Seitenwänden der Wortleitungsmuster 62a in den unteren Lückenbereichen zwischen den Wortleitungsmustern 62a übrigbleiben. Alter nativ können die ersten Opferisolationsschichtmuster 69a derart vollständig geätzt wer den, daß die Ätz-Stop-Schicht 67 an den unteren Seitenwänden der Wortleitungsmuster 62a in den unteren Lückenbereichen zwischen den Wortleitungsmustern 62a freigelegt ist. Wie in Fig. 14b gezeigt ist die endgültige Breite W2 der vergrößerten Öffnung 81 größer als ihre ursprüngliche Breite W1, da die Breite der Reste des ersten Opferisola tionsschichtmusters 69a' kleiner als die ersten oberen Abstandhalter 71a sind. Vor zugsweise wird unter Verwendung von Hydrofluoridsäure (HF) oder eines gepufferten Oxidätzmittels (BOE = buffered oxide etchant) durchgeführt.

Im Folgenden wird auf die Fig. 15a und 15b Bezug genommen. Das in den Fig. 14a und 14b gezeigte dritte Photolackmuster 80 ist entfernt. Die Ätz-Stop-Schicht 67, welche an dem Boden der Öffnungen 81 freigelegt ist, wird dann zum Ausbilden von selbstausrichtenden Lötaugenkontaktöffnungen, die die niedrig dotierten Störstellenbe reiche 65a und 65b freilegen, geätzt. Eine Ätz-Stop-Zwischenschicht 67a bleibt an den Seitenwänden der Wortleitungsmuster 62a übrig und liegt zwischen den Resten des Opferisolationsschichtmusters 69a' und dem Substrat 51. Obgleich die Isolationsschicht 53 durch die selbstausrichtenden Lötaugenkontaktöffnungen, wie in Fig. 15b gezeigt, freigelegt werden kann, kann ein Überätzen der freigelegten Isolationsschicht 53 durch Verwenden eines Ätzmittels, das die Ätz-Stop-Schicht 67 leichter als die Isolations schicht 53 ätzt, trotzdem verringert werden. Auch wenn eine Fehlausrichtung während der photolithographischen Verfahren auftritt, die zum Ausbilden der Wortleitungs muster 62a und der selbstausrichtenden Lötaugenkontaktöffnungen verwendet werden, können vorteilhafterweise die Flächen der niedrig dotierten Störstellenbereiche 65a und 65b, die durch die selbstausrichtenden Kontaktöffnungen freigelegt sind, trotzdem größer als die durch die herkömmliche selbstausrichtende Kontakttechnologie vorge sehenen (Flächen) gemacht werden. Folglich kann der Kontaktlötaugenwiderstand ver ringert werden. Kehrt man zu Fig. 15a zurück, so ist dort eine Leitungsschicht 83 auf der gesamten Oberfläche der resultierenden Struktur ausgebildet, wo die selbstausrich tenden Lötaugenkontaktöffnungen ausgebildet sind.

Im Folgenden wird auf die Fig. 16a und 16b Bezug genommen. Die Leitungs schicht 83 und die Zwischenisolationsschicht 79 werden solange zurückgeätzt, bis die Deckisolationsschichtmuster 59a und die Wortleitungsmuster 62a freigelegt sind, wo durch leitende Lötaugen 83a und 83b in den selbstausrichtenden Lötaugenkontakt öffnungen ausgebildet sind. Wie es in Fig. 16a gezeigt ist, sind die leitenden Lötaugen 83a und 83b voneinander isoliert. Das auf die Leitungsschicht 83 und die Zwischeniso lationsschicht 79 angewendete Rückätzverfahren wird vorzugsweise unter Verwendung eines Chemisch-Mechanischen-Einebenungsverfahren (CMP-Verfahren) durchgeführt. In Übereinstimmung mit der vorliegenden Erfindung kann es möglich sein, die "Dis hing"-Effekte in dem Speicherzellenbereich A zu verringern. Dies ist deshalb möglich, da ein Abstand von einer oberen Oberfläche der Zwischenisolationsschicht 79 und dem Substrat 51 in dem Speicherzellenbereich A größer ist als er in dem peripheren Schal tungsbereich B ist, wie es vorhergehend bereits in Bezug auf Fig. 13 erläutert worden ist. Dementsprechend kann es möglich sein, nach einem Ausbilden der leitenden Löt augen 83a und 83b die Freilegung der Wortleitungen 57a zu vermeiden. Das leitende Lötauge 83b, welches elektrisch mit dem gemeinsamen Drain-Bereich 65b verbunden ist, kann ein Bitleitungslötauge realisieren, und das leitende Lötauge 83a, welches elek trisch mit dem Source-Bereich 65a verbunden ist, kann ein Speicherknoten-Lötauge realisieren.

Um eine parasitäre Kapazität zwischen den leitenden Lötaugen 83a, 83b und den Wortleitungen 57a zu verringern, wird es bevorzugt, wenn beim Ätzen der ersten Opferisolationsschichtmuster 69a ein Rest 69a' unter den ersten oberen Abstandshaltern 71a übrig gelassen wird. Um überdies die parasitäre Kapazität zwischen der Wortleitung 57a und dem Deckisolationsschichtmuster 59a zu verringern, überlappt das erste Opferisolationsschichtmuster 69a vorzugsweise eine Trennfläche zwischen der Wort leitung 57a und dem Deckisolationsschichtmuster 59a.

Im Folgenden wird auf die Fig. 17a und 17b Bezug genommen. Eine erste obere Zwischenisolationsschicht 85 ist auf der gesamten Oberfläche der resultierenden Struk tur ausgebildet, wo die leitenden Lötaugen 83a und 83b ausgebildet sind. Obgleich nicht in Fig. 17a gezeigt, kann die erste obere Zwischenisolationsschicht 85 zum Aus bilden von Bitleitungs-Kontaktöffungen, die die leitenden Lötaugen 83b freilegen, ge mustert werden. Eine Bitleitung kann dann unter Verwendung von herkömmlichen Ver fahren ausgebildet werden. Als nächstes wird eine zweite obere Zwischenisolations schicht 87 auf der gesamten Oberfläche der resultierenden Struktur ausgebildet, wo die Bitleitung ausgebildet worden ist. Die zweite und die erste obere Zwischenisolations schicht 87 und 85 werden zum Ausbilden von Speicherknoten-Kontaktöffnungen 89, die die leitenden Lötaugen 83a der Speicherknoten freilegen, aufeinanderfolgend gemustert. Auch wenn die Speicherknoten-Kontaktöffnungen 89 in Bezug auf die leitenden Löt augen 83a und 83b fehlerhaft ausgerichtet sind, kann die Wahrscheinlichkeit für die Freilegung der Wortleitungen 47a und der Zwischenisolationsschicht 79 trotzdem ver ringert werden, da die vorliegende Erfindung die "Dishing"-Effekte während eines CMP-Ätzens der Leitungsschicht 83 und der Zwischenisolationsschicht 79 verringert, wie es vorhergehend bereits im Bezug auf Fig. 16a und 16b erläutert worden ist.

Im Folgenden werden selbstausrichtende Kontaktstrukturen in Übereinstimmung mit der vorliegenden Erfindung erläutert und auf Fig. 18 Bezug genommen. Eine Viel zahl von isolierten Verbindungsmustern 60 (z. B. eine Vielzahl von isolierten Wortlei tungsmustern) werden auf dem Halbleitersubstrat 51 angeordnet. Die Vielzahl von Ver bindungsmustern 60 sind im wesentlichen zueinander parallel, wobei jede der Verbin dungsmuster 60 eine Verbindungsleitung (z. B. Wortleitung) 57a und ein Muster aus einer Schutzschicht 59a (z. B. Deckisolationsschicht) aufweist, die aufeinanderfolgend gestapelt bzw. geschichtet sind. Das Verbindungsmuster weist typischerweise ein lei tendes Muster bzw. ein Leitungsmuster auf. Eine Isolationsschicht 55 kann zwischen jeder der Verbindungsmuster 60 und dem Halbleitersubstrat 51 dazwischengelegt sein. Störstellenbereiche 65a und 65b mit einem zu dem Leitungstyp des Halbleitersubtrats unterschiedlichen Leitungstyp, sind in dem Halbleitersubstrat 51 zwischen der Vielzahl der Verbindungsmuster 60 ausgebildet.

Die Seitenwände jedes der Verbindungsmuster 60 sind mit einem Abstandshalter 75 bedeckt, welcher eine Ätz-Stop-Zwischenschicht 67a, einen Rest 69a' einer Opfer isolationsschicht und einen oberen Abstandshalter 71a aufweist. Die Ätz-Stop-Zwi schenschicht 67a ist direkt an den Seitenwänden des Verbindungsmusters 60 angeord net, wobei der Rest der Opferisolationsschicht 69a' und der obere Abstandshalter 71a jeweils auf der Ätz-Stop-Zwischenschicht 67a in den unteren Seitenwandbereichen bzw. oberen Seitenwandbereichen angeordnet ist. Weiterhin ist der ausgedehnte Abschnitt der Ätz-Stop-Zwischenschicht (etch-stop liner) 67a zwischen dem Rest 69a' der Opferiso lationsschicht und dem Halbleitersubstrat angeordnet. Wie es in Fig. 18 gezeigt ist, ist eine Lücke zwischen einem Paar von Verbindungsmustern 60 nahe dem Halbleitersub strat 51 breiter und weiter entfernt von dem Halbleitersubstrat 51 enger. Vorteilhafter weise kann die freigelegte Fläche der Störstellenbereiche 65a und 65b vergrößert wer den, wodurch ein verbesserter Kontaktlötaugenwiderstand und verbesserte Ausrich tungstoleranzen möglich sind. Schließlich werden die Lücken zwischen den Verbin dungsmustern 60 mit leitenden Lötaugen 83a und 83b gefüllt, welche jeweils elektrisch mit den Störstellenbereichen 65a bzw. 65b verbunden sind.

Aus dem Vorhergehenden ist es ohne weiteres ersichtlich, daß in Übereinstim mung mit der vorliegenden Erfindung durch Ausbilden der niedrig dotierten Störstel lenbereiche 65a und 65b und der LDD-Source/Drain-Bereiche 78 in einem Halbleiter substrat 51 und dann Ausbilden der Opferisolationsschicht 69 und der Zwischeniso lationsschicht 79 bei einer niedrigen Temperatur ein Hochleistungs-MOS-Transistor realisiert werden kann. Außerdem kann die Breite der selbstausrichtenden Kontakt öffnung nahe der niedrig dotierten Störstellenbereiche 65a und 65b ohne einem Beschä digen der Isolationsschicht 53 und der Störstellenbereiche 65a und 65b durch Verwen dung eines Ätzmittels, das die Ätz-Stop-Schicht 67 leichter als die Isolationsschicht 53 und die Störstellenbereiche 65a und 65b ätzt, vergrößert werden. Folglich können die Ausrichtungstoleranzen der Wortleitungsmuster 62 und die Speicherkno ten-Kontaktöffnungen 89 vergrößert werden und Übergangsleckstromeigenschaften verbessert werden.

Am Ende dieser detaillierten Beschreibung sollte es jedoch beachtet werden, daß verschiedene Variationen und Modifikationen bei den bevorzugten Ausführungsformen möglich sind, ohne im wesentlichen von den Grundlagen der vorliegenden Erfindung abzuweichen. Alle diese Variationen und Modifikationen sollten daher als im Umfang der vorliegenden Erfindung enthalten verstanden, wie er durch die nachfolgenden An sprüche bestimmt ist, enthalten sein.

Claims

1. Verfahren zum Ausbilden einer integrierten Schaltungsvorrichtung, das folgende Schritte aufweist:
Ausbilden eines Paares von Verbindungsmustern auf einem Substrat, wobei das Substrat einen Halbleiterbereich aufweist, der zwischen dem Paar von Ver bindungsmustern angeordnet ist;
Ausbilden einer Ätz-Stop-Schicht auf dem Paar von Verbindungsmustern und dem Substrat;
Ausbilden einer Opferisolationsschicht, die aus einem ersten Material besteht, auf dem Paar von Verbindungsmustern und dem Halbleiterbereich;
selektives Ätzen der Opferisolationsschicht, um Abschnitte der Ätz-Stop-Schicht freizulegen, die sich auf den Oberflächen des Paars von Verbindungsmustern er strecken;
Ausbilden von Seitenwandisolationsabstandshaltern, die aus einem zweiten Material bestehen und sich an Seitenwandabschnitten des Paars von Verbindungsmustern in einem oberen Lückenbereich zwischen dem Paar von Verbindungsmustern und auf einem Abschnitt der Opferisolationsschicht, die den Halbleiterbereich bedeckt, er strecken; und
selektives Ätzen des Abschnitts der Opferisolationsschicht, die den Halbleiterbe reich abdeckt, um unter Verwendung der Seitenwandisolationsabstandshalter als eine Ätzmaske Vertiefungen unterhalb der Seitenwandisolationsabstandshalter zu bestimmen.

2. Verfahren nach Anspruch 1, das ferner folgende Schritte aufweist:
Ätzen eines Abschnitts der Ätz-Stop-Schicht, der durch den Schritt des selektiven Ätzens des Abschnitts der Opferisolationsschicht, die den Halbleiterbereich abdeckt, um Vertiefungen unterhalb der Seitenwandisolationsabstandshalter zu bestimmen, freigelegt worden ist, von der Oberfläche des Halbleiterbereichs; und
Ausbilden eines leitenden Lötauges zwischen dem Paar von Verbindungsmustern derart, daß das leitende Lötauge mit dem Halbleiterbereich in Eingriff steht.

3. Verfahren nach Anspruch 1, wobei der Schritt eines selektiven Ätzens des Ab schnitts der Opferisolationsschicht, die den Halbleiterbereich abdeckt, um unterhalb der Seitenwandisolationsabstandshalter Vertiefungen zu bestimmen, den folgenden Schritt aufweist:
selektives Ätzen des Abschnitts der Opferisolationsschicht, die den Halbleiterbe reich abdeckt, um Vertiefungen unterhalb der Seitenwandisolationsabstandshalter zu bestimmen, während an Seitenwandabschnitten des Paars von Verbindungsmustern in einem unteren Lückenbereich zwischen den Seitenwandisolationsabstandshaltern und dem Substrat die Opferisolationsschicht aufrecht erhalten wird.

4. Verfahren nach Anspruch 1, wobei der Schritt eines selektiven Ätzens des Ab schnitts der den Halbleiterbereich abdeckenden Opferisolationsschicht zum Be stimmen von Vertiefungen unterhalb der Seitenwandisolationsabstandshalter fol genden Schritt aufweist:
selektives Ätzen des Abschnitts der den Halbleiterbereich abdeckenden Opferisola tionsschicht, um Vertiefungen unterhalb der Seitenwandisolationsabstandshalter derart zu bestimmen, daß die Opferisolationsschicht von Seitenwandabschnitten des Paars von Verbindungsmustern in einem unteren Lückenbereich zwischen den Sei tenwandisolationsabstandshaltern und dem Substrat entfernt wird.

5. Verfahren nach Anspruch 1, wobei die Ätz-Stop-Schicht eine Dicke von ungefähr 200 Å bis ungefähr 1000 Å aufweist.

6. Verfahren nach Anspruch 1, wobei die Ätz-Stop-Schicht aus dem zweiten Material besteht.

7. Verfahren nach Anspruch 1, wobei das zweite Material Siliziumnitrid (SiN) auf weist.

8. Verfahren nach Anspruch 1, wobei das erste Material aus einem Material besteht, das aus der Gruppe von High-Density-Plasma-Oxid (HDP-Oxid), Plasma-enhanced- Tetraethyl-Ortho-Silikat (PE-TEOS) und undotiertem Silikatglas (USG) ausgewählt ist.

9. Verfahren nach Anspruch 1, wobei der Schritt des Ausbildens der Opferisolations schicht bei einer Temperatur von weniger als ungefähr 800°C durchgeführt wird.

10. Verfahren nach Anspruch 1, wobei der Schritt des selektiven Ätzens der Opferisola tionsschicht zum Freilegen von Abschnitten der Ätz-Stop-Schicht, die sich auf der Oberfläche des Paars von Verbindungsmustern erstrecken, den folgenden Schritt aufweist:
isotropes Ätzen der Opferisolationsschicht, um Abschnitte der Ätz-Stop-Schicht freizulegen, die sich an Oberflächen des Paars von Verbindungsmustern erstrecken.

11. Verfahren nach Anspruch 1, wobei der Schritt des selektiven Ätzens des Abschnitts der den Halbleiterbereich abdeckenden Opferisolationsschicht, um Vertiefungen unterhalb der Seitenwandisolationsabstandshalter zu bestimmen, den folgenden Schritt aufweist:
anisotropes Ätzen des Abschnitts der den Halbleiterbereich abdeckenden Opferiso lationsschicht, um Vertiefungen unterhalb der Seitenwandisolationsabstandshalter zu bestimmen.

12. Verfahren zum Ausbilden einer integrierten Schaltungsvorrichtung, das folgende Schritte aufweist:
Ausbilden einer Isolationsschicht in einem Substrat, um einen Speicherzellenbereich und einen peripheren Schaltungsbereich zu bestimmen;
Ausbilden eines Paars von Wortleitungsmustern auf dem Substrat in dem Speicher zellenbereich;
Ausbilden eines Gate-Musters in dem peripheren Schaltungsbereich;
Ausbilden einer Opferisolationsschicht zwischen dem Paar von Wortleitungsmu stern derart, daß eine Lücke zwischen dem Paar von Wortleitungsmustern im we sentlichen gefüllt ist;
Ätzen der Opferisolationsschicht derart, daß die Opferisolationsschicht einen unteren Lückenbereich zwischen dem Paar von Wortleitungsmustern, der zu dem Substrat benachbart ist, ausfüllt; und
Ausbilden einer Zwischenisolationsschicht auf dem Speicherzellenbereich und dem peripheren Schaltungsbereich derart, daß ein Abstand von einer oberen Oberfläche der Zwischenisolationsschicht zu der Substratoberfläche in dem Speicherzellenbe reich größer ist als ein Abstand von der oberen Oberfläche der Zwischenisolations schicht zu dem Substrat in dem peripheren Schaltungsbereich.

13. Verfahren nach Anspruch 12, das weiterhin die Schritte aufweist:
Ätzen der Zwischenisolationsschicht von dem Speicherzellenbereich;
Ätzen der Opferisolationsschicht, um das Substrat zwischen den Wortleitungsmu stern freizulegen; und
Ausbilden einer Leitungsschicht auf dem Speicherzellenbereich und dem peripheren Schaltungsbereich derart, daß ein Abstand von einer oberen Oberfläche der Lei tungsschicht zu der Substratoberfläche in dem Speicherzellenbereich größer ist als ein Abstand von der oberen Oberfläche der Leitungsschicht zu dem Substrat in dem peripheren Schaltungsbereich.

14. Verfahren nach Anspruch 13, das weiterhin den Schritt aufweist:
Ätzen der Leitungsschicht in dem Speicherzellenbereich und der Leitungsschicht und der Zwischenisolationsschicht in dem peripheren Schaltungsbereich, um ein leitendes Lötauge in der Lücke zwischen dem Paar von Wortleitungsmustern auszubilden.

15. Verfahren nach Anspruch 13, wobei der Schritt des Ätzens der Leitungsschicht in dem Speicherzellbereich und der Leitungsschicht und der Zwischenisolationsschicht in dem peripheren Schaltungsbereich unter Verwendung von chemisch-mechani schem Polieren (CMP) geführt wird.

16. Verfahren nach Anspruch 12, das weiterhin die folgenden Schritte aufweist:
Ausbilden einer Abstandshalterisolationsschicht auf der geätzten Opferisolations schicht und dem Paar von Wortleitungsmustern derart, daß die Abstandshalterisola tionsschicht auf den Seitenwänden des Paars von Wortleitungsmustern in einem oberen Lückenbereich zwischen dem Paar von Wortleitungsmustern, das von dem Substrat entfernt liegt, angeordnet ist;
Ätzen der Abstandshalterisolationsschicht, um einen Abschnitt der Opferisolations schicht zwischen dem Paar von Wortleitungsmustern freizulegen, während die Ab standshalterisolationsschicht auf den Seitenwänden des Paars von Wortleitungsmu stern in dem oberen Lückenbereich aufrecht erhalten wird;
Ätzen der Zwischenisolationsschicht und der Opferisolationsschicht, um das Sub strat zwischen den Wortleitungsmustern freizulegen, während die Opferisolations schicht an den Seitenwänden des Paars von Wortleitungsmustern in dem unteren Lückenbereich aufrecht erhalten wird, wobei der untere Lückenbereich breiter als der obere Lückenbereich ist.

17. Integrierte Schaltungsvorrichtung mit:
einem Substrat;
einem Verbindungsmuster mit Seitenwänden, die auf dem Substrat angeordnet sind; und
einer zusammengesetzten Isolationsschicht, die eine Schicht aus einem ersten Mate rial und eine Schicht aus einem zweiten Material aufweist, die auf den Seitenwänden derart angeordnet sind, daß die Schicht aus einem ersten Material in einem oberen Seitenwandbereich angeordnet ist und die Schicht aus einem zweiten Material in einem unteren Seitenwandbereich zwischen der Schicht aus einem ersten Material und dem Substrat angeordnet ist, wobei die Schicht aus einem ersten Material dicker als die Schicht aus einem zweiten Material ist.

18. Integrierte Schaltungsvorrichtung nach Anspruch 17, wobei das Substrat einen Halbleiterbereich aufweist, der benachbart zu den Verbindungsmustern angeordnet ist.

19. Integrierte Schaltungsvorrichtung nach Anspruch 18, die weiterhin aufweist:
ein leitendes Lötauge, das gegen die zusammengesetzte Isolationsschicht an einer der Verbindungsmusterseitenwände stößt und mit dem Halbleiterbereich in Eingriff steht.

20. Integrierte Schaltungsvorrichtung nach Anspruch 17, wobei das Verbindungsmuster aufweist:
eine Leitungsschicht; und
eine Deckschicht, die auf der Leitungsschicht angeordnet ist und wobei die inte grierte Schaltungsvorrichtung weiterhin aufweist:
eine Gate-Isolationsschicht, die zwischen der Leitungsschicht und dem Substrat an geordnet ist.

21. Integrierte Schaltungsvorrichtung nach Anspruch 20, wobei die Schicht aus einem zweiten Material eine Trennfläche zwischen der Leitungsschicht und der Deckschicht überlappt.

22. Integrierte Schaltungsvorrichtung nach Anspruch 17, wobei die Schicht aus einem zweiten Material ein Material aufweist, das aus der Gruppe von einem High- Density-Plasma-Oxid (HDP-Oxid), einem Plasma-enhanced-Tetraethyl-Ortho- Silikat (PE-TEOS) und undotiertem Silikatglas (USG) ausgewählt ist.

23. Integrierte Schaltungsvorrichtung nach Anspruch 17, wobei die Schicht aus einem ersten Material Siliziumnitrid (SiN) aufweist.