DE102004030806B4

DE102004030806B4 - Halbleitervorrichtung und Verfahren zur Herstellung derselben

Info

Publication number: DE102004030806B4
Application number: DE102004030806A
Authority: DE
Inventors: Je-Min Park
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2003-06-25
Filing date: 2004-06-25
Publication date: 2010-08-12
Anticipated expiration: 2024-06-26
Also published as: KR20050000798A; KR100545865B1; US7807569B2; US20040262769A1; CN1577823A; US20090176357A1; CN100405589C; DE102004030806A1; TW200503111A; US7518245B2; JP2005019988A; JP4964407B2

Abstract

Verfahren zur Herstellung einer Halbleitervorrichtung, mit den folgenden Schritten:
Ausbilden von Gatestrukturen (225) in einem Zellenbereich und einem zellenfreien Bereich eines Halbleitersubstrats (200);
Ausbilden einer ersten Kontaktzone und einer zweiten Kontaktzone in dem Zellenbereich des Substrats (200) zwischen den Gatestrukturen (225);
Ausbilden einer ersten Isolierschicht (235) auf dem Substrat (200);
Ausbilden von ersten Kontaktlöchern, welche die erste Kontaktzone und die zweite Kontaktzone freilegen, durch teilweises Ätzen der ersten Isolierschicht (235);
Ausbilden eines ersten Kontaktflecks (245) und eines zweiten Kontaktflecks (250) in den ersten Kontaktlöchern, wobei der erste Kontaktfleck (245) und der zweite Kontaktfleck (250) die erste Kontaktzone bzw. die zweite Kontaktzone kontaktieren;
Ausbilden einer zweiten Isolierschicht (255) auf der ersten Isolierschicht (235), auf dem ersten Kontaktfleck (245) und auf dem zweiten Kontaktfleck (250) in dem Zellenbereich und auf der ersten Isolierschicht (235) in dem zellenfreien Bereich;
Ausbilden eines zweiten Kontaktloches, welches den zweiten...

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die Offenbarung betrifft eine Halbleitervorrichtung und ein Verfahren zur Herstellung der Halbleitervorrichtung. Spezieller betrifft die Erfindung eine Kontaktstruktur einer Halbleiterspeichervorrichtung und ein Verfahrens zur Herstellung derselben.
2. Beschreibung des Standes der Technik
Aus der US 6 091 154 A ist eine Halbleitervorrichtung bekannt, die auf einem Halbleitersubstrat mit einer ersten Zone und einer zweiten Zone ausgebildet ist. Diese bekannte Halbleitervorrichtung umfasst eine leitende Kontaktanschlussfläche, welche in einem Nicht-Zellenbereich des Halbleitersubstrats ausgebildet. Es ist ferner ein leitendes Muster vorgesehen, welches einer peripheren Zone der leitenden Kontaktanschlussfläche überlagert ist, wobei das leitende Muster eine Öffnung aufweist, um eine andere Zone der leitenden Kontaktanschlussfläche freizulegen. Schließlich ist auch ein leitender Kontakt vorgesehen, der sich durch die Öffnung hindurch erstreckt, wobei der leitende Kontakt elektrisch mit der leitenden Kontaktanschlussfläche verbunden ist.
Aus der US 5 759 914 A ist ein Verfahren zur Herstellung einer Verbindung in einer Halbleitervorrichtung bekannt, wonach auf einem Halbleitersubstrat zuerst eine Metallverbindung ausgebildet wird. Es wird auf dem Halbleitersubstrat eine erste Isolierschicht ausgebildet und danach werden eine Vielzahl von zweiten Isolierschichtmuster auf der ersten Isolierschicht ausgebildet. Es werden dann anschließend Ab standshalter zwischen der Vielzahl der zweiten Isolierschichtmuster gebildet und mit einem ersten Metall gefüllt. Danach werden die zweiten Isolierschichtmuster über jeweilige Muster der ersten Metallverbindung und es wird die darüberliegende erste Isolierschicht geätzt, um dadurch eine Vielzahl von Kontaktlöchern auszubilden. Die Vielzahl der Kontaktlöcher wird mit einem zweiten Metall gefüllt. Schließlich werden zweite Metallverbindungen hergestellt. Zur Verringerung von Problemen bei der Ausrichtung von Kontakten werden gemäß diesem bekannten Verfahren Kontaktflächen durch leitfähige Masken hindurch mit einem Kontaktpfropfen kontaktiert.
Mit der Entwicklung von Halbleiterherstellungstechnologien wurden Halbleitervorrichtungen mit hohen Speicherkapazitäten realisiert, die weit verbreitet in vielfältigen elektronischen oder elektrischen Geräten verwendet werden. Speziell DRAM-Vorrichtungen wie diejenigen, die einzelne Einheitszellen enthalten und einen Transistor und einen Kondensator enthalten, wurden hinsichtlich der Zellendichte stark verbessert. Mit der Erhöhung der Zellendichte wurden Kontaktlöcher zum Verbinden einer oberen leitenden Schicht mit einer unteren leitenden Schicht kleiner, während Zwischenschicht-Isolierschichten zwischen den leitenden Schichten dicker geworden sind. Da das Kontaktloch ein hohes Längenverhältnis (ein Verhältnis zwischen einer Höhe des Kontaktloches zu einer Weite oder Breite desselben) besitzt, wurde der Prozeßgrenzbereich eines photolithographischen Prozesses zur Ausbildung des Kontaktloches reduziert, so daß ein winziges Kontaktloch nicht mit Verwendung einer herkömmlichen Halbleiterherstellungstechnik ausgebildet werden kann. Die Lösung bestand darin, Kontaktflächen in einer DRAM-Vorrichtung einzubeziehen, um das Längenverhältnis der Kontaktlöcher zu reduzieren. Zusätzlich wurde eine Selbstausrichtkontaktstruktur (SAC) entwickelt, um winzige Kontakte in den Halbleitervorrichtungen mit winzigen Mustern unterhalb von etwa 0,1 μm auszubilden, und zwar ohne Fehler der Halbleitervorrichtungen.
Beispielsweise offenbart das koreanische Patent Nr. 200,697 ein Verfahren zur Herstellung einer Halbleitervorrichtung ohne Fehler eines Metallkontaktes. Gemäß diesem Verfahren wird ein Schutzring an einem peripheren Abschnitt einer Bitleitung ausgebildet, um einen Fehler des Metallkontaktes relativ zur Bitleitung zu verhindern.
Darüber hinaus offenbart das US-Patent Nr. 6,451,651 ein Verfahren zur Herstellung einer Halbleitervorrichtung, in welcher ein Metallkontakt mit einer Kontaktfläche in einem peripheren/Kernbereich eines Halbleitersubstrats durch einen Selbstausrichtprozeß verbunden wird.
1A bis 1F zeigen Querschnittsansichten, die ein herkömmliches Verfahren zur Herstellung einer Halbleitervorrichtung gemäß dem oben erwähnten US-Patent zeigen. In den 1A bis 1F ist mit ’P’ ein peripherer/Kernbereich der Halbleitervorrichtung bezeichnet, und ’C’ gibt einen Zellenbereich der Halbleitervorrichtung an.
Gemäß den 1A und 1B werden nach der Ausbildung einer Gateisolierschicht auf dem Halbleitersubstrat 10, auf welchem eine Isolierschicht vorhanden ist, eine Polysiliziumschicht, eine Metallsilizidschicht und eine Gateabdeckschicht aufeinanderfolgend auf der Gateisolierschicht ausgebildet.
Die Gateabdeckschicht, die Metallsilizidschicht und die Polysiliziumschicht werden aufeinanderfolgend gemäß einem photolithographischen Prozeß geätzt, um dadurch Gatemuster 15 auf dem Halbleitersubstrat 10 auszubilden. Nachdem Abstandshalter an den Seitenwänden der Gatemuster 15 ausgebildet worden sind, werden Fremdstoffe an Abschnitten des Substrats 10 zwischen den Gatemustern 15 implantiert, um Source-/Drainzonen auszubilden. Als ein Ergebnis werden Transistoren mit einem Gatemuster 15 und den Source-/Drainzonen auf dem Substrat 10 gebildet.
Eine Siliziumoxidschicht wird dann auf dem Substrat 10 ausgebildet, auf welchem die Transistoren vorhanden sind, und es wird dann die Siliziumoxidschicht planarisiert, um eine erste Zwischenschicht-Isolierschicht 20 auf den Transistoren und auf dem Substrat 10 auszubilden. Die erste Zwischenschicht-Isolierschicht 20 wird geätzt, um Kontaktlöcher auszubilden, welche Abschnitte des Substrats 10 zwischen den Gatemustern 15 in dem Zellenbereich C freilegen.
Nachdem eine Kontaktschicht aus Polysilizium auf der ersten Zwischenschicht-Isolierschicht 20 ausgebildet wurde, um die Kontaktlöcher auszufüllen, werden die leitende Schicht und die erste Zwischenschicht-Isolierschicht 20 teilweise geätzt, um eine Bitleitungskontaktfläche 25 und eine Speicherknotenpunktkontaktfläche 30 auf dem Substrat 10 herzustellen.
Es wird eine zweite Zwischenschicht-Isolierschicht 35 auf den Kontaktflächen 25 und 30 und auf der ersten Zwischenschicht-Isolierschicht 20 ausgebildet und dann wird eine erste Ätzstoppschicht 40 auf der zweiten Zwischenschicht-Isolierschicht 35 ausgebildet.
Die erste Ätzstoppschicht 40 und die zweite Zwischenschicht-Isolierschicht 35 werden geätzt, um ein Bitleitungskontaktloch zu bilden, welches die Bitleitungskontaktfläche 25 in dem Zellenbereich C freilegt. Hierbei werden die die Kontaktlöcher freilegenden Abschnitte des Substrats 10, die einem Bitleitungskontaktteil und einem Metallkontaktteil entsprechen, in dem peripheren/Kernbereich P ausgebildet.
Es wird eine Metallbarriereschicht 45 in dem Bitleitungskontaktloch des Zellenbereiches C und in den Kontaktlöchern des peripheren/Kernbereiches P ausgebildet. Nachdem eine Metallschicht ausgebildet worden ist, um das Bitleitungskontaktloch des Zellenbereiches C zu füllen und auch die Kontaktlöcher des peripheren/Kernbereiches P zu füllen, wird die Metallschicht gemäß einem chemisch-mechanischen Polierprozeß (CMP) geätzt, so daß ein Bitleitungskontaktpfropfen 50 in dem Bitleitungskontaktloch des Zellenbereiches C ausgebildet wird, und wobei Metallkontaktflächen 55 in den Kontaktlöchern des peripheren/Kernbereiches P jeweils ausgebildet werden.
Abschnitte der ersten Ätzstoppschicht 40 werden entfernt, ausgenommen einem Abschnitt der ersten Ätzstoppschicht 40, welcher benachbart den Metallkontaktflächen 55 in dem peripheren/Kernbereich P gelegen ist. Nachdem eine Metallsperrschicht 60 und eine leitende Bitleitungsschicht 65 auf der gesamten Oberfläche des Substrats 10 ausgebildet worden sind, werden die Metallsperrschicht 60 und die leitende Bitleitungs schicht 65 geätzt, um Bitleitungsmuster auf der zweiten Zwischenschicht-Isolierschicht 35 auszubilden. Nachdem hierbei eine Hilfsoxidschicht 70 und eine Opferschicht 75 auf der leitenden Bitleitungsschicht 65 ausgebildet worden sind, werden die Opferschicht 75, die Hilfsoxidschicht 70, die leitende Bitleitungsschicht 65 und die Metallsperrschicht 60 aufeinanderfolgend gemäß einem photolithographischen Prozeß geätzt, um dadurch das Bitleitungsmuster auf der zweiten Zwischenschicht-Isolierschicht 35 auszubilden.
Nach der Ausbildung der dritten Zwischenschicht-Isolierschicht 80 auf den Bitleitungsmustern wird die dritte Zwischenschicht-Isolierschicht 80 planiert, und zwar soweit, bis die Opferschicht 75 freigelegt ist. In dem peripheren/Kernbereich P besitzt ein Bitleitungsmuster, welches mit dem Bitleitungskontaktpfropfen verbunden ist, eine relativ schmale Weite, während ein Bitleitungsmuster, welches mit einem Metallkontaktpfropfen verbunden ist, eine relativ große Weite besitzt.
Gemäß 1C werden die Opferschicht 75 und die Hilfsoxidschicht 70 auf den Bitleitungsmustern selektiv geätzt, um die leitende Bitleitungsschicht 65 freizulegen. Dann werden Nuten 84, welche die Bitleitungsmuster freilegen, auf der dritten Isolierschicht 80 ausgebildet.
Gemäß 1D wird nach der Ausbildung einer Nitridschicht auf der dritten Zwischenschicht-Isolierschicht 80 zum Füllen der Nuten 85 die Nitridschicht geätzt, um Nitridschichtmuster 90 auszubilden, welche die Nuten 80 ausfüllen. Hierbei wird ein Abstandshalter 95 an einer Seitenwand der Nut 85 gebildet, welche das Bitleitungsmuster mit relativ großer Weite in dem peripheren/Kernbereich P freilegt.
Es werden dann aufeinanderfolgend eine zusätzliche Oxidschicht 100 und eine zweite Ätzstoppschicht 105 auf dem Bitleitungsmuster mit der relativ großen Weite ausgebildet, ebenso auf dem Nitridschichtmuster 90, auf dem Abstandshalter 95 und auf der dritten Zwischenschicht-Isolierschicht 80.
Die zweite Ätzstoppschicht 105, die zusätzliche Oxidschicht 100, die dritte Zwischenschicht-Isolierschicht 80 und die zweite Zwischenschicht-Isolierschicht 35 werden teilweise in dem Zellenbereich C geätzt, wodurch ein Speicherknotenpunktkontaktloch gebildet wird, welches die Speicherknotenpunktkontaktfläche 30 freilegt. Es wird ein leitendes Material in das Speicherknotenpunktkontaktloch gefüllt, um einen Speicherknotenpunktkontaktpfropfen 110 in dem Speicherknotenpunktkontaktloch auszubilden.
Gemäß 1E werden nach der Ausbildung eines Speicherknotenpunktes 115, der mit dem Speicherknotenpunktkontaktpfropfen 110 verbunden ist, und zwar unter Verwendung einer Formoxidschicht, eine dielektrische Schicht 120 und eine Plattenelektrode 125 aufeinanderfolgend auf dem Speicherknotenpunkt 115 ausgebildet, um einen Kondensator in dem Zellenbereich C zu vervollständigen.
Nach der Vervollständigung des Kondensators in dem Zellenbereich C wird die zweite Ätzstoppschicht 105 auf dem peripheren/Kernbereich P entfernt. Dann wird eine vierte Zwischenschicht-Isolierschicht 130 über dem Substrat 10 ausgebildet, und zwar enthaltend den Zellenbereich C und den peripheren/Kernbereich P.
Gemäß 1F wird die vierte Zwischenschicht-Isolierschicht 130 und die dritte Zwischenschicht-Isolierschicht 80 geätzt, um Kontaktlöcher auszubilden, welche die Plattenelektrode 125, die Metallkontaktfläche 55 und die Bitleitungsmuster freilegen. Wenn ein leitendes Material in die Kontaktlöcher gefüllt wird, werden Kontaktpfropfen 135, 140 und 145 in den Kontaktlöchern jeweils ausgebildet. Die Metallkontaktpfropfen 135, 140 und 145 verbinden die oberen Verdrahtungen mit den darunter liegenden leitenden Strukturen.
Bei dem oben beschriebenen Verfahren zur Herstellung einer Halbleitervorrichtung ist es wünschenswert, die Dicke der Nitridmuster zu erhöhen, um einen hohen Prozeßrandbereich sicherzustellen, und zwar für die Ausbildung der Bitleitungsmuster. Jedoch wird eine Erhöhung der Dicke der Nitridmuster auch zu einer übermäßigen Vergrößerung der Dicke der Bitleitungen. Da die Intervalle zwischen den Bitleitungen sehr klein sind, und zwar in der Halbleitervorrichtung, die eine Designregel unterhalb von 0,1 μm aufweist, werden die Längenverhältnisse der Bitleitungen somit stark erhöht. Als ein Ergebnis können die Bitleitungen elektrisch kurzgeschlossen werden. Da darüber hinaus mehrere zusätzliche Schichten auf den Bitleitungsmustern ausgebildet werden, um dadurch die Metallkontaktpfropfen durch einen Selbstausrichtprozeß auszubilden, wird der Halbleiterherstellungsprozeß komplizierter. Ferner können die darunter liegenden leitenden Strukturen beschädigt werden, da mehrere Ätzvorgänge ausgeführt werden, um die Metallkontaktpfropfen auszubilden.
Da mittlerweile die Größe des Kontaktpads in dem peripheren/Kernbereich reduziert wurde, da die DRAM-Vorrichtungen hochdicht ausgebildet werden, wird ein überlappender Randbereich zur Ausbildung eines Metallkontaktes relativ zu der Kontaktfläche ebenfalls stark reduziert. Obwohl die Designregel des peripheren/Kernbereiches ebenfalls erhöht werden kann, um dieses Problem zu überwinden, gibt es einen Kompromiß dahingehend, daß der Durchsatz des DRAM-Vorrichtungsherstellungsprozesses reduziert werden kann.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist Aufgabe der vorliegenden Erfindung bei einer Halbleitervorrichtung mit einem Zellenbereich und einem zellenfreien Bereich Kurzschlüsse beim Ankontaktieren von Kontakten im Zellenbereich und eines Bitleitungs-Kontaktflecks im zellenfreien Bereich zu vermeiden sowie ein Herstellungsverfahren für eine solche Halbleitervorrichtung mit möglichst wenigen Herstellungsschritten bereitzustellen.
Die Aufgabe wird gelöst durch ein Verfahren nach Anspruch 1 und durch eine Halbleitervorrichtung nach Anspruch 6. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Die oben angegebenen und weitere Vorteile der Ausführungsformen der vorliegenden Erfindung ergeben sich klarer aus der folgenden detaillierten Beschreibung unter Hinweis auf die beigefügten Zeichnungen, in welchen zeigen:
1A bis 1F Querschnittsansichten, die ein herkömmliches Verfahren zur Herstellung einer Halbleitervorrichtung veranschaulichen;
2A bis 7 Querschnittsansichten, die ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung wiedergeben;
8 ein Elektronenmikroskopbild der Halbleitervorrichtung in 7.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Es werden nun Ausführungsformen nach der vorliegenden Erfindung vollständig im folgenden unter Hinweis auf die beigefügten Zeichnungen beschrieben, in denen Beispiele der Ausführungsformen der Erfindung dargestellt sind. In den Zeichnungen sind die Dicken der Schichten und Zonen der Übersichtlichkeit halber übertrieben dargestellt. Gleiche Bezugszeichen verweisen auf identische Elemente oder ähnliche Elemente in allen Zeichnungen. Es sei darauf hingewiesen, daß dann, wenn ein Element, wie beispielsweise eine Schicht, eine Zone oder ein Substrat so dargestellt wird, daß es ”auf” oder ”über” einem anderen Element ist, es direkt auf dem anderen Element sein kann oder auch unter Zwischenfügung von Elementen angeordnet sein kann.
Die 2A bis 7 zeigen Querschnittsansichten, die ein Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigen. Die 2A, 2B, 3A, 3B, 4A, 4B, 5A und 5B zeigen Querschnittsansichten, die einen Zellenbereich der Halbleitervorrichtung wiedergeben, und die 2C, 3C, 4C, 5C, 6 und 7 zeigen Querschnittsansichten die einen peripheren/Kernbereich der Halbleitervorrichtung darstellen, entsprechend einem Nicht-Zellenbereich der Halbleitervorrichtung.
2A ist eine Querschnittsansicht entlang einer Richtung einer Wortleitung 240 in einem Zellenbereich der Halbleitervorrichtung und 2B ist eine Querschnittsansicht entlang der Richtung einer Bitleitung 270 in dem Zellenbereich der Halbleitervorrichtung. Zusätzlich zeigt 2C eine Querschnittsansicht entlang der Richtung der Bitleitung 271 in dem peripheren/Kernbereich der Halbleitervorrichtung.
Die 2A bis 2C veranschaulichen Prozesse zur Ausbildung einer ersten Isolierzwischenschicht 235 und von Kontaktflächen 245 und 250 auf einem Halbleitersubstrat 200.
Gemäß den 2A bis 2C wird eine Isolierschicht 205 auf dem Substrat 200 ausgebildet, welches den Zellenbereich und den peripheren/Kernbereich aufweist, um aktive Zonen festzulegen. Die Isolierschicht 205 wird beispielsweise mit Hilfe eines Isolierprozesses hergestellt, wie einem Seichtgrabenisolierprozeß (STI) oder durch einen örtlichen Siliziumoxidationsprozeß (LOCOS).
Es wird eine dünne Gatedielektrikumsschicht, wie beispielsweise eine Gateoxidschicht (nicht gezeigt), auf dem Substrat 200 mit Hilfe eines thermischen Oxidationsprozesses oder eines chemischen Dampfniederschlagsprozesses (CVD) ausgebildet. Hierbei wird die Gateoxidschicht auf den aktiven Zonen des Substrats 200 ausgebildet. Die Gateoxidschicht wird in ein Muster gebracht, um Gateoxidmuster 215 auf dem Substrat 200 zu bilden.
Eine erste leitende Schicht (nicht gezeigt) und eine erste Maskenschicht (nicht gezeigt) werden aufeinanderfolgend auf der Gateoxidschicht in dem Zellenbereich und in dem peripheren/Kernbereich ausgebildet. Die erste leitende Schicht wird in ein Muster gebracht, um leitende Gatemuster 215 auf den Gateoxidmustern 210 auszubilden, und es wird die erste Maskenschicht in ein Muster gebracht, um Gatemaskenmuster 220 auf den leitenden Gatemustern 215 auszubilden. Die erste Maskenschicht kann auch als Gatemaskenschicht bezeichnet werden.
Bei einer Ausführungsform nach der vorliegenden Erfindung enthält die erste leitende Schicht Polysilizium, welches mit Fremdstoffen dotiert ist. Alternativ kann die erste leitende Schicht eine Polycidstruktur besitzen, mit einem dotierten Polysiliziumfilmmuster, welches auf dem Gateoxidmuster 210 ausgebildet ist, und mit einem Metallsilizidfilmmuster, welches auf dem dotieren Polysiliziumfilmmuster ausgebildet ist.
Die erste Maskenschicht enthält ein Material mit einer Ätzselektivität relativ zu demjenigen der ersten Zwischenschicht-Isolierschicht 235, die aufeinanderfolgend ausgebildet werden. Beispielsweise kann die erste Maskenschicht Nitrid enthalten, wie z. B. Siliziumnitrid, wenn die erste Zwischenschicht-Isolierschicht 235 Oxid enthält.
Die erste leitende Schicht, die erste Maskenschicht und die Gateoxidschicht werden aufeinanderfolgend gemäß einem photolithographischen Prozeß geätzt, wodurch Gatestrukturen 225 gebildet werden, inklusive den Gateoxidmustern 210, den leitenden Gatemustern 215 und den Gatemaskenmustern 220. Bei einer Ausführungsform der vorliegenden Erfindung werden die erste leitende Schicht, die erste Maskenschicht und die Gateoxidschicht aufeinanderfolgend geätzt, und zwar unter Verwendung eines Fotoresistmusters (nicht gezeigt) als Ätzmaske, um dadurch die Gatestrukturen 225 auf dem Substrat 200 auszubilden. Alternativ werden Gatemaskenmuster 220 unter Verwendung eines Fotoresistmusters als Ätzmaske ausgebildet, es wird das Fotoresistmuster mit Hilfe eines Aschungsprozesses und eines Abstreifprozesses entfernt. Es werden die leitenden Gatemuster 215 und die Gateoxidmuster 220 unter Verwendung der Gatemaske als Ätzmasken ausgebildet, so daß die Gatestrukturen 225 auf dem Substrat 200 ausgebildet werden.
Es wird eine erste Isolierschicht (nicht gezeigt) auf dem Substrat 200 hergestellt, welches den Zellenbereich und den peripheren/Kernbereich enthält, um die Gatestruktu ren 225 abzudecken. Die erste Isolierschicht wird anisotrop geätzt, um die Gateabstandshalter 230 an den Seitenwänden der Gatestrukturen 225 jeweils auszubilden.
Es werden dann Fremdstoffe in Abschnitte des Substrats 200 implantiert, die zwischen den Gatestrukturen 225 freiliegend sind, und zwar mit Hilfe Ionenimplantationsprozesses, so daß Source-/Drainzonen (nicht gezeigt) benachbart den Gatestrukturen 225 ausgebildet werden. Somit sind Metalloxidhalbleitertransistoren (MOS) mit den Gatestrukturen 225 und den Source-/Drainzonen auf dem Substrat 200 ausgebildet. Die Source-/Drainzonen, die in dem Zellenbereich ausgebildet sind, sind in Kondensatorkontaktzonen und Bitleitungskontaktzonen aufgeteilt. Die Kondensatorkontaktzonen können auch als Speicherknotenpunktkontaktzonen bezeichnet werden. Die Kondensatoren sind elektrisch mit Kondensatorkontaktzonen verbunden, während die Bitleitungen 270 elektrisch mit den Bitleitungskontaktzonen verbunden sind. Als ein Ergebnis werden eine Vielzahl an Wortleitungen 240 in dem Zellenbereich und dem peripheren/Kernbereich des Substrats 200 ausgebildet. Hierbei sind die Wortleitungen 240 im wesentlichen parallel zueinander ausgerichtet angeordnet. Eine Wortleitung 240 ist elektrisch gegenüber der benachbarten Wortleitung 240 isoliert, und zwar durch die Zwischenfügung des Gateabstandshalters 230 dazwischen.
Bei einer Ausführungsform werden primäre Fremdstoffe in Abschnitte des Substrats 200 zwischen den Gatestrukturen 225 mit einer relativ niedrigen Fremdstoffkonzentration implantiert, bevor die Gateabstandshalter 230 an den Seitenwänden der Gatestrukturen 225 ausgebildet werden. Es werden dann Sekundärfremdstoffe in die Abschnitte des Substrats 200 zwischen den Gatestrukturen 225 in einer relativ hohen Fremdstoffkonzentration implantiert, wodurch dann Source-/Drainbereiche des MOS-Transistors mit leicht dotierten Drainstrukturen (LDD) gebildet werden.
Die erste Zwischenschicht-Isolierschicht 235 wird auf dem Zellenbereich und dem peripheren/Kernbereich des Substrats 200 ausgebildet, um die Wortleitungen 240 abzudecken. Die erste Zwischenschicht-Isolierschicht 235 wird unter Verwendung des Oxids ausgebildet, wie beispielsweise undotiertem Silikatglas (USG), plasmaunterstütztem Tetraorthosilikatglas (PE-TEOS), Aufschleuderglas (spin an glass) (SOG), hochdichtem plasmachemischen Dampfniederschlags-(HDP-CVD)-Oxidphosphorsilikatglas (PSG), Borphosphorsilikatglas (BPSG) usw.
Die erste Zwischenschicht-Isolierschicht 235 wird mit Hilfe eines chemisch-mechanischen Polierprozesses (CMP) planiert und wird einem Rückätzprozeß unterworfen oder einer Kombination aus den genannten Vorgängen. Die erste Zwischenschicht-Isolierschicht 235 kann soweit planiert werden, bis die oberen Flächen der Wortleitungen 240 freigelegt sind.
Die planierte erste Zwischenschicht-Isolierschicht 235 wird anisotrop geätzt, um erste Kontaktlöcher (nicht gezeigt) zu bilden, welche die Source-/Drainzonen der MOS-Transistoren freilegen. Die erste Zwischenschicht-Isolierschicht 235, die aus einem Material wie beispielsweise einem Oxid hergestellt ist, wird teilweise geätzt, und zwar unter Verwendung eines Ätzgases mit einer Ätzselektivität zwischen der ersten Zwischenschicht-Isolierschicht 235 und der Gatemaske 220. Somit werden die ersten Kontaktlöcher, welche die Source-/Drainzonen freilegen, selbstausgerichtet, und zwar mit den Wortleitungen 240. Einige der ersten Kontaktlöcher legen die Kondensatorkontaktzonen frei (das heißt die Speicherknotenpunktkontaktzonen) und andere erste Kontaktlöcher legen die Bitleitungskontaktzonen frei.
Eine zweite leitende Schicht (nicht gezeigt) ist auf der ersten Zwischenschicht-Isolierschicht 235 ausgebildet, um die ersten Kontaktlöcher zu füllen. Die zweite leitende Schicht wird unter Verwendung von Polysilizium, welches mit Fremdstoffen mit hoher Fremdstoffkonzentration dotiert ist, hergestellt. Die zweite leitende Schicht wird mit Hilfe eines CMP-Prozesses geätzt und es erfolgt ein Rückätzprozeß oder ein Kombinationsprozeß aus CMP und dem Rückätzprozeß, bis die Gatemaskenmuster 220 freigelegt sind. Als ein Ergebnis werden erste Speicherknotenpunktkontaktflächen 245 und Bitleitungskontaktflächen 250 jeweils in den ersten Kontaktlöchern ausgebildet. Hierbei werden die ersten Speicherknotenpunktkontaktflächen 245 und die Bitleitungskontaktflächen 250 als selbstausgerichtete Kontaktflächen (SAC) bezeichnet. Die ersten Speicherknotenpunktkontaktflächen 245 und die Bitleitungskontaktflächen 250 werden elektrisch mit den Source-/Drainzonen verbunden. Zusätzlich kontaktieren die ersten Speicherknotenpunktkontaktflächen 245 die Kondensatorkontaktzonen und die Bitleitungskontaktflächen 250 kontaktieren die Bitleitungskontaktzonen.
Die 3A bis 3C veranschaulichen Prozesse zur Ausbildung der Bitleitungen 270 und einer dritten Zwischenschicht-Isolierschicht 275 in dem Zellenbereich und in dem peripheren/Kernbereich.
Gemäß den 2A bis 3C wird eine zweite Zwischenschicht-Isolierschicht 255 auf den ersten Speicherknotenpunktkontaktflächen 245, auf den Bitleitungskontaktflächen 250 und auf der ersten Zwischenschicht-Isolierschicht 230 ausgebildet. Die zweite Zwischenschicht-Isolierschicht 255 wird unter Verwendung eines Oxids hergestellt, wie beispielsweise USG, SOG, PE-TEOS, HDP-CVD-Oxid, PSG, BPSG usw. Hierbei kann die zweite Zwischenschicht-Isolierschicht 255 unter Verwendung eines dielektrischen Materials ausgebildet werden, welches identisch mit demjenigen der ersten Zwischenschicht-Isolierschicht 230 ist. Alternativ kann die zweite Zwischenschicht-Isolierschicht 255 unter Verwendung eines dielektrischen Materials hergestellt werden, welches verschieden von demjenigen der ersten Zwischenschicht-Isolierschicht 230 ist. Die zweite Zwischenschicht-Isolierschicht 255 isoliert elektrisch die ersten Speicherknotenpunktkontaktflächen 245 von den Bitleitungen 270. Die zweite Zwischenschicht-Isolierschicht 255 besitzt eine Dicke von ca. 100 nm bis etwa 300 nm (1000 Å bis etwa 3000 Å).
Um einen Prozeßrandbereich eines nachfolgenden photolithographischen Prozesses sicherzustellen, wird die zweite Zwischenschicht-Isolierschicht 255 mit Hilfe eines CMP-Prozesses geätzt und einem Rückätzprozeß unterzogen oder einer Kombination aus denselben unterzogen. Als ein Ergebnis besitzt die verbleibende zweite Zwischenschicht-Isolierschicht 255 eine Dicke von etwa 100 nm bis etwa 200 nm (1000 Å bis etwa 2000 Å) über den Wortleitungen 240.
Die verbleibende zweite Zwischenschicht-Isolierschicht 255 wird teilweise mit Hilfe eines photolithographischen Prozesses geätzt, um zweite Kontaktlöcher (nicht gezeigt) auszubilden, welche die Bitleitungskontaktflächen 250 freilegen, welche die Bitleitungskontaktzonen kontaktieren. Die zweiten Kontaktlöcher können auch als Bitleitungskontaktlöcher bezeichnet werden.
Eine dritte leitende Schicht (nicht gezeigt) und eine zweite Maskenschicht (nicht gezeigt) werden aufeinanderfolgend auf der zweiten Zwischenschicht-Isolierschicht 255 ausgebildet, um die zweiten Kontaktlöcher zu füllen. Die dritte leitende Schicht und die zweite Maskenschicht können in ein Muster gebracht werden, um leitende Bitleitungsmuster 260 bzw. Bitleitungsmaskenmuster 265 auszubilden.
Die zweite Maskenschicht und die dritte leitende Schicht werden aufeinanderfolgend mit Hilfe eines photolithographischen Prozesses geätzt, so daß Bitleitungen 270 auf der zweiten Zwischenschicht-Isolierschicht 255 gebildet werden. Jede Bitleitung 270 enthält das Bitleitungskontaktmuster 260 und das Bitleitungsmaskenmuster 265. Alternativ kann nach dem Ätzen der zweiten Maskenschicht, um das Bitleitungsmaskenmuster 265 zu bilden, unter Verwendung eines Fotoresistmusters als Ätzmaske, die dritte leitende Schicht geätzt werden, um das leitende Bitleitungsmuster 260 zu bilden, und zwar unter Verwendung des Bitleitungsmaskenmusters 265 als Ätzmaske.
Das leitende Bitleitungsmuster 260 kann eine erste Schicht aus einer Metallzusammensetzung und einen zweiten Film aus Metall enthalten. Beispielsweise enthält die erste Schicht Titan/Titannitrid (Ti/TiN) und die zweite Schicht enthält Wolfram (W). Das Bitleitungsmaskenmuster 265 schützt das leitende Bitleitungsmuster 260 bei einem nachfolgenden Ätzprozeß zur Ausbildung von Speicherknotenpunktkontaktlöchern. Beispielsweise kann das Bitleitungsmaskenmuster 265 Nitrid enthalten.
Wie in 3C gezeigt ist, werden unterschiedliche Bitleitungen 270 und Bitleitungskontaktflächen 271 an Abschnitten der zweiten Zwischenschicht-Isolierschicht 255 in dem peripheren/Kernbereich des Substrats 200 ausgebildet. Hierbei besitzt eine Bitleitung 270 in dem peripheren/Kernbereich eine Weite oder Breite, die im wesentlichen identisch mit derjenigen der Bitleitung 270 in dem Zellenbereich ist, während eine andere Bitleitung (Bitleitungskontaktfläche) 271 in dem peripheren/Kernbereich eine Weite oder Breite besitzt, die wesentlich weiter oder breiter ist als diejenige der Bitleitung 270 in dem Zellenbereich. Diese weite Bitleitung 271 in dem peripheren/Kernbereich entspricht einer Kontaktfläche (landing pad), mit welchem ein Metallkontakt 295 elektrischen Kontakt schließt. Die Bitleitungen 270 in dem Zellenbereich und in dem peripheren/Kernbereich sind in einer Richtung angeordnet, im wesentlichen senkrecht zu den Wortleitungen 240.
Im allgemeinen entsprechen die Bitleitungen 270 den Verdrahtungen, die Ladungen detektieren, welche in den Kondensatoren einer Speicherzelle einer Halbleitervorrichtung gespeichert sind. Die Bitleitungen 270 sind elektrisch mit Leseverstärkern verbunden, die in einem peripheren Schaltungsbereich der Halbleitervorrichtung positioniert sind. Spannungsschwankungen auf den Bitleitungen 270 können in Einklang mit dem Detektieren der Ladungen detektiert werden, die in den Kondensatoren gespeichert sind. Die Spannungsschwankungen der Bitleitungen 270 können reduziert werden, und zwar in Einklang mit einer Erhöhung der Kapazitätswerte der Kondensatoren oder einer Reduzierung im Ladekapazitätswert der Bitleitungen 270. Da eine Empfindlichkeit der Leseverstärker verbessert werden kann, und zwar entsprechend einer Reduzierung des Ladekapazitätswertes der Bitleitung 270, kann die Ladekapazität der Bitleitung 270 in vorteilhafter Weise reduziert werden, um dadurch die Zuverlässigkeit und die Ansprechgeschwindigkeit der Halbleitervorrichtung zu verbessern.
Bei einer Ausführungsform der vorliegenden Erfindung sind die leitenden Bitleitungsmuster 260 direkt mit den Bitleitungskontaktflächen 250 über die zweiten Kontaktlöcher verbunden, die den Bitleitungskontaktlöchern entsprechen.
Alternativ können Bitleitungskontaktpfropfen, welche die Bitleitungskontaktflächen 250 kontaktieren, in den Bitleitungskontaktlöchern ausgebildet werden, indem ein leitendes Material in die Bitleitungskontaktlöcher gefüllt wird. Es werden dann die leitenden Bitleitungsmuster 260 auf den Bitleitungskontaktpfropfen ausgebildet. Speziell werden eine Sperrmetallschicht und eine Metallschicht auf der zweiten Zwischenschicht-Isolierschicht 255 ausgebildet, um die Bitleitungskontaktlöcher zu füllen. Die Sperrmetallschicht kann Titan/Titannitrid enthalten und die Metallschicht kann Wolfram enthalten. Die Sperrmetallschicht und die Metallschicht werden mit Hilfe eines CMP-Prozesses geätzt oder mit Hilfe eines Rückätzprozesses geätzt, bis die zweite Zwischenschicht-Isolierschicht 255 freigelegt ist, wodurch dann die Bitleitungskontaktpfropfen gebildet werden, welche die Bitleitungskontaktlöcher füllen. Somit kontaktieren die Bitleitungskontaktpfropfen direkt die Bitleitungskontaktflächen 250. Dann, nachdem die dritte leitende Schicht und die zweite Maskenschicht auf den Bitleitungskontaktflächen und der zweiten Zwischenschicht-Isolierschicht 255 ausgebildet wurden, werden die zweite Maskenschicht und die dritte leitende Schicht geätzt, um die leitenden Bitleitungsmuster 260 und die Bitleitungsmaskenmuster 265 auszubilden. Hierbei enthält jedes der leitenden Bitleitungsmuster 260 lediglich einen Metallfilm. Als ein Ergebnis wird das leitende Bitleitungsmuster 260 elektrisch mit der Bitleitungskontaktfläche 250 über den Bitleitungskontaktpfropfen verbunden.
Es wird eine dritte Zwischenschicht-Isolierschicht 275 über dem Substrat 200 ausgebildet, welches die Bitleitungen 270 enthält. Die dritte Zwischenschicht-Isolierschicht 275 wird beispielsweise unter Verwendung von einem Oxid wie USG, SOG, PE-TEOS, HDP-CVD-Oxid, BPSG, PSG usw. ausgebildet. Wie oben beschrieben ist, kann die dritte Zwischenschicht-Isolierschicht unter Verwendung eines Materials wie einem Oxid ausgebildet werden, welches identisch oder verschieden ist von demjenigen der ersten Zwischenschicht-Isolierschicht 235 oder der zweiten Zwischenschcht-Isolierschicht 255.
Die dritte Zwischenschicht-Isolierschicht 275 kann mit Hilfe eines CMP-Prozesses, eines Rückätzprozesses oder einer Kombination aus denselben geätzt werden, um die dritte Zwischenschicht-Isolierschicht 275 zu planieren.
Wenn die dritte Zwischenschicht-Isolierschicht 275 auf den leitenden Bitleitungsmustern 260 ausgebildet wird, die Wolfram enthalten, und zwar unter Verwendung eines Hochtemperaturoxidniederschlagsverfahrens, bei dem bei hoher Temperatur Oxid niedergeschlagen wird oder ein Oxid ausgebildet wird, welches einen Backprozeß erfordert, wie beispielsweise BPSG oder SOG, nach dem Niederschlagen der leitenden Bitleitungsmuster 260, kann das Wolfram, welches in den leitenden Bitleitungsmustern 260 enthalten ist, oxidiert werden, da die Seitenwände der leitenden Bitleitungsmuster 260 freiliegend sind. Um eine Oxidation der leitenden Bitleitungsmuster 260 zu verhindern, wird die dritte Zwischenschicht-Isolierschicht 275 in vorteilhafter Weise auf dem leitenden Bitleitungsmuster 260 unter Verwendung eines HDP-CVD-Oxids ausgebildet, welches in einfacher Weise das leitende Bitleitungsmuster 260 ohne Erzeugung einer Leerstelle darin abdeckt.
Alternativ kann auf den Bitleitungen 270 eine Nitridschicht ausgebildet werden und auch auf der zweiten Zwischenschicht-Isolierschicht 255, um das Erzeugen einer Leerstelle in der dritten Zwischenschicht-Isolierschicht 275 zwischen den Bitleitungen 270, die benachbart zueinander liegen, zu verhindern. Es kann dann die dritte Zwischenschicht-Isolierschicht 275 auf der Nitridschicht ausgebildet werden. Hierbei kann die Nitridschicht eine Dicke von etwa 5 nm bis etwa 20 nm (50 Å bis etwa 200 Å) aufweisen.
Um darüber hinaus eine Beschädigung der Bitleitungen 270 und elektrische Kurzschlüsse zwischen den Bitleitungen 270 und den zweiten Speicherknotenpunktkontakten zu verhindern, können Abstandshalter an den Seitenwänden der Bitleitungen 270 bei einem Prozeß zur Ausbildung der Speicherknotenpunktkontaktlöcher ausgebildet werden. Hierbei werden die Abstandshalter in bevorzugter Weise unter Verwendung eines Materials, wie beispielsweise Nitrid, ausgebildet, welches eine Ätzselektivität relativ zu der dritten Zwischenschicht-Isolierschicht 275 hat.
Die 4A bis 4C veranschaulichen Prozesse zur Ausbildung der Speicherknotenpunktkontaktpfropfen 280 und eines Speicherknotenpunktkontaktmusters 285.
Gemäß den 4A bis 4C wird die dritte Zwischenschicht-Isolierschicht 275 und wird die zweite Zwischenschicht-Isolierschicht 255 teilweise mit Hilfe eines photolithographischen Prozesses geätzt, um dritte Kontaktlöcher (nicht gezeigt) auszubilden, welche die ersten Speicherknotenpunktkontaktflächen 245 freilegen. Die dritten Kontaktlöcher werden auch als Speicherknotenpunktkontaktlöcher bezeichnet.
Alternativ können Speicherknotenpunktkontaktlöcher unter Verwendung von Abstandshaltern mit Hilfe eines Selbstausrichtprozesses ausgebildet werden. Spezieller gesagt, wird die dritte Zwischenschicht-Isolierschicht 275 teilweise geätzt, um Öffnungen an Abschnitten der dritten Zwischenschicht-Isolierschicht 275 zu bilden. Nachdem eine Nitridschicht auf der dritten Zwischenschicht-Isolierschicht 275 ausgebildet wurde, die Öffnungen enthält, wird die Nitridschicht anisotrop geätzt, um Abstandshalter an den Seitenwänden der Öffnungen auszubilden. Es werden dann die dritte Zwischenschicht-Isolierschicht 275 und die zweite Zwischenschicht-Isolierschicht 255 so lange geätzt, bis die ersten Speicherknotenpunktkontaktflächen 245 freigelegt sind, um Speicherknotenpunktkontaktlöcher durch die dritte Zwischenschicht-Isolierschicht 275 und die zweite Zwischenschicht-Isolierschicht 255 auszubilden. Das heißt, die Speicherknotenpunktkontaktlöcher werden dabei selbstausgerichtet mit den Abstandshaltern ausgebildet.
Zusätzlich können Speicherknotenpunktkontaktlöcher unter Verwendung einer Opferschicht ausgebildet werden. Die Opferschicht wird auf der dritten Zwischenschicht-Isolierschicht 275 und auf den Bitleitungen 270 ausgebildet, und zwar unter Verwendung eines Materials mit einer Ätzrate relativ zu derjenigen der dritten Zwischenschicht-Isolierschicht 275. Wenn beispielsweise die dritte Zwischenschicht-Isolierschicht 275 HDP-CVD-Oxid enthält, so enthält die Opferschicht BPSG mit einer hohen Fremdstoffkonzentration. Die Opferschicht schützt die leitenden Bitleitungsmuster 260 bei einem Ätzprozeß zur Ausbildung der Speicherknotenpunktkontaktlöcher. Die Speicherknotenpunktkontaktlöcher legen die ersten Speicherknotenpunktkontaktflächen 245 frei und werden durch Ätzen der Opferschicht, der dritten Zwischenschicht- Isolierschicht 275 und der zweiten Zwischenschicht-Isolierschicht 255 gebildet. Die Abstandshalter können an den Seitenwänden der Öffnungen ausgebildet werden, die in der dritten Zwischenschicht-Isolierschicht 275 ausgebildet sind, so daß Speicherknotenpunktkontaktlöcher durch einen Selbstausrichtprozeß in der oben beschriebenen Weise ausgebildet werden können.
Bei einer anderen Ausführungsform der vorliegenden Erfindung kann eine Antireflexionsschicht (ARL) auf der dritten Zwischenschicht-Isolierschicht 275 ausgebildet werden, um einen Prozeßrand oder Prozeßgrenzbereich des Ätzprozesses sicherzustellen, um damit die Speicherknotenpunktkontaktlöcher auszubilden. Bei einer noch anderen Ausführungsform der vorliegenden Erfindung kann nach der Ausbildung der Speicherknotenpunktkontaktlöcher ein zusätzlicher Reinigungsprozeß vorgenommen werden, um eine ursprüngliche Oxidschicht oder Teilchen der ersten Speicherknotenpunktkontaktflächen 245 zu entfernen, die über die Speicherknotenpunktkontaktlöcher freigelegt sind.
Nachdem eine vierte leitende Schicht (nicht gezeigt) auf der dritten Zwischenschicht-Isolierschicht 275 ausgebildet wurde, um die Speicherknotenpunktkontaktlöcher auszufüllen, wird die vierte leitende Schicht mit Hilfe eines CMP-Prozesses, eines Rückätzprozesses oder eines Kombinationsprozesses aus CMP und einem Rückätzprozeß so lange geätzt, bis die dritte Zwischenschicht-Isolierschicht 275 freigelegt ist. Somit werden die Speicherknotenpunktkontaktpfropfen 280 jeweils in den Speicherknotenpunktkontaktlöchern ausgebildet. Die Speicherknotenpunktkontaktpfropfen 280 können dotiertes Polysilizium enthalten, welches im wesentlichen ähnlich demjenigen der ersten Speicherknotenpunktkontaktflächen 245 ist.
Jedoch werden die Speicherknotenpunktkontaktpfropfen 280 nicht in dem peripheren/Kernbereich ausgebildet, wie in 4C gezeigt ist.
Um die zweiten Speicherknotenpunktkontaktflächen 290 auszubilden, die beispielsweise eine rechteckförmige Gestalt haben, wird eine Pufferschicht (nicht gezeigt) auf dem Speicherknotenpunktkontaktpfropfen 280 und auf der dritten Zwischenschicht-Isolierschicht 275 ausgebildet. Die Pufferschicht wird unter Verwendung eines Materials wie beispielsweise eines Oxids hergestellt. Die Pufferschicht kann mit Hilfe eines photolithographischen Prozesses geätzt werden, so daß das Speicherknotenpunktkontaktmuster 285 und das Metallkontaktmuster 286 in dem Zellenbereich bzw. in dem peripheren/Kernbereich des Substrats 200 gebildet werden. Das Speicherknotenpunktkontaktmuster 285 und das Metallkontaktmuster 286 legen teilweise die dritte Zwischenschicht-Isolierschicht 275 frei, welche die Speicherknotenpunktkontaktpfropfen 280 und die Bitleitungskontaktflächen 271 enthält. In dem Zellenbereich des Substrats 200 wird das Speicherknotenpunktkontaktmuster 285 ausgebildet, um Abschnitte der dritten Zwischenschicht-Isolierschicht 275 freizulegen, auf der die zweiten Speicherknotenpunktkontaktflächen 290 ausgebildet sind. In dem peripheren/Kernbereich des Substrats 200 wird das Metallkontaktmuster 286 ausgebildet, um Abschnitte einer Oberfläche der dritten Zwischenschicht-Isolierschicht 275 freizulegen, unter welcher ein peripherer Abschnitt der Bitleitungskontaktflächen 271 positioniert ist, wie in 4C dargestellt ist.
Gemäß 4C wird das Metallkontaktmuster 286 an Abschnitten der dritten Zwischenschicht-Isolierschicht 275 ausgebildet, welche einen Abschnitt enthalten, wo die Metallkontakte 295 ausgebildet werden.
Gemäß einer anderen Ausführungsform der vorliegenden Erfindung wird nach der Ausbildung der Pufferschicht in dem Zellenbereich und in dem peripheren/Kernbereich des Substrats 200 vor der Ausbildung des zweiten Speicherknotenpunktkontaktflächen 290 und des Metallkontakts 295 die Pufferschicht in ein Muster gebracht, um das Knotenpunktkontaktmuster 280 in dem Zellenbereich auszubilden und um das Metallkontaktmuster 286 in dem peripheren/Kernbereich auszubilden. Das Metallkontaktmuster 286, welches in dem peripheren/Kernbereich ausgebildet ist, besitzt eine Öffnung 289, die über einem oberen peripheren Abschnitt der Bitleitungskontaktfläche 271 gelegen ist. Hierbei wird das Metallkontaktmuster 286 teilweise durch die Bitleitungskontaktfläche 271 überlappt, und zwar durch eine Fehlausrichttoleranzgrenze eines nachfolgen den Prozesses zur Ausbildung des Metallkontaktes 295. Das heißt, die Prozeßtoleranzgrenze des Prozesses zur Ausbildung des Metallkontaktes 295 kann sich erhöhen, und zwar in Einklang mit einer Erhöhung der Weite oder Breite des Metallkontaktmusters 286, welches über der Bitleitungskontaktfläche 271 positioniert ist. Es kann daher die Überlappungstoleranzgrenze des Metallkontaktmusters 286 relativ zu der Bitleitungskontaktfläche 271 stark erhöht werden, ohne eine Variation oder Änderung einer Größe der Halbleitervorrichtung.
Die 5A bis 5C veranschaulichen Prozesse zur Ausbildung der zweiten Speicherknotenpunktkontaktflächen 290 und eines fünften leitenden Schichtmusters 291.
Gemäß den 5A bis 5C wird eine fünfte leitende Schicht (nicht gezeigt) auf der dritten Zwischenschicht-Isolierschicht 275 ausgebildet, die durch das Speicherknotenpunktkontaktmuster 285 und das Metallkontaktmuster 286 freigelegt ist. Beispielsweise wird die fünfte leitende Schicht unter Verwendung von dotiertem Polysilizium ausgebildet.
Die fünfte leitende Schicht wird mit Hilfe eines CMP-Prozesses geätzt oder auch unter Verwendung eines Rückätzprozesses oder einer Kombination aus CMP und einer Rückätzung, bis das Speicherknotenpunktkontaktmuster 285 und das Metallkontaktmuster 286 freigelegt sind, wodurch die zweiten Speicherknotenpunktkontaktflächen 290 und das fünfte leitende Schichtmuster 291 gebildet werden. Die zweiten Speicherknotenpunktkontaktflächen 290 werden auf den Speicherknotenpunktkontaktpfropfen 280 in dem Zellenbereich des Substrats 200 ausgebildet, und es wird das fünfte leitende Schichtmuster 291 in dem Metallkontaktmuster 286 in dem peripheren/Kernbereich des Substrats 200 ausgebildet. Das fünfte leitende Schichtmuster 291 wird über der Bitleitungskontaktfläche 271 positioniert, welches durch das Metallkontaktmuster 286 freigelegt ist. Somit wird ein Abschnitt 286' des Metallkontaktmusters 286 über einem zentralen Abschnitt der Bitleitungskontaktfläche 271 positioniert und es wird das fünfte leitende Schichtmuster 291 über einen peripheren Abschnitt der Bitleitungskontaktfläche 271 positioniert. Bei einem nachfolgenden Prozeß zur Ausbildung eines Metallkontaktloches 294 kann, nachdem der Abschnitt des Metallkontaktmusters 286 entsprechend einem zentralen Abschnitt der Bitleitungskontaktfläche 271 entfernt wurde, der zentrale Abschnitt der Bitleitungskontaktfläche 271 entfernt werden, um darin eine Öffnung auszubilden. Als ein Ergebnis kann die Öffnung, welche eine Oberfläche des leitenden Bitleitungsmusters 261 freilegt, entlang dem zentralen Abschnitt der Bitleitungskontaktfläche 271 ausgebildet werden. Die zweiten Speicherknotenpunktkontaktflächen 290 werden elektrisch mit den Kondensatorkontaktzonen über die Speicherknotenpunktkontaktpfropfen 280 in dem Zellenbereich verbunden. Das fünfte leitende Schichtmuster 291 wird über dem peripheren Abschnitt der Bitleitungskontaktfläche 271 in dem peripheren/Kernbereich positioniert.
Die 6 und 7 veranschaulichen Prozessor zur Ausbildung des Metallkontaktloches 294 und des Metallkontaktes 295 in dem peripheren/Kernbereich des Substrats 200. 8 zeigt ein elektronenmikroskopisches Bild, welches die Halbleitervorrichtung in 7 veranschaulicht.
Obwohl diese hier nicht gezeigt sind, werden Kondensatoren in dem Zellenbereich des Substrats 200 in Einklang mit einem allgemeinen Prozeß zur Herstellung von Kondensatoren ausgebildet. Jeder der Kondensatoren enthält eine Speicherelektrode, die an der zweiten Speicherknotenpunktkontaktfläche 290 ausgebildet ist, eine dielektrische Schicht, die an der Speicherelektrode ausgebildet ist, und eine Plattenelektrode, die an der dielektrischen Schicht ausgebildet ist.
Gemäß den 6 bis 8 wird nach der Ausbildung der Kondensatoren in dem Zellenbereich des Substrats 200 eine vierte Zwischenschicht-Isolierschicht 300 über der gesamten Oberfläche des Substrats 200 ausgebildet. Die vierte Zwischenschicht-Isolierschicht 300, das Metallkontaktmuster 286 und das Bitleitungsmaskenmuster 265 werden teilweise mit Hilfe eines photolithographischen Prozesses geätzt, wodurch ein Metallkontaktloch 294 ausgebildet wird, welches das leitende Bitleitungsmuster 260 der Bitleitungskontaktfläche 721 freilegt. Das Metallkontaktloch 294 kann auch als viertes Kontaktloch bezeichnet werden. Hierbei wird ein Abschnitt des Metallkontaktmusters 286, der über dem zentralen Abschnitt der Bitleitungskontaktfläche 271 gelegen ist, entfernt, um dadurch die Öffnung auszubilden, welche den zentralen Abschnitt der Bitleitungskontaktfläche 271 freilegt.
Es wird eine sechste leitende Schicht (nicht gezeigt) auf der vierten Zwischenschicht-Isolierschicht 300 ausgebildet, und zwar unter Verwendung von dotiertem Polysilizium oder von Wolfram, um das Metallkontaktloch 294 aufzufüllen. Wenn die sechste leitende Schicht mit Hilfe eines CMP-Prozesses geätzt wird oder mit Hilfe eines Rückätzprozesses oder einer Kombination dieser Prozesse, wird der Metallkontakt 295 in dem Metallkontaktloch 294 ausgebildet. Der Metallkontakt 295 verbindet elektrisch die Bitleitungskontaktfläche 271 mit einer oberen Verdrahtung (nicht gezeigt). Da das fünfte leitende Schichtmuster 291 eine Ätzselektivität relativ zu dem Metallkontaktmuster 294 besitzt, wird das Metallkontaktloch 294 relativ zu der Bitleitungskontaktfläche 271 selbstausgerichtet. Es kann daher der Prozeßtoleranzgrenzbereich zur Ausbildung des Metallkontaktes 295 stark verbessert werden, da der Metallkontakt 295 relativ zu der Bitleitungskontaktfläche 271 selbstausgerichtet angeordnet wird.
Gemäß anderen Ausführungsformen der vorliegenden Erfindung kann ein Überlappungsgrenzbereich oder eine Überlappungsgrenze eines Metallkontaktes relativ zu einer Bitleitungskontaktfläche maximiert werden, und zwar ohne Abwandlungen eines Layout für eine Halbleitervorrichtung und einer Größe der Halbleitervorrichtung, so daß dadurch in korrekter Weise der Metallkontakt mit der Bitleitungskontaktfläche verbunden werden kann. Jedoch kann ein Prozeßtoleranzgrenzbereich für die Ausbildung des Metallkontaktes unzureichend sein. Es wird daher ein Fehler der Halbleitervorrichtung dadurch verhindert, indem effektiv die Verbindung zwischen dem Metallkontakt und der Bitleitungskontaktfläche sichergestellt wird. Zusätzlich wird der Metallkontakt zum Verbinden der Bitleitung mit einer oberen Verdrahtung ohne einen zusätzlichen photolithographischen Prozeß ausgeführt, so daß eine Beschädigung der Bitleitung und der darunter liegenden Strukturen effektiv verhindert werden kann und der Prozeß zum Ausbilden des Metallkontaktes vereinfacht werden kann. Als ein Ergebnis können die Herstellungskosten für die Halbleitervorrichtung reduziert werden und der Herstellungsdurchsatz kann verbessert werden.

Claims

Verfahren zur Herstellung einer Halbleitervorrichtung, mit den folgenden Schritten: Ausbilden von Gatestrukturen (225) in einem Zellenbereich und einem zellenfreien Bereich eines Halbleitersubstrats (200); Ausbilden einer ersten Kontaktzone und einer zweiten Kontaktzone in dem Zellenbereich des Substrats (200) zwischen den Gatestrukturen (225); Ausbilden einer ersten Isolierschicht (235) auf dem Substrat (200); Ausbilden von ersten Kontaktlöchern, welche die erste Kontaktzone und die zweite Kontaktzone freilegen, durch teilweises Ätzen der ersten Isolierschicht (235); Ausbilden eines ersten Kontaktflecks (245) und eines zweiten Kontaktflecks (250) in den ersten Kontaktlöchern, wobei der erste Kontaktfleck (245) und der zweite Kontaktfleck (250) die erste Kontaktzone bzw. die zweite Kontaktzone kontaktieren; Ausbilden einer zweiten Isolierschicht (255) auf der ersten Isolierschicht (235), auf dem ersten Kontaktfleck (245) und auf dem zweiten Kontaktfleck (250) in dem Zellenbereich und auf der ersten Isolierschicht (235) in dem zellenfreien Bereich; Ausbilden eines zweiten Kontaktloches, welches den zweiten Kontaktfleck (250) freilegt, durch teilweises Ätzen der zweiten Isolierschicht (255) in dem Zellenbe reich; Ausbilden eines ersten Kontaktes, der den zweiten Kontaktfleck (250) kontaktiert, in dem zweiten Kontaktloch; Ausbilden einer Bitleitungsstruktur (270) auf dem ersten Kontakt und auf der zweiten Isolierschicht (255) in dem Zellenbereich, und Ausbilden eines Bitleitungs-Kontaktflecks (271) auf der zweiten Isolierschicht (255) in dem zellenfreien Bereich; Ausbilden einer dritten Isolierschicht (275) auf der der zweiten Isolierschicht (255) und auf der Bitleitungsstruktur (270) in dem Zellenbereich, sowie auf der zweiten Isolierschicht (255) und auf dem Bitleitungs-Kontaktfleck (271) in dem zellenfreien Bereich; Ausbilden eines dritten Kontaktloches, welches den ersten Kontaktfleck (245) freilegt, durch teilweises Ätzen der dritten Isolierschicht (275) und der zweiten Isolierschicht (255) in dem Zellenbereich; Ausbilden eines zweiten Kontaktes (280), welcher den ersten Kontaktfleck (245) kontaktiert, in dem dritten Kontaktloch; Ausbilden eines ersten Kontakte definierenden Musters (285), welches den zweiten Kontakt (280) freilegt, auf der dritten Isolierschicht (275) in dem Zellenbereich, und Ausbilden eines zweiten Kontakte definierenden Musters (286) auf der dritten Isolierschicht (275) in dem zellenfreien Bereich derart, dass ein Abschnitt über dem peripheren Abschnitt des Bitleitungs-Kontaktflecks (271) frei bleibt; Ausbilden eines dritten Kontaktflecks (290) auf dem freigelegten zweiten Kontakt (280), und gleichzeitiges Ausbilden eines leitenden Musters (291), welches über dem peripheren Abschnitt des Bitleitungs-Kontaktflecks (271) liegt oder darüber verläuft, wobei das zweite leitende Muster (291) eine Öffnung über einer im wesentlichen zentrale Zone des Bitleitungs-Kontaktflecks (271) aufweist; und Ausbilden von Kondensatoren in dem Zellenbereich des Substrats (200): Ausbilden einer vierten Isolierschicht (300) über der gesamten Oberfläche des Substrats (200) nach der Ausbildung der Kondensatoren in dem Zellenbereich des Substrats (200); Ausbilden eines vierten Kontaktloches (294), um den Bitleitungs-Kontaktfleck (271) freizulegen, durch teilweises Ätzen der vierten Isolierschicht (300) und des zweiten Kontakte definierenden Musters (286), wobei das Material des leitenden Musters (291) eine Ätzselektivität relativ zu denn zweiten Kontakte definierenden Muster (286) aufweist, sodass das vierte Kontaktloch (294) relativ zu dem Bitleitungs-Kontaktfleck (271) selbstausgerichtet ist; und Ausbilden eines Metallkontaktes (295), der den Bitleitungs-Kontaktfleck (271) kontaktiert, in dem vierten Kontaktloch (294), wobei sich der Metallkontakt (295) durch die Öffnung hindurch erstreckt.
Verfahren nach Anspruch 1, bei dem die zweite und die dritte Isolierschicht (255, 275) eines oder mehrere der folgenden Materialien aufweist: USG, SOG, PE-TEOS, HDP-CVD-Oxid, BPSG und PSG.
Verfahren nach Anspruch 1, ferner mit einem Schritt des Planierens der zweiten Isolierschicht (255) und der dritten Isolierschicht (275) mit Hilfe eines chemisch-mechanischen Polierprozesses, eines Rückätzprozesses oder eines Kombinationsprozesses, bestehend aus einem chemisch-mechanischen Polierprozeß und einem Rückätzprozeß.
Verfahren nach Anspruch 1, bei dem das Ausbilden der Bitleitungsstruktur (270) und des Bitleitungs-Kontaktflecks (271) folgendes umfaßt: Ausbilden einer ersten leitenden Schicht auf dem ersten Kontaktfleck (245) und auf der zweiten Isolierschicht (255) in dem Zellenbereich und auf der zweiten Isolierschicht (255) in dem zellenfreien Bereich; Ausbilden einer Maskenschicht auf der ersten leitenden Schicht; und Ätzen der Maskenschicht und der ersten leitenden Schicht, um die Bitleitungsstruktur (270) auszubilden, die ein leitendes Bitleitungsmuster (260) und ein Bitleitungsmaskenmuster (265) in dem Zellenbereich enthält, und um den Bitleitungs-Kontaktfleck (271) auszubilden, welcher ein leitendes Bitleitungsmuster und ein Bitleitungsmaskenmuster in dem zellenfreien Bereich enthält.
Verfahren nach Anspruch 1, bei dem die Ausbildung der Bitleitungsstruktur (270) und des Bitleitungs-Kontaktflecks (271) folgendes umfaßt: Ausbilden einer ersten Schicht auf dem ersten Kontaktfleck (245) und auf der zweiten Isolierschicht (255) in dem Zellenbereich und auf der zweiten Isolierschicht (255) in dem zellenfreien Bereich; Ausbilden einer zweiten Schicht auf der ersten Schicht; Ausbilden einer Maskenschicht auf der zweiten Schicht; und Ätzen der Maskenschicht, der zweiten Schicht und der ersten Schicht, um die Bitleitungsstruktur (270) auszubilden, die ein leitendes Bitleitungsmuster (260) und ein Bitleitungsmaskenmuster (265) in dem Zellenbereich enthält, und um den Bitleitungs-Kontaktfleck (271) auszubilden, welcher ein leitendes Bitleitungsmuster und ein Bitleitungsmaskenmuster in dem Nicht-Zellenbereich enthält.
Halbleitervorrichtung, mit: Gatestrukturen (225), die in einem Zellenbereich und einem zellenfreien Bereich eines Halbleitersubstrats (200) ausgebildet sind; einer ersten Kontaktzone und einer zweiten Kontaktzone in dem Zellenbereich zwischen den Gatestrukturen (225); einer ersten Isolierschicht (235), die über der ersten und der zweiten Kontaktzone darüber liegt; einem ersten Kontaktfleck (245) und einem zweiten Kontaktfleck (250), die jeweils die erste Kontaktzone bzw. die zweite Kontaktzone über die erste Isolier schicht (235) kontaktieren; einer zweiten Isolierschicht (255), die auf der ersten Isolierschicht (235), auf dem ersten Kontaktfleck (245) und auf dem zweiten Kontaktfleck (250) in dem Zellenbereich und auf der ersten Isolierschicht (235) in dem zellenfreien Bereich ausgebildet ist; einer Bitleitungsstruktur (270), die auf der zweiten Isolierschicht (255) in dem Zellenbereich ausgebildet ist, wobei die Bitleitungsstruktur (270) mit dem zweiten Kontaktfleck (250) verbunden ist; einem Bitleitungs-Kontaktfleck (271), welcher auf der zweiten Isolierschicht (255) in dem zellenfreien Bereich ausgebildet ist; einer dritten Isolierschicht (275), die in dem Zellenbereich auf der Bitleitungsstruktur (270) und auf der zweiten Isolierschicht (255), und die in dem zellenfreien Bereich auf dem Bitleitungs-Kontaktfleck (271) und auf der zweiten Isolierschicht (255) ausgebildet ist; einem ersten Kontakte definierenden Muster (285), welches auf der dritten Isolierschicht (275) in dem Zellenbereich ausgebildet ist, wobei das erste Kontakte definierende Muster (285) den ersten Kontaktfleck (245) freilegt; einem zweiten Kontakte definierenden Muster (286), welches auf der dritten Isolierschicht (275) in dem zellenfreien Bereich ausgebildet ist, wobei das zweite Kontakte definierende Muster (286) Löcher (289) aufweist, die über einem peripheren Abschnitt des Bitleitungs-Kontaktflecks (271) darüber liegen; einem Kontaktpfropfen (280), der den ersten Kontaktfleck (245) durch die dritte Isolierschicht (275) und die zweite Isolierschicht (255) hindurch kontaktiert; einem dritten Kontaktfleck (290), welcher auf dem Kontaktpfropfen (280) in dem Zellenbereich ausgebildet ist; einem leitenden Muster (291), das innerhalb der Löcher (289) ausgebildet ist und über dem peripheren Abschnitt des Bitleitungs-Kontaktflecks (271) darüber liegt, wobei das leitende Muster (285) eine Öffnung über einem im wesentlichen zentralen Abschnitt des Bitleitungs-Kontaktflecks (271) aufweist; einer vierten Isolierschicht (300), die auf dem ersten Kontakte definierenden Muster (286), auf dem dritten Kontaktfleck (290), auf dem zweiten Kontakte definierenden Muster (286) und dem leitenden Muster (285) ausgebildet ist; und einem Metallkontakt (295), der Kontakt mit dem Bitleitungs-Kontaktfleck (271) über die vierte Isolierschicht (300) und das leitende Muster (291) bildet, wobei sich der Metallkontakt (295) durch die Öffnung hindurch erstreckt wobei das leitende Muster (291) eine Ätzselektivität relativ zu dem zweiten Kontakte definierenden Muster (286) aufweist.
Halbleitervorrichtung nach Anspruch 6, bei der die Bitleitungsstruktur (270) und der Bitleitungs-Kontaktfleck (271) jeweils ein leitendes Bitleitungsmuster (260) und ein Bitleitungsmaskenmuster (265) aufweisen.
Halbleitervorrichtung nach Anspruch 6, bei der das leitende Bitleitungsmuster (260) eine erste Schicht aus einer Metallverbindung und eine zweite Schicht aus einem Metall aufweist.
Halbleitervorrichtung nach Anspruch 8, bei der die erste Schicht Titan/Titannitrid und die zweite Schicht Wolfram aufweist.
Halbleitervorrichtung nach Anspruch 6, bei der das Bitleitungsmaskenmuster (265) Nitrid aufweist.
Halbleitervorrichtung nach Anspruch 6, bei der der Metallkontakt (295) mit dem leitenden Bitleitungsmuster (260) über das Bitleitungsmaskenmuster (265) verbunden ist.
Halbleitervorrichtung nach Anspruch 6, bei der das erste Kontakte definierende Muster (285) unter Verwendung eines Materials ausgebildet ist, welches identisch mit demjenigen des zweiten Kontakte definierenden Musters (286) ist.
Halbleitervorrichtung nach Anspruch 6, bei der das leitende Muster Polysilizium aufweist und das zweite Kontakte definierende Muster Oxid aufweist.