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CN1649111A - 自对准内栅凹陷沟道晶体管及其制造方法 - Google Patents

自对准内栅凹陷沟道晶体管及其制造方法 Download PDF

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CN1649111A
CN1649111A CN200410010450.5A CN200410010450A CN1649111A CN 1649111 A CN1649111 A CN 1649111A CN 200410010450 A CN200410010450 A CN 200410010450A CN 1649111 A CN1649111 A CN 1649111A
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CN
China
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autoregistration
groove
layer
forms
recess channel
Prior art date
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Pending
Application number
CN200410010450.5A
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English (en)
Inventor
金志永
赵昶贤
申树浩
郑泰永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
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    • H—ELECTRICITY
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Abstract

本发明公开了一种半导体衬底中的自对准内栅凹陷沟道，包括：形成在衬底有源区中的凹槽；形成在凹槽底部上的栅极电介质层；形成在凹槽侧壁上的凹槽内侧壁隔离壁；形成在凹槽内的栅极使得栅极的上部伸出衬底的上表面之上，其中凹槽内侧壁隔离壁的厚度使栅极的中间部分的宽度小于栅极突出的上部和下部；形成在栅极层上的栅极掩模；形成在栅极的突出的上部和栅极掩模上的栅极侧壁隔离壁；以及在与栅极侧壁隔离壁相邻的衬底有源区中形成的源极/漏极区。

Description

自对准内栅凹陷沟道晶体管及其制造方法
技术领域
本发明涉及一种凹陷沟道晶体管(recess channel transistor)及其制造方法。更具体地，本发明涉及具有内栅(inner gate)的自对准凹陷沟道晶体管及其制造方法，该内栅的中间部分的宽度小于栅极的突出的上部和下部。
背景技术
通常，随着单元尺寸按比例缩小到亚微米范围，使用凹陷晶体管以实现更高的密度。然而，由于凹陷沟道晶体管中平面栅极尺寸变窄，因此短沟道效应、结泄露和源极/漏极击穿电压变成显著问题。常规的凹陷栅极具有几个缺点。例如，常规凹陷沟道晶体管的一个缺点在于较大的栅极氧化物面积，这增大了栅极负载电容。此外，常规凹陷晶体管结构的另一个缺点是深的结深度，这增加了栅极与源极/漏极的重叠电容、以及位线负载电容。常规凹陷栅极结构的另一不足在于具有弱的光偏离余量。
发明内容
为了克服至少一些上述问题，本发明提供了一种自对准凹陷沟道晶体管及其制造方法，该晶体管的栅极的中心部分的宽度小于栅极的突出的上部和下部的宽度。
本发明的一个实施例的一个特征在于在半导体衬底中提供自对准内栅凹陷沟道，其包括：形成在衬底有源区中的凹槽；形成在凹槽底部上的栅极电介质层；形成在凹槽侧壁上的凹槽内侧壁隔离壁(recess inner sidewallspacer)；形成在凹槽内的栅极，由此栅极的上部伸出衬底的上表面以上，其中凹槽内侧壁隔离壁的厚度导致栅极的中间部分的宽度小于栅极的突出的上部和下部；形成在栅极层上的栅极掩模；形成在栅极的突出的上部和栅极掩模上的栅极侧壁隔离壁；以及在与栅极侧壁隔离壁相邻的衬底有源区中形成的源极/漏极区。
优选，凹槽具有约900的开口宽度和约1300至1800之间的深度。优选，浅槽隔离区具有约3000的深度。
优选，衬底包括浅槽隔离区，有源区包括阱区、阈值电压控制区和源极/漏极区。
栅极电介质层可以是氧化物层、氮氧化物层、氧化铝(Al2O3)层或氧化钌(RuO)层，并具有约50的厚度。
优选，凹槽内侧壁隔离壁具有约200的厚度并由氧化硅或氮化硅形成。
凹槽中形成的栅极可包括：形成在凹槽底部中的第一栅极层；以及形成在凹槽上部中第一栅极层上的第二栅极层，第二栅极层具有凹槽内的下部和伸出在衬底上表面之上的上部，其中凹槽内侧壁隔离壁的厚度使第二栅极层下部的宽度小于第二栅极层突出的上部和第一栅极层。第一栅极层可是多晶栅极层(poly gate layer)并具有约800的厚度。第二栅极层可为多晶栅极层。
优选，衬底有源区中的源极/漏极区为n+源极/漏极区。
本发明实施例的另一特征在于提供一种在半导体衬底中形成自对准内栅凹陷沟道的方法，包括：在具有有源区的衬底上依次沉积氧化物掩模层、多晶掩模层(poly mask layer)、以及光致抗蚀剂层；蚀刻多晶掩模层、氧化物掩模层、以及衬底的有源区以形成凹槽；在凹槽的侧壁上形成凹槽内侧壁隔离壁；蚀刻凹槽的底部以增加凹槽的深度；增大凹槽内侧壁隔离壁下面的凹槽底部的宽度；在凹槽底部上形成栅极电介质；在凹槽中形成栅极，从而栅极的上部伸出在衬底的上表面之上，其中凹槽内侧壁隔离壁的厚度使栅极的中间部分的宽度小于栅极的突出的上部和下部；在栅极上形成栅极掩模；在栅极的突出的上部和栅极掩模上形成栅极侧壁隔离壁；以及进行离子注入工艺以在与栅极侧壁隔离壁相邻的衬底的有源区中形成源极/漏极区。
该方法还可包括：在于凹槽的侧壁上形成凹槽内侧壁隔离壁之前，增大凹槽的下部。
优选，蚀刻多晶掩模层、氧化物掩模层、以及衬底的有源区以形成凹槽包括：使用光致抗蚀剂层为掩模蚀刻多晶掩模层并除去光致抗蚀剂层；以及使用蚀刻的多晶掩模层为掩模蚀刻衬底的有源区以形成凹槽并除去多晶掩模层。
优选，形成凹槽内侧壁隔离壁包括：使用LPCVD工艺在衬底和凹槽上沉积隔离壁层；以及各向异性地蚀刻隔离壁层以在凹槽的侧壁上形成凹槽内侧壁隔离壁。
本发明实施例的又一特征在于提供一种在半导体衬底中形成自对准内栅凹陷沟道的方法，包括：在具有有源区的衬底上依次沉积氧化物掩模层、多晶掩模层、以及光致抗蚀剂层；蚀刻多晶掩模层、氧化物掩模层、以及衬底的有源区以形成凹槽；在凹槽内形成栅极电介质层；形成并蚀刻第一栅极层以部分填充凹槽的下部；在第一栅极层之上的凹槽的上部的侧壁上形成凹槽内侧壁隔离壁；在第一栅极层上形成并蚀刻第二栅极层以在凹槽中形成栅极，由此第二栅极层的上部伸出衬底的上表面之上，其中凹槽内侧壁隔离壁的厚度使第二栅极层的下部的宽度小于第二栅极层突出的上部和第一栅极层；在第二栅极层上形成栅极掩模；在第二栅极层的突出上部和栅极掩模上形成栅极侧壁隔离壁；以及在与栅极侧壁隔离壁相邻的衬底的有源区中进行离子注入工艺以形成源极/漏极区。
该方法还可包括：在于凹槽侧壁上形成凹槽内侧壁隔离壁之前增大凹槽的下部。
优选，形成第一栅极层包括：在衬底和凹槽上沉积第一栅极层以填充凹槽；以及在第一栅极层上进行回蚀工艺直到第一栅极层仅留在凹槽的下部中。
优选，形成凹槽内侧壁隔离壁包括：使用LPCVD工艺在衬底和凹槽上沉积隔离壁层；以及各向异性地蚀刻隔离壁层以在凹槽的侧壁上形成凹槽内侧壁隔离壁。
附图说明
通过参考附图对本发明优选实施例进行详细介绍，将使本发明的以上及其它特点和优点变得对本领域技术人员更显然易懂，附图中：
图1示出了根据本发明第一实施例的自对准凹陷沟道晶体管的布局的顶视图；
图2至11示出了根据本发明第一实施例的形成自对准内栅凹陷沟道晶体管的方法中各阶段的剖面图，其中图2至9和11示出了沿图1的线I-I’截取的剖面图，图10示出了沿图1的线II-II’截取的剖面图；
图12示出了根据本发明第二实施例的自对准凹陷沟道晶体管布局的顶视图；以及
图13至22示出了根据本发明第二实施例的形成自对准内栅凹陷沟道晶体管的方法中各阶段的剖面图，其中图13至20和22示出了沿图12的线I-I’截取的剖面图，图21示出了沿图12的线II-II’截取的剖面图。
具体实施方式
现在将参考附图在下文中更全面地介绍本发明，在附图中示出了本发明的优选和备选实施例。然而，本发明可以按不同形式实现并不应限于这里所述的实施例。相反，提供这些实施例以使本公开更加充分和完整，并将本发明的范围充分地转达给本领域技术人员。附图中，为清楚起见放大了各层的厚度和各区域。同样应该理解，当称一层在另一层或衬底“上”时，其可以直接地位于另一层或衬底之上，或者也可以存在插入层。相同的附图标记和字母始终指示相同的元件。
第一实施例
图1示出了根据本发明第一实施例的自对准凹陷沟道晶体管布局的顶视图。图2至11示出了在根据本发明第一实施例的形成自对准内栅凹陷沟道晶体管的方法中各阶段的剖面图。更具体地，图2至9以及11示出了沿图1的线I-I’截取的剖面图，图10示出了沿图1的线II-II’截取的剖面图。
图1示出了形成在半导体衬底的有源区108和场区102上的栅极层122。图1包括分别沿半导体衬底的x方向和y方向截取的剖面线I-I’和II-II’。
现在参考图2，图2示出了在根据本发明第一实施例的形成自对准内栅凹陷沟道晶体管的方法中的初始阶段沿图1的线I-I’截取的剖面图。提供包括阱区104的衬底100。优选，使用离子注入工艺形成阱区104。通常通过各向异性地蚀刻沟槽并用绝缘层填充沟槽，形成浅槽隔离(STI)区102。STI区102形成了半导体衬底的场区。优选，STI沟槽具有约3000的深度。通过离子注入工艺在阱区104上注入阈值电压(Vt)控制离子以形成Vt控制区106。随后，通过离子注入工艺注入源极/漏极(S/D)离子以形成源极/漏极(S/D)区108。源极/漏极(S/D)区108形成半导体衬底的有源区。优选，源极/漏极(S/D)区108为N-源极/漏极(S/D)区。
参考图3，氧化物掩模层110形成在有源区108和场区102上。优选，氧化物掩模层110形成到约200的厚度。接着，使用低压化学气相沉积(LPCVD)在氧化物掩模层110上形成多晶掩模层112。优选，多晶掩模层112为多晶硬掩模层(poly hard mask layer)，并形成到约1000的厚度。然后通过沉积光致抗蚀剂114并进行光刻工艺在多晶掩模层112上形成凹陷图形。
参考图4，使用两步各向同性蚀刻工艺，在有源区108中形成第一凹孔116。在第一步中，使用光致抗蚀剂(图3的114)作为掩模蚀刻多晶硬掩模112，然后使用光致抗蚀剂剥离工艺除去光致抗蚀剂。在第二步中，使用蚀刻后的多晶硬掩模(图3的114)作为图形蚀刻衬底的有源区108以形成第一凹孔116。随后，除去多晶硬掩模112。优选，第一凹孔116具有约1000的深度。
图5中，进行可选的蚀刻工艺以增大第一凹孔116的下部的宽度。蚀刻工艺可以使用化学干法蚀刻(CDE)工艺。第一凹孔116优选增大约200的厚度。优选，第一凹孔116的开口宽度约900。
参考图6，使用LPCVD工艺，将隔离壁层沉积在第一凹孔116的侧面、有源区108、以及场区102上。然后各向异性地蚀刻隔离壁层以形成凹陷内氧化物隔离壁118。优选，凹陷内氧化物隔离壁118具有约200的厚度。虽然内隔离壁118被描述为内氧化物隔离壁，但是隔离壁层可以由氧化硅(SiO)或氮化硅(SiN)形成。如图7所示，通过各向异性地蚀刻第一凹孔116的底部，在凹陷内氧化物隔离壁118下面形成第二凹孔117。优选，第二凹孔117具有约300的深度。第一凹孔116和第二凹孔117的宽度L1约500。
参考图8，使用化学干法蚀刻(CDE)工艺增大第二凹孔117的初始宽度L1。优选，将第二凹孔117的增大了的宽度L2增加到约900的宽度。第一凹孔116和第二凹孔117的最终总的凹陷深度优选约1300至1800。
如图9所示，栅极电介质层120形成在第二凹孔117的侧壁上。栅极电介质层120可以是氧化物层、氮氧化物层、氧化铝(Al2O3)层、或氧化钌(RuO)层。可以用热氧化工艺形成栅极电介质层120。优选，栅极电介质层120具有约50的厚度。随后，使用LPCVD工艺，将栅极层和栅极掩模层形成在有源区108、场区102和第一凹孔116上。然后用光刻和蚀刻工艺形成栅极122和栅极掩模124。另外包括栅极掩模124的栅极122的上部125伸出在衬底的上表面之上。图10示出了形成凹陷栅极的方法中如图9所示的阶段的沿图1的线II-II’截取的剖面图。图10还示出了凹陷内氧化物隔离壁118的厚度L3，其优选为200。图11示出了根据本发明第一实施例的凹陷沟道的完整结构。如图11所示，栅极隔离壁层沉积在栅极掩模124、有源区108和场区102上。然后各向异性地蚀刻栅极隔离壁层，以在栅极122和栅极掩模124上形成侧壁隔离壁128。随后用离子注入工艺在有源区108上注入源极/漏极(S/D)离子130以形成S/D区130。优选，S/D离子为N+离子，其被注入以形成N+S/D区。
在本发明的第一实施例中，凹陷内氧化物隔离壁为较厚的氧化物层，其降低了栅极负载电容(gate loading capacitance)和位线负载电容，由此增加了刷新时间。此外，凹陷内氧化物隔离壁提高了光偏离余量(photo misalignmargin)并降低了S/D结电容，由此增加了器件速度。
第二实施例
图12示出了根据本发明第二实施例的自对准凹陷沟道晶体管布局的顶视图。图13至22示出了根据本发明第二实施例的形成自对准内栅凹陷沟道晶体管的方法中各阶段的剖面图。更具体地，图13至20和22示出了沿图12的线I-I’截取的剖面图，图21示出了沿图12的线II-II’截取的剖面图。
图12示出了形成在半导体衬底有源区208和场区202上的栅极层222。图12包括分别沿半导体衬底的x方向和y方向截取的剖面线I-I’和II-II’。
参考图13，图13示出了在根据本发明第二实施例的形成自对准内栅凹陷沟道晶体管的方法中初始阶段的沿图12的线I-I’截取的剖面图。提供包括阱区204的衬底200。优选，用离子注入工艺形成阱区204。通常通过各向异性蚀刻沟槽并用绝缘层填充沟槽形成浅槽隔离(STI)区202。STI区202形成半导体衬底的场区。优选，STI沟槽具有约3000的深度。通过离子注入工艺在阱区204上注入阈值电压(Vt)控制离子以形成Vt控制区206。随后，通过离子注入工艺注入源极/漏极(S/D)离子以形成源极/漏极(S/D)区208。源极/漏极(S/D)区208形成半导体衬底的有源区。优选，源极/漏极(S/D)区208为N-源极/漏极(S/D)区。
参考图14，氧化物掩模层210形成在有源区208和场区202上。优选，氧化物掩模层210形成到约200的厚度。接着，使用低压化学气相沉积(LPCVD)在氧化物掩模层210上形成多晶掩模层212。优选，多晶硬掩模层212为多晶硬掩模，并形成到约1000的厚度。然后通过沉积光致抗蚀剂214并进行光刻工艺在多晶掩模层212上形成凹陷图形。
参考图15，使用各向同性蚀刻工艺，在有源区208中形成凹孔216。优选，凹孔216具有约1500的深度和约900的开口宽度。随后，使用光致抗蚀剂剥离工艺除去光致抗蚀剂(图14的214)。
图16中，进行可选的蚀刻工艺以增大凹孔216的下部的宽度。蚀刻工艺可以是化学干法蚀刻(CDE)工艺。凹孔216优选增大到约900的宽度。
如图17所示，栅极电介质层217形成在凹孔216的侧壁上。栅极电介质层217可为氧化物层、氮氧化物层、氧化铝(Al2O3)层、或氧化钌(RuO)层。可以使用热氧化工艺形成栅极电介质层217。优选，栅极电介质层217具有约50的厚度。
参考图18，用LPCVD工艺和回蚀工艺在凹孔216中沉积第一多晶栅极层219。在回蚀工艺后，第一多晶栅极层219优选具有约800的剩余厚度。
如图19所示，用LPCVD工艺将隔离壁层沉积在凹孔216侧面、有源区208和场区202上。然后各向异性地蚀刻隔离壁层以形成凹陷内氧化物隔离壁218。优选，凹陷内氧化物隔离壁218具有约200的厚度。虽然将内隔离壁218描述为内氧化物隔离壁，但是隔离壁层可以由氧化硅(SiO)或氮化硅(SiN)形成。
随后，如图20所示，使用LPCVD工艺，栅极层和栅极掩模层形成在有源层208、场区202以及凹孔216上。然后使用光刻和蚀刻工艺形成栅极222和栅极掩模224。额外包括栅极掩模224的栅极222的上部225突出在衬底的上表面之上。图21示出了形成凹陷栅极的方法中如图20所示的阶段的沿图12的线II-II’截取的剖面图。
图22示出了根据本发明第二实施例的凹陷沟道的完整结构。如图22所示，栅极隔离壁层沉积在栅极掩模224、有源区208和场区202上。然后各向异性地蚀刻栅极隔离壁层以形成栅极222和栅极掩模224上的侧壁隔离壁228。随后，使用离子注入工艺在有源区208上注入源极/漏极(S/D)离子以形成S/D区230。优选，S/D离子为N+离子，其被注入以形成N+S/D区。
通过比较，本发明的第一实施例公开了两步蚀刻工艺以形成凹孔以及单步沉积工艺以形成栅极，而本发明的第二实施例公开了单步蚀刻工艺以形成凹孔以及两步沉积工艺以形成栅极。
与本发明的第一实施例类似，在第二实施例中，凹陷内氧化物隔离壁为较厚的氧化物层，其降低了栅极负载电容和位线负载电容，由此增加了刷新时间。此外，凹陷内氧化物隔离壁改善了光偏离余量并降低了S/D结电容，由此增加了器件速度。
此处已介绍了本发明的优选实施例，虽然采用了具体的术语，但是以通用和描述性的意义使用和说明，而不以限定为目的。因此，本领域技术人员应该理解在不脱离所附权利要求书中陈述的本发明的精神和范围的条件下可以进行形式和细节上的多种改变。

Claims (63)

1.一种半导体衬底中的自对准内栅凹陷沟道，包括：
形成在该衬底的有源区中的凹槽；
形成在该凹槽底部上的栅极电介质层；
形成在该凹槽侧壁上的凹槽内侧壁隔离壁；
形成在该凹槽内的栅极，从而该栅极的上部伸出该衬底的上表面之上，其中该凹槽内侧壁隔离壁的厚度使该栅极的中间部分具有比该栅极的突出的上部和下部小的宽度；
形成在该栅极层上的栅极掩模；
形成在该栅极的突出的上部和该栅极掩模上的栅极侧壁隔离壁；以及
在与该栅极侧壁隔离壁相邻的衬底有源区中形成的源极/漏极区。
2.根据权利要求1的自对准内栅凹陷沟道，其中该凹槽具有约900的开口宽度。
3.根据权利要求1的自对准内栅凹陷沟道，其中该凹槽具有约1300至1800之间的深度。
4.根据权利要求1的自对准内栅凹陷沟道，其中该衬底包括：
浅槽隔离区；以及
该有源区包括阱区、阈值电压控制区和源极/漏极区。
5.根据权利要求4的自对准内栅凹陷沟道，其中该浅槽隔离区具有约3000的深度。
6.根据权利要求1的自对准内栅凹陷沟道，其中该栅极电介质层选自氧化物层、氮氧化物层、氧化铝(Al2O3)层和氧化钌(RuO)层组成的组。
7.根据权利要求1的自对准内栅凹陷沟道，其中该栅极电介质具有约50的厚度。
8.根据权利要求1的自对准内栅凹陷沟道，其中该凹槽内侧壁隔离壁具有约200的厚度。
9.根据权利要求1的自对准内栅凹陷沟道，其中该凹槽内侧壁隔离壁由氧化硅或氮化硅形成。
10.根据权利要求1的自对准内栅凹陷沟道，其中形成在该凹槽中的栅极包括：
形成在该凹槽底部中的第一栅极层；以及
形成在该凹槽上部中该第一栅极层上的第二栅极层，该第二栅极层具有在该凹槽内的下部和伸出在该衬底的上表面之上的上部，
其中该凹槽内侧壁隔离壁的厚度使该第二栅极层的下部具有比该第二栅极层的该伸出的上部和该第一栅极层小的宽度。
11.根据权利要求10的自对准内栅凹陷沟道，其中该第一栅极层是多晶栅极层。
12.根据权利要求10的自对准内栅凹陷沟道，其中该第一栅极层具有约800的厚度。
13.根据权利要求10的自对准内栅凹陷沟道，其中该第二栅极层为多晶栅极层。
14.根据权利要求1的自对准内栅凹陷沟道，其中该衬底有源区中的源极/漏极区为n+源极/漏极区。
15.一种在半导体衬底中形成自对准内栅凹陷沟道的方法，包括：
在具有有源区的该衬底上依次沉积氧化物掩模层、多晶掩模层、以及光致抗蚀剂层；
蚀刻该多晶掩模层、该氧化物掩模层、以及该衬底的有源区以形成凹槽；
在该凹槽的侧壁上形成凹槽内侧壁隔离壁；
蚀刻该凹槽的底部以增加该凹槽的深度；
增大该凹槽内侧壁隔离壁下面的凹槽底部的宽度；
在该凹槽底部上形成栅极电介质；
在该凹槽中形成栅极，从而该栅极的上部伸出在该衬底的上表面之上，其中该凹槽内侧壁隔离壁的厚度使栅极的中间部分具有比栅极的该伸出的上部和下部小的宽度；
在该栅极上形成栅极掩模；
在该栅极的该伸出的上部和该栅极掩模上形成栅极侧壁隔离壁；以及
进行离子注入工艺以在与该栅极侧壁隔离壁相邻的衬底的有源区中形成源极/漏极区。
16.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，还包括：
在该凹槽的侧壁上形成该凹槽内侧壁隔离壁之前，增大该凹槽的下部。
17.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中衬底有源区中的该源极/漏极区为n+源极/漏极区。
18.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该氧化物掩模层具有约200的厚度。
19.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该多晶掩模为多晶硬掩模。
20.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中通过低压化学气相沉积工艺形成该多晶掩模层。
21.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该多晶掩模层具有约1000的厚度。
22.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该衬底包括：
浅槽隔离区；以及
该有源区包括阱区、阈值电压控制区、以及源极/漏极区。
23.根据权利要求22的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该浅槽隔离区形成至约3000的深度。
24.根据权利要求22的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该凹槽具有约900的开口宽度。
25.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中蚀刻该多晶掩模层、该氧化物掩模层、以及衬底的该有源区以形成该凹槽包括：
使用该光致抗蚀剂层为掩模蚀刻该多晶掩模层，并除去该光致抗蚀剂层；以及
使用蚀刻过的多晶掩模层为掩模蚀刻衬底的该有源区以形成该凹槽，并除去该多晶掩模层。
26.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中使用化学干法蚀刻工艺进行增大该凹槽的下部宽度。
27.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该凹槽的底部被增大到约900的宽度。
28.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该凹槽内侧壁隔离壁具有约200的厚度。
29.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中形成该凹槽内侧壁隔离壁包括：
使用低压化学气相沉积工艺在该衬底和该凹槽上沉积隔离壁层；以及
各向异性地蚀刻该隔离壁层以在该凹槽的侧壁上形成该凹槽内侧壁隔离壁。
30.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中增加该凹槽的深度的该蚀刻为各向异性蚀刻工艺。
31.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该凹槽的深度增加约300。
32.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中增加该凹槽深度之后该凹槽的总深度在约1300至1800之间。
33.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中使用化学干法蚀刻工艺增大该凹槽的底部宽度。
34.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该凹槽的底部的宽度增大到约900的宽度。
35.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该栅极电介质选自氧化物层、氮氧化物层、氧化铝(Al2O3)层和氧化钌(RuO)层组成的组。
36.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中使用热氧化工艺形成该栅极电介质。
37.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该栅极电介质具有约50的厚度。
38.根据权利要求15的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中通过使用低压化学气相沉积工艺沉积栅极层并蚀刻该栅极层来形成该栅极。
39.一种在半导体衬底中形成自对准内栅凹陷沟道的方法，包括：
在具有有源区的该衬底上依次沉积氧化物掩模层、多晶掩模层、以及光致抗蚀剂层；
蚀刻该多晶掩模层、该氧化物掩模层、以及衬底的该有源区以形成凹槽；
在该凹槽内形成栅极电介质层；
形成并蚀刻第一栅极层以部分填充该凹槽的下部；
在该第一栅极层之上的该凹槽的上部的侧壁上形成凹槽内侧壁隔离壁；
在该第一栅极层上形成第二栅极层并蚀刻该第二栅极层以在该凹槽中形成栅极，使得该第二栅极层的上部伸出该衬底的上表面之上，其中该凹槽内侧壁隔离壁的厚度使该第二栅极层的下部具有比该第二栅极层的该伸出的上部和该第一栅极层小的宽度；
在该第二栅极层上形成栅极掩模；
在该第二栅极层的该伸出的上部和该栅极掩模上形成栅极侧壁隔离壁；以及
进行离子注入工艺以在与该栅极侧壁隔离壁相邻的该衬底的有源区中形成源极/漏极区。
40.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，还包括：
在该凹槽内形成该栅极电介质层之前，增大该凹槽的底部。
41.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中衬底的有源区中的该源极/漏极区为n+源极/漏极区。
42.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该氧化物掩模层具有约200的厚度。
43.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该多晶掩模为多晶硬掩模。
44.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中通过低压化学气相沉积工艺形成该多晶掩模层。
45.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该多晶掩模层具有约1000的厚度。
46.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该衬底包括：
浅槽隔离区；以及
该有源区包括阱区、阈值电压控制区、以及源极/漏极区。
47.根据权利要求46的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该浅槽隔离区形成至约3000的深度。
48.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中形成该凹槽的该蚀刻为各向同性蚀刻工艺。
49.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该凹槽具有约1500的深度。
50.根据权利要求40的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中使用化学干法蚀刻工艺进行增大该凹槽的下部宽度。
51.根据权利要求40的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该凹槽的下部宽度被增大到约900的宽度。
52.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该栅极电介质层选自氧化物层、氮氧化物层、氧化铝(Al2O3)层和氧化钌(RuO)层组成的组。
53.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中通过热氧化工艺形成该栅极电介质层。
54.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该栅极电介质层具有约50的厚度。
55.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该第一栅极层为多晶栅极层。
56.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该第一栅极层具有约800的厚度。
57.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中形成该第一栅极层包括：
在该衬底和凹槽上沉积第一栅极层以填充该凹槽；以及
在该第一栅极层上进行回蚀工艺直到该第一栅极层仅保留在该凹槽的下部中。
58.根据权利要求57的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中使用低压化学气相沉积工艺沉积该第一栅极层。
59.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该凹槽内侧壁隔离壁具有约200的厚度。
60.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中形成该凹槽内侧壁隔离壁包括：
使用低压化学气相沉积工艺在该衬底和该凹槽上沉积隔离壁层；以及
各向异性地蚀刻该隔离壁层以在该凹槽的该侧壁上形成该凹槽内侧壁隔离壁。
61.根据权利要求60的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该隔离壁层为氧化硅层或氮化硅层。
62.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中该第二栅极层为多晶栅极层。
63.根据权利要求39的在半导体衬底中形成自对准内栅凹陷沟道的方法，其中通过低压化学气相沉积工艺形成该第二栅极层。
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