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CN103871892A - 凹入式晶体管的制作方法 - Google Patents

凹入式晶体管的制作方法 Download PDF

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CN103871892A CN201310012958.8A CN201310012958A CN103871892A CN 103871892 A CN103871892 A CN 103871892A CN 201310012958 A CN201310012958 A CN 201310012958A CN 103871892 A CN103871892 A CN 103871892A
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Abstract

本发明公开了一种凹入式晶体管器件的制造方法，其特征包含有提供一半导体基底；于所述半导体基底上形成一外延层；于所述外延层上形成一硬掩膜层，所述硬掩膜层包含至少一开口；经由所述硬掩膜层的开口刻蚀所述外延层，以形成一栅极沟槽；于所述栅极沟槽的表面形成一栅极氧化层；于所述栅极沟槽内形成一凹入式栅极；于所述凹入式栅极上形成一上盖层；去除所述硬掩膜层；于所述外延层中形成一离子阱；于所述离子阱中形成一源极掺杂区；于所述上盖层及所述凹入式栅极的侧壁上形成一隔离壁；以及以所述上盖层及所述隔离壁为刻蚀掩膜自对准刻蚀所述外延层，以形成一接触孔。

Description

凹入式晶体管的制作方法
技术领域
本发明大体上关于半导体器件技术领域，特别是关于一种凹入式晶体管的制作方法。
背景技术
在传统的功率晶体管中，平面型的功率器件(DMOS)会因为来自于沟道区域(channel region)、积集层(accumulation layer)以及接面场效应晶体管(JFET)的贡献，而使得导通电阻(on-resistance)上升。
为了降低上述区域的电阻，凹入式功率晶体管器件(UMOS)于是被开发出来，更因为UMOS结构不存在的JFET区域，因此可以缩小UMOS的器件单元的尺寸(cell size)，以提高沟道密度(channel density)，并进一步降低导通电阻，但随着器件尺寸的微缩，栅极与源极接触孔的间隔也随之缩小，容易导致工艺对准(overlay)问题的发生。
发明内容
因此，本发明的目的即在提供一种凹入式功率半导体器件的制作方法，以解决上述栅极与源极接触孔对准的问题。
本发明的一实施例提供了一种凹入式晶体管器件的制造方法，其特征包含有提供一半导体基底；于所述半导体基底上形成一外延层；于所述外延层上形成一硬掩膜层，所述硬掩膜层包含有至少一开口；经由所述硬掩膜层的开口刻蚀所述外延层，以形成一栅极沟槽；于所述栅极沟槽的表面形成一栅极氧化层；于所述栅极沟槽内形成一凹入式栅极；于所述凹入式栅极上形成一上盖层；去除所述硬掩膜层；于所述外延层中形成一离子阱；于所述离子阱中形成一源极掺杂区；于所述上盖层及所述凹入式栅极的侧壁上形成一隔离壁；以及以所述上盖层及所述隔离壁为刻蚀掩膜自对准刻蚀所述外延层，以形成一接触孔。
本发明另一实施例提供一种凹入式晶体管器件的制造方法，其特征包含有提供一半导体基底；于所述半导体基底上形成一外延层；于所述外延层表面注入一氮掺杂层；于所述外延层上形成一硬掩膜层，所述硬掩膜层包含有至少一开口；经由所述硬掩膜层的开口刻蚀所述外延层，以形成一栅极沟槽；于所述栅极沟槽的表面形成一栅极氧化层；于所述栅极沟槽内形成一凹入式栅极；去除所述硬掩膜层，使所述凹入式栅极部分凸出于所述外延层的表面；于所述外延层中形成一离子阱；于所述离子阱中形成一源极掺杂区；选择性的氧化所述凹入式栅极凸出于所述外延层的表面的部分，以形成一氧化盖层；以及以所述氧化盖层为刻蚀掩膜自对准刻蚀所述外延层，以形成一接触孔。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附图式作详细说明如下。然而所述优选实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1至图8为依据本发明一实施例所绘示的凹入式功率晶体管器件的制造方法示意图。
图9至图11表示出本发明另一实施例。
图12至图18为依据本发明又一实施例所绘示的凹入式功率晶体管器件的制造方法示意图。
图19至图21表示出接触孔与栅极沟槽的布局。
其中，附图标记说明如下：
10      半导体基底      123      凹陷区域
11        外延层        124      上盖层
12       硬掩膜层       130      隔离壁
18      栅极氧化层      140      介电层
20a     凹入式栅极      150      氧化盖层
22      源极掺杂区      155      光刻胶图案
34        金属层        155a        开口
101      氮掺杂层       201         侧壁
112        开口         210        离子阱
118       硅氧层        230        接触孔
122      栅极沟槽       250      接触掺杂区
具体实施方式
请参阅图1至图8，其为依据本发明一实施例所绘示的凹入式功率晶体管器件的制造方法示意图。首先，如图1所示，提供一半导体基底10，例如N型重掺杂的硅基底，其可作为晶体管器件的漏极(drain)。接着，利用一外延工艺于半导体基底10上形成一外延层11，例如N型外延硅层。接着，可以在外延层11表面形成一硬掩膜层12，例如氧化硅或者氮化硅。然后，利用光刻工艺于硬掩膜层12中形成开口112。接着将光刻胶去除，然后，利用干刻蚀工艺，经由硬掩膜层12中的开口112刻蚀外延层11至一预定深度，如此形成栅极沟槽122。
如图2所示，接着进行一热氧化工艺，于栅极沟槽122的表面形成一栅极氧化层18，接下来进行一化学气相沉积工艺，全面沉积一多晶硅层(未示于图中)，以填满栅极沟槽122，再进行一刻蚀工艺将部分厚度的多晶硅层蚀除，而剩下的多晶硅层则构成凹入式栅极20a。此时，在凹入式栅极20a上形成凹陷区域123。凹入式栅极的组成除了多晶硅外，另可为金属栅极或为金属硅化物栅极等组成，但不限于此。
如图3所示，接着进行一化学气相沉积工艺，全面沉积一介电层(未示于图中)，例如氮化硅，并且使介电层填入凹陷区域123。然后，进行回刻蚀工艺或者平坦化工艺将凹陷区域123以外的介电层去除，显露出硬掩膜层12，剩余在凹陷区域123的介电层则形成上盖层124。接下来将显露出来的硬掩膜层12去除，此时凹入式栅极20a会稍微凸出于外延层11表面，并显露出侧壁201。接着可以选择进行氧化工艺于显露出的侧壁201上形成一硅氧层118。
如图4所示，接着进行离子注入工艺于外延层11中形成离子阱210，例如P型离子阱，然后可以进行热工艺进行掺质的驱入(drive-in)及扩散。上述离子注入工艺可以配合光刻胶进行，在此不加赘述。
如图5所示，接着进行另一离子注入工艺，于离子阱210中形成源极掺杂区22，例如N型源极掺杂区，然后可以热工艺进行掺质的驱入及扩散。同样的，上述离子注入工艺可以配合光刻胶进行，在此不加赘述。
如图6所示，接着进行化学气相沉积工艺，全面沉积一隔离壁材料层(未示于图中)，例如氮化硅层，然后回刻蚀隔离壁材料层，如此于凸出的上盖层124及凹入式栅极20a的侧壁201上形成隔离壁130。
如图7所示，接着进行化学气相沉积工艺，全面沉积一介电层140，使介电层140覆盖上盖层124及隔离壁130，并填满隔离壁130之间的空间，然后进行光刻工艺于介电层140上形成一光刻胶图案155，其包括开口155a，定义出接触孔的位置。接着，利用光刻胶图案155为刻蚀掩膜经由开口155a刻蚀介电层140，以显露出隔离壁130，再选择性刻蚀外延层11至一预定深度，形成自对准的接触孔230，然后去除光刻胶图案155，再进行接触孔离子注入工艺，于接触孔230底部形成接触掺杂区250，例如P+掺杂区，随后可以再进行快速热退火处理。因接触孔下方形成方式是利用高选择比的刻蚀，故接触孔可沿着隔离壁形成一自我对准的接触孔。
上述接触孔230的布局与栅极沟槽122的布局可以如图19至图21所示，其中图19显示出栅极沟槽122与接触孔230均为直线型或条状布局，图20显示出栅极沟槽122为网格状布局，而接触孔230则穿插其中，图21显示出接触孔230为网格状布局，而栅极沟槽122为独立的岛状布局，被网格状的接触孔230分开。当然，以上布局图案仅为例示，本发明当然可以被应用在其它的布局图案中，不在此设限。
如图8所示，然后可以继续沉积阻障层及金属层34，并使金属层34填满接触孔230。
图9至图11显示出本发明另一实施例。如图9至图11所示，完成隔离壁130之后，可以不沉积图7中的介电层140，也不形成光刻胶图案155，而是直接以上盖层124及隔离壁130为刻蚀掩膜，刻蚀外延层11至一预定深度，形成自对准的接触孔230，再进行接触孔离子注入工艺，于接触孔230底部形成接触掺杂区250，然后继续沉积阻障层及金属层34，并使金属层34填满接触孔230。
请参阅图12至图18，其为依据本发明又一实施例所绘示的凹入式功率晶体管器件的制造方法示意图。首先，如图12所示，提供一半导体基底10，例如N型重掺杂的硅基底，其可作为晶体管器件的漏极。接着，利用一外延工艺于半导体基底10上形成一外延层11，例如N型外延硅层。接着，于外延层11表面注入一氮掺杂层101，然后在外延层11表面形成一硬掩膜层12，例如氧化硅或者氮化硅。然后，利用光刻胶以及光刻工艺，于硬掩膜层12中形成开口112。接着将光刻胶去除，然后利用干刻蚀工艺，经由硬掩膜层12中的开口112刻蚀外延层11至一预定深度，如此形成栅极沟槽122。
如图13所示，接着进行一热氧化工艺，于栅极沟槽122的表面形成一栅极氧化层18，接下来进行一化学气相沉积工艺，全面沉积一多晶硅层(未示于图中)以填满栅极沟槽122，再进行一刻蚀工艺将部分厚度的多晶硅层蚀除，而剩下的多晶硅层则构成凹入式栅极20a。此时，在凹入式栅极20a上形成凹陷区域123。
如图14图示，接着可以进行一光刻胶涂布工艺，全面涂布一光刻胶层(未示于图中)，并且使光刻胶层填入凹陷区域123。然后，进行回刻蚀工艺，将凹陷区域123以外的光刻胶层去除，显露出硬掩膜层12。接下来将显露出来的硬掩膜层12去除，再将剩余光刻胶层去除，此时凹入式栅极20a会稍微凸出于外延层11表面。接着进行氧化工艺，于显露出的外延层11表面上形成一硅氧层118。
如图15所示，接着进行离子注入工艺于外延层11中形成离子阱210，例如P型离子阱，然后可以热工艺进行掺质的驱入及扩散。上述离子注入工艺可以配合光刻工艺进行，在此不加赘述。
如图16所示，接着进行另一离子注入工艺，于离子阱210中形成源极掺杂区22，例如N型源极掺杂区，然后可以热工艺进行掺质的驱入及扩散。同样的，上述离子注入工艺可以配合光刻工艺进行，在此不加赘述。
接着，如图17所示，进行氧化工艺，选择性的将凸出于外延层11表面的外延层11氧化，形成氧化盖层150，使氧化盖层150覆盖住部分的外延层11表面。在此氧化步骤中，由于外延层11表面形成有氮掺杂层101，故几乎不会被氧化。
如图18所示，再以氧化盖层150为刻蚀掩膜，刻蚀外延层11至一预定深度，形成自对准的接触孔230。后续步骤类似图10至图11，再进行接触孔离子注入工艺于接触孔230底部形成接触掺杂区250，然后继续沉积阻障层及金属层34，并使金属层34填满接触孔230。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种凹入式晶体管器件的制造方法，其特征在于，包含：
提供一半导体基底；
于所述半导体基底上形成一外延层；
于所述外延层上形成一硬掩膜层，所述硬掩膜层包含有至少一开口；
经由所述硬掩膜层的开口刻蚀所述外延层，以形成一栅极沟槽；
于所述栅极沟槽的表面形成一栅极氧化层；
于所述栅极沟槽内形成一凹入式栅极；
于所述凹入式栅极上形成一上盖层；
去除所述硬掩膜层；
于所述外延层中形成一离子阱；
于所述离子阱中形成一源极掺杂区；
于所述上盖层及所述凹入式栅极的侧壁上形成一隔离壁；以及
以所述上盖层及所述隔离壁为刻蚀掩膜，自对准刻蚀所述外延层，以形成一接触孔。
2.根据权利要求1所述的凹入式晶体管器件的制造方法，其特征在于，所述半导体基底为一N型重掺杂硅基底，作为所述晶体管器件的漏极。
3.根据权利要求2所述的凹入式晶体管器件的制造方法，其特征在于，所述外延层为一N型外延硅层。
4.根据权利要求1所述的凹入式晶体管器件的制造方法，其特征在于，所述硬掩膜层包含氧化硅或者氮化硅。
5.根据权利要求3所述的凹入式晶体管器件的制造方法，其特征在于，所述离子阱为一P型离子阱。
6.根据权利要求5所述的凹入式晶体管器件的制造方法，其特征在于，所述源极掺杂区为一N型源极掺杂区。
7.根据权利要求1所述的凹入式晶体管器件的制造方法，其特征在于，所述上盖层包含氮化硅。
8.根据权利要求1所述的凹入式晶体管器件的制造方法，其特征在于，所述隔离壁包含氮化硅。
9.一种凹入式晶体管器件的制造方法，其特征在于，包含：
提供一半导体基底；
于所述半导体基底上形成一外延层；
于所述外延层表面注入一氮掺杂层；
于所述外延层上形成一硬掩膜层，所述硬掩膜层包含有至少一开口；
经由所述硬掩膜层的开口刻蚀所述外延层，以形成一栅极沟槽；
于所述栅极沟槽的表面形成一栅极氧化层；
于所述栅极沟槽内形成一凹入式栅极；
去除所述硬掩膜层，使所述凹入式栅极部分凸出于所述外延层的表面；
于所述外延层中形成一离子阱；
于所述离子阱中形成一源极掺杂区；
选择性的氧化所述凹入式栅极凸出于所述外延层的表面的部分，以形成一氧化盖层；以及
以所述氧化盖层为刻蚀掩膜，自对准刻蚀所述外延层，以形成一接触孔。
10.根据权利要求9所述的凹入式晶体管器件的制造方法，其特征在于，所述半导体基底为一N型重掺杂硅基底，作为所述晶体管器件的漏极。
11.根据权利要求10所述的凹入式晶体管器件的制造方法，其特征在于，所述外延层为一N型外延硅层。
12.根据权利要求9所述的凹入式晶体管器件的制造方法，其特征在于，所述硬掩膜层包含氧化硅或者氮化硅。
13.根据权利要求11所述的凹入式晶体管器件的制造方法，其特征在于，所述离子阱为一P型离子阱。
14.根据权利要求13所述的凹入式晶体管器件的制造方法，其特征在于，所述源极掺杂区为一N型源极掺杂区。
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