CN1309036C - 薄膜晶体管元件的制造方法 - Google Patents

Abstract

本发明提供一种薄膜晶体管元件的制造方法，包括形成第一掺杂金属层于绝缘基板上。形成一第二金属层于第一掺杂金属层上。图案化第一掺杂金属层及第二金属层以形成一图案化的金属栅极堆栈结构。将绝缘基板施以一退火工艺，使第一掺杂金属层中的掺杂元素扩散至金属栅极堆栈结构的表面并氧化，以形成一氧化层披覆图案化的金属栅极堆栈结构的侧壁上。形成一栅极绝缘层于绝缘基板上覆盖金属栅极堆栈结构。形成一半导体层于栅极绝缘层上，以及形成一源极与一漏极于部分该半导体层上。

Description

薄膜晶体管元件的制造方法

技术领域

本发明涉及一种薄膜晶体管元件(thin film transistor，TFT)的制造方法。

背景技术

底栅极型(bottom-gate type)薄膜晶体管元件目前已经被广泛地应用于薄膜晶体管液晶显示器(TFT-LCD)中。请参阅图1A，其显示传统的底栅极型薄膜晶体管结构100。该薄膜晶体管结构100包括一玻璃基板110、一金属栅极120、一栅极绝缘层130、一通道层(channel layer)140、一欧姆接触层150以及一源/漏极层160、170。

随着TFT-LCD的尺寸增加，包含薄膜晶体管栅极的金属栅极线(metalgate line)就必须要符合低电阻的要求。由于铜和铜合金材料具有相当低的电阻，所以是用来作为栅极材料的最佳选择。然而，铜材料和玻璃基板之间的附着性(adhesion)不佳，而且铜元素也会扩散到绝缘层(例如SiO₂层)内，而影响元件品质。更者，由于铜材料容易变形，所以特别是在进行膜沉积的等离子体工艺(例如是等离子体加强化学气相沉积，PECVD)中，铜材料会和等离子体工艺中的气体反应而造成铜材料表面粗糙(roughness)以及增加阻值等不良影响。

在美国专利第6165917号中，Batey等人有揭示一种钝化(passivate)铜层的方法。该方法是沉积一层不含氨(ammonia-free)的氮化硅层覆盖铜栅极，用以当作是铜栅极的盖层(cap layer)。

在美国专利早期公开第2002/0042167号中，Chae等人有揭示一种薄膜晶体管结构。该方法是先形成例如是钽(Ta)或铬(Cr)或钛(Ti)或钨(W)层的第一金属层于玻璃基板上，然后再形成当作第二金属层的铜层于第一金属层上，接着经由热处理而使第一金属层扩散至铜层表面并氧化，因而构成一栅极结构。

图1B是显示传统的底栅极型薄膜晶体管结构100a。于玻璃基板110上形成由掺杂的铜合金或固溶的铜合金所构成的金属栅极120，接着经由热处理而使金属栅极120中的掺杂或固溶物扩散至金属栅极120表面并氧化成一氧化层125，因而构成一氧化层125裹覆的栅极结构120。然而，单层结构的掺杂的铜合金或固溶的铜合金所构成的金属栅极120的电阻系数R_s较高，一般介于4～8μΩ-cm，不符TET元件的需求。

发明内容

有鉴于此，本发明的目的是提供一种薄膜晶体管元件的制造方法，藉由多层的金属栅极堆栈结构，并在堆栈结构的侧壁上形成氧化层，使得金属栅极与玻璃基板之间的附着性可获得改善，且金属栅极能藉由氧化层的保护而不会受到后续的等离子体工艺损伤，最重要的是，金属栅极的电阻系数仍可维持很低。

为达上述的目的，本发明提供一种薄膜晶体管元件的制造方法，包括下列步骤：形成一第一掺杂金属层于一绝缘基板上；形成一第二金属层于第一掺杂金属层上；图案化第一掺杂金属层及第二金属层，以形成一图案化的金属栅极堆栈结构；将绝缘基板施以一退火工艺，使第一掺杂金属层中的掺杂元素扩散至金属栅极堆栈结构的表面并氧化，以形成一氧化层披覆图案化的金属栅极堆栈结构的侧壁上；形成一栅极绝缘层于绝缘基板上覆盖图案化的金属栅极堆栈结构；形成一含硅的半导体层于栅极绝缘层上；以及形成一源极与一漏极于部分含硅的半导体层上。

为达上述的目的，本发明提供一种薄膜晶体管元件的制造方法，包括下列步骤：形成一第一掺杂金属层于一绝缘基板上；形成一第二金属层于第一掺杂金属层上；形成一第三掺杂金属层于第二金属层上；图案化第一掺杂金属层、第二金属层及第三掺杂金属层形成一图案化金属栅极堆栈结构；将绝缘基板施以一退火工艺，使第一掺杂金属层或第三掺杂金属层中的掺杂元素扩散至金属栅极堆栈结构的表面并氧化，以形成一氧化层披覆图案化金属栅极堆栈结构的侧壁上；形成一栅极绝缘层于绝缘基板上覆盖金属栅极堆栈结构；形成一含硅的半导体层于栅极绝缘层上；以及形成一源极与一漏极于部分该含硅的半导体层上。

根据本发明，金属栅极与玻璃基板之间的附着性可藉由第一掺杂金属层而获得改善。还有，当在进行后续的沉积绝缘层的等离子体工艺时，金属栅极能藉由氧化层或第三掺杂金属层的保护而不会受到不良影响。最重要的是，第二金属层为低电阻材料，使得金属栅极的电阻系数仍可维持很低。如此，本发明能够提高产品可靠性与解决现有问题。

为让本发明的目的、特征和优点能够明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。

附图说明

图1A及1B是现有薄膜晶体管结构的剖面示意图；

图2A至2E是根据本发明第一实施例的薄膜晶体管结构的工艺剖面示意图；以及

图3A至3E是根据本发明第二实施例的薄膜晶体管结构的工艺剖面示意图。

简单符号说明

100～薄膜晶体管结构；

110、210、310～绝缘基板；

120～栅极；

125～氧化层；

220、320～栅极堆栈结构；

222、322～第一掺杂金属层；

224、324～第二金属层；

326～第三掺杂金属层；

228、328～氧化层；

130、230、330～栅极绝缘层；

140、240、340～通道层；

150、250、350～欧姆接触层；

160、260、360～源极；

170、270、370～漏极；以及

280、380～保护层。

具体实施方式

第一实施例

图2A-2E是显示根据本发明第一实施例的TFT元件的工艺剖面图。

请参阅图2A，首先形成一第一掺杂金属层222于一绝缘基板210上。该绝绿基板210例如是玻璃或石英基板。该第一掺杂金属层222的材料由铜合金所构成，包括掺杂钼(Mo)、铬(Cr)、钛(Ti)、钨(W)、钽(Ta)、镁(Mg)、钕(Nd)、锆(Zr)、铝(Al)或镍(Ni)元素的铜合金。第一掺杂金属层222的材料亦可由银合金所构成，包括掺杂锂(Li)、镁(Mg)、铝(Al)、钐(Sm)、钯(Pd)、金(Au)、铜(Cu)元素的银合金。藉由化学气相沉积法(CVD)或物理气相沉积法(PVD)所沉积而形成，厚度范围大致上介于500至1000埃()。接着，形成一第二金属层224于第一掺杂金属层222上。第二金属层224的材料包含Cu、Ag、Al或Ag-Pd-Cu或上述金属的合金。藉由化学气相沉积法(CVD)或物理气相沉积法(PVD)所沉积而形成，厚度范围大致上介于1000至4000埃()。第一掺杂金属层222及第二金属层224可于同一真空腔体中、同一真空步骤中形成。第二金属层224需具有低电阻系数R_s范围大致上介于1.5至6μΩ-cm。

请参阅图2B，藉由传统的光刻及蚀刻工艺图案化上述第一掺杂金属层222及第二金属层224而形成一栅极堆栈结构220。图案化的金属栅极堆栈结构220藉由蚀刻法形成斜面侧边，以利后续步骤中各覆盖层的阶梯覆盖性。这里要说明的是，由于栅极堆栈结构220与绝缘基板210之间夹有当作是粘着层的第一掺杂金属层222，所以增加了栅极堆栈结构220与绝缘基板210之间的附着力。

请参阅图2C，氧化层228通过热工艺形成，即施以一退火工艺于绝缘基板210及其上的栅极堆栈结构220，使得第一掺杂金属层222内的掺杂元素，藉热扩散至栅极堆栈结构220的侧壁，再进一步氧化形成氧化层228于栅极堆栈结构220的侧壁上。氧化层228包括氧化钼(MoO_x)、氧化铬(CrO_x)、氧化钛(TiO_x)、氧化钨(WO_x)、氧化钽(TaO_x)、氧化钕(NdO_x)、氧化锆(ZrO_x)、氧化铝(AlO_x)、氧化钐(SmO_x)、氧化钯(PdO_x)、氧化镁(MgO_x)、氧化锂(LiO_x)、或氧化镍(NiO_x)。氧化层228的厚度大致上上小于或等于30纳米(nm)。

请参阅图2D，接着形成一栅极绝缘层230于该绝缘基板210上方而覆盖该栅极堆栈结构220与氧化层228。栅极绝缘层230可以是经由PECVD法所沉积的氧化硅(SiO_x)层或氮化硅(SiN_x)层或氮氧化硅(SiON_x)层或氧化钽(TaO_x)层或氧化铝(Al_xO_y)层。

仍请参阅图2D，然后形成一半导体层(未图示)于该栅极绝缘层230上，其中该半导体层例如包括经由CVD法所沉积的多晶硅层(poly-silicon layer)或非晶硅层(amorphous silicon layer)与经掺杂的硅层(impurity-added siliconlayer)。之后，藉由传统的光刻及蚀刻工艺图案化上述半导体层而形成一通道层240以及一欧姆接触层250。其中该欧姆接触层250例如是掺杂n型离子(例如磷(P)或砷(As))的硅层。

请参阅图2E，然后将例如是经由溅射法所沉积的铝(Al)或钼(Mo)或铬(Cr)或钨(W)或钽(Ta)或钛(Ti)或镍(Ni)或上述金属的合金的一金属层(未图示)形成于该欧姆接触层250与该栅极绝缘层230上。之后，藉由传统的光刻工艺图案化上述金属层而形成一源极260与一漏极270。其次，以该源极260与该漏极270为掩模，蚀刻去除曝露的欧姆接触层250。接着，形成一保护层280于绝缘基板210上，以保护该薄膜晶体管元件的表面。如此，则得到了一薄膜晶体管结构，如图2E所示。

另外，这里要特别说明的是，当本发明应用于薄膜晶体管液晶显示器(TFT-LCD)时，由于该薄膜晶体管结构中的栅极与面板上的栅极线(gate line)是同时形成的，所以栅极线与绝缘基板210之间也可根据本发明工艺而同样夹有第一掺杂金属层222，与门极线的侧壁同样可形成氧化层228。为简化本发明说明，在此不再赘述现有TFT-LCD面板的工艺。

第二实施例

图3A-3E是显示根据本发明第二实施例的TFT元件的工艺剖面图。

请参阅图3A，首先形成一第一掺杂金属层322于一绝缘基板310上。该绝缘基板310例如是玻璃或石英基板。该第一掺杂金属层322的材料由铜合金所构成，包括掺杂Mo、Cr、Ti、W、Ta、Mg、Nd、Zr、Al或Ni元素的铜合金。第一掺杂金属层322的材料亦可由银合金所构成，包括掺杂Li、Mg、Al、Sm、Pd、Au、Cu元素的银合金。藉由CVD或PVD所沉积而形成，厚度范围大致上介于500至1000埃()。接着，形成一第二金属层324于第一掺杂金属层322上。第二金属层324的材料包含Cu、Ag、Al或Ag-Pd-Cu或上述金属的合金。藉由化学气相沉积法(CVD)或物理气相沉积法(PVD)所沉积而形成，厚度范围大致上介于1000至4000。第一掺杂金属层322及第二金属层324可于同一真空腔体中、同一真空步骤中形成。第二金属层324需具有低电阻系数R_s范围大致上介于1.5至6μΩ-cm。

接着，形成一第三掺杂金属层326于第二金属层324上。该第三掺杂金属层326的材料由铜合金所构成，包括掺杂Mo、Cr、Ti、W、Ta、Mg、Nd、Zr、Al或Ni元素的铜合金。第三掺杂金属层326的材料亦可由银合金所构成，包括掺杂Li、Mg、Al、Sm、Pd、Au、Cu元素的银合金。藉由CVD或PVD所沉积而形成，厚度范围大致上介于500至1000。第一掺杂金属层322、第二金属层324及第三掺杂金属层326可于同一真空腔体中、同一真空步骤中形成。

请参阅图3B，藉由传统的光刻及蚀刻工艺图案化上述第一掺杂金属层322、第二金属层324及第三掺杂金属层326，而形成一栅极堆栈结构320。图案化的金属栅极堆栈结构320藉由蚀刻法形成斜面侧边，以利后续步骤中各覆盖层的阶梯覆盖性。这里要说明的是，由于栅极堆栈结构320与绝缘基板310之间夹有当作是粘着层的第一掺杂金属层322，所以增加了栅极堆栈结构320与绝缘基板310之间的附着力。又由于栅极堆栈结构320的最上层有当作是保护层的第三掺杂金属层326，所以可避免栅极堆栈结构320于后续等离子体工艺时所受等离子体的损伤。

请参阅图3C，氧化层328藉热工艺形成，即施以一退火工艺于绝缘基板310及其上的栅极堆栈结构320，使得第一掺杂金属层322及第三掺杂金属层326内的掺杂元素，藉热扩散至栅极堆栈结构320的侧壁，再进一步氧化形成氧化层328于栅极堆栈结构320的侧壁上。氧化层328包括MoO_x、CrO_x、TiO_x、WO_x、TaO_x、NdO_x、ZrO_x、AlO_x、SmO_x、PdO_x、MgO_x、LiO_x、或NiO_x。氧化层328的厚度大致上上小于或等于30nm。

请参阅图3D，接着形成一栅极绝缘层330于该绝缘基板310上方而覆盖该栅极堆栈结构320与氧化层328。栅极绝缘层330可以是经由PECVD法所沉积的SiO_x层或SiN_x层或SiON_x层或TaO_x层或Al_xO_y层。

仍请参阅图3D，然后形成一半导体层(未图示)于该栅极绝缘层330上，其中该半导体层例如包括经由CVD所沉积的多晶硅层(poly-silicon layer)或非晶硅层(amorphous silicon layer)与经掺杂的硅层(impurity-added siliconlayer)。之后，藉由传统的光刻及蚀刻工艺图案化上述半导体层而形成一通道层340以及一欧姆接触层350。其中该欧姆接触层350例如是掺杂n型离子(例如P或As)的硅层。

请参阅图3E，然后将例如是经由溅射法所沉积的Al或Mo或Cr或W或Ta或Ti或Ni或上述金属的合金的一金属层(未图示)形成于该欧姆接触层350与该栅极绝缘层330上。之后，藉由传统的光刻工艺图案化上述金属层而形成一源极360与一漏极370。其次，以该源极360与该漏极370为掩模，蚀刻去除曝露的欧姆接触层350。接着，形成一保护层380于绝缘基板310上，以保护该薄膜晶体管元件的表面。如此，则得到了一薄膜晶体管结构，如图3E所示。

另外，这里要特别说明的是，当本发明应用于TFT-LCD时，由于该薄膜晶体管结构中的栅极与面板上的栅极线(gate line)是同时形成的，所以栅极线与绝缘基板310之间也可根据本发明工艺而同样夹有第一掺杂金属层322，与门极线的侧壁同样可形成氧化层328。为简化本发明说明，在此不再赘述现有TFT-LCD面板的工艺。

本发明提供一种薄膜晶体管元件的制造方法，其特征在于形成氧化层于金属栅极堆栈结构的侧壁上。

根据本发明，金属栅极与绝缘基板之间的附着性可藉由第一掺杂金属层而获得改善。还有，当在进行后续的沉积绝缘层的等离子体工艺时，金属栅极能藉由第三掺杂金属层与氧化层的保护而不会受到损伤。最重要的是，金属栅极堆栈中第二金属层的电阻系数仍可维持很低。

虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。

Claims (14)

1、一种薄膜晶体管元件的制造方法，包括下列步骤：

形成一第一掺杂金属层于一绝缘基板上；

形成一第二金属层于该第一掺杂金属层上；

图案化该第一掺杂金属层及该第二金属层，以形成一图案化的金属栅极堆栈结构；

将该金属栅极堆栈结构施以一退火工艺，第一掺杂金属层中的掺杂元素扩散至该金属栅极堆栈结构的表面并氧化，以形成一氧化层披覆该金属栅极堆栈结构的侧壁上；

形成一栅极绝缘层于绝缘基板上覆盖该金属栅极堆栈结构；

形成一含硅的半导体层于该栅极绝缘层上；以及

形成一源极与一漏极于部分该含硅的半导体层上。

2、如权利要求1所述的薄膜晶体管元件的制造方法，其中该第一掺杂金属层由铜合金所构成，该铜合金包括一组由钼、铬、钛、钨、钽、镁、钕、锆、铝、镍或以上掺杂元素的组合。

3、如权利要求1所述的薄膜晶体管元件的制造方法，其中该第一掺杂金属层由银合金所构成，包括掺杂锂、镁、铝、钐、钯、金、铜或以上掺杂元素的组合。

4、如权利要求1所述的薄膜晶体管元件的制造方法，其中第二金属层包括一组由铜、银、铝、银-钯-铜或以上金属的合金。

5、如权利要求1所述的薄膜晶体管元件的制造方法，其中该第一掺杂金属层及该第二金属层于同一真空腔体中、同一真空步骤中形成。

6、如权利要求1所述的薄膜晶体管元件的制造方法，其中该氧化层藉热工艺形成，厚度等于或小于30nm。

7、一种薄膜晶体管元件的制造方法，包括下列步骤：

形成一第一掺杂金属层于一绝缘基板上；

形成一第二金属层于该第一掺杂金属层上；

形成一第三掺杂金属层于该第二金属层上；

图案化该第一掺杂金属层、该第二金属层及该第三掺杂金属层，以形成一图案化的金属栅极堆栈结构；

将该绝缘基板施以一退火工艺，使该第一掺杂金属层及第三掺杂金属层中的掺杂元素扩散至该金属栅极堆栈结构的表面并氧化，以形成一氧化层披覆该金属栅极堆栈结构的侧壁上；

形成一栅极绝缘层于绝缘基板上覆盖该金属栅极堆栈结构；

形成一含硅的半导体层于该栅极绝缘层上；以及

形成一源极与一漏极于部分该含硅的半导体层上。

8、如权利要求7所述的薄膜晶体管元件的制造方法，其中该第一掺杂金属层由铜合金所构成，包括一组由掺杂Mo、Cr、Ti、W、Ta、Mg、Nd、Zr、Al、Ni或以上掺杂元素的组合。

9、如权利要求7所述的薄膜晶体管元件的制造方法，其中该第一掺杂金属层由银合金所构成，包括一组由掺杂Li、Mg、Al、Sm、Pd、Au、Cu或以上掺杂元素的组合。

10、如权利要求7所述的薄膜晶体管元件的制造方法，其中第二金属层包括一组由Cu、Ag、Al、Ag-Pd-Cu或以上金属的合金。

11、如权利要求7所述的薄膜晶体管元件的制造方法，其中该第三掺杂金属层由铜合金所构成，包括一组由掺杂Mo、Cr、Ti、W、Ta、Mg、Nd、Zr、Al、Ni或以上掺杂元素的组合。

12、如权利要求7所述的薄膜晶体管元件的制造方法，其中该第三掺杂金属层由银合金所构成，包括一组由掺杂Li、Mg、Al、Sm、Pd、Au、Cu或以上掺杂元素的组合。

13、如权利要求7所述的薄膜晶体管元件的制造方法，其中该第一掺杂金属层、该第二金属层及该第三掺杂金属层于同一真空腔体中、同一真空步骤中形成。

14、如权利要求7所述的薄膜晶体管元件的制造方法，其中该氧化层藉热工艺形成，厚度等于或小于30nm。

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