CN102306634A - 薄膜晶体管基板及其制作方法 - Google Patents
薄膜晶体管基板及其制作方法 Download PDFInfo
- Publication number
- CN102306634A CN102306634A CN201110261781A CN201110261781A CN102306634A CN 102306634 A CN102306634 A CN 102306634A CN 201110261781 A CN201110261781 A CN 201110261781A CN 201110261781 A CN201110261781 A CN 201110261781A CN 102306634 A CN102306634 A CN 102306634A
- Authority
- CN
- China
- Prior art keywords
- film transistor
- metal layer
- thin film
- base plate
- transistor base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 83
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000000758 substrate Substances 0.000 title abstract description 71
- 239000002184 metal Substances 0.000 claims abstract description 155
- 230000007547 defect Effects 0.000 claims abstract description 38
- 238000000137 annealing Methods 0.000 claims abstract description 32
- 238000000034 method Methods 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000005516 engineering process Methods 0.000 claims description 3
- 239000010408 film Substances 0.000 claims 7
- 230000004888 barrier function Effects 0.000 claims 6
- 238000010792 warming Methods 0.000 claims 4
- 238000011112 process operation Methods 0.000 claims 1
- 239000013078 crystal Substances 0.000 abstract description 23
- 238000002955 isolation Methods 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 11
- 239000004973 liquid crystal related substance Substances 0.000 description 7
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 238000000576 coating method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/441—Interconnections, e.g. scanning lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
- H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
Landscapes
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种薄膜晶体管基板及其制造方法，制造方法包括：在薄膜晶体管基板上设置第一金属层后，对该薄膜晶体管基板进行退火处理，使该第一金属层的晶格重新排列，防止第一金属层产生晶界缺陷。本发明通过在薄膜晶体管基板形成第一金属层后，对该薄膜晶体管基板依次进行退火处理，使第一金属层的晶格重新排列；有效地防止了第一金属层产生晶界缺陷，从而有效地防止了第一金属层小丘现象的发生。
Description
技术领域
本发明涉及液晶显示技术领域，尤其是涉及一种薄膜晶体管基板及其制作方法。
背景技术
目前，使用液晶显示器已成为一种潮流。液晶显示器具有高画质、所占体积小、功率消耗低辐射小等优点。随着液晶显示器技术的日益成熟，使得液晶显示器广泛应用到各个领域中。现有的液晶显示器大都设有薄膜晶体管基板、彩色滤光片基板以及设置于两基板之间的液晶层。其中，薄膜晶体管基板包括基板本体和设置的基板上的两层金属层，该两层金属层之间还设置有绝缘层等其他层。
其中，上述薄膜晶体管基板设置的两层金属层，一般通过物理气相沉积金属镀膜的方式形成。采用这种方式产生的金属层存在晶格界面的缺陷，薄膜晶体管基板在后续的高温制程中，因金属层的晶格界面的缺陷，金属层中的金属可能因温度的升高而向晶格界面缺陷的方向凸起，形成金属小丘，该金属小丘甚至可穿透绝缘层，从而导致在通电的情况下两金属层产生短路现象。
发明内容
本发明的主要目的在于提供一种薄膜晶体管基板及其制造方法，防止薄膜晶体管基板中金属层的晶格界面缺陷，防止金属层小丘现象的发生。
本发明提出一种薄膜晶体管基板的制造方法，包括：
在薄膜晶体管基板上设置第一金属层后，对该薄膜晶体管基板进行退火处理，使该第一金属层的晶格重新排列，防止第一金属层产生晶界缺陷。
优选地，所述对该薄膜晶体管基板进行退火处理之前还包括：
在第一金属层上形成扫描线。
优选地，上述方法还包括：
在所述第一金属层上依次设置隔离层和第二金属层后，对该薄膜晶体管基板进行退火处理，使该第二金属层的晶格重新排列，防止第二金属层产生晶界缺陷。
优选地，所述对该薄膜晶体管基板进行退火处理，使该第二金属层的晶格重新排列之前还包括：
在第二金属层上形成数据线。
优选地，所述对薄膜晶体管基板进行退火操作具体为：
将薄膜晶体管基板置于升温环境中，控制升温环境在30分钟-60分钟内由25℃匀速升温至400℃-600℃；
保持400℃-600℃40-60分钟；
控制升温环境在60分钟-80分钟内匀速降温至25℃。
优选地，控制升温环境由25℃匀速升温至400℃-600℃的时间为45分钟。
优选地，所述隔离层包括绝缘层和半导体层，绝缘层设置在第一金属层上，半导体层设置在绝缘层与第二金属层之间。
本发明另提出一种薄膜晶体管基板，设有第一金属层，所述薄膜晶体管基板在第一金属层成形于其上之后，经退火处理，使第一金属层的晶格被重新排列。
优选地，所述第一金属层形成有扫描线，所述退火处理操作在第一金属层上形成扫描线之后执行。
优选地，上述薄膜晶体管基板还包括：
依次设置在所述第一金属层上的隔离层和第二金属层，该薄膜晶体管基板在隔离层和第二金属层设置后，经退火处理，使第二金属层的晶格被重新排列。
优选地，所述第二金属层形成有数据线，所述在设置第二金属层后的退火处理操作，在第二金属层上形成数据线之后执行。
优选地，所述退火处理的工艺具体为：
将薄膜晶体管基板置于升温环境中，控制升温环境在30-60分钟内由25℃匀速升温至400℃-600℃；
保持400℃-600℃40-60分钟；
控制升温环境在60分钟至80分钟内匀速降温至25℃。
优选地，所述退火处理的工艺中，控制升温环境由25℃匀速升温至400℃-600℃的时间为45分钟。
优选地，所述隔离层包括绝缘层和半导体层，绝缘层设置在第一金属层上，半导体层设置在绝缘层与第二金属层之间。
本发明通过在薄膜晶体管基板形成第一金属层后，对该薄膜晶体管基板依次进行退火处理，使第一金属层的晶格重新排列；有效地防止了第一金属层产生晶界缺陷，从而有效地防止了第一金属层小丘现象的发生。
附图说明
图1是本发明的薄膜晶体管基板的制造方法流程图；
图2是本发明的薄膜晶体管基板的结构示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
提出本发明一种薄膜晶体管基板的制造方法一实施例。该薄膜晶体管基板的制造方法，具体包括：在薄膜晶体管基板上设置第一金属层后，对该薄膜晶体管基板进行退火处理，使该第一金属层的晶格重新排列，防止第一金属层产生晶界缺陷。
进一步地，上述薄膜晶体管基板的制造方法实施例中，所述对薄膜晶体管进行退火处理之前还包括如下处理：在第一金属层上形成扫描线。该扫描线的形成是第一金属层经过曝光蚀刻而成。
本发明中，在薄膜晶体管基板上形成第一金属层一般采用物理气相沉积的方式形成。采用这种方式形成的第一金属层常常会存在晶格界面缺陷，在后续的高温制程或在高温环境下使用的过程中，容易因温度过高金属从晶格界面存在缺陷处挤压出来。尤其是在第一金属层上形成的扫描线部分，容易形成凸起部，即产生小丘现象。通过本实施例在形成第一金属层，对薄膜晶体管基板进行退火操作，使第一金属层的晶格重新排列，晶格重新排列后，可以大大地消除第一金属层的晶格界面缺陷，从而可以防止或减少第一金属层形成扫描线的部分产生小丘现象。
另外，本实施例中，在对薄膜晶体管基板进行退火操作后，还可以对第一金属层的晶格进行检测，若不存在晶格界面缺陷，则直接进入下一制程。若存在晶格界面缺陷，则进行晶格界面缺陷修补，然后进入下一制程。
进一步地，上述薄膜晶体管基板的制造方法实施例还包括如下处理：在所述第一金属层上依次设置隔离层和第二金属层后，对该薄膜晶体管基板进行退火处理，使该第二金属层的晶格重新排列，防止第二金属层产生晶界缺陷。
进一步地，上薄膜晶体管基板的制造方法实施例中，所述对该薄膜晶体管基板进行退火处理，使该第二金属层的晶格重新排列之前还包括如下处理：在第二金属层上形成数据线。该数据线的形成是第二金属层经过曝光蚀刻而成。
本实施例中在形成第二金属层后，对薄膜晶体管基板进行退火操作，使第二金属层的晶格重新排列，晶格重新排列后，可以大大地消除第二金属层的晶格界面缺陷，从而达到改善第二金属层形成数据线的部分的晶格质量。
另外，本实施例中，对设置第二金属层后薄膜晶体管基板进行退火操作后，还可以对第二金属层的晶格进行检测，若不存在晶格界面缺陷，则直接进入下一制程。若存在晶格界面缺陷，则进行晶格界面缺陷修补，然后进入下一制程。
进一步地，参见图1，图1是本发明薄膜晶体管基板的制造方法实施例中的一流程图。上述薄膜晶体管基板的制造方法实施例中，所述对薄膜晶体管基板进行退火操作具体如下：
步骤S101、将薄膜晶体管基板置于升温环境中，控制升温环境在30分钟-60分钟内由25℃匀速升温至400℃-600℃；
步骤S102、保持400℃-600℃40-60分钟；
步骤S103、控制升温环境在60分钟-80分钟内匀速降温至25℃。
进一步地，所述薄膜晶体管基板的制造方法，其特征在于，控制升温环境由25℃匀速升温至400℃-600℃的时间为45分钟。
本实施例中，退火过程中，升温后的温度越高金属层的晶格重排效果越好。
进一步地，上述薄膜晶体管基板的制造方法实施例中，所述隔离层包括绝缘层和半导体层，绝缘层设置在第一金属层上，半导体层设置在绝缘层与第二金属层之间。
本实施例中，由于在形成第一金属层和形成第二金属层后都对薄膜晶体管进行退火操作，使第一金属层和第二金属层都克服晶格界面缺陷，进而有效地克服了因晶格界面缺陷，第一金属层上扫描线的部分中金属从晶格界面缺陷处挤出，并穿过隔离层与第二金属层相连现象的发生；从而有效地防止了在通电情况下，第一金属层与第二金属层短路现象的发生。
参见图2，图2是本发明的薄膜晶体管基板100的结构示意图。薄膜晶体管基100设有第一金属层110，所述薄膜晶体管基板在第一金属层成形于其上之后，经退火处理，使第一金属层的晶格被重新排列。
进一步地，上述薄膜晶体管基板实施例中，所述第一金属层形成有扫描线，所述退火处理操作在第一金属层上形成扫描线之后执行。
本发明中，在薄膜晶体管基板100上形成第一金属层110一般采用物理气相沉积的方式形成。采用这种方式形成的第一金属110层常常会存在晶格界面缺陷，在后续的高温制程或在高温环境下的使用过程中，容易因温度过高金属从晶格界面存在缺陷处挤压出来。尤其是在第一金属层110上形成的扫描线部分，容易形成凸起部，即产生小丘现象。通过本实施例在形成第一金属层110，对薄膜晶体管基板100进行退火操作，使第一金属层110的晶格重新排列，晶格重新排列后，可以大大地消除第一金属层110的晶格界面缺陷，从而可以防止或减少第一金属层110形成扫描线的部分产生小丘现象。
另外，本实施例中，在对薄膜晶体管基板100进行退火操作后，还可以对第一金属层110的晶格进行检测，若不存在晶格界面缺陷，则直接进入下一制程。若存在晶格界面缺陷，则进行晶格界面缺陷修补，然后进入下一制程。
进一步地，参见图2，上述薄膜晶体管基板实施例中，还包括：依次设置在所述第一金属层110上的隔离层和第二金属层130，该薄膜晶体管基板100在隔离层和第二金属层130设置后，经退火处理，使第二金属层130的晶格被重新排列。
进一步地，上述薄膜晶体管基板100实施例，所述第二金属层130形成有数据线，所述在设置第二金属层130后的退火处理操作，在第二金属层130上形成数据线之后执行。
本实施例中在形成第二金属层130后，对薄膜晶体管基板100进行退火，使第二金属层130的晶格重新排列，晶格重新排列后，可以大大地消除第二金属层130的晶格界面缺陷，从而达到改善第二金属130层形成数据线的部分的晶格质量。
另外，本实施例中，对设置第二金属层130后薄膜晶体管基板100进行退火操作后，还可以对第二金属层130的晶格进行检测，若不存在晶格界面缺陷，则直接进入下一制程。若存在晶格界面缺陷，则进行晶格界面缺陷修补，然后进入下一制程。
进一步地，上述薄膜晶体管基板100实施例中，所述退火处理的工艺具体为：将薄膜晶体管基板100置于升温环境中，控制升温环境在30-60分钟内由25℃匀速升温至400℃-600℃；保持400℃-600℃40-60分钟；控制升温环境在60分钟至80分钟内匀速降温至25℃。
进一步地，上述薄膜晶体管基板100实施例，所述退火处理的工艺中，控制升温环境由25℃匀速升温至400℃-600℃的时间为45分钟。
进一步地，参见图2，上述薄膜晶体管基板100实施例中，所述隔离层包括绝缘层121和半导体层122，绝缘层121设置在第一金属层110上，半导体层122设置在绝缘层121与第二金属层130之间。
本实施例中，由于在形成第一金属层110和形成第二金属层130后都对薄膜晶体管基板100进行退火操作，使第一金属层110和第二金属层130都克服晶格界面缺陷，进而有效地克服了因晶格界面缺陷，第一金属层110上扫描线的部分中金属从晶格界面缺陷处挤出，并穿过隔离层，使第一金属层110与第二金属层130相连现象的发生；从而有效地防止了在通电情况下，第一金属层110与第二金属层130短路现象的发生。
应当理解的是，以上仅为本发明的优选实施例，不能因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (14)
1.一种薄膜晶体管基板的制造方法，其特征在于，包括：
在薄膜晶体管基板上设置第一金属层后，对该薄膜晶体管基板进行退火处理，使该第一金属层的晶格重新排列，防止第一金属层产生晶界缺陷。
2.根据权利要求1所述的薄膜晶体管基板的制造方法，其特征在于，所述对该薄膜晶体管基板进行退火处理之前还包括：
在第一金属层上形成扫描线。
3.根据权利要求2所述的薄膜晶体管基板的制造方法，其特征在于，还包括：
在所述第一金属层上依次设置隔离层和第二金属层后，对该薄膜晶体管基板进行退火处理，使该第二金属层的晶格重新排列，防止第二金属层产生晶界缺陷。
4.根据权利要求3所述的薄膜晶体管基板的制造方法，其特征在于，所述对该薄膜晶体管基板进行退火处理，使该第二金属层的晶格重新排列之前还包括：
在第二金属层上形成数据线。
5.根据权利要求1至4任一项所述的薄膜晶体管基板的制造方法，其特征在于，所述对薄膜晶体管基板进行退火操作具体为：
将薄膜晶体管基板置于升温环境中，控制升温环境在30分钟-60分钟内由25℃匀速升温至400℃-600℃；
保持400℃-600℃40-60分钟；
控制升温环境在60分钟-80分钟内匀速降温至25℃。
6.根据权利要求5所述的薄膜晶体管基板的制造方法，其特征在于，控制升温环境由25℃匀速升温至400℃-600℃的时间为45分钟。
7.根据权利要求6所述的薄膜晶体管基板的制造方法，其特征在于，所述隔离层包括绝缘层和半导体层，绝缘层设置在第一金属层上，半导体层设置在绝缘层与第二金属层之间。
8.一种薄膜晶体管基板，设有第一金属层，其特征在于，所述薄膜晶体管基板在第一金属层成形于其上之后，经退火处理，使第一金属层的晶格被重新排列。
9.根据权利要求8所述的薄膜晶体管基板，其特征在于，所述第一金属层形成有扫描线，所述退火处理操作在第一金属层上形成扫描线之后执行。
10.根据权利要求9所述的薄膜晶体管基板，其特征在于，还包括：
依次设置在所述第一金属层上的隔离层和第二金属层，该薄膜晶体管基板在隔离层和第二金属层设置后，经退火处理，使第二金属层的晶格被重新排列。
11.根据权利要求10所述的薄膜晶体管基板，其特征在于，所述第二金属层形成有数据线，所述在设置第二金属层后的退火处理操作，在第二金属层上形成数据线之后执行。
12.根据权利要求8至11任一项所述的薄膜晶体管基板，其特征在于，所述退火处理的工艺具体为：
将薄膜晶体管基板置于升温环境中，控制升温环境在30-60分钟内由25℃匀速升温至400℃-600℃；
保持400℃-600℃40-60分钟；
控制升温环境在60分钟至80分钟内匀速降温至25℃。
13.根据权利要求12所述的薄膜晶体管基板，其特征在于，
所述退火处理的工艺中，控制升温环境由25℃匀速升温至400℃-600℃的时间为45分钟。
14.根据权利要求13所述的薄膜晶体管基板，其特征在于，
所述隔离层包括绝缘层和半导体层，绝缘层设置在第一金属层上，半导体层设置在绝缘层与第二金属层之间。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110261781A CN102306634A (zh) | 2011-09-06 | 2011-09-06 | 薄膜晶体管基板及其制作方法 |
| PCT/CN2011/081118 WO2013033943A1 (zh) | 2011-09-06 | 2011-10-21 | 薄膜晶体管基板及其制作方法 |
| US13/377,542 US8492767B2 (en) | 2011-09-06 | 2011-10-21 | TFT substrate and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110261781A CN102306634A (zh) | 2011-09-06 | 2011-09-06 | 薄膜晶体管基板及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102306634A true CN102306634A (zh) | 2012-01-04 |
Family
ID=45380472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110261781A Pending CN102306634A (zh) | 2011-09-06 | 2011-09-06 | 薄膜晶体管基板及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN102306634A (zh) |
| WO (1) | WO2013033943A1 (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004079735A (ja) * | 2002-08-15 | 2004-03-11 | Nec Corp | 薄膜トランジスタの製造方法 |
| CN1523413A (zh) * | 2003-02-19 | 2004-08-25 | ��ʽ����������ʾ�� | 显示装置 |
| CN1622300A (zh) * | 2004-12-13 | 2005-06-01 | 友达光电股份有限公司 | 薄膜晶体管元件的制造方法 |
| CN101075555A (zh) * | 2006-05-17 | 2007-11-21 | 统宝光电股份有限公司 | 用于显示影像的系统及低温多晶硅的激光退火方法 |
| CN101285165A (zh) * | 2007-04-11 | 2008-10-15 | 北京京东方光电科技有限公司 | Tft lcd电极薄膜制备所用的靶材及靶材和电极薄膜制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274511B1 (en) * | 1999-02-24 | 2001-08-14 | Advanced Micro Devices, Inc. | Method of forming junction-leakage free metal silicide in a semiconductor wafer by amorphization of refractory metal layer |
| US7238611B2 (en) * | 2005-04-13 | 2007-07-03 | United Microelectronics Corp. | Salicide process |
| CN101090123A (zh) * | 2006-06-16 | 2007-12-19 | 台湾薄膜电晶体液晶显示器产业协会 | 具铜导线结构的薄膜晶体管及其制造方法 |
-
2011
- 2011-09-06 CN CN201110261781A patent/CN102306634A/zh active Pending
- 2011-10-21 WO PCT/CN2011/081118 patent/WO2013033943A1/zh not_active Ceased
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004079735A (ja) * | 2002-08-15 | 2004-03-11 | Nec Corp | 薄膜トランジスタの製造方法 |
| CN1523413A (zh) * | 2003-02-19 | 2004-08-25 | ��ʽ����������ʾ�� | 显示装置 |
| CN1622300A (zh) * | 2004-12-13 | 2005-06-01 | 友达光电股份有限公司 | 薄膜晶体管元件的制造方法 |
| CN101075555A (zh) * | 2006-05-17 | 2007-11-21 | 统宝光电股份有限公司 | 用于显示影像的系统及低温多晶硅的激光退火方法 |
| CN101285165A (zh) * | 2007-04-11 | 2008-10-15 | 北京京东方光电科技有限公司 | Tft lcd电极薄膜制备所用的靶材及靶材和电极薄膜制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2013033943A1 (zh) | 2013-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20160133755A1 (en) | Low temperature poly-silicon thin film transistor and manufacturing method thereof, array substrate and display device | |
| CN108231795A (zh) | 阵列基板、制作方法、显示面板及显示装置 | |
| CN109148491B (zh) | 一种阵列基板及其制备方法、显示装置 | |
| KR100965259B1 (ko) | 유기전계발광표시장치 및 그의 제조방법 | |
| CN104157700B (zh) | 低温多晶硅薄膜晶体管及其制备方法 | |
| CN103227208A (zh) | 薄膜晶体管及其制造方法、阵列基板和显示装置 | |
| CN110148600A (zh) | 阵列基板及制备方法 | |
| WO2016086531A1 (zh) | 阵列基板及其制作方法 | |
| CN105097667B (zh) | 低温多晶硅tft基板结构的制作方法及低温多晶硅tft基板结构 | |
| US8975124B2 (en) | Thin film transistor, array substrate and preparation method thereof | |
| CN106783628A (zh) | 薄膜晶体管的制作方法、薄膜晶体管及显示器 | |
| WO2017031937A1 (zh) | 氧化物半导体薄膜的制备方法和薄膜晶体管的制备方法 | |
| CN104599959A (zh) | 低温多晶硅tft基板的制作方法及其结构 | |
| CN105957805A (zh) | 低温多晶硅薄膜制作方法、薄膜晶体管、阵列基板和显示装置 | |
| CN108346562A (zh) | 低温多晶硅、薄膜晶体管及阵列基板的制作方法 | |
| CN105140180B (zh) | 薄膜晶体管阵列基板的制作方法及多晶硅材料的制作方法 | |
| US9837542B2 (en) | Polycrystalline silicon thin-film transistor | |
| CN104851891B (zh) | 一种阵列基板及其制备方法、显示装置 | |
| CN106128940A (zh) | 一种低温多晶硅薄膜的制备方法 | |
| CN104716092B (zh) | 阵列基板的制造方法及制造装置 | |
| CN102306634A (zh) | 薄膜晶体管基板及其制作方法 | |
| CN105632905B (zh) | 低温多晶硅薄膜晶体管单元及其制作方法 | |
| CN110112102B (zh) | 一种阵列基板及其制备方法 | |
| WO2016074349A1 (zh) | 一种薄膜晶体管和阵列基板的制作方法及相应装置 | |
| US8492767B2 (en) | TFT substrate and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20120104 |