JP2002033294A - Ｍｏｓトランジスタを改善するための勾配型／階段型シリサイドプロセス - Google Patents
Ｍｏｓトランジスタを改善するための勾配型／階段型シリサイドプロセスInfo
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- JP2002033294A JP2002033294A JP2001179122A JP2001179122A JP2002033294A JP 2002033294 A JP2002033294 A JP 2002033294A JP 2001179122 A JP2001179122 A JP 2001179122A JP 2001179122 A JP2001179122 A JP 2001179122A JP 2002033294 A JP2002033294 A JP 2002033294A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 シート抵抗が低く且つ膜剥離又は金属酸化の
蓋然性を減少させたシリサイドを有する集積回路及びそ
の製造方法を提供する。 【解決手段】 本発明によれば、シリサイドと隣接する
層との間の界面における表面条件に対して調節した可変
内部金属濃度を有するシリサイドが集積回路において使
用される。より高いシリコン／金属の比 (シリコンリッ
チ)が隣接する層との界面において使用され、該界面に
おける格子不整合を減少させ、膜剥離の蓋然性を減少さ
せている。シリサイドの中央領域においてはより低いシ
リコン／金属の比を使用して、固有抵抗を減少させてい
る。
蓋然性を減少させたシリサイドを有する集積回路及びそ
の製造方法を提供する。 【解決手段】 本発明によれば、シリサイドと隣接する
層との間の界面における表面条件に対して調節した可変
内部金属濃度を有するシリサイドが集積回路において使
用される。より高いシリコン／金属の比 (シリコンリッ
チ)が隣接する層との界面において使用され、該界面に
おける格子不整合を減少させ、膜剥離の蓋然性を減少さ
せている。シリサイドの中央領域においてはより低いシ
リコン／金属の比を使用して、固有抵抗を減少させてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、集積回路装
置に関するものであって、特に、集積回路装置内の導電
性構成体を形成する技術に関するものであって、更に詳
細には、集積回路装置内の導電性構成体上にシリサイド
を形成する技術に関するものである。更に詳細には、本
発明は、集積回路装置の一部として可変金属濃度のシリ
サイドを形成する技術に関するものである。
置に関するものであって、特に、集積回路装置内の導電
性構成体を形成する技術に関するものであって、更に詳
細には、集積回路装置内の導電性構成体上にシリサイド
を形成する技術に関するものである。更に詳細には、本
発明は、集積回路装置の一部として可変金属濃度のシリ
サイドを形成する技術に関するものである。
【０００２】
【従来の技術】ポリシリコン層は、しばしば、集積回路
内のトランジスタゲート、相互接続体、及びその他の導
電性構成体に対して使用される。導電性構成体の抵抗を
減少させるために、これらの適用例においてはドープし
たポリシリコンがしばしば使用される。このことは導電
性構成体の抵抗を減少させるものであるが、そのシート
抵抗は所望のものよりも高いままであり、例えば２０乃
至４０Ω／□の間である。長い距離の導体として使用さ
れる場合には、ドープしたポリシリコン相互接続体は顕
著な伝達遅延を導入する場合がある。
内のトランジスタゲート、相互接続体、及びその他の導
電性構成体に対して使用される。導電性構成体の抵抗を
減少させるために、これらの適用例においてはドープし
たポリシリコンがしばしば使用される。このことは導電
性構成体の抵抗を減少させるものであるが、そのシート
抵抗は所望のものよりも高いままであり、例えば２０乃
至４０Ω／□の間である。長い距離の導体として使用さ
れる場合には、ドープしたポリシリコン相互接続体は顕
著な伝達遅延を導入する場合がある。
【０００３】付加的なマスキングステップを必要とする
ことのないゲート適用例においてのドープしたポリシリ
コンのシート抵抗を改善させる１つの方法は、ポリシリ
コンと耐火性金属とを結合させることである。例えばタ
ングステンシリサイドやチタンシリサイド等の耐火性金
属シリサイド膜は、集積回路内のポリシリコン導電性構
成体上に形成され (その結果発生するシリサイドは、し
ばしば、「ポリサイド」と呼称される)、特にトランジ
スタゲート上に形成される。このプロセスはシート抵抗
を改善させ、１乃至５Ω／□の程度とさせる。シリサイ
ドゲートを使用することは相互接続体の抵抗を減少させ
且つゲートを中程度の長さの距離の相互接続体として使
用することを可能とする。シリサイドは、又、ゲート及
びソース／ドレイン導体の両方に対する接触抵抗を減少
させるために半導体製造において益々使用されている。
ことのないゲート適用例においてのドープしたポリシリ
コンのシート抵抗を改善させる１つの方法は、ポリシリ
コンと耐火性金属とを結合させることである。例えばタ
ングステンシリサイドやチタンシリサイド等の耐火性金
属シリサイド膜は、集積回路内のポリシリコン導電性構
成体上に形成され (その結果発生するシリサイドは、し
ばしば、「ポリサイド」と呼称される)、特にトランジ
スタゲート上に形成される。このプロセスはシート抵抗
を改善させ、１乃至５Ω／□の程度とさせる。シリサイ
ドゲートを使用することは相互接続体の抵抗を減少させ
且つゲートを中程度の長さの距離の相互接続体として使
用することを可能とする。シリサイドは、又、ゲート及
びソース／ドレイン導体の両方に対する接触抵抗を減少
させるために半導体製造において益々使用されている。
【０００４】シリコンと耐火性金属との間のシリサイド
の形成は幾つかの手段によって達成することが可能であ
る。シリサイドは、既存のポリシリコン層の上に耐火性
金属層を付着させ、次いでこれら２つの層を界面におい
てシリサイドを形成するのに充分に高い温度でアニール
することによって形成させることが可能である。一方、
シリサイドは、耐火性金属シリサイドターゲットからス
パッタ付着によって付着形成させるか、又は耐火性金属
とシリコンの両方を包含する気体状反応物を使用してＣ
ＶＤによって付着させることが可能である。
の形成は幾つかの手段によって達成することが可能であ
る。シリサイドは、既存のポリシリコン層の上に耐火性
金属層を付着させ、次いでこれら２つの層を界面におい
てシリサイドを形成するのに充分に高い温度でアニール
することによって形成させることが可能である。一方、
シリサイドは、耐火性金属シリサイドターゲットからス
パッタ付着によって付着形成させるか、又は耐火性金属
とシリコンの両方を包含する気体状反応物を使用してＣ
ＶＤによって付着させることが可能である。
【０００５】従来のシリサイドプロセスにおいては、一
様な金属の濃度又は化学量論比 (即ち、耐火性金属Ｒと
共に形成されたシリサイドの場合ＳｉxＲyにおける比ｘ
／ｙ)を有するシリサイドが使用される。然しながら、
シリサイドを形成した後の熱サイクル、例えばポリ酸
化、アニーリングステップ等のために、厳しい問題が発
生することが知られている。例えば、タングステンシリ
サイドの場合にＳｉ／Ｗの比が低い場合には、下側に存
在する構成体からシリコンの層剥離が発生し且つタング
ステンの酸化が発生する場合がある。これらの問題を解
消するために、シリコンリッチなシリサイドが一般的に
使用されるが、高い固有抵抗となり、大きな膜厚さを必
要とし、ステップカバレッジ即ち段差被覆を劣化させ、
且つエッチステップ及び付着ステップの両方において生
産スループットを劣化させることとなる。現在のとこ
ろ、シート抵抗と層剥離及び酸化との間の妥協としてタ
ングステンシリサイドにおいては２．７と３．３との間
のＳｉ／Ｗの比 (約６０μΩ・ｃｍの固有抵抗)が使用
されている。その結果、トランジスタ性能、及び全体的
な回路性能が制限される場合がある。
様な金属の濃度又は化学量論比 (即ち、耐火性金属Ｒと
共に形成されたシリサイドの場合ＳｉxＲyにおける比ｘ
／ｙ)を有するシリサイドが使用される。然しながら、
シリサイドを形成した後の熱サイクル、例えばポリ酸
化、アニーリングステップ等のために、厳しい問題が発
生することが知られている。例えば、タングステンシリ
サイドの場合にＳｉ／Ｗの比が低い場合には、下側に存
在する構成体からシリコンの層剥離が発生し且つタング
ステンの酸化が発生する場合がある。これらの問題を解
消するために、シリコンリッチなシリサイドが一般的に
使用されるが、高い固有抵抗となり、大きな膜厚さを必
要とし、ステップカバレッジ即ち段差被覆を劣化させ、
且つエッチステップ及び付着ステップの両方において生
産スループットを劣化させることとなる。現在のとこ
ろ、シート抵抗と層剥離及び酸化との間の妥協としてタ
ングステンシリサイドにおいては２．７と３．３との間
のＳｉ／Ｗの比 (約６０μΩ・ｃｍの固有抵抗)が使用
されている。その結果、トランジスタ性能、及び全体的
な回路性能が制限される場合がある。
【０００６】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、シート抵抗が低く且つ層剥離又は金属酸化
のいずれの蓋然性も低下させた集積回路装置においてシ
リサイドを形成する技術を提供することを目的とする。
本発明の別の目的とするところは、改良した集積回路及
びその製造技術を提供することである。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、シート抵抗が低く且つ層剥離又は金属酸化
のいずれの蓋然性も低下させた集積回路装置においてシ
リサイドを形成する技術を提供することを目的とする。
本発明の別の目的とするところは、改良した集積回路及
びその製造技術を提供することである。
【０００７】
【課題を解決するための手段】本発明によれば、シリサ
イドと隣接する層との間の界面における表面条件に対し
て調節された可変内部金属濃度を有するシリサイドが集
積回路内において使用される。下側に存在するポリシリ
コン又は上側に存在する酸化物との格子不整合を減少さ
せるために隣接する層に対する界面近くにおいてより高
いシリコン／金属 (シリコンリッチ)の比を使用し、そ
れによりストレス及び層剥離の蓋然性を減少させる。シ
リサイドの内部領域内においてはより低いシリコン／金
属の比を使用し、固有抵抗を減少させる。可変シリコン
／金属比は、シリサイドを付着形成する期間中において
反応ガス濃度又は流量を制御することによって達成され
る。従って、層剥離の蓋然性又は金属酸化の蓋然性が低
いより薄いシリサイドを形成することが可能である。
イドと隣接する層との間の界面における表面条件に対し
て調節された可変内部金属濃度を有するシリサイドが集
積回路内において使用される。下側に存在するポリシリ
コン又は上側に存在する酸化物との格子不整合を減少さ
せるために隣接する層に対する界面近くにおいてより高
いシリコン／金属 (シリコンリッチ)の比を使用し、そ
れによりストレス及び層剥離の蓋然性を減少させる。シ
リサイドの内部領域内においてはより低いシリコン／金
属の比を使用し、固有抵抗を減少させる。可変シリコン
／金属比は、シリサイドを付着形成する期間中において
反応ガス濃度又は流量を制御することによって達成され
る。従って、層剥離の蓋然性又は金属酸化の蓋然性が低
いより薄いシリサイドを形成することが可能である。
【０００８】
【発明の実施の形態】以下の説明は、本発明の構造、適
用例及び特徴について詳細に説明するものであるが、以
下に説明する処理ステップ及び構成は集積回路を製造す
るための完全な処理の流れを構成するものではない。本
発明は、一般的な集積回路製造技術に関連して実施する
ことが可能なものであり、本発明の理解に必要であると
思われる一般的に使用される処理ステップについてのみ
説明する。製造期間中における集積回路の一部の断面を
示した添付の図面は縮尺通りに描いたものではなく、本
発明の重要な特徴をより良く示すために調整されたもの
である。
用例及び特徴について詳細に説明するものであるが、以
下に説明する処理ステップ及び構成は集積回路を製造す
るための完全な処理の流れを構成するものではない。本
発明は、一般的な集積回路製造技術に関連して実施する
ことが可能なものであり、本発明の理解に必要であると
思われる一般的に使用される処理ステップについてのみ
説明する。製造期間中における集積回路の一部の断面を
示した添付の図面は縮尺通りに描いたものではなく、本
発明の重要な特徴をより良く示すために調整されたもの
である。
【０００９】図１を参照すると、本発明の好適実施例に
基づいて形成されたシリサイドを有している集積回路構
成体の断面が示されている。このプロセスは、基板１０
０を有する集積回路構成体で開始するものであるが、該
基板の上には開口１０４を具備する分離酸化物１０２が
形成されており、該開口を介して活性領域が画定されて
いる。該活性領域内の基板１００の表面上にはトランジ
スタゲート構成体が形成されており、それはゲート酸化
物１０６とポリシリコンゲート電極１０８とを有してい
る。以下に詳細に説明するシリサイド１１０がゲート電
極１０８の上に形成されている。側壁スペーサ１１２が
ゲート構成体に隣接して形成されており、且つソース／
ドレイン領域１１４がゲート構成体に隣接し且つ部分的
に側壁１１２の下側に位置して基板１００内に形成され
ている。
基づいて形成されたシリサイドを有している集積回路構
成体の断面が示されている。このプロセスは、基板１０
０を有する集積回路構成体で開始するものであるが、該
基板の上には開口１０４を具備する分離酸化物１０２が
形成されており、該開口を介して活性領域が画定されて
いる。該活性領域内の基板１００の表面上にはトランジ
スタゲート構成体が形成されており、それはゲート酸化
物１０６とポリシリコンゲート電極１０８とを有してい
る。以下に詳細に説明するシリサイド１１０がゲート電
極１０８の上に形成されている。側壁スペーサ１１２が
ゲート構成体に隣接して形成されており、且つソース／
ドレイン領域１１４がゲート構成体に隣接し且つ部分的
に側壁１１２の下側に位置して基板１００内に形成され
ている。
【００１０】図１に示した構成体の各々は、シリサイド
１１０を除いて、公知の処理技術を使用して形成するこ
とが可能である。前述した問題を解消するために、勾配
型又は階段型シリコン／耐火性金属の比を有するシリサ
イドプロセスが使用される。シリサイド１１０は可変内
部組成を有するように形成され、その場合に、シリコン
対耐火性金属の比は、シリサイド１１０とポリシリコン
１０８との間における界面及びシリサイド１１０と上側
に存在する酸化物との間の界面におけるものは中央領域
内のシリコンと耐火性金属との比とは異なっている。
１１０を除いて、公知の処理技術を使用して形成するこ
とが可能である。前述した問題を解消するために、勾配
型又は階段型シリコン／耐火性金属の比を有するシリサ
イドプロセスが使用される。シリサイド１１０は可変内
部組成を有するように形成され、その場合に、シリコン
対耐火性金属の比は、シリサイド１１０とポリシリコン
１０８との間における界面及びシリサイド１１０と上側
に存在する酸化物との間の界面におけるものは中央領域
内のシリコンと耐火性金属との比とは異なっている。
【００１１】理想的には、シリサイド１１０は低いシー
ト抵抗と薄い厚さの両方を有するべきである。然しなが
ら、後の熱サイクル期間中におけるシリサイドの膜剥離
はより薄いシリサイド膜の場合により多く発生し、下側
に存在するポリシリコンとシリサイドとの間に界面欠陥
が存在することにより (クリーンプロセス)、及び、典
型的に、シリサイドと隣接する層との間の格子不整合か
ら発生するシリサイド膜ストレスによって主に発生され
る。従って、シート抵抗が低く薄いシリサイドを形成す
ることは困難である。何故ならば、固有抵抗を減少させ
るために耐火性金属の濃度を増加させることはストレス
を増加させるからである。
ト抵抗と薄い厚さの両方を有するべきである。然しなが
ら、後の熱サイクル期間中におけるシリサイドの膜剥離
はより薄いシリサイド膜の場合により多く発生し、下側
に存在するポリシリコンとシリサイドとの間に界面欠陥
が存在することにより (クリーンプロセス)、及び、典
型的に、シリサイドと隣接する層との間の格子不整合か
ら発生するシリサイド膜ストレスによって主に発生され
る。従って、シート抵抗が低く薄いシリサイドを形成す
ることは困難である。何故ならば、固有抵抗を減少させ
るために耐火性金属の濃度を増加させることはストレス
を増加させるからである。
【００１２】図２を参照すると、本発明の好適実施例に
基づいて形成したシリサイドのより詳細な図が示されて
いる。シリサイド１１０は異なる領域内において異なる
金属濃度、即ちシリコン／耐火性金属の比を有してい
る。シリサイド１１０とポリシリコンゲート電極１０８
との間の界面近くの第一領域１１０ａは、シリサイド層
１１０の反対表面近くの第二領域１１０ｂと同じくシリ
コンリッチである。中央領域１１０ｃはより少ないシリ
コンリッチであり、全体的な構成体に対しより低い固有
抵抗を与えている。シリサイドの界面近くのシリコンリ
ッチ領域は、典型的に、隣接する層間の格子不整合から
発生する膜剥離の蓋然性を減少させる。
基づいて形成したシリサイドのより詳細な図が示されて
いる。シリサイド１１０は異なる領域内において異なる
金属濃度、即ちシリコン／耐火性金属の比を有してい
る。シリサイド１１０とポリシリコンゲート電極１０８
との間の界面近くの第一領域１１０ａは、シリサイド層
１１０の反対表面近くの第二領域１１０ｂと同じくシリ
コンリッチである。中央領域１１０ｃはより少ないシリ
コンリッチであり、全体的な構成体に対しより低い固有
抵抗を与えている。シリサイドの界面近くのシリコンリ
ッチ領域は、典型的に、隣接する層間の格子不整合から
発生する膜剥離の蓋然性を減少させる。
【００１３】例えば、タングステンシリサイドが形成さ
れる場合には、好適には約２００Å未満の厚さを有して
いる第一及び第二領域１１０ａ，１１０ｂは約３．３の
Ｓｉ／Ｗの比を有することが可能である。好適には約９
００Åの厚さである中央領域１１０ｃは約２．２のＳｉ
／Ｗの比を有することが可能である。界面近くのシリコ
ンリッチ層は、シリサイド１１０と下側に存在するポリ
シリコンとの間及びシリサイド１１０と上側に存在する
酸化物 (不図示)との間の格子不整合を改善させる。中
央領域は全体的な構成体に対して減少した固有抵抗を与
え、該構成体は、その電気的特性が界面近くのシリコン
リッチ領域によって著しく影響されることがないように
全て同一の電位にある。シリコン／タングステン (Ｓｉ
／Ｗ)の比ｘの関数としてのタングステンシリサイド層
に対する固有抵抗のプロットを図３に示してある。
れる場合には、好適には約２００Å未満の厚さを有して
いる第一及び第二領域１１０ａ，１１０ｂは約３．３の
Ｓｉ／Ｗの比を有することが可能である。好適には約９
００Åの厚さである中央領域１１０ｃは約２．２のＳｉ
／Ｗの比を有することが可能である。界面近くのシリコ
ンリッチ層は、シリサイド１１０と下側に存在するポリ
シリコンとの間及びシリサイド１１０と上側に存在する
酸化物 (不図示)との間の格子不整合を改善させる。中
央領域は全体的な構成体に対して減少した固有抵抗を与
え、該構成体は、その電気的特性が界面近くのシリコン
リッチ領域によって著しく影響されることがないように
全て同一の電位にある。シリコン／タングステン (Ｓｉ
／Ｗ)の比ｘの関数としてのタングステンシリサイド層
に対する固有抵抗のプロットを図３に示してある。
【００１４】図４Ａ乃至４Ｃを参照すると、本発明の好
適実施例に基づくシリサイド層内のシリコン／耐火性金
属の比のプロットが示されている。ＣＶＤで形成したシ
リサイドの場合には、耐火性金属に対するシリコンの比
は、反応ガスの流量を制御することによって制御するこ
とが可能である。従って、シリサイド層の内部組成は、
図４Ａに示したシリコン／タングステン比における階段
状変化を有しており (即ち、別個の層によって形成され
ている)、図４Ｂに示したような漸進的変化、又は図４
Ｃに示したような連続的な変化を有している。
適実施例に基づくシリサイド層内のシリコン／耐火性金
属の比のプロットが示されている。ＣＶＤで形成したシ
リサイドの場合には、耐火性金属に対するシリコンの比
は、反応ガスの流量を制御することによって制御するこ
とが可能である。従って、シリサイド層の内部組成は、
図４Ａに示したシリコン／タングステン比における階段
状変化を有しており (即ち、別個の層によって形成され
ている)、図４Ｂに示したような漸進的変化、又は図４
Ｃに示したような連続的な変化を有している。
【００１５】再度図１を参照すると、本発明は任意の金
属シリサイドと共に使用することが可能であり、例えば
チタンシリサイド、タンタルシリサイド、又はコバルト
シリサイド等がある。シリサイド１１０の領域１１０ａ
及び１１０ｂ内の耐火性金属に対するシリコンの特定の
化学量論比は、好適には、使用される特定のプロセス及
び隣接する層の表面条件に対して調節される。従って、
シリサイド領域１１０ａ及び１１０ｂは層間の接着性を
促進する「糊」層として作用し、且つより小型の特徴寸
法であることと一貫してより薄いシリサイド１１０を使
用することを可能としている。
属シリサイドと共に使用することが可能であり、例えば
チタンシリサイド、タンタルシリサイド、又はコバルト
シリサイド等がある。シリサイド１１０の領域１１０ａ
及び１１０ｂ内の耐火性金属に対するシリコンの特定の
化学量論比は、好適には、使用される特定のプロセス及
び隣接する層の表面条件に対して調節される。従って、
シリサイド領域１１０ａ及び１１０ｂは層間の接着性を
促進する「糊」層として作用し、且つより小型の特徴寸
法であることと一貫してより薄いシリサイド１１０を使
用することを可能としている。
【００１６】本発明は構造上のステップカバレッジ即ち
段差被覆を改善するためにシリサイドの厚さを減少させ
ながら、装置の性能を増加させるためにシリサイドシー
ト抵抗を減少させることを可能としている。より薄いシ
リサイドは厚さが減少されるために生産性を改善し且つ
付着速度を増加させ、更に膜剥離の危険性を減少させ
る。ゲートの固有抵抗がより低くなる結果ポリシリコン
の空乏効果が減少され、且つフッ素の浸透に基づくゲー
ト酸化膜劣化の危険性も減少される。上部表面領域に対
するシリコンリッチ特性のためにシリサイドの上側の金
属酸化を回避することが可能である。
段差被覆を改善するためにシリサイドの厚さを減少させ
ながら、装置の性能を増加させるためにシリサイドシー
ト抵抗を減少させることを可能としている。より薄いシ
リサイドは厚さが減少されるために生産性を改善し且つ
付着速度を増加させ、更に膜剥離の危険性を減少させ
る。ゲートの固有抵抗がより低くなる結果ポリシリコン
の空乏効果が減少され、且つフッ素の浸透に基づくゲー
ト酸化膜劣化の危険性も減少される。上部表面領域に対
するシリコンリッチ特性のためにシリサイドの上側の金
属酸化を回避することが可能である。
【００１７】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の好適実施例に基づいて構成したシリ
サイドを含む集積回路構成体の断面図。
サイドを含む集積回路構成体の断面図。
【図２】 本発明の好適実施例に基づいて形成したシリ
サイドのより詳細な概略図。
サイドのより詳細な概略図。
【図３】 シリコン／タングステンの比の関数としての
タングステンシリサイド層に対する固有抵抗のプロット
を示したグラフ。
タングステンシリサイド層に対する固有抵抗のプロット
を示したグラフ。
【図４】 (Ａ)乃至 (Ｃ)は本発明の好適実施例に基づ
くシリサイド層内のシリコン／耐火性金属の比のプロッ
トを示した各グラフ図。
くシリサイド層内のシリコン／耐火性金属の比のプロッ
トを示した各グラフ図。
１００ 基板 １０２ 分離酸化膜 １０４ 開口 １０６ ゲート酸化膜 １０８ ゲート電極 １１０ シリサイド １１０ａ 第一領域 １１０ｂ 第二領域 １１０ｃ 中央領域 １１２ 側壁スペーサ １１４ ソース／ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フチャオ ウァン アメリカ合衆国， テキサス 75075， プラノー， ウエスト パーク ブルバー ド 3300， ナンバー 2232 (72)発明者 ミン ファン アメリカ合衆国， テキサス 75024， プラノー， アベバリー ドライブ 4412 Ｆターム(参考） 4M104 AA01 BB01 BB38 CC05 DD43 FF14 GG09 GG10 GG14 HH08 HH13 HH16 5F033 HH04 HH25 HH27 HH30 LL10 MM07 PP06 VV06 WW00 XX02 XX10 XX13 5F140 AA01 BF04 BF11 BF18 BF32 BG08 BH15 CB01
Claims (14)
- 【請求項１】 集積回路の製造方法において、 集積回路内のデバイス構造上に第一シリコン／金属の比
を有する第一シリサイド領域を形成し、 前記第一シリサイド領域上に前記第一シリコン／金属の
比よりも大きな第二シリコン／金属の比を有している第
二シリサイド領域を形成する、ことを特徴とする方法。 - 【請求項２】 請求項１において、更に、 前記デバイス構造と前記第一シリサイド領域との間に前
記第一シリコン／金属の比よりも大きな第三シリコン／
金属の比を有している第三シリサイド領域を形成する、
ことを特徴とする方法。 - 【請求項３】 請求項２において、前記第一シリサイド
領域を形成するステップ、前記第二シリサイド領域を形
成するステップ、及び前記第三シリサイド領域を形成す
るステップが、 シリサイド層の厚さにわたってシリコン／金属の比にお
ける階段状変化を有しているシリサイド層を形成する、
ことを特徴とする方法。 - 【請求項４】 請求項２において、前記第一シリサイド
領域を形成するステップ、前記第二シリサイド領域を形
成するステップ、及び前記第三シリサイド領域を形成す
るステップが、 シリサイド層の厚さにわたってシリコン／金属の比にお
ける漸進的変化を有しているシリサイド層を形成する、
ことを特徴とする方法。 - 【請求項５】 請求項２において、前記第一シリサイド
領域を形成するステップ、前記第二シリサイド領域を形
成するステップ、前記第三シリサイド領域を形成するス
テップが、 シリサイド層の厚さにわたってシリコン／金属の比にお
いて連続的な変化を有しているシリサイド層を形成す
る、ことを特徴とする方法。 - 【請求項６】 請求項２において、更に、 シリコン／金属の比が２．２である第一シリサイド領域
を形成し、 シリコン／金属の比が３．３である第二及び第三シリサ
イド領域を形成する、ことを特徴とする方法。 - 【請求項７】 集積回路において、 ポリシリコン導電性構成体、 前記ポリシリコン導電性構成体上のシリサイド、 前記シリサイド上の酸化物、を有しており、前記シリサ
イドが、その内側領域内におけるよりも前記シリサイド
と前記ポリシリコン導電性構成体との間及び前記シリサ
イドと前記酸化物との間における界面においてシリコン
対金属のより高い化学量論比を有していることを特徴と
する集積回路。 - 【請求項８】 集積回路の製造方法において、 ポリシリコン導電性構成体を形成し、 前記ポリシリコン導電性構成体上にシリサイドを形成
し、 前記シリサイド上に酸化物を形成する、上記各ステップ
を有しており、前記シリサイドが、その内側領域におけ
るよりも前記シリサイドと前記ポリシリコン導電性構成
体との間及び前記シリサイドと前記酸化物との間におけ
る界面においてシリコン対金属のより高い化学量論比を
有していることを特徴とする方法。 - 【請求項９】 集積回路において、 集積回路内のデバイス構成体上の第一シリコン／金属の
比を有している第一シリサイド領域、 前記第一シリサイド領域上の前記第一シリコン／金属の
比よりも大きな第二シリコン／金属の比を有している第
二シリサイド領域、を有していることを特徴とする集積
回路。 - 【請求項１０】 請求項９において、更に、 前記デバイス構成体と前記第一シリサイド領域との間に
おける前記第一シリコン／金属の比よりも大きな第三シ
リコン／金属の比を有している第三シリサイド領域、を
有している集積回路。 - 【請求項１１】 請求項１０において、前記第一シリサ
イド領域、前記第二シリサイド領域、前記第三シリサイ
ド領域が、 シリサイド層の厚さにわたってシリコン／金属の比にお
ける階段状の変化を有しているシリサイド層、を有して
いることを特徴とする集積回路。 - 【請求項１２】 請求項１０において、前記第一シリサ
イド領域、前記第二シリサイド領域、前記第三シリサイ
ド領域が、 シリサイド層の厚さにわたってシリコン／金属の比にお
ける漸進的変化を有しているシリサイド層、を有してい
ることを特徴とする集積回路。 - 【請求項１３】 請求項１０において、前記第一シリサ
イド領域、前記第二シリサイド領域、前記第三シリサイ
ド領域が、 シリサイド層の厚さにわたってシリコン／金属の比にお
ける連続的な変化を有しているシリサイド層、を有して
いることを特徴とする集積回路。 - 【請求項１４】 請求項１０において、更に、 シリコン／金属の比が２．２である第一シリサイド領
域、 シリコン／金属の比が３．３である第二及び第三シリサ
イド領域、を有していることを特徴とする集積回路。
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