[go: up one dir, main page]

CN1286179C - 非易失半导体存储装置及其制造方法 - Google Patents

非易失半导体存储装置及其制造方法 Download PDF

Info

Publication number
CN1286179C
CN1286179C CNB031601499A CN03160149A CN1286179C CN 1286179 C CN1286179 C CN 1286179C CN B031601499 A CNB031601499 A CN B031601499A CN 03160149 A CN03160149 A CN 03160149A CN 1286179 C CN1286179 C CN 1286179C
Authority
CN
China
Prior art keywords
semiconductor substrate
film
insulation body
isolated insulation
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB031601499A
Other languages
English (en)
Other versions
CN1518110A (zh
Inventor
角野润
清水悟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1518110A publication Critical patent/CN1518110A/zh
Application granted granted Critical
Publication of CN1286179C publication Critical patent/CN1286179C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Element Separation (AREA)

Abstract

本发明旨在获得具有良好的电学特性的非易失半导体存储装置及其制造方法。本发明的半导体装置设有：含两个沟(2a、2b)的半导体衬底(1)、在沟(2a、2b)的内部形成的隔离氧化膜(5a、5b)、浮置栅极(7a～7c)、ONO膜(8)及控制栅电极(9)。隔离氧化膜(5a、5b)的上部表面的区域(33)成为下凸的曲面状。浮置栅电极(7b)，从位于两个沟之间的半导体衬底(1)的主表面上延伸至两个隔离氧化膜(5a、5b)上部，且具有平坦的上部表面。ONO膜(8)，从浮置栅电极的上部表面延伸至浮置栅电极(7a～7c)的侧面。控制栅电极(9)，从浮置栅电极(7a～7c)的上部表面延伸至浮置栅电极(7a～7c)的侧面，在ONO膜(8)上形成。

Description

非易失半导体存储装置及其制造方法
技术领域
本发明涉及非易失半导体存储装置及其制造方法，具体涉及可提高电学特性的非易失半导体存储装置及其制造方法。
背景技术
作为一例传统的半导体装置，业界所知的有日本专利申请特开平8-64700号公报的非易失半导体存储装置。
在上述特开平8-64700号公报的、图3中公开的非易失半导体存储装置中，半导体衬底的主表面，以及以预定间隔形成的元件隔离用沟的内部，形成由CVD氧化膜构成的隔离氧化膜。在这种隔离氧化膜之间，半导体衬底的主表面上隔着隧道氧化膜形成浮置栅电极。该浮置栅电极上，隔着ONO膜形成控制栅电极。
但是，在上述的传统非易失半导体存储装置中，浮置栅电极的上部表面上有反映浮置栅电极的基础结构的凹凸部分。因此，在浮置栅电极的凸部分(例如浮置栅电极的端部等)中，ONO膜的膜厚或膜性质会与其它部分不同，或者会发生浮置栅电极的凸部分中的电场集中。这种场合，非易失半导体存储装置的电学特性将会恶化。发明内容
本发明的目的在于提供一种具有良好电学特性的非易失半导体存储装置及其制造方法。
本发明的非易失半导体存储装置，其中设有：
在主表面上设有隔着间隔配置的两个沟的半导体衬底；
填充所述沟的内部而形成的、上部表面的端部的形状为向所述沟的底部往下凸出的曲面状的隔离绝缘体；
从位于所述两个沟之间的所述半导体衬底的主表面上部延伸至所述两个隔离绝缘体上部的、有平坦的上部表面的浮置电极，其中浮置电极与另一浮置电极相邻，所述两个浮置电极隔开一段距离；
从所述浮置电极的上部表面延伸至位于相邻浮置电极之间的所述隔离绝缘体而形成的绝缘膜；以及
从所述浮置电极的上部表面延伸至位于所述隔离绝缘体上的所述浮置电极的侧面，在所述绝缘膜上连续的控制电极。
这样，由于浮置电极的平坦的上部表面上形成绝缘膜，能抑制因浮置电极的上部表面凹凸导致的绝缘膜的厚度或特性的局部变化。因此，能抑制在控制电极和浮置电极之间，因绝缘膜的厚度等变化导致的局部电场集中。结果，能抑制因上述的电场集中导致的半导体装置的电学特性恶化。而且，由于隔离绝缘体的上部表面的端部形状为向半导体衬底侧凸出的曲面状，可防止在浮置电极的下部形成顶角为锐角的凸起，结果，能够实现具有可靠性高的、寿命较长的半导体装置。
本发明的半导体装置的制造方法包括：在半导体衬底的主表面上隔着间隔形成两个沟的工序；在沟的内部形成设有比半导体衬底的主表面在上方更凸出的突出部分的隔离绝缘体的工序；以及用各向同性蚀刻除去隔离绝缘体的突出部分的一部分，使得突出部分的宽度小于沟的宽度的工序。另外，上述半导体装置的制造方法还包括：在使突出部分的宽度小于沟的宽度的工序后，形成导电体膜，使得在半导体衬底的主表面上从位于两个隔离绝缘体之间的区域延伸至隔离绝缘体上部的工序；除去导电体膜的上部表层使隔离绝缘体的上部露出，从而形成由导电体膜构成的、具有平坦的上部表面，同时形成位于隔离绝缘体之间的浮置电极的工序；以及通过蚀刻除去相邻浮置电极的隔离绝缘体的上部，使浮置电极的侧面露出的工序。
这样，无需采用照相制版加工，能够在隔离绝缘体之间形成浮置电极。因此，能抑制发生因照相制版加工中的掩模错位等导致不能将浮置电极正确形成在设计位置上的问题。
本发明上述的以及其它的目的、特征、形态及优点，可参照相关附图，由以下与本发明相关的详细说明清楚了解。
附图说明
图1是表示本发明的半导体装置的实施例1的剖视图。
图2～图8是用以说明图1所示的半导体装置的制造方法的第一至第七工序的剖视图。
图9是表示本发明的半导体装置的实施例2的剖视图。
图10是图9所示的半导体装置的局部放大剖视图。
图11～图17是用以说明图9和图10所示的半导体装置的制造方法的第一至第七工序的剖视图。
图18是表示本发明的半导体装置的实施例3的剖视图。
图19～图28是用以说明图18所示的半导体装置的制造方法的第一至第十工序的剖视图。
图29是表示本发明的半导体装置的实施例4的剖视图。
图30和图31是用以说明图29所示的半导体装置的制造方法的第一工序和第二工序的剖视图。
图32是表示本发明的半导体装置的实施例5的剖视图。
图33～图42是用以说明图32所示的半导体装置的制造方法的第一至第十工序的剖视图。
图43～图46是用以说明本发明的半导体装置的制造方法的实施例6的第一至第四工序的剖视图。
图47～图49是用以说明图1所示的半导体装置的效果的参考图。
具体实施方式
下面参照附图对本发明的实施例进行说明。另外，在下面的附图中相同或相当的部分用同一符号表示，不再重复说明。
实施例1
参照图1，对本发明的半导体装置的实施例1进行说明。
如图1所示，本发明的半导体装置为半导体存储装置，在半导体衬底1的主表面上，设有被隔离氧化膜围住的元件形成区。在半导体装置的元件形成区中设有以一定间隔形成的导电杂质扩散区(未图示)；在其位于其导电杂质扩散区之间的区域中设有：半导体衬底1的主表面上形成的隧道绝缘膜6a～6c，在隧道绝缘膜上形成的浮置栅电极7a～7c，在浮置栅电极7a～7c上形成的ONO膜8，以及在ONO膜a上形成的控制栅电极9。图1所示的半导体装置是所谓的快闪存储器。
更具体地说，如图1所示，在半导体衬底1的主表面上，形成包围元件形成区的沟2a、2b。在沟2a、2b的内壁面上形成氧化膜3。在氧化膜3上形成填充沟2a、2b的内部的HDP-CVD(high densityplasma-chemical vapor deposition：高密度等离子体/化学气相沉积)氧化膜4。由氧化膜3和HDP-CVD氧化膜4构成隔离氧化膜5a、5b。隔离氧化膜5a、5b的上部表面的端部33的形状是向下凸(向半导体衬底1例凸出)的曲面状。
在半导体衬底1的主表面上形成隧道绝缘膜6a～6c。再形成从隧道绝缘膜6a～6c上部延伸至隔离氧化膜5a、5b的端部上的、由导体构成的浮置栅电极7a～7c。在浮置栅电极7a～7c上形成绝缘膜的ONO膜8。ONO膜8是从浮置栅电极7a～7c侧由氧化膜、氮化膜、氧化膜等三层绝缘膜构成的叠层膜。ONO膜8从浮置栅电极7a～7c的上部表面延伸至侧面。并且，ONO膜8从浮置栅电极7a～7c的侧面延伸至隔离氧化膜5a、5b的上部表面的一部分。
浮置栅电极7a～7c的上部表面被平坦化，使得该表面沿大致平行于半导体衬底1的主表面的方向延伸。位于浮置栅电极7a～7c的上部表面的端部的角部31，其顶角大致成为90°。然后，在ONO膜8上形成控制栅电极9。控制栅电极9从浮置栅电极7a～7c的上部表面延伸至位于浮置栅电极7a～7c的侧面的部分而形成。另外，隔离氧化膜5a、5b的宽度L1例如可以为200nm，位于该隔离氧化膜5a、5b之间的元件形成区的宽度L2例如可以为100nm。
上述的本发明的一例半导体装置的特征结构的要点如下。图1所示的半导体装置为非易失半导体存储装置，其中设有：半导体衬底1、作为隔离绝缘体的隔离氧化膜5a、5b、作为浮置电极的浮置栅电极7a～7c、作为绝缘膜的ONO膜8以及作为控制电极的控制栅电极9。半导体衬底l的主表面上有间隔布置的两个沟2a、2b。隔离绝缘膜5a、5b填充沟2a、2b的内部而形成。隔离绝缘膜5a、5b的上部表面的端部区域33的形状，成为向半导体衬底1侧(下方)凸出的曲面状。浮置栅电极7b从位于两个沟2a、2b之间的半导体衬底1的主表面上部延伸至两个隔离氧化膜5a、5b的上部。浮置栅电极7a～7c有平坦的上部表面。ONO膜8从浮置栅电极7a～7c的上部表面延伸至位于隔离氧化膜5a、5b上的浮置栅电极7a～7c的侧面。在ONO膜8上形成控制栅电极9，使得控制栅电极9从浮置栅电极7a～7c的上部表面延伸至浮置栅电极7a～7c的侧面。
如此，由于在浮置栅电极7a～7c的平坦的上部表面上形成ONO膜8，能抑制因浮置栅电极7a～7c的上部表面上有凹凸而导致的、作为绝缘膜的ONO膜8的厚度或特性的局部变化。因此，能抑制例如在对应图1所示的区域30的部分上成为传统问题的、在控制栅电极9和浮置栅电极7a～7c之间，因ONO膜8的厚度等的变化导致的局部电场集中。因而，能抑制因上述的电场集中导致的半导体装置的电学特性恶化。结果，能够实现可靠性高的使用寿命长的半导体装置。
并且，由于浮置栅电极7a～7c延伸至隔离氧化膜5a、5b的上部，能够增大与控制栅电极9相对的浮置栅电极7a～7c的表面积。而且，隔着ONO膜8，从浮置栅电极7a～7c的上部表面到侧面，布置控制栅电极的控制电极，因此，能够增大控制栅电极9和浮置栅电极7a～7c之间的电容(C1)值。因此，能够增大对控制栅电极9和浮置栅电极7a～7c之间的电容(C1)成比例的耦合比(α)。
这里，将耦合比(α)用浮置栅电极7a～7c和半导体衬底1之间的电容(C2)和上述的控制栅电极9和浮置栅电极7a～7c之间的电容(C1)表示：α＝C1/(C1+C2)。增大该耦合比(α)时，能降低施加控制栅电极9的信号的电压。因此，在本发明的半导体装置中，能降低施加控制栅电极9的信号的电压。
并且，在图1所示的半导体装置中，沟2a、2b的侧壁面和半导体衬底1中位于浮置栅电极7a～7c下方的半导体衬底l的主表面之间的连接部分32上，半导体衬底1的表面可以成为曲面状。参照图47和图48，对这种连接部分32的效果进行说明。
如图47所示，在半导体衬底1中位于浮置栅电极7b下方的、半导体衬底1的主表面和沟2a的侧壁面之间的连接部分40上存在角部41时(连接部分40不是曲面状时)，在该连接部分40上浮置栅电极7b和半导体衬底1之间的绝缘性会下降。这是因为在角部41上发生电场集中。但是，如图48所示，在连接部分32上半导体衬底1的表面成为曲面状时(就是说，成为如图1所示的半导体装置时)，可降低在这种连接部分32上发生电场集中的危险性。就是说，能提高浮置栅电极7b和半导体衬底1之间的绝缘性。
并且，如图49所示，在本发明的半导体装置中，隔离氧化膜5a的上部表面的端部区域33的形状成为向半导体衬底1侧(下方)凸出的曲面状。再有，图49是图1的局部放大示意图。
如图49所示，在本发明的半导体装置中，由于隔离氧化膜5a的上部表面的端部区域33成为向下凸出的曲面状，使构成隔离氧化膜5a的HDP-CVD氧化膜4的上部表面和隧道绝缘膜6b的上部表面构成的角度α2大于图48所示的半导体装置中的HDP-CVD氧化膜4的上部表面和隧道绝缘膜6b的上部表面构成的角度α1。另外，图48所示的半导体装置中，HDP-CVD氧化膜4的上部表面的端部区域33的截面形状大致呈直线形状。就是说，如图49所示，能通过使隔离氧化膜5a的上部表面的区域33成为向下凸出的曲面状来增大HDP-CVD氧化膜4的上部表面和隧道绝缘膜6b的上部表面构成的角度α2。因此，能够使位于连接部分32附近的浮置栅电极7b的下部的凸起34的顶角(角α2)成为钝角。结果，在浮置栅电极7a～7c的下部表面上，能够防止位于上述连接部分32附近的部分凸起34的顶角成为锐角。因此，能抑制在这种顶角成为锐角的凸起34上的电场集中的发生(就是说，能够提高隧道绝缘膜6b的绝缘性)。因此，能抑制因这种电场集中导致的半导体装置的可靠性下降或寿命的缩短。
下面参照图2～图8，对图1所示的半导体装置(非易失半导体存储装置)的制造方法进行说明。
首先，在半导体衬底1的主表面上形成硅氧化膜(未图示)。在该硅氧化膜上形成硅氮化膜(未图示)。利用照相制版加工工艺，在硅氮化膜与硅氧化膜上形成设有图案的光刻胶膜。将这种光刻胶膜作为掩模，用蚀刻除去硅氮化膜与硅氧化膜的一部分。然后除去光刻胶图案。从而，在半导体衬底1的主表面上，形成设有图案的硅氧化膜10(参照图2)与硅氮化膜11(参照图2)。以硅氧化膜10与硅氮化膜11为掩模，用干蚀刻除去半导体衬底1的一部分。另外，在这里可以采用干蚀刻外的其它各向异性蚀刻。如此，实施在半导体衬底1的主表面上间隔地形成两个沟2a、2b的工序。结果，如图2所示，能在半导体衬底1的主表面上形成沟2a、2b。
接着，通过热氧化半导体衬底1的主表面上的沟2a、2b的内壁面来形成氧化膜3(参照图3)。这样，得到如图3所示的结构。另外，这种氧化膜3是为了缓和半导体衬底1中的蚀刻应力而形成的。
接着，如图4所示，在氧化膜3上形成填充沟2a、2b的内部的HDP-CVD氧化膜4。该HDP-CVD氧化膜4填充沟2a、2b的内部，同时延伸至硅氮化膜11的上部表面。
接着，用CMP法(Chemical Mechanical Polishing：化学机械抛光)除去位于硅氮化膜11的上部表面上的HDP-CVD氧化膜4的一部分，同时将HDP-CVD氧化膜4的上部表面12(参照图5)平坦化。而且，也可以用其它平坦化工艺来代替CMP法。结果，可得到由HDP-CVD氧化膜4与氧化膜3构成的隔离氧化膜5a、5b(参照图5)。这样，在沟2a、2b的内部形成隔离氧化膜5a、5b，也就是比半导体衬底1的主表面在上方更凸出的突出部分的隔离绝缘体，通过这样的工序得到如图5所示的结构。
接着，通过湿蚀刻除去硅氮化膜11(参照图5)。这里，作为湿蚀刻的蚀刻剂(蚀刻液)可采用热磷酸等。然后，如图6所示，通过蚀刻剂采用氟酸等的各向同性蚀刻来除去在HDP-CVD氧化膜4的上部及半导体衬底1的主表面上形成的氧化膜3(参照图5)。结果，如图6的虚线所示，部分隔离氧化膜5a、5b的上部被除去。通过这种各向同性蚀刻，隔离氧化膜5a、5b上部的中央部分成为凸出半导体衬底1的主表面上部的状态。并且，通过这种各向同性蚀刻，半导体衬底1的元件形成区的主表面成为露出的状态。这样，将隔离氧化膜5a、5b的上部即突出部分，以各向同性蚀刻除去一部分，从而实施使突出部分的宽度小于沟2a、2b的宽度的工序。
接着，在半导体衬底1的元件形成区的主表面上形成隧道绝缘膜6a～6c(参照图7)。然后，形成导电体膜的多晶硅膜14(参照图7)，该膜从隧道绝缘膜6a～6c上部延伸至隔离氧化膜5a、5b上部。这样，在使隔离氧化膜5a、5b的突出部分的宽度小于沟2a、2b的宽度的工序后，实施形成导电体膜即多晶硅膜14的工序，该多晶硅膜14在半导体衬底1的主表面上从位于两个隔离氧化膜5a、5b之间的区域上部延伸至隔离氧化膜5a、5b上部。
然后，用CMP法等平坦化工艺除去这种多晶硅膜14的上部表层的一部分。结果，如图7所示，多晶硅膜14的上部表面16后退至露出隔离氧化膜5a、5b的上部表面(如箭头15所示)。从而，能够得到被隔离氧化膜5a、5b隔离的浮置栅电极7a～7c。如此，实施这样的工序：将作为导电体膜的多晶硅膜14的上部表层除去，直至隔离氧化膜5a、5b的上部露出的程度，形成由多晶硅膜14形成的、具有平坦的上部表面的位于隔离氧化膜5a、5b之间的浮置栅电极7b。另外，也可以形成非晶硅膜，以取代多晶硅膜14。
然后，用各向同性蚀刻除去位于浮置栅电极7a～7c之间的隔离氧化膜5a、5b的上部。作为这种各向同性蚀刻中所使用的蚀刻剂，例如可以使用氟酸等。结果，如图8所示，能使浮置栅电极7a～7c的侧面露出。如此，实施这样的工序：通过蚀刻除去相邻浮置栅电极7a～7c的隔离氧化膜5a、5b的上部，使浮置栅电极7a～7c的侧面露出。
之后，形成从浮置栅电极7a～7c的上部表面与侧面延伸至隔离氧化膜5a、5b上部表面的ONO膜8(参照图1)。而且，在该ONO膜8上形成控制栅电极9(参照图1)。结果，能得到作为具有图1所示结构的半导体装置的快闪存储器。
按照图2～图8所示的半导体装置的制造方法，可无需采用照相制版加工，在隔离氧化膜5a、5b之间自对准地形成浮置栅电极7a～7c。因此，能抑制因照相制版加工中的掩模对准错位等导致的、不能将浮置栅电极7a～7c正确形成在设计位置的问题的发生。并且，能够容易形成具有平坦的上部表面的浮置栅电极7a～7c。
并且，可通过使隔离氧化膜5a、5b的突出部分的宽度小于沟2a、2b的宽度，使位于隔离氧化膜5a、5b之间的浮置栅电极7a～7c的端部搁置在隔离氧化膜5a、5b上的状态。因此，容易使浮置栅电极7a～7c的宽度大于沟2a、2b之间的宽度。而且，如图8所示，通过除去隔离氧化膜5a、5b的上部来使浮置栅电极7a～7c的侧面露出。因此，能够隔着ONO膜8，从浮置栅电极7a～7c的上部表面延伸至侧面布置控制栅电极。从而，能增大控制栅电极9和浮置栅电极7a～7c之间的电容(C1)值。其结果，能增大耦合比(α)，因此，能改善快闪存储器的工作特性。
实施例2
参照图9和图10，对本发明的半导体装置的实施例2进行说明。另外，图9对应于图1。
图9和图10所示的半导体装置设有基本上与图1所示的半导体装置同样的结构，但隔离氧化膜5a、5b和半导体衬底1的元件形成区的边界部分的形状，即沟2a、2b的上部(边缘部分17)的形状不同。对该边缘部分17的形状，用图10进行详细说明。
如图10所示，隔离氧化膜5a的端部的边缘部分17是由将构成半导体衬底1的主表面的平坦部分18和构成沟2a的侧面的直线形状部分20之间，以曲面状连接的曲面部分19构成。另外，直线形状部分20是在大致对半导体衬底1的主表面垂直的方向上的沟2a的截面上的、沟2a侧壁中截面形状大致成为直线形状的部分。曲面部分19的宽度L在5nm以上且40nm以下，最好在10nm以上30nm以下。
图9和图10所示的本发明的一例半导体装置的特征结构的特点在于：半导体装置为非易失半导体存储装置，且除了图1所示的半导体装置的特征结构以外，在沟2a、2b的侧壁面和在半导体衬底1中位于浮置栅电极7a～7c的下方的半导体衬底1的主表面之间的连接部分32上，半导体衬底l的表面形成具有更大曲率的曲面状。
这样，在图1所示的半导体装置具有的效果之外，还能抑制在该凸起34上发生的电场集中，这是因为：在浮置栅电极7a～7c的下部表面上，能更有效地防止位于上述连接部分32上的部分的凸起34的顶角β成为锐角。因此，能更有效地抑制因电场集中导致的半导体装置的可靠性下降或寿命的变短。
并且，在图9和图10所示的半导体装置中，如上所述，成为曲面状的半导体衬底1的表面部分即曲面部分19，其沿着半导体衬底1的主表面的延伸方向上的宽度L在5nm以上40nm以下。
这样，使曲面部分19的宽度L的值在上述数值范围内的值时，在与沟2a、2b相邻的部分上能得到半导体衬底1的平坦的主表面，同时能使沟2a、2b的侧壁面和半导体衬底1的主表面之间的连接部分32成为十分平滑的曲面。
参照图11～图17，对图9和图10所示的半导体装置(非易失半导体存储装置)的制造方法进行说明。
首先，在半导体衬底1(参照图11)的主表面上形成硅氧化膜(未图示)。在该硅氧化膜上形成多晶硅膜(未图示)。作为多晶硅膜的厚度，例如可在40nm以下。另外，最好使多晶硅膜的厚度在10nm以上且30nm以下，在15nm以上、25nm以下则更好。在该多晶硅膜上形成硅氮化膜(未图示)。另外，也可以形成非晶硅膜来取代上述多晶硅膜。
在该硅氮化膜上形成设有图案的光刻胶膜。将该光刻胶膜作为掩模，除去硅氮化膜、多晶硅膜及硅氧化膜的一部分。然后除去光刻胶膜。结果，在半导体衬底1的主表面上形成设有开口图案的、作为由硅氧化膜10、多晶硅膜21与硅氮化膜11构成的掩模层的叠层膜(参照图11)。如此，实施这样的工序：在半导体衬底1的主表面上，形成由包含作为缓冲导电体膜层的多晶硅膜21的叠层膜构成的、在位于要形成两个沟2a、2b的区域上设有开口图案的掩模层。在作为掩模层的叠层膜中，作为缓冲导电体膜层的多晶硅膜21的一部分，在面向开口图案的侧面露出。
以该叠层膜作为掩模，用各向异性蚀刻除去半导体衬底1的主表面的一部分。结果，在半导体衬底1的主表面上形成两个沟，即沟2a、2b(参照图11)。如此，得到图11所示的结构。
接着，与图3所示的工序一样，通过对沟2a、2b的内壁面进行热氧化来形成作为第一氧化膜的氧化膜3(参照图12)。并且，在作为形成第一氧化膜的工序的热氧化工序中，面向沟2a、2b的多晶硅膜21(参照图11)的端部也同样被氧化。结果，如图12所示，在位于沟2a、2b的上部的边缘部分17的半导体衬底1和硅氮化膜11的交界面区域，硅氧化膜从面向沟2a、2b的端部延伸到内侧，形成所谓的“鸟嘴”。由于该“鸟嘴”的形成，在与氧化膜3连接的半导体衬底1的表面上，形成其形状为曲面状的部分即边缘部分17。
接着，与图4所示的工序一样，在氧化膜3上形成填充沟2a、2b的内部的、作为第二氧化膜的HDP-CVD氧化膜4(参照图13)。HDP-CVD氧化膜4填充沟2a、2b的内部，同时延伸至硅氮化膜11的上部表面。结果，得到如图13所示的结构。
接着，与图5所示的工序一样，采用CMP法，除去HDP-CVD氧化膜4(参照图13)的上部表层。结果，位于硅氮化膜11的上部表面上的HDP-CVD氧化膜4的一部分被除去，同时HDP-CVD氧化膜4的上部表面12(参照图14)被平坦化。这样，得到如图14所示的结构。
接着，用湿蚀刻除去硅氮化膜11(参照图14)与残留的多晶硅膜21(参照图11)。然后，使用氟酸等蚀刻剂，通过各向同性蚀刻将隔离氧化膜5a、5b的上部除去。结果，如图15所示，隔离氧化膜5a、5b的表层被除去，图中用箭头表示从虚线所示的蚀刻前的形状开始的蚀刻。于是，隔离氧化膜5a、5b经蚀刻后成为实线表示的形状。并且，半导体衬底1的主表面上形成的硅氧化膜10(参照图11)也因蚀刻而被除去。这样，实施使隔离氧化膜5a、5b的上部即突出部分的宽度小于沟2a、2b的宽度的工序，同时实施除去作为掩模层的叠层膜(含有半导体衬底1的主表面上形成的硅氧化膜10的叠层膜)的工序。结果，得到图15所示的结构。
此时，在沟2a、2b的上部的边缘部分17上，如图12所示的工序中所示，半导体衬底1的表面形状因“鸟嘴”而成为曲面状。因此，如后所述，在半导体装置中的边缘部分17上的电荷集中被抑制。并且，在图15所示的各向同性蚀刻中，蚀刻后的边缘部分17的形状稳定。具体地说，在进行图15所示的各向同性蚀刻时，尽管按照蚀刻被除去的隔离氧化膜5a、5b的表层的厚度会随着蚀刻条件等改变，但由于边缘部分17已成为曲面状，半导体衬底1的深度方向的隔离氧化膜5a、5b端部位置(在边缘部分17上的半导体衬底1的主表面和隔离氧化膜5a、5b的上部表面之间的接触部分的位置)的变动量能够比较小。
接着，与图7所示的工序一样，在半导体衬底1的主表面的活性区的半导体衬底1的主表面上形成由硅氧化膜构成的隧道绝缘膜6a～6c(参照图16)。然后，在隧道绝缘膜6a～6c上，形成导体的多晶硅膜14(参照图16)，将隔离氧化膜5a、5b埋没。采用CMP法等方法除去这种多晶硅膜14的上部表层。结果，如图16的箭头所示，多晶硅膜14的上部表面16后退至实线所示的位置。
并且，此时，隔离氧化膜5a、5b的上部表面成为露出的状态。因此，多晶硅膜14被隔离氧化膜5a、5b隔离。结果，由多晶硅膜14形成浮置栅电极7a～7c。如此，得到图16所示的结构。
接着，与图8所示的工序一样，用湿蚀刻等各向同性蚀刻方法除去隔离氧化膜5a、5b的上部。结果，浮置栅电极7a～7c的侧面露出。如此，得到如图17所示的结构。
然后，通过形成ONO膜8(参照图9)与控制栅电极9(参照图9)，就能得到图9和图10所示的半导体装置。
实施例3
参照图18，对本发明的半导体装置的实施例3进行说明。
如图18所示，所述半导体装置为非易失半导体存储装置，它包括：形成了浮置栅电极7a～7c与控制栅电极9等的存储单元区和形成了由栅电极23a、23b、栅绝缘膜22a、22b及源/漏区(未图示)构成的场效应晶体管的外围电路区。存储单元区的结构与图1所示的本发明的半导体装置的实施例1相同。
在外围电路区中，半导体衬底1的主表面上形成沟2c、2d。在该沟2c、2d的内壁面上形成氧化膜3。在氧化膜3上形成填充沟2c、2d的内部，同时延伸至半导体衬底1的主表面上的HDP-CVD氧化膜4。由氧化膜3和HDP-CVD氧化膜4构成隔离氧化膜5c、5d。被隔离氧化膜5c、5d隔离的元件形成区中，栅绝缘膜22a、22b在半导体衬底1的主表面上形成。另外，隔着该栅绝缘膜22a、22b下方的沟道区，在沿图18的纸面垂直的方向，间隔并相对地形成源/漏区(未图示)。在栅绝缘膜22a、22b上形成栅电极23a、23b。
从图18也可以知道，外围电路区中的隔离氧化膜5c、5d的厚度T2大于存储单元区中的隔离氧化膜5a、5b的厚度T1。
图18所示的本发明的一例半导体装置的特征结构的主要特点在于：半导体装置为非易失半导体存储装置，在图1所示的半导体装置的特征结构之外，半导体衬底1上还包含存储单元区和外围电路区。在图18所示的半导体装置中，存储单元区上形成含有浮置栅电极7a～7c、作为绝缘膜的ONO膜8及控制栅电极9的快闪存储器的存储单元。外围电路区是存储单元区外的区域。在外围电路区中，在半导体衬底1的主表面上形成沟2c、2d作为另一种沟。上述半导体装置还设有：在沟2c、2d的内部上形成的、作为另一隔离绝缘体的隔离氧化膜5c、5d。在相对半导体衬底1的主表面大致垂直的方向上，外围电路区上布置的隔离氧化膜5c、5d的厚度T2大于存储单元区上布置的作为隔离绝缘体的隔离氧化膜5a、5b的厚度T1。
这样，在图1所示的半导体装置所得的效果外，能使外围电路区中的隔离氧化膜5c、5d的结耐压即隔离耐压变高。这是由于隔离氧化膜5c的厚度T2较厚，即使有栅电极23a、23b形成后的杂质注入，也使杂质难以注入与隔离氧化膜5c相接的半导体衬底1上。结果，能提高半导体装置的可靠性。
以下，参照图19～图28，说明图18所示的半导体装置的制造方法。
首先，在半导体衬底1(参照图19)的存储单元区与外围电路区中，在半导体衬底1的主表面上形成硅氧化膜(未图示)。在该硅氧化膜上形成硅氮化膜(未图示)。在该硅氮化膜上形成设有图案的光刻胶膜(未图示)。以该光刻胶膜为掩模，用干蚀刻等各向异性蚀刻方法除去硅氮化膜与硅氧化的一部分。然后除去光刻胶膜。
结果，在半导体衬底1的主表面上形成设有开口图案的硅氧化膜10(参照图19)与硅氮化膜11(参照图19)。以该硅氮化膜11与硅氧化膜10为掩模，用各向异性蚀刻除去半导体衬底1的主表面的一部分。结果，如图19所示，可在半导体衬底1的主表面上形成沟2a～2d。如此，与半导体衬底1的主表面上形成两个沟2a、2b的工序同时，在外围电路区中实施在半导体衬底1的主表面上形成作为作为另一种沟的沟2c、2d的工序。
接着，与图3所示的工序一样，通过对沟2a～2d的内壁面进行热氧化来形成氧化膜3(参照图20)。如此，得到图20所示的结构。
接着，如图21所示，在氧化膜3上形成填充沟2a～2d的内部的HDP-CVD氧化膜4。HDP-CVD氧化膜4从沟2a～2d的内部延伸至硅氮化膜11的上部表面。
接着，采用CMP法，除去HDP-CVD氧化膜4的上部表层。通过该CMP工序，如图22所示，使硅氮化膜11的上部表面露出，同时将HDP-CVD氧化膜4的上部表面12平坦化。结果，在沟2a～2d的内部形成分别由氧化膜3和HDP-CVD氧化膜4构成的隔离氧化膜5a～5d。如此，实施形成作为隔离绝缘体的隔离氧化膜5a、5b的工序，并实施在沟2c、2d的内部形成作为另一种隔离绝缘体的隔离氧化膜5c、5d的工序，该隔离氧化膜5c、5d设有比半导体衬底1的主表面向上方更凸出的突出部分。
接着，用湿蚀刻法除去硅氮化膜11(参照图22)。然后，在外围电路区中，在硅氧化膜10与隔离氧化膜5c、5d上形成作为保护膜的光刻胶膜24(参照图23)。在这种状态下，与图6所示的工序一样，用湿蚀刻等各向同性蚀刻方法除去存储单元区中隔离氧化膜5a、5b的上部的一部分。结果，隔离氧化膜5a、5b的上部被蚀刻，成为图23的虚线所示的形状。并且，此时在元件形成区上，位于半导体衬底1的主表面上的硅氧化膜10被除去。
这样，能通过形成作为保护膜的光刻胶膜24来防止外围电路区中的隔离氧化膜5c、5d被蚀刻。因此，在与半导体衬底1的主表面大致垂直的方向上，能使隔离氧化膜5c、5d的厚度T2大于存储单元区的隔离氧化膜5a、5b的厚度T1。
接着，在外围电路区中，除去位于光刻胶膜24(参照图23)与半导体衬底1的主表面上的硅氧化膜10(参照图23)。然后，在存储单元区与外围电路区中，半导体衬底1的露出的主表面上形成隧道绝缘膜6a～6e(参照图24)。在隧道绝缘膜6a～6e上，形成多晶硅膜14(参照图24)，将隔离氧化膜5a～5d埋没。
然后，采用CMP法，除去多晶硅膜14的上部表层。因此，如图24的实线所示，隔离氧化膜5a～5d的上部表面露出，同时多晶硅膜14的上部表面16后退至实线所示的位置。结果，形成被隔离氧化膜5a～5d隔离的浮置栅电极7a～7c与导体层25。浮置栅电极7a～7c与导体层25的上部表面16，通过上述的CMP法成为被平坦化的状态。这样，得到如图24所示的结构。
接着，在外围电路区中，在隔离氧化膜5c、5d与导体层25上形成光刻胶膜24(参照图25)。在这种状态下采用湿蚀刻，除去位于存储单元区的隔离氧化膜5a、5b的上部的一部分。结果，如图25所示，在存储单元区中浮置栅电极7a～7c的侧面露出。
接着，除去外围电路区上形成的光刻胶膜24(参照图25)。然后，在浮置栅电极7a～7c的上部表面与侧面，隔离氧化膜5a、5b的上部表面上，以及外围电路区的隔离氧化膜5c、5d与导体层25的上部表面上形成ONO膜8(参照图26)。结果，得到如图26所示的结构。
接着，在外围电路区中，用蚀刻法除去ONO膜8、导体层25及隧道绝缘膜6d、6e(参照图26)。此时，存储单元区最好由光刻胶膜等来保护。这样，如图27所示，在外围电路区中使位于元件形成区的衬底表面26露出。
接着，在外围电路区中，在衬底表面26(参照图27)上形成栅绝缘膜22a、22b(参照图28)。然后，在整个存储单元区与外围电路区中，ONO膜8(参照图28)、栅绝缘膜22a、22b及隔离氧化膜5c、5d上形成控制栅电极9。然后，在外围电路区中，控制栅电极9上形成光刻胶图案，并以该光刻胶图案为掩模除去控制栅电极9的一部分，从而形成如图18所示的栅电极23a、23b。之后，除去光刻胶膜。
这样，得到图18所示的半导体装置。
实施例4
以下参照图29，对本发明的半导体装置的实施例4进行说明。
如图29所示，所述半导体装置具有基本上与图18所示的半导体装置同样的结构。但是，在图29所示的半导体装置中，位于隔离氧化膜5a～5d的两端的边缘部分17有与图9和图10所示的半导体装置的边缘部分17同样的曲面状。
图29所示的本发明的一例半导体装置，具有图9和图10所示的半导体装置的特征结构和图18所示的半导体装置的特征结构。因此，图29所示的半导体装置所能获得的效果，跟图9和图10所示的半导体装置以及图29所示的半导体装置的特征结构所提供的效果相同。
以下参照图30和图31，说明图29所示的半导体装置的制造方法。
首先，在半导体衬底1(参照图30)的主表面上形成硅氧化膜(未图示)。在该硅氧化膜上形成多晶硅膜(未图示)。在该多晶硅膜上形成硅氮化膜(未图示)。在硅氮化膜上形成设有图案的光刻胶膜。以该光刻胶膜作为掩模，用各向异性蚀刻法除去由硅氮化膜、多晶硅膜及硅氧化膜构成的叠层膜的一部分。然后除去光刻胶膜。结果，能在半导体衬底1的主表面上，形成由设有开口图案的硅氮化膜11、多晶硅膜21及硅氧化膜10构成的叠层膜(参照图30)。以该叠层膜作为掩模，用各向异性蚀刻法除去半导体衬底1的主表面的一部分。结果，如图30所示，能在半导体衬底1的主表面上形成沟2a～2d。这样，得到如图30所示的结构。
接着，以缓和半导体衬底1上的蚀刻应力为目的，通过热氧化沟2a～2d的内壁面来形成氧化膜3(参照图31)。此时，由于形成了多晶硅膜21，在位于沟2a～2d的上端部的边缘部分17上，与图12所示的工序一样，通过“鸟嘴”的延伸，使得半导体衬底1的表面的形状成为曲面状。这样，得到如图31所示的结构。
之后，进行与本发明的半导体装置的实施例3的制造方法中的图21～图28所示的工序相同的工序，从而得到图29所示的半导体装置。
实施例5
以下参照图32，对本发明的半导体装置的实施例5进行说明。
如图32所示，所述半导体装置设有基本上与图9和图10所示的半导体装置同样的结构，不同之处在于：形成隔离氧化膜5a、5b的沟2a、2b的宽度W小于图9和图10所示的半导体装置中的沟2a、2b(参照图9)的宽度。图32所示的半导体装置中，沟2a、2b的宽度W小于形成图32所示的半导体装置时所采用的照相制版加工工艺中的最小加工尺寸。并且，从另一角度看，由于图32所示的半导体装置中，活性区的宽度Wa(沟2a、2b之间的距离)大于隔离宽度即沟2a、2b的宽度W，能有效利用存储单元区中的活性区。
并且，在图32所示的半导体装置中，边缘部分17中的曲面状部分的宽度L最好在10nm以上、100nm以下，在50nm以上、60nm以下就更理想。
图32所示的本发明的半导体装置，具有与图9和图10所示的半导体装置的特征结构相同的结构，此外还具有以下的特征结构。就是说，在图32所示的半导体装置中，浮置栅电极7a～7c延伸的方向上的沟2a、2b的宽度W小于用以形成沟2a、2b的照相制版加工工艺中的最小加工尺寸。就是说，浮置栅电极7a～7c延伸的方向上的沟2a、2b的宽度W小于沟2a、2b之间的距离即活性区的宽度Wa。并且，在上述半导体装置中的，沟2a、2b的侧壁面和半导体衬底1中位于浮置栅电极7a～7c下方的半导体衬底1的主表面之间的连接部分即边缘部分17上，半导体衬底1的表面形成曲面状。成为曲面状的半导体衬底1的表面的部分，在沿半导体衬底1的主表面延伸方向的方向上，宽度L为10nm以上、100nm以下。
这种场合，除了图9和图10所示的半导体装置所得的效果外，还能增加半导体衬底1的主表面的单位面积上形成的、含有浮置栅电极7a～7c、ONO膜8及控制栅电极9的存储单元的数量，这是由于能够减小半导体衬底1的主表面上的沟2a、2b的占有面积。因此，能提高半导体装置的集成度。
并且，除了将沟2a、2b的宽度W缩小至上述大小，还使位于沟2a、2b的上部的上述连接部分的宽度(成为曲面状的半导体衬底的表面部分即曲面状部分的宽度L)在上述的数值范围内，因此，能在与沟2a、2b相邻的部分获得半导体衬底1的平坦的主表面，同时能够使沟2a、2b的侧壁面和半导体衬底l的主表面之间的连接部分成为十分平滑的曲面。
以下参照图33～图42，说明图32所示的半导体装置的制造方法。
首先，在半导体衬底1(参照图33)的主表面上形成硅氧化膜(未图示)。在该硅氧化膜上形成硅氮化膜(未图示)。在硅氮化膜上以光刻法形成设有图案的光刻胶膜(未图示)。以该光刻胶膜作为掩模，用各向异性蚀刻除去硅氮化膜与硅氧化膜的一部分。另外，在这种各向异性蚀刻中，半导体衬底1的主表面也通过某种程度的过蚀刻而被除去。然后，除去光刻胶图案。这样，实施形成作为由设有开口图案的硅氮化膜11与硅氧化膜10构成的掩模层的叠层膜的工序。结果，得到图33所示的结构。
接着，形成从硅氮化膜11的上部表面延伸至半导体衬底1所露出的主表面的TEOS氧化膜等的氧化膜(未图示)。然后，用各向异性蚀刻对氧化膜进行深蚀刻，从而如图34所示，在构成硅氮化膜11与硅氧化膜10的开口图案的(面向开口图案的)侧壁面上形成侧壁氧化膜27。如此，实施形成作为侧壁膜的侧壁氧化膜27的工序。
接着，以由硅氮化膜11和硅氧化膜10构成的叠层膜与侧壁氧化膜27作为掩模，用各向异性蚀刻除去半导体衬底1的主表面的一部分。结果，如图35所示，能够在半导体衬底1的主表面上形成沟2a、2b。沟2a、2b的宽度比硅氮化膜11与硅氧化膜10的开口图案的宽度(构成开口图案的、硅氮化膜11与硅氧化膜10的相互面对的侧壁之间的距离)小了侧壁氧化膜27的宽度。因此，如果将作为用以得到图35所示结构的各向异性蚀刻的掩模而利用的光刻胶膜的图案尺寸设为照相制版加工的最小加工尺寸时，就能够通过形成侧壁氧化膜27来使沟2a、2b的宽度小于该照相制版加工的最小加工尺寸。
就是说，利用在面向作为掩模层的叠层膜的开口图案的侧壁上形成的侧壁氧化膜27作为掩模，从而能够不受形成开口图案而使用的照相制版加工的最小加工尺寸限制地确定沟2a、2b的宽度W。因此，能通过调整侧壁氧化膜27的厚度来使未被叠层膜与侧壁氧化膜27所覆盖的半导体衬底1的表面部分(经各向异性蚀刻法蚀刻的半导体衬底1的表面部分)的宽度小于上述最小加工尺寸。结果，由于能够使沟2a、2b(参照图35)的宽度小于上述最小加工尺寸，能提高半导体装置的集成度。
接着，与图3所示的工序一样，为了缓和半导体衬底1中的蚀刻应力，通过热氧化沟2a的内壁面来形成氧化膜3(参照图36)。此时，通过氧化因子在侧壁氧化膜27中的扩散，使半导体衬底1在边缘部分17上比沟2a、2b的底壁附近的部分更快地氧化。因此，在边缘部分17上，半导体衬底1的表面(半导体衬底1和氧化膜3的交界面)成为曲面状。
然后，在形成氧化膜3(参照图36)之后，在氧化膜3上形成HDP-CVD氧化膜4(参照图36)，将沟2a、2b内部填充。HDP-CVD氧化膜4从沟2a、2b的内部延伸至硅氮化膜11的上部表面。这样，得到如图36所示的结构。
接着，采用CMP法，平坦并除去HDP-CVD氧化膜4(参照图36)的表层。结果，如图37所示，硅氮化膜11的上部表面露出，同时隔离氧化膜5a、5b的上部表面12成为平坦的状态。
接着，通过采用热磷酸等蚀刻剂的湿蚀刻，除去硅氮化膜11(参照图37)。结果，得到图38所示的结构。
接着，通过采用氟酸等蚀刻剂的各向同性蚀刻，除去侧壁氧化膜27与隔离氧化膜5a、5b的上部的一部分。并且，此时在半导体衬底1的主表面上形成的硅氧化膜10也同时被除去。结果，得到如图39所示的结构。
接着，被隔离氧化膜5a、5b隔离的元件形成区中，在半导体衬底1的主表面上形成隧道绝缘膜6a～6c(参照图40)。从该隧道绝缘膜6a～6c上开始形成多晶硅膜14，覆盖隔离氧化膜5a、5b(参照图40)。结果，得到如图40所示的结构。
接着，用CMP法除去多晶硅膜14(参照图40)的表层的一部分。结果，如图41所示，隔离氧化膜5a、5b的上部表面露出，同时能形成上部表面被平坦化的浮置栅电极7a～7c(参照图41)。浮置栅电极7a～7c被隔离氧化膜5a、5b隔离。结果，得到图41所示的结构。
然后，与图8所示的工序一样，用湿蚀刻法除去隔离氧化膜5a、5b的上部的一部分。结果，如图42所示，浮置栅电极7a～7c的侧面露出。
其后，通过形成ONO膜8(参照图32)与控制栅电极9(参照图32)，就能够实现图32所示的半导体装置。
实施例6
通过图43～图46所示的半导体装置的制造方法，能得到具有与图32所示的半导体装置的结构相同的半导体装置。下面，参照图43～图46，对半导体装置的制造方法进行说明。
首先，在半导体衬底1(参照图43)的主表面上形成硅氧化膜(未图示)。在该硅氧化膜上形成多晶硅膜(未图示)。在多晶硅膜上形成硅氮化膜(未图示)。在硅氮化膜上形成设有图案的光刻胶膜(未图示)。以该光刻胶膜作为掩模，用蚀刻法除去由硅氮化膜、多晶硅膜及硅氧化膜构成的叠层膜的一部分。其后，除去光刻胶膜。结果，如图43所示，能形成在半导体衬底1的主表面上设有图案的、由硅氧化膜10、多晶硅膜21与硅氮化膜11构成的叠层膜。
然后，形成从硅氮化膜11的上部表面延伸至半导体衬底1的主表面的TEOS氧化膜等的氧化膜(未图示)。用各向异性蚀刻除去该氧化膜的一部分。结果，如图44所示，能在硅氮化膜11、多晶硅膜21与硅氧化膜10的侧壁面上形成侧壁氧化膜27。
接着，以硅氮化膜11与侧壁氧化膜27作为掩模，用跟图35所示的工序相同的各向异性蚀刻除去半导体衬底1的主表面的一部分。结果，如图45所示，能在半导体衬底1的主表面上形成沟2a、2b。沟2a、2b的宽度可通过调整侧壁氧化膜27的宽度而任意变更。而且，如果与实施例5的半导体装置的制造方法一样，将由硅氮化膜11、多晶硅膜21及硅氧化膜10构成的叠层膜的相向侧壁面之间的距离达到与照相制版加工工艺中的最小加工尺寸相同的程度，就可通过充分增大侧壁氧化膜27的宽度来使沟2a、2b的宽度充分小于照相制版加工工艺中的最小加工尺寸。
然后，为了缓和半导体衬底1的蚀刻应力，通过对沟2a、2b的内壁面进行热氧化来形成氧化膜3(参照图46)。此时，在边缘部分17上，通过氧化核在侧壁氧化膜27中的扩散，半导体衬底1比其它部分更进一步地被氧化。结果，在边缘部分17上，氧化膜3的厚度相对变厚，同时半导体衬底1的表面形状成为平滑的曲面状。然后，在氧化膜3上，形成填充到沟2a、2b的内部、同时延伸至硅氮化膜11的上部表面的HDP-CVD氧化膜4。结果，得到如图46所示的结构。
之后，通过实施与图37～图42所示的工序相同的工序，能得到具有与图32所示的半导体装置相同的结构的半导体装置。
如此，图43～46所示的半导体装置的制造方法，具有本发明的实施例2与实施例5中的半导体装置的制造方法的特征结构。因此，能得到与上述实施例2与实施例5的半导体装置的制造方法同样的效果。
以上对本发明作了详细说明，但以上所述仅为举例，不作为对本发明的限定，本发明的精神与范围由所附的权利要求书加以规定。

Claims (8)

1.一种非易失半导体存储装置，其中设有：
在主表面上设有隔着间隔配置的两个沟的半导体衬底；
填充所述沟的内部而形成的、上部表面的端部的形状为向所述沟的底部往下凸出的曲面状的隔离绝缘体；
从位于所述两个沟之间的所述半导体衬底的主表面上部延伸至所述两个隔离绝缘体上部的、有平坦的上部表面的浮置电极，其中浮置电极与另一浮置电极相邻，所述两个浮置电极隔开一段距离；
从所述浮置电极的上部表面延伸至位于相邻浮置电极之间的所述隔离绝缘体而形成的绝缘膜；以及
从所述浮置电极的上部表面延伸至位于所述隔离绝缘体上的所述浮置电极的侧面，在所述绝缘膜上连续的控制电极。
2.如权利要求1所述的非易失半导体存储装置，其特征在于：
在所述沟的侧壁面和所述半导体衬底中位于所述浮置电极下方的所述半导体衬底的主表面之间的连接部分上，所述半导体衬底的表面成曲面状。
3.如权利要求1所述的非易失半导体存储装置，其特征在于：
在所述浮置电极延伸的方向上，所述沟的宽度小于两个所述沟之间的距离。
4.如权利要求1所述的非易失半导体存储装置，其特征在于：
所述半导衬底包含：形成了含所述浮置电极、所述绝缘膜及所述控制电极的存储单元的存储单元区，以及所述存储单元区以外的区域即外围电路区；
在所述外围电路区内的所述半导体衬底的主表面上形成别的沟；
还设有在所述别的沟的内部形成的别的隔离绝缘体；
在与所述半导衬底的主表面垂直的方向上，配置于所述外围电路区的所述别的隔离绝缘体的厚度大于配置于所述存储单元区的隔离绝缘体的厚度。
5.一种非易失半导体存储装置的制造方法，其中包括：
在半导体衬底的主表面上隔着间隔形成两个沟的工序；
在所述沟的内部形成设有比所述半导体衬底的主表面更向上方凸出的突出部分的隔离绝缘体的工序；
通过用各向同性蚀刻法除去所述隔离绝缘体的所述突出部分的一部分，使所述突出部分的宽度小于所述沟的宽度的工序；
在使所述突出部分的宽度小于所述沟的宽度的工序后，在所述半导体衬底的主表面上，形成从位于所述两个隔离绝缘体之间的区域延伸至所述隔离绝缘体上的导电体膜的工序；
通过除去所述导电体膜的上部表层直到所述隔离绝缘体的上部露出，形成由所述导电体膜构成的、具有平坦的上部表面并位于所述隔离绝缘体之间的浮置电极的工序；以及
通过用蚀刻法除去与所述浮置电极邻接的所述隔离绝缘体的上部，使所述浮置电极的侧面露出的工序。
6.如权利要求5所述的非易失半导体存储装置的制造方法，其特征在于：
形成所述两个沟的工序中包含，
在所述半导体衬底的主表面上，形成由含缓冲导体膜层的叠层膜构成的、在位于要形成所述两个沟的区域上有开口图案的掩模层的工序，以及
以所述掩模层为掩模，通过用各向异性蚀刻法除去所述半导体衬底的主表面的一部分，形成所述两个沟的工序；
在所述掩模层中，所述缓冲导体膜层的一部分在构成所述开口图案的侧面露出；
形成所述隔离绝缘体的工序中包含，
通过在所述掩模层存在的状态下热氧化所述两个沟的壁面，形成构成所述隔离绝缘体的第一氧化膜的工序，以及
在所述第一氧化膜上，填充所述两个沟而形成所述隔离绝缘体的第二氧化膜的工序；
使所述突出部分的宽度小于所述沟的宽度的工序，包含除去所述掩模层的工序。
7.如权利要求5所述的非易失半导体存储装置的制造方法，其特征在于：
形成所述两个沟的工序中含有，
在所述半导体衬底的主表面上，形成在位于要形成所述两个沟的区域上有开口图案的掩模层的工序，
在所述掩模层的构成所述开口图案的侧壁上形成侧壁膜的工序，以及
以所述掩模层与所述侧壁膜为掩模，通过用各向异性蚀刻法除去所述半导体衬底的主表面的一部分，形成所述两个沟的工序。
8.如权利要求5所述的非易失半导体存储装置的制造方法，其特征在于：
所述半导体衬底包含，形成了有所述浮置电极的存储单元的存储单元区，以及所述存储单元区以外的区域即外围电路区；
所述制造方法包括，
在所述外围电路区中，在所述半导体衬底的主表面上形成别的沟的工序，以及
在所述别的沟的内部，形成设有比所述半导体衬底的主表面更向上方凸出的突出部分的别的隔离绝缘体的工序；
在使所述浮置电极的侧面露出的工序中，在所述别的隔离绝缘体上形成了保护膜的状态下，用蚀刻法除去所述隔离绝缘体的上部。
CNB031601499A 2003-01-24 2003-09-24 非易失半导体存储装置及其制造方法 Expired - Fee Related CN1286179C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP16107/03 2003-01-24
JP2003016107A JP2004228421A (ja) 2003-01-24 2003-01-24 不揮発性半導体記憶装置およびその製造方法
JP16107/2003 2003-01-24

Publications (2)

Publication Number Publication Date
CN1518110A CN1518110A (zh) 2004-08-04
CN1286179C true CN1286179C (zh) 2006-11-22

Family

ID=32732815

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031601499A Expired - Fee Related CN1286179C (zh) 2003-01-24 2003-09-24 非易失半导体存储装置及其制造方法

Country Status (5)

Country Link
US (3) US6906378B2 (zh)
JP (1) JP2004228421A (zh)
KR (1) KR100558722B1 (zh)
CN (1) CN1286179C (zh)
TW (1) TWI325171B (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005085996A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法
JP2007517378A (ja) * 2003-12-24 2007-06-28 松下電器産業株式会社 半導体発光装置、照明モジュール、照明装置、表示素子、および半導体発光装置の製造方法
JP2005286256A (ja) * 2004-03-31 2005-10-13 Nec Electronics Corp 半導体装置及びその製造方法
JP2005332885A (ja) 2004-05-18 2005-12-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR100590220B1 (ko) * 2004-08-04 2006-06-19 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US7279770B2 (en) * 2004-08-26 2007-10-09 Micron Technology, Inc. Isolation techniques for reducing dark current in CMOS image sensors
KR100632640B1 (ko) * 2005-03-10 2006-10-12 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100645195B1 (ko) * 2005-03-10 2006-11-10 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
US7307002B2 (en) * 2005-04-04 2007-12-11 Spansion Llc Non-critical complementary masking method for poly-1 definition in flash memory device fabrication
KR100691490B1 (ko) * 2005-04-29 2007-03-09 주식회사 하이닉스반도체 플래시 메모리 소자의 게이트 형성 방법
KR100669103B1 (ko) * 2005-06-28 2007-01-15 삼성전자주식회사 플래시 메모리 장치의 제조 방법
KR100650813B1 (ko) * 2005-06-30 2006-11-27 주식회사 하이닉스반도체 플래쉬 메모리 소자
KR100624962B1 (ko) * 2005-07-04 2006-09-15 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
US7514742B2 (en) * 2005-10-13 2009-04-07 Macronix International Co., Ltd. Recessed shallow trench isolation
EP1804294A1 (en) * 2005-12-30 2007-07-04 STMicroelectronics S.r.l. Method for manufacturing non volatile memory cells
KR100757335B1 (ko) * 2006-10-18 2007-09-11 삼성전자주식회사 불휘발성 메모리 장치 및 이를 제조하는 방법
US8642441B1 (en) 2006-12-15 2014-02-04 Spansion Llc Self-aligned STI with single poly for manufacturing a flash memory device
US7998829B2 (en) * 2007-12-11 2011-08-16 Hvvi Semiconductors, Inc. Semiconductor structure and method of manufacture
JP2011066038A (ja) * 2009-09-15 2011-03-31 Toshiba Corp 半導体記憶装置
US8551858B2 (en) * 2010-02-03 2013-10-08 Spansion Llc Self-aligned SI rich nitride charge trap layer isolation for charge trap flash memory
ES2519592T3 (es) * 2011-11-17 2014-11-07 Zambon S.P.A. Composiciones sólidas farmacéuticas que contienen sales de ibuprofeno
CN103066006B (zh) * 2012-06-21 2015-03-11 北京芯盈速腾电子科技有限责任公司 浅沟渠隔离结构及其制造方法及非挥发性内存制造方法
US9754788B2 (en) * 2015-07-13 2017-09-05 United Microelectronics Corp. Manufacturing method of semiconductor structure including planarizing a polysilicon layer over an array area and a periphery area
TWI692871B (zh) * 2016-08-03 2020-05-01 聯華電子股份有限公司 半導體結構及其製作方法
CN109524405B (zh) * 2017-09-20 2020-10-09 华邦电子股份有限公司 半导体元件的制造方法
CN107863382A (zh) * 2017-11-09 2018-03-30 上海华力微电子有限公司 浮栅、具有该浮栅的闪存器件及其制造方法
TWI852393B (zh) * 2023-03-10 2024-08-11 華邦電子股份有限公司 半導體裝置及其形成方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63240043A (ja) * 1987-03-27 1988-10-05 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH0637178A (ja) * 1992-07-17 1994-02-10 Toshiba Corp 半導体装置の製造方法
JP3764177B2 (ja) * 1994-03-16 2006-04-05 株式会社東芝 半導体記憶装置およびその製造方法
JP3362970B2 (ja) 1994-08-19 2003-01-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US5874317A (en) * 1996-06-12 1999-02-23 Advanced Micro Devices, Inc. Trench isolation for integrated circuits
JP3710880B2 (ja) * 1996-06-28 2005-10-26 株式会社東芝 不揮発性半導体記憶装置
JPH1117035A (ja) * 1997-06-24 1999-01-22 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US6001706A (en) * 1997-12-08 1999-12-14 Chartered Semiconductor Manufacturing, Ltd. Method for making improved shallow trench isolation for semiconductor integrated circuits
US6008079A (en) * 1998-03-25 1999-12-28 Texas Instruments-Acer Incorporated Method for forming a high density shallow trench contactless nonvolatile memory
JPH11289005A (ja) * 1998-04-06 1999-10-19 Fujitsu Ltd 半導体装置の製造方法
JP4237344B2 (ja) * 1998-09-29 2009-03-11 株式会社東芝 半導体装置及びその製造方法
JP4270633B2 (ja) * 1999-03-15 2009-06-03 株式会社東芝 半導体装置及び不揮発性半導体記憶装置の製造方法
JP2000315738A (ja) * 1999-04-28 2000-11-14 Toshiba Corp 不揮発性半導体記憶装置の製造方法
TW484228B (en) * 1999-08-31 2002-04-21 Toshiba Corp Non-volatile semiconductor memory device and the manufacturing method thereof
JP4131896B2 (ja) * 2000-03-31 2008-08-13 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP3785003B2 (ja) * 1999-09-20 2006-06-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
US6448606B1 (en) * 2000-02-24 2002-09-10 Advanced Micro Devices, Inc. Semiconductor with increased gate coupling coefficient
JP2001332614A (ja) * 2000-03-17 2001-11-30 Mitsubishi Electric Corp トレンチ型素子分離構造の製造方法
US6413836B1 (en) * 2000-09-20 2002-07-02 Vanguard International Semiconductor Corporation Method of making isolation trench
JP2002203894A (ja) * 2001-01-04 2002-07-19 Mitsubishi Electric Corp 半導体装置の製造方法
JP2003023065A (ja) * 2001-07-09 2003-01-24 Mitsubishi Electric Corp 半導体装置の素子分離構造およびその製造方法
US6743675B2 (en) * 2002-10-01 2004-06-01 Mosel Vitelic, Inc. Floating gate memory fabrication methods comprising a field dielectric etch with a horizontal etch component

Also Published As

Publication number Publication date
KR100558722B1 (ko) 2006-03-10
CN1518110A (zh) 2004-08-04
US6906378B2 (en) 2005-06-14
US20090017594A1 (en) 2009-01-15
US20050221559A1 (en) 2005-10-06
TWI325171B (en) 2010-05-21
KR20040067796A (ko) 2004-07-30
JP2004228421A (ja) 2004-08-12
TW200414514A (en) 2004-08-01
US20040145007A1 (en) 2004-07-29

Similar Documents

Publication Publication Date Title
CN1286179C (zh) 非易失半导体存储装置及其制造方法
CN1237616C (zh) 具有浮置栅的半导体存储器及其制造方法
CN1229853C (zh) 半导体装置用衬底的制造方法及半导体装置用衬底
CN1217404C (zh) 制造闪存单元的方法
CN1177370C (zh) 具有多栅绝缘层的半导体器件及其制造方法
CN1208823C (zh) 浅沟隔离半导体及其制造
CN1855548A (zh) 半导体存储器件及其制造方法
CN1189947C (zh) 半导体器件及其制造方法
CN1246906C (zh) 半导体器件及其制造方法
CN1518112A (zh) 半导体器件及其制造方法
CN1518089A (zh) 具有多栅极绝缘层的半导体装置及其制造方法
CN1518125A (zh) 半导体装置
CN1841749A (zh) 具有增加的沟道长度的半导体器件及其制造方法
CN1505155A (zh) 半导体器件及其制造方法
CN1577861A (zh) 半导体存储装置及其制造方法
CN1129189C (zh) 非易失性半导体存储器件及其制造工艺
CN1199929A (zh) 半导体器件及其制造方法
CN1277315C (zh) 半导体器件
CN1489214A (zh) 半导体器件及其制造方法
CN1909211A (zh) 非易失性存储器件及其制造方法
CN1779916A (zh) 制造半导体器件的方法
CN1574276A (zh) 有沟槽隔离的半导体装置
CN1812107A (zh) 半导体器件和半导体器件的制造方法
CN1421913A (zh) 具有沟槽隔离的半导体器件及其制造方法
CN1825566A (zh) 半导体装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20101019

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: TOKYO TO, JAPAN TO: KAWASAKI CITY, KANAGAWA PREFECTURE, JAPAN

TR01 Transfer of patent right

Effective date of registration: 20101019

Address after: Kawasaki, Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Renesas Technology Corp.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20061122

Termination date: 20160924