CN1129189C

CN1129189C - 非易失性半导体存储器件及其制造工艺

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Publication number: CN1129189C
Application number: CN99110808A
Authority: CN
Inventors: 岩崎正资
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 1998-07-21
Filing date: 1999-07-21
Publication date: 2003-11-26
Anticipated expiration: 2019-07-21
Also published as: JP3246447B2; JP2000036546A; KR20000011852A; KR100380773B1; TW432705B; CN1242607A; US6103574A

Abstract

在一种可进行电擦写的非易失性半导体存储器件中，源扩散层在衬底表面上至少沿各控制栅极的方向而设置，该源扩散层在其至少一个部分中含有多个倾角大于离子注入角的倾斜部分。因此，就可以用器件隔离技术来降低源扩散层的电阻。

Description

非易失性半导体存储器件及其制造工艺

本发明涉及一种非易失性半导体存储器件及其制造工艺。具体来说，本发明涉及一种能够减小源扩散层电阻的非易失性半导体存储器件以及这种器件的制造工艺。

近来，随着半导体器件在小型化、器件速度及集成度方面的发展，用于减小器件芯片区域并提高器件布线密度的技术已经变得十分重要。

但是，就非易失性半导体存储器件来说，减少其芯片面积并增加布线密度将会导致一个问题，即，其布线部分-尤其是其源扩散层中的电阻会增高。

换句话说，半导体器件中的器件隔离结构一般都是利用已知的LOCOS(硅局部氧化)技术对硅衬底进行有选择性地氧化而得到形成的。

但是，在这种方式中，当器件的单元结构被做得很小的情况下，在其已形成的氧化膜的边缘上会产生一个称为“鸟嘴”的部分。而在对元件进行横向缩小时，该“鸟嘴”就成为一种结构性缺陷。

当对单元进行横向缩小时，可以使用一种称为沟槽器件隔离的方法。但是，具有普通沟槽器件隔离的非易失性半导体存储器件存在有一个问题，即，在利用各向异性腐蚀对其进行自对准源腐蚀时，其源扩散层的电阻将会升高。

以下将对一种具有传统沟槽器件隔离结构的非易失性半导体存储器件进行说明。图1的平面图显示出了一种具有普通沟槽器件隔离结构的非易失性半导体存储器件，对图1的说明将在后面进行。图18A、18B和18C是一种具有传统沟槽器件隔离结构的非易失性半导体存储器件的截面图，它们分别是沿图1中的A-A线、B-B线和C-C线作出的截面图。

如图18A-18C所示，在这种传统的沟槽器件隔离结构中，衬底1的表面是台阶式，各源扩散层8b就形成于衬底1上具有不同阶层的各个表面上。这样，构成各源扩散层8b的掺杂离子就不会被注入到各台阶的侧壁当中。因此，各源扩散层8b将变成一种既不稳定又不连续的结构，因而它们的电阻也较高。在图18A-18C中，数字2代表一个沟槽器件隔离层，数字3代表一浮置栅，数字5代表一控制栅电极，数字4和数字6代表一栅绝缘膜，数字8a代表一漏扩散层，数字9代表一铝布线，数字10代表一接触孔，数字11代表一个层间绝缘膜，数字12代表一个侧壁氧化膜。已有技术中没有具有沟槽器件隔离结构的非易失性半导体存储器件。图18A至18C表示把普通的沟槽器件隔离技术应用于非易失性半导体存储器件时这种存储器件的截面图。

因此，非常需要开发这样的产品，即一种具有能够降低源扩散层8b电阻的单元结构的非易失性半导体存储器件。

但是，如上所述，在利用一种适合的沟槽器件隔离方法以使存储器件缩小的情况下，源扩散层8b的电阻将会因上述原因而增高。

如果(例如)采用斜向离子注入的方法来解决上述问题，则离子就可被连续注入到具有不同阶层的各扩散层之中。

但是，与此同时，这些离子也被注入到了晶体管的沟道之中。由此也就产生了一种不适于使存储器件缩小的结构。

日本未决专利申请No.8-37285揭示出了一种非易失性半导体存储器件，该专利申请称，它能够通过利用自对准及横向扩散来产生稳定的施加电压。但是，它并未提出任何用于减小源扩散层电阻的技术。

日本未决专利申请No.4-62874也揭示了一种半导体器件，在该器件中，其栅极的表面和器件隔离层的表面都被做得很平坦，因而防止了对准间隙并且稳定了耐高压晶体管的导通电阻及耐压。但是，该文件也未提出任何用于减小源扩散层电阻的技术。

本发明的一个目的就是提供一种非易失性半导体存储器件及其制造工艺，该器件在即使采用适于使元件缩小的器件隔离技术的情况下，也能降低源扩散层的电阻。

为了达到上述目的，本发明提供了一种可进行电擦写的非易失性半导体存储器件。这种非易失性半导体存储器件包括：衬底；位于该衬底上的控制栅极；以及在该衬底表面上至少沿上述控制栅极的方向设置的源扩散层。该源扩散层在其至少一个部分中具有按其厚度方向而倾斜的部分，该方向所具有的倾角大于相对于衬底厚度方向的离子注入角。

根据本发明所述的制造工艺是一种用于制造可进行电擦写的非易失性半导体存储器件的工艺。该工艺过程包括以下步骤：

在衬底表面上沿一预定方向并与该方向相互平行地形成一个沟槽，使该沟槽的侧壁与衬底的厚度方向之间形成一角度大于离子注入角的夹角，

将氧化膜淀积到上述沟槽中，以形成沟槽器件隔离层，

在衬底的表面上依次形成第一栅绝缘层和第一导电层，然后对它们进行构图，以在衬底表面上未被沟槽器件隔离层覆盖的至少一个部分上形成多个浮置栅极，

在浮置栅极和沟槽器件隔离层的表面上依次淀积形成第二栅绝缘层和第二导电层，然后对它们进行构图，以在沿着垂直于沟槽器件隔离层的方向上形成控制栅极，该控制栅极交错覆盖沟槽器件隔离层和浮置栅极的表面，

将一种掺杂剂注入并扩散进沿各控制栅极的至少一个侧壁而暴露的衬底的表面，以形成一个漏区，

在堆叠有控制栅极和浮置栅极的电极部分的侧壁上形成侧壁氧化膜，并除去未由控制栅极覆盖的浮置栅极，

用一种抗蚀剂覆盖沿控制栅极的一个侧壁而形成的漏区，并在利用抗蚀剂和控制栅极作为掩模的情况下进行腐蚀处理，以除去沿控制栅极另一侧壁所暴露的衬底表面设置的沟槽器件隔离层，

在上述沟槽器件隔离层被除去且剩有抗蚀剂的情况下，按照小于沟槽器件隔离层侧壁倾角的离子注入角，将掺杂剂以一种不均匀的形式注入并扩散进沿控制栅极另一侧壁暴露的衬底表面，以形成源扩散层，以及

在衬底的整个表面上形成层间绝缘层，在漏扩散层的至少一个部分中形成接触孔，然后将具有给定图形的布线层与接触孔连接起来。

由于根据本发明所述的这种非易失性半导体存储器件及其制造工艺具有上述技术特征，所以在利用含有沟槽器件隔离结构的器件隔离层对非易失性半导体存储器件进行自对准源腐蚀的情况下，即使处于一种不均匀形式的源扩散层也可被做得很稳定且具有低电阻。为了降低含有沟槽器件隔离结构且处于不均匀形状的源扩散层的层电阻，这些沟槽器件隔离结构的侧壁都被形成为具有不小于离子注入角的角度。通过这种方法，就形成了器件隔离。

根据本发明所述的另一种非易失性半导体存储器件含有一个包含着沟槽器件隔离结构的器件隔离层。另外，当其源扩散层通过自对准源腐蚀而被形成时，构成衬底的硅以及构成器件隔离层的氧化膜都是被一种腐蚀气体来进行腐蚀的，该腐蚀气体对于上述的硅和氧化膜都具有相同的腐蚀速率。因此，该源扩散层可被制成具有无任何阶差的同一平面结构。此外，在对该源扩散层进行自对准源腐蚀时，所采用的是各向同性干腐蚀的方法，因此，至少处于浮置栅与源扩散层之间的P型硅衬底的侧壁可被做成具有不小于离子注入角的角度。

由根据本发明所述的非易失性半导体存储器件及其制造工艺可以看出，适用于使器件单元缩小的沟槽器件隔离层，其侧壁被预先形成为具有一不小于离子注入角的角度，这样就可在不增加光刻技术操作次数的情况下，降低基于自对准源腐蚀而具有不均匀形状的源扩散层8b的电阻。

图1的平面图显示出了根据本发明的一个实施例所述的一种非易失性半导体存储器件；

图2A-2C是根据本发明第一个实施例所述的一种非易失性半导体存储器件的截面图，它们分别是从图1中A-A线、B-B线和C-C线上作出的截面图；

图3A-3D显示出了一种用于制造根据本发明第一个实施例所述非易失性半导体存储器件的制造工艺，它们分别是从图1中A-A线、B-B线、C-C线和D-D线上作出的截面图；

图4A-4D的截面图显示出了图3A-3D所示步骤之后的步骤；

图5A-5D的截面图显示出了图4A-4D所示步骤之后的步骤；

图6A-6D的截面图显示出了图5A-5D所示步骤之后的步骤；

图7A-7D的截面图显示出了图6A-6D所示步骤之后的步骤；

图8A-8D的截面图显示出了图7A-7D所示步骤之后的步骤；

图9A-9D的截面图显示出了图8A-8D所示步骤之后的步骤；

图10A-10C是根据本发明第二个实施例所述的一种非易失性半导体存储器件的截面图，它们分别是从图1中A-A线、B-B线和C-C线上作出的截面图；

图11A-11D显示出了一种用于制造根据本发明第二个实施例所述非易失性半导体存储器件的制造工艺，它们分别是沿图1中A-A线、B-B线、C-C线和D-D线作出的截面图；

图12A-12D的截面图显示出了图11A-11D所示步骤之后的步骤；

图13A-13D的截面图显示出了图12A-12D所示步骤之后的步骤；

图14A-14D的截面图显示出了图13A-13D所示步骤之后的步骤；

图15A-15D的截面图显示出了图14A-14D所示步骤之后的步骤；

图16A-16D的截面图显示出了图15A-15D所示步骤之后的步骤；

图17A-17D的截面图显示出了图16A-16D所示步骤之后的步骤；

图18A-18C是一种传统非易失性半导体存储器件的截面图。

以下将参考附图对根据本发明所述的非易失性半导体存储器件及其制造工艺进行详细说明。

图1的平面图显示出了根据本发明的一个实施例所述的一种非易失性半导体存储器件。图2A-2C是根据本发明第一个实施例所述的一种非易失性半导体存储器件的截面图，它们分别是沿图1中A-A线、B-B线和C-C线作出的截面图。在根据本发明所述的可进行电擦写的非易失性半导体存储器件30中，各源扩散层8b在衬底1上至少沿各控制栅极5而设置，在这些源扩散层8b的一个部分中都含有一个倾角不小于离子注入角的倾斜部分31。

在这种非易失性半导体存储器件30中，源扩散层8b是按照垂直于沟槽器件隔离层2且沿沟槽器件隔离层2的沟槽表面33及衬底1的表面32而设置的。

在该器件30中，源扩散层8b内沟槽表面33的倾斜部分31沿着沟槽器件隔离层2的一个侧壁设置。而源扩散层8b则沿控制栅极5连续设置。

以下将对具有上述结构的非易失性半导体存储器件30的制造工艺进行说明。

用于制造根据本发明所述非易失性半导体存储器件30的工艺，其特征在于：即使是具有不均匀形状的源扩散层8b也可在通过利用沟槽器件隔离层2对非易失性半导体存储器件30进行自对准源腐蚀的情况下表现出稳定的低电阻性。

也就是说，为了降低不均匀形式的且含有沟槽器件隔离层2的源扩散层8b的层电阻，将以一个不小于离子注入角的角度将一层氧化膜形成于沟槽器件隔离层2的侧壁上。该氧化膜就构成了沟槽器件隔离层2。

在形成此沟槽器件隔离层2时，如果该层2被做成含有一个倾角不小于源扩散层8b离子注入角的侧壁，则通过在控制栅极5被掩模的情况下对源扩散层8b进行自对准源腐蚀，就可将离子注入到源扩散层8b的整个表面中以消除沟槽器件隔离层2的氧化膜，并进而将离子注入到源扩散层8b之中。

图3A至9A是沿图1中A-A线作出的截面图，它们按步骤顺序说明了一种用于制造根据本发明实施例所述非易失性半导体存储器件的制造工艺。图3B至9B是沿图1中B-B线作出的截面图，它们按步骤顺序说明了用于制造根据本发明实施例所述非易失性半导体存储器件的制造工艺。图3C至9C是沿图1中C-C线作出的截面图，它们按步骤顺序说明了用于制造根据本发明实施例所述非易失性半导体存储器件的制造工艺。图3D至9D是沿图1中D-D线作出的截面图，它们按步骤顺序说明了用于制造根据本发明实施例所述非易失性半导体存储器件的制造工艺。例如，图3A、3B、3C和3D是该器件在同一步骤之中的截面图。图4A-4D及图5A-5D等等也是该器件在同一步骤之中的截面图。

本实施例所述的工艺可以在不增加任何光刻技术操作步骤或次数的情况下，降低源扩散层8b的电阻并使器件单元减小。

根据本实施例所述，当在非易失性半导体存储器件中采用沟槽器件隔离的情况下，该沟槽器件隔离结构的侧壁具有一不小于源扩散层离子注入角的倾角，而且形成源扩散层所采用的方法是自对准源腐蚀。

也就是说，本实施例中，对于设置在各源扩散层的至少一个部分之中且具有一不小于离子注入角的倾角的倾斜部分33来说，构成沟槽器件隔离层的沟槽部分被做成具有一不小于预定离子注入角的倾角，该倾角将用于进行离子注入。用这种方法就可以很容易地制做出倾斜部分31。

如图3A-3D所示，在利用抗蚀剂掩模的情况下，用于沟槽器件隔离结构的各沟槽20(每个沟槽的深度都约为4000-7000埃)通过各向同性干腐蚀被首先形成于由P型硅构成的衬底1的给定区域之中。

此时，各沟槽20的侧壁31被形成为具有一不小于离子注入角的倾角，该倾角将在接下来的步骤中得到使用。

上述离子注入角不受特别限制，它可被设置为(例如)7°。

接下来，一层氧化膜将通过化学气相淀积(CVD)的方法被淀积在P型硅衬底1的整个表面上。通过利用CMP、氧化膜深腐蚀或类似的方法除去此P型硅衬底1上的氧化膜，就可形成一个由植入到沟槽20中的氧化膜构成的沟槽器件隔离层2，如图4A-4D所示。各沟槽器件隔离层2的氧化膜在P型硅衬底1上相互平行地延伸而成。

接下来，如图5A-5D所示，一个由热氧化膜制成且厚度约为100至200埃的第一栅绝缘层4被形成于衬底1和器件隔离层2的整个表面上。接着，例如，通过利用CVD技术，一个厚度约为1000至3000埃的多晶硅层(浮置栅极3)将被形成，作为第一导电层。

然后，利用光刻技术对作为第一导电层的多晶硅层进行构图，以使得该多晶硅层仅保留在未被沟槽器件隔离层2覆盖的P型硅衬底1上，由此形成了浮置栅极3。

接下来，如图6A-6D所示，一个由一层热氧化膜或者由一层氧化膜/一层氮化膜/一层氧化膜这三层结构制成且厚度约为100至300埃的第二栅绝缘层6被形成于浮置栅极3的上面。

然后，利用CVD技术将一个厚度约为2000至4000埃的多晶硅层(控制栅极5)淀积在第二栅绝缘层6的整个表面上，作为第二导电层。接着，一个适当的抗蚀掩模被用来对该多晶硅层(控制栅极5)、第二栅绝缘层6和浮置栅极3进行连续腐蚀。这样，就对它们进行了构图处理。

通过这种构图处理，作为第二导电层的多晶硅层(控制电极5)就被做成了多个具有一预定宽度且垂直于器件隔离层2设置的层。通过这种方法，在未被器件隔离层2覆盖的P型硅衬底1表面区域的至少一个部分中所形成的浮置栅极3就被保留下来，其宽度与控制栅极5的宽度基本相同。

按这样的方式，将多个控制栅极5形成于多晶硅层之中。

这些控制栅极5与沟槽器件隔离层2相垂直且相互平行地设置在衬底1上。

接下来，通过利用抗蚀剂掩模和离子注入，就可将N型掺杂离子(如砷(AS)离子)注入到各第一给定区域(漏扩散区域将按照接下来的步骤而被形成于这些区域之内)中，从而形成了多个作为N型掺杂扩散层区域的漏扩散区域8a。

然后，侧壁氧化膜12将被形成于第一栅绝缘层4、浮置栅3、第二栅绝缘层6以及控制栅极5的侧壁之上，由此得到了一个如图6A-6D所示的中间结构。

接下来，如图7A-7D所示，一种抗蚀剂7被形成在该半导体器件的整个表面上，包括处于一对控制栅极5之间的各漏扩散区域8a在内。该抗蚀剂7被进行构图处理以除去源扩散层形成规划区域8b(源扩散层8b形成于此规划区域之内)上的抗蚀剂7。然后，在利用抗蚀剂7和控制栅极5作为掩模的情况下，沟槽器件隔离层2的氧化膜将被进行各向异性腐蚀(自对准源腐蚀)处理，以除去存在于源扩散层形成规划区域之中的器件隔离层2，由此就得到了原始的沟槽结构。

接下来，在留有抗蚀剂7的情况下，N^-型掺杂离子(如磷(P)离子)被注入进作为第二给定区域的源扩散层形成规划区域8b之中。然后，N型掺杂离子(如砷(As)离子)也被注入进该区域以形成如图8A-8D所示的源扩散层8b。

在离子被注入时，其离子注入角被设置成为一个小于沟槽器件隔离层2侧壁角度的角度。

作为结果，N-型和N型掺杂离子被确实地注入到沟槽器件隔离层2的侧壁之中，从而在垂直于沟槽器件隔离层2的方向上连续形成了源扩散层8b区域。然后，抗蚀剂7的掩模将被剥去，由此得到了一个如图8A-8D所示的中间结构。

接下来，如图9A-9D所示，一个由氧化硅膜制成的中间层11被淀积在该半导体器件的整个表面上，该氧化膜含有如硼(B)或磷(P)。然后，在各漏扩散层8a上将做出多个接触孔10。

最后，一个铝布线层9被淀积在该半导体器件的整个表面，而且该层9将被执行构图处理，从而得到了一个具有如图9所示结构的非易失性半导体存储器件30。

根据由上述实施例的制造工艺而得到的非易失性半导体存储器件30，通过让适于使器件单元缩小的沟槽器件隔离层2的侧壁33具有一不小于离子注入角的倾角，就可以在不增加PR(光刻技术)操作次数的情况下，降低在自对准源腐蚀中处于不均匀形状的源扩散层8b的电阻。

以下将参考图10A-10C、图11A-11D、图12A-12D、图13A-13D、图14A-14D、图15A-15D、图16A-16D以及图17A-17D对根据本发明第二个实施例所述的非易失性半导体存储器件30及其制造工艺进行说明。根据本实施例所述的这种非易失性半导体存储器件30，其平面图于图1所示的平面图基本相同。图10A-10C分别是沿图1中A-A线、B-B线和C-C线作出的截面图。其它的图也都一样。例如，图11A-11D分别是沿图1中A-A线、B-B线、C-C线和D-D线作出的截面图。

在上述第一个实施例中，为了在使用沟槽器件隔离层2的非易失性半导体存储器件30中形成具有低电阻的稳定源扩散层，各源扩散层8b中的不均匀部分，即，各沟槽器件隔离层的沟槽侧壁都被形成为具有倾角不小于离子注入角的倾斜面。但是，根据第二个实施例所述，在使用沟槽器件隔离层2的非易失性半导体存储器件中，稳定且具有低电阻的源扩散层8b是通过消除源扩散层8b本身的高度差而获得的。

也就是说，如图10A-10C所示，在根据第二个实施例所述的可进行电擦写的非易失性半导体存储器件30中，衬底1上至少沿控制栅极5设置的各源扩散层8b在其至少一个部分中都含有倾角不小于离子注入角的倾斜部分35和36。源扩散层8b具有平面37，它们都垂直于器件隔离层2，而且其高度都与器件隔离层2的较低平面38的高度基本相同。

源扩散层8b沿着控制栅极5连续设置。其倾斜部分35和36被至少形成于和控制栅极5相连的电极部分5或3与源扩散层8b的平坦部分37之间。

源扩散层8b中的倾斜部分35和36沿着在和控制栅极5相连的电极部分与源扩散层8b的平面37之间设置的衬底1的侧面被形成，或者沿着由器件隔离层2(它构成了源扩散层8b的侧壁)构成的侧壁而被形成。

从图10A-10C可以看出，基于源扩散层A-A截面的不均匀而产生的高度差可被消除，而且当沟槽器件隔离层2的SiO₂氧化膜和P型硅衬底1的硅在用来形成源扩散层8b的腐蚀过程中被执行干腐蚀时，通过利用对上述两种物质具有相同腐蚀速率的气体并执行各向同性干腐蚀，就可使该源扩散层沿着C-C截面被形成为具有一不小于离子注入角的倾角。通过这种方法，就可以消除各晶体管的偏移，并且可将各源扩散层做得十分稳定。

以下将参考图11A-11D到17A-17D对根据本发明第二个实施例所述的非易失性半导体存储器件的结构及其制造工艺进行说明。

如图11A-11D所示，深度约为4000-7000埃的沟槽20通过各向异性干腐蚀被首先做在P型硅衬底1的表面区域之中。该沟槽20将用于形成器件隔离层2。

然后，如图12A-12D所示，一层氧化膜通过化学气相淀积(CVD)技术被淀积在衬底1的整个表面上，并且衬底1上的氧化膜将通过CMP、氧化膜深腐蚀或类似方法而被除去以露出其表面。这样，由该氧化膜制成的沟槽器件隔离层2就被做在了沟槽20当中。可以用普通的器件隔离层来代替沟槽器件隔离层2。各沟槽器件隔离层2在衬底1上相互平行地延伸而成。

接下来，如图13A-13D所示，形成厚度约为100-200埃、由热氧化膜制成的第一栅绝缘层4，然后，通过CVD的方法形成厚度约为1000-3000埃的多晶硅层(浮置栅极3)，作为第一导电层。

然后，作为第一导电层的多晶硅层被进行构图处理，以使得该多晶硅层仅保留在其上未出现沟槽器件隔离层2的P型硅衬底1的表面上，由此形成了浮置栅极3。

接下来，如图14A-14D所示，一个由一层热氧化膜或者由一层氧化膜/一层氮化膜/一层氧化膜这三层结构制成且厚度约为100至300埃的第二栅绝缘层6被形成于浮置栅极3的上面。

然后，利用CVD技术将厚度约为2000至4000埃的多晶硅层(控制栅极5)淀积在第二栅绝缘层6的整个表面上，作为第二导电层。而且接下来，在漏扩散层8a侧面的一个部分区域中的将要变为控制栅极5的多晶硅层、第二栅绝缘层6以及浮置栅极3都被进行构图处理并除去。

也就是说，由将要变成控制栅极5的多晶硅层、第二栅绝缘层6以及浮置栅极3所构成的堆叠层都会在垂直于某一方向(沟槽器件隔离层2就沿此方向形成)的方向上被腐蚀并除去一预定的宽度。此步骤用于除去在一些特定区域(漏扩散层8a将在接下来的步骤中形成于此区域之内)中已形成的堆叠层。

本实施例中，可以用一多晶硅硅化物层来代替多晶硅层。这样就能够只对控制栅极5、第二栅氧化层6以及浮置栅3侧面的漏扩散层8a进行腐蚀。

接下来，通过利用抗蚀掩模及离子注入法，就可将N型掺杂离子(如砷(AS)离子)注入到各第一给定区域中，从而形成了多个作为N型掺杂扩散层区域的漏扩散层8a。

然后，侧壁氧化膜12将被形成于控制栅极5、第二栅绝缘层6、浮置栅3以及第一栅绝缘层4的侧壁之上，由此得到了一个如图14A-14D所示的结构。

接下来，如图15A-15D所示，一种抗蚀剂7被用来在控制栅极5、第二栅绝缘层6以及浮置栅极3的源扩散层8b侧进行构图。各向异性干腐蚀作为用于进行构图处理的腐蚀方法被用于形成控制栅极5。各控制栅极5在衬底上沿垂直于区域氧化膜2的方向相互平行地设置。

然后，为了用相同的抗蚀剂7并形成源扩散层8b，作为一种用于对P型硅衬底1和沟槽器件隔离层2的氧化膜进行腐蚀的气体，本实施例采用了一种对上述两种物质具有相同腐蚀速率的气体。这样，各向同性干腐蚀(自对准源腐蚀)将被一直执行，直到沟槽器件隔离层2的氧化膜失去为止。

此刻，源扩散层8b的A-A截面的高度差通过利用上述具有相同腐蚀速率的气体而被消除。C-C截面的源扩散层8b通过执行各向同性干腐蚀而被形成为含有倾斜部分35和36，它们都具有一不小于离子注入角的倾角。利用这种方法，就可以消除各晶体管的偏移。

此时，控制栅极5、第二栅极氧化膜6、浮置栅3以及第一栅极氧化膜4并未被腐蚀，这是因为它们得到了由各向异性干腐蚀所生成的反应物13的保护。由此就获得了如图15所示的结构。

接下来，如图16A-16D所示，在留有抗蚀剂7的状态下，N^-型掺杂离子(如磷(P)离子)被注入进构成第二给定区域的源形成区8b之中。然后，N型掺杂离子(如砷(AS)离子)也被注入进该区域以形成源扩散层8b(它构成了N型掺杂扩散层区域)。再后，抗蚀剂7被除去，由此获得了如图16所示的结构。

接下来，如图17A-17D所示，一个由氧化硅膜制成的中间层11被淀积出来，该氧化膜含有如硼(B)或磷(P)。然后，在各漏扩散层8a上将做出多个接触孔10。最后，在该非易失性半导体存储器件30的整个表面上淀积铝布线层9。对该层9进行构图处理之后就可获得如图17所示的结构。

利用上述制造工艺获得的半导体存储器件含有适于使器件单元缩小的沟槽器件隔离结构。当通过构图处理而得到控制栅极5时，源扩散层也同时得到了形成。在那时所进行的干腐蚀是这样一种腐蚀，即，它对硅和氧化膜的腐蚀速率相同。由于这些原因，就可在A-A截面方向无任何高度差的情况下形成源扩散层。另外，通过使源扩散层沿C-C截面以任何偏移都得到消除的方式至多具有一不小于离子注入角的角度，就可在不增加光刻技术操作次数的情况下将源扩散层做得既稳定又具有低电阻。

在对本实施例所作的阐述中，本文只针对普通沟槽器件隔离层2的氧化膜进行了说明。但是，本发明也可被应用在半导体衬底的任何器件隔离结构之中。

根据本实施例所述的非易失性半导体存储器件30，其器件单元可在不增加任何步骤和PR操作次数的情况下被做得很小，而且其源扩散层的电阻也可被做得很低。

Claims

1.一种可进行电擦写的非易失性半导体存储器件，其特征在于包括：

衬底；

处于所述衬底之上的控制栅极；以及

在所述衬底表面上至少沿所述控制栅极的方向而设置的源扩散层，该源扩散层在其至少一个部分中具有一倾斜部分，此倾斜部分相对于衬底的厚度方向具有一不小于离子注入角的角度。

2.如权利要求1所述的非易失性半导体存储器件，其特征在于，还包括与所述控制栅极垂直地设置的沟槽器件隔离层，所述源扩散层与所述沟槽器件隔离层相垂直地沿沟槽器件隔离层的沟槽表面以及衬底的表面设置。

3.如权利要求2所述的非易失性半导体存储器件，其特征在于，所述源扩散层的倾斜部分沿所述沟槽器件隔离层的一个侧壁设置。

4.如权利要求1所述的非易失性半导体存储器件，其特征在于，所述源扩散层沿控制栅极连续设置。

5.如权利要求1所述的非易失性半导体存储器件，其特征在于，还包括与所述控制栅极垂直地设置的沟槽器件隔离层，所述源扩散层与所述沟槽器件隔离层相垂直，并且被做成与器件隔离层的基底部分基本平行的平面。

6.如权利要求1所述的非易失性半导体存储器件，其特征在于，所述源扩散层沿着控制栅极连续设置。

7.如权利要求6所述的非易失性半导体存储器件，其特征在于，所述源扩散层的所述倾斜部分被至少形成于和控制栅极相连接的一个电极部分与源扩散层的一个平面部分之间。

8.如权利要求7所述的非易失性半导体存储器件，其特征在于，还包括与所述控制栅极垂直地设置的沟槽器件隔离层，所述源扩散层的所述倾斜部分沿着在和控制栅极相连的电极部分与源扩散层的平面之间设置的衬底的侧壁而形成，或者沿着由构成了源扩散层侧壁的所述沟槽器件隔离层所构成的侧壁而形成。

9.一种用于制造可电擦写的非易失性半导体存储器件的制造工艺，其特征在于包括以下步骤：

在衬底表面上沿一预定方向并与该方向相互平行地形成一个沟槽，使该沟槽的侧壁具有一不小于离子注入角的角度，

将一层氧化膜淀积到所述沟槽中，以形成沟槽器件隔离层，

在衬底的表面上依次形成第一栅绝缘层和第一导电层，然后对它们进行构图处理，以在衬底表面上未被沟槽器件隔离层覆盖的至少一个部分上形成多个浮置栅极，

在浮置栅极和沟槽器件隔离层的表面上依次淀积形成第二栅绝缘层和第二导电层，然后对它们进行构图处理，以在沿着垂直于沟槽器件隔离层的方向上形成控制栅极，该控制栅极交错覆盖了沟槽器件隔离层和浮置栅极的表面，

用一种抗蚀剂覆盖沿各控制栅极的一个侧壁而形成的漏区，并在利用抗蚀剂和控制栅极作为掩模的情况下进行腐蚀处理，以除去沿各控制栅极另一侧壁所暴露的衬底表面设置的沟槽器件隔离层，

在所述沟槽器件隔离层被除去且剩有抗蚀剂的情况下，按照小于沟槽器件隔离层侧壁倾角的离子注入角，将掺杂剂以一种不均匀的形式注入并扩散进沿各控制栅极另一侧壁暴露的衬底表面，以形成源扩散层，以及

在衬底的整个表面上形成一个层间绝缘层，在漏扩散层的至少一个部分中形成多个接触孔，然后将具有一给定图形的布线层与这些接触孔连接起来。

10.如权利要求9所述的用于制造非易失性半导体存储器件的制造工艺，其特征在于，用于除去设置在衬底表面上的沟槽器件隔离层的腐蚀方法为各向异性腐蚀。

11.一种用于制造可进行电擦写的非易失性半导体存储器件的制造工艺，其特征在于包括以下步骤：

在衬底表面上沿一预定方向并与该方向相互平行地形成一个由氧化膜制成的沟槽器件隔离层，

在衬底的表面上依次形成第一栅绝缘层和第一导电层，然后对它们进行构图处理，以在衬底表面上未被所述沟槽器件隔离层覆盖的至少一个部分上形成浮置栅极，

在浮置栅极和所述沟槽器件隔离层的表面上依次淀积形成第二栅绝缘层和第二导电层，然后对它们进行构图处理，以在衬底表面上沿着垂直于所述沟槽器件隔离层的方向上形成一个区域，该区域将被用于形成一个漏扩散区域，

将一种掺杂剂注入并扩散进所述待被形成为一个漏扩散区域的区域以形成漏扩散区域，并至少在浮置栅极和第二导电层的侧壁上形成氧化膜，

用一种抗蚀剂覆盖漏扩散层及其附近区域的第二导电层，并对第二导电层表面上待被形成为源扩散层的区域之上的抗蚀剂进行腐蚀，从而同时除去该待被形成为源扩散层的区域之上的第二导电层、第二栅绝缘层、浮置栅以及第一栅绝缘层等，并进而形成由第二栅绝缘层制成且垂直于所述沟槽器件隔离层的控制栅，

以使所述沟槽器件隔离层消失的方式对要被形成为源扩散层的区域进行腐蚀，从而同时除去所述沟槽器件隔离层和衬底并形成一个具有平坦基底的沟槽，由此形成多个由第二导电层制成的控制栅，而且还要使待被形成为源扩散层的所述区域的侧壁具有倾角不小于离子注入角的倾斜部分，

将掺杂剂注入并扩散进待被形成为源扩散层的所述区域中，以形成源扩散层，以及

剥去抗蚀剂，在衬底的整个表面上形成层间绝缘层，在漏扩散区域的至少一个部分中形成接触孔，然后将具有给定图形的布线层与所述接触孔连接起来。

12.如权利要求11所述的用于制造非易失性半导体存储器件的制造工艺，其特征在于，在对包含第二导电层和浮置栅的一组电极进行腐蚀以形成待被形成为源扩散层的所述区域的步骤中所采用的腐蚀方法为各向异性腐蚀。

13.如权利要求11所述的用于制造非易失性半导体存储器件的制造工艺，其特征在于，在形成待被形成为源扩散层的区域的步骤中，对衬底和沟槽器件隔离层所进行的腐蚀处理采用了一种对所述衬底和沟槽器件隔离层具有相同腐蚀速率的腐蚀剂。

14.如权利要求11所述的用于制造非易失性半导体存储器件的制造工艺，其特征在于，在形成源扩散层形成规划区域的步骤中，对所述衬底和沟槽器件隔离层所做的腐蚀处理是一种各向同性干腐蚀。