JP2000315738A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、浮遊ゲートを第１の多結晶シリコン
膜とその上に形成される第２の多結晶シリコン膜とで構
成する際に、第１の多結晶シリコン膜の酸化工程が加わ
ったとしても、ゲート加工時に、第１の多結晶シリコン
膜のエッチング残りの発生を防止し、浮遊ゲートのメモ
リセル間での短絡を防止する。 【解決手段】基板１１上にトンネル酸化膜１２を形成
し、その上に第１の多結晶シリコン膜１３を形成し、第
１の多結晶シリコン膜１３、トンネル酸化膜１２及び基
板１１を選択的に順次除去して素子分離用の溝１５を形
成し、酸化を行って素子領域１６の角部及び第１の多結
晶シリコン膜１３の側面を丸め、溝１５内にプラズマ酸
化膜１８を埋め込み、等方性エッチングにより全面を処
理し、異方性エッチングにより全面を処理し、第１の多
結晶シリコン膜１３に接続する第２の多結晶シリコン膜
１９を形成することを特徴する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は制御ゲートと浮遊
ゲートとを有するスタックトゲート型の不揮発性半導体
記憶装置の製造方法に係り、特に浮遊ゲートが２層の多
結晶シリコン膜からなり、１層目の多結晶シリコン膜に
対して自己整合的に素子分離用のトレンチが形成され、
１層目の多結晶シリコン膜の上部に２層目の多結晶シリ
コン膜が形成される不揮発性半導体記憶装置の製造方法
に関する。

【０００２】

【従来の技術】フラッシュメモリを代表とする、制御ゲ
ートと浮遊ゲートの２層ゲート構造（スタックトゲー
ト）を有する不揮発性メモリでは、素子分離を浅い溝型
素子分離（Shallow Trench Isolation、略してＳＴＩ）
で行う場合に、素子領域（Activearea、略してＡＡ）の
ＳＴＩに接するエッジで、浮遊ゲートが分離領域に落ち
込み、このエッジでの電界集中によるメモリセル特性、
特に書込みや消去に用いるトンネル電流量のばらつきが
発生する。

【０００３】このトンネル電流量のばらつきを抑制する
ために、メモリセルのトンネル酸化膜、浮遊ゲート用の
第１の多結晶シリコン膜を形成した後に、ＳＴＩ領域を
形成して浮遊ゲートと素子領域とをそれぞれの端部の位
置が一致するように自己整合的に形成する方法が用いら
れる。

【０００４】また、制御ゲートと浮遊ゲートとの間の十
分な容量カップリングを確保するために、浮遊ゲート用
の第１の多結晶シリコン膜の上に第２の多結晶シリコン
膜を直接接続するように形成し、さらにこの第２の多結
晶シリコン膜をＳＴＩ素子分離領域上に張り出させる方
法が用いられる。これらについては、例えば、K.Shimiz
u他による、「A Novel High-Density 5F² NAND STI Cel
l Technology Suitable for 256Mbit and 1Gbit Flash
Memories」international ELECTRON DEVICES meeting 1
997, WASHINGTON, DC DECEMBER 7-10, 1997, IEDM Tech
nical Digest Paper pp271-274に開示されている。

【０００５】次に、上記文献に開示されている不揮発性
メモリの製造工程を以下に説明する。この製造方法は、
メモリセル部と周辺回路部とを有するフラッシュメモリ
の場合であり、図１７から図２０はメモリセル部の製造
工程を示し、図２１及び図２２は周辺回路部の製造工程
を示している。

【０００６】まず、図１７に示すように、シリコン基板
３１上にメモリセルのトンネル酸化膜として用いられる
膜厚が１０ｎｍのトンネル酸化膜３２を形成し、その上
に浮遊ゲートの一部となる第１の多結晶シリコン膜３３
を形成する。次に、図１８に示すように、第１の多結晶
シリコン膜３３、トンネル酸化膜３２及びシリコン基板
３１を選択的にエッチングして、シリコン基板３１に溝
部３４を形成する。この溝部３４は素子分離を行うため
の浅いトレンチ分離部（ＳＴＩ）となる。また、この溝
部３４により、シリコン基板３１は複数の素子領域に分
離される。次に、この溝部３４を絶縁膜３５で埋め込
む。

【０００７】さらに、図１９に示すように、浮遊ゲート
の一部となる第２の多結晶シリコン膜３６を形成する。
続いて、図２０に示すように、ゲート間絶縁膜３７を介
して制御ゲート３８を形成する。

【０００８】一方、周辺回路部については、図２１に示
すように、第１及び第２の多結晶シリコン膜３３、３７
を形成した段階で、リソグラフィ工程によりメモリセル
部をカバーして保護した上で、周辺回路部における第２
の多結晶シリコン膜３６及び第１の多結晶シリコン膜３
３を除去し、さらにトンネル酸化膜３２を剥離した後、
再度、ゲート酸化、ゲート電極用の多結晶シリコン膜の
堆積を行って、図２２に示すように、ゲート酸化膜３７
及びゲート電極３８を形成する。

【０００９】このとき、ゲート電極３８が素子領域のエ
ッジでＳＴＩ領域に落ち込むように形成されると、ＭＯ
Ｓトランジスタに寄生トランジスタが発生する。

【００１０】図２３は、図２２中に丸で囲んだ素子領域
のエッジ部Ａを抽出し、拡大して示す断面図である。ゲ
ート電極３８が素子領域のエッジでＳＴＩ領域に落ち込
むと、素子領域の上部側面には、図中の丸で囲んだ領域
Ｂに寄生トランジスタが発生する。そして、この寄生ト
ランジスタが動作すると、サブスレシホールド特性にキ
ンク（kink:ねじれ）が発生し、これによってスタンド
バイ電流の増加を招く。特に、素子領域エッジの角部が
丸まっていないと、電界集中効果も大きくなり、キンク
特性が強調される。

【００１１】これを防止するためには、図２４に示すよ
うに、ＳＴＩの形成時に、ＳＴＩ領域を絶縁膜３５で埋
め込む前に、素子領域エッジの角部を丸め、かつトンネ
ル酸化膜３２にバーズビーク（birds beak）が生じるよ
うないわゆる丸め酸化工程を行うことが有効である。こ
の丸め酸化工程における酸化膜厚を最適化すると、例え
ば図２５に示すように、ゲート電極３８のＳＴＩ領域へ
の落ち込みの度合いが最低限に抑えられる。

【００１２】

【発明が解決しようとする課題】ところが、上記の丸め
酸化工程を行った場合、メモリセル部に問題が生じる場
合がある。この丸め酸化時に、第１の多結晶シリコン膜
３３が酸化されることによってその形状が丸まってしま
い、さらに上部には酸化膜３９が形成される。この様子
を図２６、及び図２６中に丸で囲んだ領域Ｃを拡大した
図２７に示す。

【００１３】上記のような丸め酸化工程を行った場合、
第２の多結晶シリコン膜３６を形成する前に、第１の多
結晶シリコン膜３３の上部及び側面の酸化膜を一定量除
去してから第２の多結晶シリコン膜３６を形成しない
と、後の工程でメモリセルのスタックトゲートの垂直エ
ッチングを行う際に、第１の多結晶シリコン膜３３の上
部に存在する酸化膜３９がマスクとなって第１の多結晶
シリコン膜３３がフィラメント状（直線状）に残ってし
まい、隣接メモリセル間で浮遊ゲートが短絡してしまう
という問題を引き起こす。この様子を図２７に示す。図
中、符号３３Ｂで示した第１の多結晶シリコン膜３３の
側面の部分は、垂直エッチングを行った際にエッチング
残りが発生する箇所を示しており、このエッチング残り
の発生箇所が、図中の奥行き方向で隣接する複数のメモ
リセル間で連続することにより、先の浮遊ゲートの短絡
が発生する。

【００１４】上記のような浮遊ゲートの短絡を防止する
ために、通常のウエットエッチング処理により上記酸化
膜３９を除去しようとした場合に、次のような問題が発
生する。

【００１５】まず、ウエットエッチングの進行速度は、
ＳＴＩの埋め込み材料の膜質のわずかな変動でも大きく
変化する。このため、エッチングの制御性が悪い。エッ
チングし過ぎると、第２の多結晶シリコン膜３６がＳＴ
Ｉ領域へ落ち込むため、第２の多結晶シリコン膜３６が
素子領域と短絡する危険性が出てくる。そのためには、
例えば、第１の多結晶シリコン膜３３で順テーパが入っ
ている領域４０のみが露出するような図２８の状態でエ
ッチングを停止したい。しかし、膜質の変動でエッチン
グレートが上がると、図２９に示すように、第１の多結
晶シリコン膜３３で逆テーパが入っている領域４１も露
出するようになる。図２９に示すような状態で第２の多
結晶シリコン膜を形成すると、この第２の多結晶シリコ
ン膜と素子領域とが短絡する恐れが出てくる。

【００１６】また、ウェットエッチングを行う場合、第
１の多結晶シリコン膜３３の側面に形成された熱酸化膜
と、ＳＴＩの埋め込み材料として用いられている絶縁膜
（プラズマ系）３５のエッチング速度が異なり、通常、
熱酸化膜に比べてプラズマ系酸化膜のエッチング速度が
速いため、第１の多結晶シリコン膜３３の上部及び側面
の酸化膜を除去しようとすると、図３０に示すように、
それよりもＳＴＩ内部の絶縁膜３５が速くエッチングさ
れてしまい、ＳＴＩ内部が深く落ち込み、上記のような
短絡を引き起こし易い。

【００１７】また、長時間のウェットエッチングでは、
図３１（ａ）に示すように、ＳＴＩ内部の埋め込み酸化
膜（絶縁膜３５）の落ち込みが多くなる上に、横方向に
も埋め込み酸化膜が後退し、後の工程で、図３１（ｂ）
に示すように、周辺回路部でのＳＴＩ内部の埋め込み酸
化膜の落ち込みにつながり、さらに、それにより引き起
こされるゲート電極のＳＴＩ内部への落ち込みとそれに
よる周辺トランジスタでのキンクの発生につながること
になる。

【００１８】さらに、図示しないが、ＳＴＩ埋め込み後
のＣＭＰ（Chemical Mechanical Polishing）平坦化工
程の際に、ＳＴＩ内部のプラズマ系酸化膜にスクラッチ
と呼ばれる微細な傷が入ることがある。その後に長時間
のウェットエッチング処理を行うと、上記傷が大きな溝
に拡大し、種々の不良の原因になる場合がある。

【００１９】また、ここで、例えば、通常用いられるド
ライエッチングであるＲＩＥ処理のみで第１の多結晶シ
リコン膜３３の上部及び側面の酸化膜を除去しようとし
た場合、図３２に示すように、どうしても順テーパのか
かったエッチングになり易い。このため、側面の酸化膜
は除去できず、途中でエッチングが停止してしまう。結
果的に順テーパのかかった位置までエッチングできない
ので、この後のスタックトゲート加工時に第１の多結晶
シリコン膜３３のエッチング残り（図中、破線で示した
部分）を防止することができない場合が多い。

【００２０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、浮遊ゲートを第１の多
結晶シリコン膜及びその上に形成される第２の多結晶シ
リコン膜で構成する際に、第１の多結晶シリコン膜の酸
化工程が加わったとしても、ゲートの異方性エッチング
による加工時に、第１の多結晶シリコン膜のエッチング
残りの発生が防止でき、もって浮遊ゲートのメモリセル
間での短絡を防止することができる不揮発性半導体記憶
装置の製造方法を提供することにある。

【００２１】

【課題を解決するための手段】この発明の不揮発性半導
体記憶装置の製造方法は、シリコン半導体基板上にトン
ネル絶縁膜を形成する工程と、上記トンネル絶縁膜上に
第１の多結晶シリコン膜を形成する工程と、上記第１の
多結晶シリコン膜、トンネル絶縁膜及びシリコン半導体
基板を順次除去して素子分離用の溝を形成し、シリコン
半導体基板に複数の素子領域を形成する工程と、酸化を
行って上記素子領域のエッジ及び上記第１の多結晶シリ
コン膜の側面を丸める工程と、上記素子分離用の溝内に
絶縁膜を埋め込む工程と、等方性エッチングにより全面
を処理する工程と、異方性エッチングにより全面を処理
する工程と、上記第１の多結晶シリコン膜に接続する第
２の多結晶シリコン膜を形成する工程とを具備してい
る。

【００２２】

【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。

【００２３】（第１の実施の形態）以下、第１の実施の
形態による不揮発性半導体記憶装置の製造方法の主要な
製造工程を説明する。この製造方法は、メモリセル部と
周辺回路部とを有する不揮発性メモリの場合であり、図
１から図１１はメモリセル部の製造工程を示し、図１２
から図１４は周辺回路部の製造工程を示している。

【００２４】まず、図１に示すように、シリコン半導体
基板１１上の全面にメモリセルのトンネル酸化膜１２を
例えば１０ｎｍの厚みに形成する。次に、その上部に浮
遊ゲートの一部となる第１の多結晶シリコン膜１３を７
０ｎｍ形成する。

【００２５】さらに、その上に、通常はシリコン窒化膜
（Ｓｉ₃Ｎ₄）１４を、例えば２００ｎｍ堆積し、その
後、リソグラフィ工程により、ＳＴＩの溝を形成する部
分が開口されたパターンを有するようにシリコン窒化膜
１４を加工する。続いて、図２に示すように、このシリ
コン窒化膜１４をマスクに用いて、第１の多結晶シリコ
ン膜１３、トンネル酸化膜１２及びシリコン半導体基板
１１を順次、ＲＩＥ法により垂直にエッチング加工す
る。このエッチングにより、シリコン半導体基板１１に
は素子分離用の浅い溝（ＳＴＩ）１５が多数形成され、
これらの浅い溝１５によってシリコン半導体基板１１が
多数の素子領域１６に分離される。

【００２６】次に、酸化工程により、図３に示すよう
に、各素子領域１６の上部の角部を丸めると共に、第１
の多結晶シリコン膜１３とシリコン半導体基板１１との
間のトンネル酸化膜１２の端部にバーズビーク（birds
beak）を入れる。この酸化は例えば３０ｎｍの熱酸化工
程により行われる。これにより、浅い溝１５の内部及び
第１の多結晶シリコン膜１３の露出面に渡って熱酸化膜
１７が形成される。この時の酸化条件を適切に選ぶ（例
えば１０００℃以上の高温）ことにより、各素子領域の
上部の角部が丸まると共に、トンネル酸化膜１２にも酸
化膜がバーズビーク状に侵入する。また、この酸化工程
により、第１の多結晶シリコン膜１３とシリコン窒化膜
１４との界面にも酸化膜１７が侵入すると共に、第１の
多結晶シリコン膜１３の上部の角部が図３に示すように
丸まる。

【００２７】次に、ＳＴＩ内部を埋め込むために、図４
に示すように、例えば、プラズマ酸化膜１８を全面に堆
積する。ここで、先の溝１５のアスペクト比が高い場合
には、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法を用
いて酸化膜を堆積してもよい。

【００２８】次に、図５に示すように、例えば、ＣＭＰ
（Chemical Mechanical Polishing）法により、このプ
ラズマ酸化膜１８を平坦化する。次に、図６に示すよう
に、第１の多結晶シリコン膜１３上のシリコン窒化膜１
４をウェット処理により除去する。このとき、場合によ
っては、ＳＴＩ用の浅い溝１５内に埋め込んだ絶縁膜１
８の高さを調整するために、シリコン窒化膜１４の除去
に先立って絶縁膜１８を多少エッチングするようにして
もよい。図６では絶縁膜１８をわずかにエッチングした
状態を示している。

【００２９】その後、図７に示すように、等方性エッチ
ングにより絶縁膜１８を所定量エッチングして、第１の
多結晶シリコン膜１３上に位置する絶縁膜１８の間口Ｄ
を横方向に必要量広げる。この等方性エッチングは通
常、希ＨＦやＮＨ₄Ｆといったエッチング溶液によるウ
ェットエッチングが用いられるが、ドライエッチングに
よっても横方向に間口を広げることができればこの方法
でも構わない。

【００３０】このとき、仮に、等方性エッチングにより
間口を広げる処理を行わずに、異方性の垂直ドライエッ
チングを行うと、第１の多結晶シリコン膜１３の側面に
位置する酸化膜１７のエッチングは進行せず、結果的に
は後のスタックドゲートの加工工程で第１の多結晶シリ
コン膜１３のエッチング残りが生じてしまう。従って、
上記等方性エッチングによる処理が重要である。

【００３１】次に、図８に示すように、異方性エッチン
グにより、第１の多結晶シリコン膜１３の上部側面の絶
縁膜１８を所定の必要量除去する。この必要量とは、残
存する酸化膜１７の下部に第１の多結晶シリコン膜１３
が存在せず、後のスタックトゲートエッチング加工の際
に、第１の多結晶シリコン膜１３のエッチング残りが発
生しないような位置までエッチングすることであり、一
般には、第１の多結晶シリコン膜１３が酸化により順テ
ーパとなっている位置付近まではエッチングする必要が
ある。

【００３２】この方法によれば、絶縁膜１８の間口を広
げる際に必要最低限のウェット処理を行うにしても、そ
の後のエッチングは制御性のあるドライエッチングのた
め、エッチングの深さの制御が可能である。また、熱酸
化膜とＳＴＩ内部に埋め込まれたプラズマ酸化膜のエッ
チングレートも大差ないため、全てをウェットエッチン
グで行った場合のようにＳＴＩ内部に埋め込まれたプラ
ズマ酸化膜のみが深くエッチングされるということがな
い。

【００３３】さらに、上記異方性エッチングについて
は、故意に順テーパがかかるような条件でエッチングす
ると、浮遊ゲート側面で自動的にエッチングが停止し、
オーバーエッチングマージンを拡大することができる。

【００３４】次に、図９に示すように、全面に第２の多
結晶シリコン膜１９を堆積し、さらに、図１０に示すよ
うに、ＳＴＩ領域上で、浮遊ゲート分離用領域２０のリ
ソグラフィ工程及びエッチングを行い、浮遊ゲートを各
セル毎に分離するための加工を行う。このとき、分離用
領域２０によってそれぞれ分離された第２の多結晶シリ
コン膜１９はＳＴＩ領域上に張り出した形状となり、各
第２の多結晶シリコン膜１９は第１の多結晶シリコン膜
１３と共に浮遊ゲートを構成する。

【００３５】次に、図１１に示すように、浮遊ゲート上
に、浮遊ゲートと制御ゲートとの間のゲート間絶縁膜と
なる例えば酸化膜／窒化膜／酸化膜からなる３層構造の
ＯＮＯ膜２１を形成する。

【００３６】一方、周辺回路部については、先の第１の
多結晶シリコン膜１３、第２の多結晶シリコン膜１９及
びＯＮＯ膜２１を形成した後、図１２に示すように、リ
ソグラフィ工程によりレジスト等でメモリセル部をカバ
ーして保護した上で、周辺回路部におけるＯＮＯ膜２
１、第２の多結晶シリコン膜１９及び第１の多結晶シリ
コン膜１３をそれぞれドライエッチングにより除去し、
さらにトンネル酸化膜１２をウェットエッチングにより
除去する。次に、図１３に示すように、周辺回路部を構
成するＭＯＳトランジスタとして必要な膜厚、例えば１
５ｎｍのゲート酸化膜２２を形成した後、全面に第３の
多結晶シリコン膜２３を堆積する。この第３の多結晶シ
リコン膜２３は、周辺回路トランジスタのゲート及びメ
モリセルの制御ゲートを構成するために使用される。

【００３７】次に、メモリセルのゲート長を規定するた
めのリソグラフィ工程を行い、制御ゲートを構成するた
めの上記第３の多結晶シリコン膜２３と、浮遊ゲートを
構成する第１及び第２の多結晶シリコン膜１３、１９を
垂直方向にエッチング加工する。

【００３８】図１５はメモリセル部を上から見た平面図
である。先に説明した図１から図１１の各断面図は、こ
の図１５の平面図におけるＡ−Ａ′線に沿った断面に対
応している。ただし、図１から図１１の各断面図に示さ
れているメモリセルの個数は図１５のものとは対応して
いない。

【００３９】制御ゲートと浮遊ゲートとの垂直方向エッ
チング（スタックトゲート加工）は、図中、斜線を施し
た領域にフォトレジスト２４を形成した後、このフォト
レジスト２４をマスクに用いて、第３の多結晶シリコン
膜２３、ＯＮＯ膜２１、第２の多結晶シリコン膜１９及
び第１の多結晶シリコン膜１３を順次エッチングするこ
とにより行う。このエッチング後のＡ−Ａ′線に沿った
断面と交差する方向のＢ−Ｂ′線に沿った断面を図１６
に示す。

【００４０】ここで、仮に、先の図７で説明した等方性
エッチング工程及び図８で説明した異方性エッチング工
程を実施しないと、図１５中に示すように酸化膜１７が
直線状に残り、この直線状に残った酸化膜１７がマスク
となって、垂直エッチングの際に第１の多結晶シリコン
膜１３が一部残り、浮遊ゲートがメモリセル間で短絡す
る。しかし、この実施の形態では上記浮遊ゲートの側面
に多結晶シリコンが全く残らないようにエッチングでき
るので、浮遊ゲート同志の短絡の発生を防止することが
できる。

【００４１】次に、図示しないが、周辺回路部におい
て、第３の多結晶シリコン膜２３をパターニングしてゲ
ート加工を行い、その後、通常行われるようにメモリセ
ル部、周辺回路部に、ソース、ドレイン用の拡散層を形
成し、さらに配線工程を行うことにより不揮発性半導体
メモリが完成する。

【００４２】（第２の実施の形態）上記第１の実施の形
態による方法では、メモリセル部及び周辺回路部共に、
等方性エッチング工程の後に続いて異方性エッチング工
程を行う場合について説明した。しかし、周辺回路部の
おけるＳＴＩ埋め込み酸化膜の膜減りを極力防ぐには、
工程は増えるが、リソグラフィ工程を行って周辺回路部
をレジストでカバーして周辺回路部をレジストで保護し
た状態でエッチングする。このレジストによるカバー
は、必要に応じて、等方性エッチング工程時のみ、また
は、異方性エッチング工程時のみに行うようにしてもよ
い。

【００４３】（第３の実施の形態）第１の実施の形態に
よる方法において、異方性エッチング工程は、通常、ド
ライエッチング工程で代表されるが、このドライエッチ
ング工程において第１の多結晶シリコン膜１３の表面が
エッチングに曝されると、表面にＳｉリッチ酸化膜が形
成され、そのまま適当な処理を行わずに第２の多結晶シ
リコン膜１９を堆積すると、界面に強固な酸化膜層が形
成され、後のエッチング工程の際に問題を引き起こした
り、第１、第２の多結晶シリコン膜１３、１９相互の電
気的接続が不十分になったりする場合がある。

【００４４】従って、このような場合には、後処理とし
てＣＦ₄ガスを添加したアッシング工程、あるいは表面
を、多結晶シリコンをエッチングする条件のＣＤＥ（Ch
emical Dry Etching）工程で、第１の多結晶シリコン膜
１３の表面を軽くエッチングしてクリーニングする。こ
のクリーニングを行うことにより、界面に強固な酸化膜
層が形成されることによって引き起こされる、上記した
種々の問題を解消することができる。

【００４５】

【発明の効果】以上説明したように、この発明によれ
ば、浮遊ゲートを第１の多結晶シリコン膜及びその上に
形成される第２の多結晶シリコン膜で構成する際に、第
１の多結晶シリコン膜の酸化が加わったとしても、ゲー
トの異方性エッチングによる加工時に、第１の多結晶シ
リコン膜のエッチング残りの発生が防止でき、もって浮
遊ゲートのメモリセル間での短絡を防止することができ
る不揮発性半導体記憶装置の製造方法を提供することが
できる。

【図面の簡単な説明】

【図１】第１の実施の形態による不揮発性半導体記憶装
置の製造方法におけるメモリセル部の製造工程を示す断
面図。

【図２】図１に続くメモリセル部の製造工程を示す断面
図。

【図３】図２に続くメモリセル部の製造工程を示す断面
図。

【図４】図３に続くメモリセル部の製造工程を示す断面
図。

【図５】図４に続くメモリセル部の製造工程を示す断面
図。

【図６】図５に続くメモリセル部の製造工程を示す断面
図。

【図７】図６に続くメモリセル部の製造工程を示す断面
図。

【図８】図７に続くメモリセル部の製造工程を示す断面
図。

【図９】図８に続くメモリセル部の製造工程を示す断面
図。

【図１０】図９に続くメモリセル部の製造工程を示す断
面図。

【図１１】図１０に続くメモリセル部の製造工程を示す
断面図。

【図１２】第１の実施の形態による不揮発性半導体記憶
装置の製造方法における周辺回路部の製造工程を示す断
面図。

【図１３】図１２に続く周辺回路部の製造工程を示す断
面図。

【図１４】図１３に続く周辺回路部の製造工程を示す断
面図。

【図１５】第１の実施の形態による製造方法で製造され
た不揮発性半導体記憶装置のメモリセル部を上から見た
平面図。

【図１６】図１５中のＢ−Ｂ′線に沿った断面を示す断
面図。

【図１７】従来の製造方法におけるメモリセル部の製造
工程を示す断面図。

【図１８】図１７に続くメモリセル部の製造工程を示す
断面図。

【図１９】図１８に続くメモリセル部の製造工程を示す
断面図。

【図２０】図１９に続くメモリセル部の製造工程を示す
断面図。

【図２１】従来の製造方法における周辺回路部の製造工
程を示す断面図。

【図２２】図２１に続く周辺回路部の製造工程を示す断
面図。

【図２３】図２２の一部を抽出し、拡大して示す断面
図。

【図２４】従来の他の方法によるメモリセル部の製造工
程を示す断面図。

【図２５】従来の他の方法による周辺回路部の製造工程
を示す断面図。

【図２６】従来の他の方法の問題点を説明するための断
面図。

【図２７】図２６の一部を抽出し、拡大して示す断面
図。

【図２８】従来の他の方法の問題点を説明するための断
面図。

【図２９】従来の他の方法の問題点を説明するための断
面図。

【図３０】従来の他の方法の問題点を説明するための断
面図。

【図３１】従来のさらに他の方法の問題点を説明するた
めの断面図。

【図３２】従来のさらに他の方法の問題点を説明するた
めの断面図。

【符号の説明】

１１…シリコン半導体基板、 １２…トンネル酸化膜、 １３…第１の多結晶シリコン膜、 １４…シリコン窒化膜（Ｓｉ₃Ｎ₄）、 １５…素子分離用の浅い溝（ＳＴＩ）、 １６…素子領域、 １７…熱酸化膜、 １８…プラズマ酸化膜、 １９…第２の多結晶シリコン膜、 ２０…分離用領域、 ２１…ＯＮＯ膜、 ２２…ゲート酸化膜、 ２３…第３の多結晶シリコン膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 誠司 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 渡部 浩 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F001 AA25 AB08 AB09 AD60 AF25 AG02 AG07 AG10 AG21 AG29 AG40 5F083 EP04 EP23 EP27 GA19 GA22 GA27 GA30 NA01 PR03 PR05 PR12 ZA05 ZA07

Claims (8)

【特許請求の範囲】
1. 【請求項１】 シリコン半導体基板上にトンネル絶縁膜
   を形成する工程と、 上記トンネル絶縁膜上に第１の多結晶シリコン膜を形成
   する工程と、 上記第１の多結晶シリコン膜、トンネル絶縁膜及びシリ
   コン半導体基板を選択的に順次除去してシリコン半導体
   基板に素子分離用の溝を形成し、シリコン半導体基板に
   複数の素子領域を形成する工程と、 酸化を行って上記素子領域の角部及び上記第１の多結晶
   シリコン膜の側面を丸める工程と、 上記素子分離用の溝内に絶縁膜を埋め込む工程と、 等方性エッチングにより全面を処理する工程と、 異方性エッチングにより全面を処理する工程と、 上記第１の多結晶シリコン膜に接続する第２の多結晶シ
   リコン膜を形成する工程とを具備したことを特徴とする
   不揮発性半導体記憶装置の製造方法。
2. 【請求項２】 前記等方性エッチングにより全面を処理
   する工程がウエットエッチングにより行われることを特
   徴とする請求項１記載の不揮発性半導体記憶装置の製造
   方法。
3. 【請求項３】 前記異方性エッチングにより全面を処理
   する工程がドライ処理による反応性イオンエッチングに
   より行われることを特徴とする請求項１記載の不揮発性
   半導体記憶装置の製造方法。
4. 【請求項４】 前記等方性エッチングにより全面を処理
   する工程が、少なくとも、前記酸化を行って上記素子領
   域の角部及び上記第１の多結晶シリコン膜の側面を丸め
   る工程により第１の多結晶シリコン膜が順テーパとなっ
   ている位置まで側面の絶縁膜を除去するような量だけエ
   ッチングすることを特徴とする請求項１記載の不揮発性
   半導体記憶装置の製造方法。
5. 【請求項５】 前記異方性エッチングにより全面を処理
   する工程が、前記絶縁膜に順テーパがかかるような条件
   で、ドライエッチングを行い、平面部に比較して、第１
   の多結晶シリコン膜側面で深さ方向へのエッチングレー
   トが十分に遅くなるような条件で行われることを特徴と
   する請求項１記載の不揮発性半導体記憶装置の製造方
   法。
6. 【請求項６】 前記等方性エッチング、または異方性エ
   ッチング、あるいは両エッチングを行う際に、周辺回路
   部を保護してエッチングされないようにすることを特徴
   とする請求項１記載の不揮発性半導体記憶装置の製造方
   法。
7. 【請求項７】 前記異方性エッチングを行った後に、前
   記第１の多結晶シリコン膜表面をアッシング処理により
   クリーニングする工程をさらに具備したことを特徴とす
   る請求項１記載の不揮発性半導体記憶装置の製造方法。
8. 【請求項８】 前記異方性エッチングを行った後に、前
   記第１の多結晶シリコン膜表面を、多結晶シリコン膜を
   エッチングする条件のケミカルドライエッチングにより
   クリーニングする工程をさらに具備したことを特徴とす
   る請求項１記載の不揮発性半導体記憶装置の製造方法。