[go: up one dir, main page]

CN111886680A - 碳化硅半导体装置及其制造方法 - Google Patents

碳化硅半导体装置及其制造方法 Download PDF

Info

Publication number
CN111886680A
CN111886680A CN201880090891.0A CN201880090891A CN111886680A CN 111886680 A CN111886680 A CN 111886680A CN 201880090891 A CN201880090891 A CN 201880090891A CN 111886680 A CN111886680 A CN 111886680A
Authority
CN
China
Prior art keywords
low
layer
trench
resistance
resistance layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880090891.0A
Other languages
English (en)
Other versions
CN111886680B (zh
Inventor
田中梨菜
菅原胜俊
福井峪
八田英之
宫田祐辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN111886680A publication Critical patent/CN111886680A/zh
Application granted granted Critical
Publication of CN111886680B publication Critical patent/CN111886680B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H10P30/2042—
    • H10P30/222—

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

漂移层(2)由碳化硅构成，具有第1导电型。主体区域(5)在漂移层(2)上设置，具有第2导电型。源区域(3)在主体区域(5)上设置，具有第1导电型。栅绝缘膜(10)设置于将源区域(3)和主体区域(5)贯通的至少一个沟槽(6)的各自的内壁。保护层(7)至少具有位于沟槽(6)的下方的部分，与漂移层(2)接触，具有第2导电型。就第1低电阻层(8)而言，与沟槽(6)及保护层(7)接触，在深度方向上跨越沟槽(6)与保护层(7)之间的边界部(BD)，具有第1导电型，具有比漂移层(2)高的杂质浓度。就第2低电阻层(9)而言，与第1低电阻层(8)接触，远离沟槽(6)，具有第1导电型，具有比第1低电阻层(8)高的杂质浓度。

Description

碳化硅半导体装置及其制造方法
技术领域
本发明涉及具有沟槽栅的碳化硅半导体装置及其制造方法。
背景技术
作为电力用开关元件，已广泛地使用金属-氧化物-半导体-场效应晶体管(MOSFET：Metal Oxide Semiconductor Field Effect Transistor：)及绝缘栅双极晶体管(IGBT：Insulated Gate Bipolar Transistor)这样的绝缘栅型的半导体装置。就绝缘栅型的半导体装置的导通状态而言，通过对栅电极施加阈值电压以上的电压以在主体区域形成沟道而得到。这样的绝缘栅型的半导体装置中的沟槽栅型的半导体装置具有从半导体层表面到达漂移层的沟槽，沟槽的侧面的主体区域作为沟道利用。通过该沟道结构，能够提高沟道宽密度。因此，元胞(セル)间距的缩小成为可能，能够提高装置性能。
另一方面，作为能够实现高耐压性和低损耗的下一代的半导体装置，使用碳化硅(SiC)作为半导体材料的半导体装置(以下称为“碳化硅半导体装置”。)受到关注，对于沟槽栅型的碳化硅半导体装置也在进行着开发。就沟槽栅型的半导体装置而言，在半导体装置的关闭状态下施加高电压时，在沟槽底部发生电场集中成为问题。特别地，就沟槽栅型的碳化硅半导体装置而言，由于SiC具有高的绝缘破坏强度，因此先于漂移层内的坍塌破坏，容易发生沟槽底部的电场集中引起的栅绝缘膜破坏。因此，就沟槽栅型的碳化硅半导体装置而言，在沟槽底部的电场集中容易成为问题。
因此，为了缓和在沟槽底部的电场集中，提出在沟槽底部设置与漂移层的导电型不同的导电型的保护层。通过设置保护层，能够缓和在沟槽底部的电场集中。但是，在这样的结构中，对于在漂移层中流动的电流的JFET(接合型场效应晶体管：Junction FieldEffect Transistor)电阻增大成为问题。具体地，在相邻的保护层之间、或保护层与主体区域之间等具有与漂移层的导电型相反的导电型的区域间的电流路径的狭窄成为问题。因此，在避免JFET电阻的增大且进行通常的尺寸设计的情况下，不能缩小决定在深度方向上相邻的保护层与主体区域之间的距离的沟槽深度、和决定在面内方向上相邻的保护层间的距离的元胞间距。因此，从JFET电阻以外的观点考虑的提高装置性能变得困难。因此，不是单纯的尺寸调整，而是需要适于抑制JFET电阻的结构。
作为用于抑制由保护层引起的JFET电阻的结构，已知：在保护层周边设置低电阻区域的结构，所述低电阻区域是与漂移层的导电型相同的导电型，具有比漂移层高的杂质浓度。例如，在专利文献1的沟槽栅型MOSFET结构中，在沟槽底面形成具有与漂移层的导电型相反的导电型的保护层，从沟槽下部周边到保护层下端形成具有与漂移层的导电型相同的导电型、具有比漂移层高的杂质浓度的低电阻区域。
现有技术文献
专利文献
专利文献1：日本特开2009-117593号公报
发明内容
发明要解决的课题
根据上述专利文献1的结构，在器件为导通状态时，从保护层侧面的耗尽层的伸长被低电阻区域抑制。由此，能够抑制相邻的保护层间的JFET电阻。但是，在器件为关闭状态时，特别是电场容易集中的部位、具体而言沟槽角落与高杂质浓度的低电阻区域接触，因此栅绝缘膜的电场强度容易增大。为了提高导通时的JFET电阻降低的效果，希望进一步提高低电阻层的杂质浓度，但由此栅绝缘膜的电场强度增大。因此，存在难以兼顾低导通电阻和高可靠性的问题。
本发明为了解决以上这样的课题而完成，其目的在于提供确保高可靠性且能够降低导通电阻的碳化硅半导体装置及其制造方法。
用于解决课题的手段
本发明的碳化硅半导体装置具有：漂移层、主体区域、源区域、栅绝缘膜、栅电极、至少一个保护层、至少一个第1低电阻层、和至少一个第2低电阻层。漂移层由碳化硅构成，具有第1导电型。主体区域设置在漂移层上，具有第2导电型。源区域设置在主体区域上，具有第1导电型。栅绝缘膜设置于将源区域及主体区域贯通的至少一个沟槽的各自的内壁。栅电极经由栅绝缘膜设置于各个沟槽中。保护层至少具有位于沟槽的下方的部分，与漂移层接触，具有第2导电型。第1低电阻层与沟槽及保护层接触，在深度方向上跨越沟槽与保护层之间的边界部，具有第1导电型，具有比漂移层高的杂质浓度。第2低电阻层与第1低电阻层接触，与沟槽分离，具有第1导电型，具有比第1低电阻层高的杂质浓度。
就根据本发明的一个方面的碳化硅半导体装置的制造方法而言，具有以下的工序。准备设置有由碳化硅构成且具有第1导电型的漂移层的半导体基板。在漂移层中形成沟槽。通过向沟槽的底面注入第2导电型的杂质，形成至少具有位于沟槽的下方的部分、与漂移层接触、具有第2导电型的保护层。通过向沟槽的侧面带有倾斜角度的第1离子注入，形成与沟槽及保护层接触、在深度方向上跨越沟槽与保护层之间的边界部、具有第1导电型、具有比漂移层高的杂质浓度的第1低电阻层。通过向沟槽的侧面带有倾斜角度的第2离子注入，形成与第1低电阻层接触、与沟槽分离、具有第1导电型、具有比第1低电阻层高的杂质浓度的第2低电阻层。
就根据本发明的另一方面的碳化硅半导体装置的制造方法而言，具有以下的工序。准备设置有由碳化硅构成且具有第1导电型的漂移层的半导体基板。在漂移层中形成沟槽。通过向沟槽的底面注入第2导电型的杂质，形成至少具有位于沟槽的下方的部分、与漂移层接触、具有第2导电型的保护层。选择注入能量以使得被注入的离子的浓度峰远离沟槽来进行向沟槽的侧面带有倾斜角度的离子注入，由此同时形成与沟槽及保护层接触、在深度方向上跨越沟槽与保护层之间的边界部、具有第1导电型、具有比漂移层高的杂质浓度的第1低电阻层；和与第1低电阻层接触、与沟槽分离、具有第1导电型、具有比第1低电阻层高的杂质浓度的第2低电阻层。
就根据本发明的又一方面的碳化硅半导体装置的制造方法而言，是包含下述构成的碳化硅半导体装置的制造方法：由碳化硅构成且具有第1导电型的漂移层；在漂移层上设置且具有第2导电型的主体区域；在主体区域上设置且具有第1导电型的源区域；在将源区域及主体区域贯通的至少一个沟槽的各自的内壁设置的栅绝缘膜；经由栅绝缘膜在各个沟槽中设置的栅电极；至少具有位于沟槽的下方的部分、与漂移层接触、具有第2导电型的至少一个保护层；与沟槽及保护层接触、在深度方向上跨越沟槽与保护层之间的边界部、具有第1导电型、具有比漂移层高的杂质浓度的至少一个第1低电阻层；与第1低电阻层接触、与沟槽分离、具有第1导电型、具有比第1低电阻层高的杂质浓度的至少一个第2低电阻层，该碳化硅半导体装置的制造方法具有以下的工序。准备设置有漂移层的至少一部分的半导体基板。通过一边添加杂质一边进行的外延生长以使得得到比漂移层高的杂质浓度而形成第1低电阻层及第2低电阻层。
发明的效果
根据本发明，通过第1低电阻层，从沟槽与保护层之间的边界部的附近的耗尽层的伸展受到抑制。进而，通过具有相对高的杂质浓度的第2低电阻层，能够进一步抑制耗尽层的伸展。通过这些第1低电阻层及第2低电阻层引起的JFET电阻的降低，能够降低导通电阻。通过第2低电阻层与沟槽分离，抑制关闭状态下的沟槽内的向栅绝缘膜的过大的电场集中。由此，抑制起因于栅绝缘膜的劣化的可靠性降低。由以上，能够确保高可靠性且降低导通电阻。
本发明的目的、特征、方面和优点通过以下的详细的说明和附图，将变得更明白。
附图说明
图1为概略地表示本发明的实施方式1中的碳化硅半导体装置的元胞结构的部分截面图。
图2为概略地表示图1的碳化硅半导体装置的制造方法的流程图。
图3为概略地表示图1的碳化硅半导体装置的制造方法的第1工序的部分截面图。
图4为概略地表示图1的碳化硅半导体装置的制造方法的第2工序的部分截面图。
图5为概略地表示图1的碳化硅半导体装置的制造方法的第3工序的部分截面图。
图6为概略地表示图1的碳化硅半导体装置的制造方法的第4工序的部分截面图。
图7为概略地表示图1的碳化硅半导体装置的制造方法的第5工序的部分截面图。
图8为概略地表示图1的碳化硅半导体装置的制造方法的第6工序的部分截面图。
图9为概略地表示图1的碳化硅半导体装置的制造方法的变形例的流程图。
图10为表示比较例的碳化硅半导体装置的构成的部分截面图。
图11为表示形成pn结部的n型区域内的耗尽层宽度与n型杂质浓度的关系的坐标图。
图12为表示比较例的碳化硅半导体装置的沟槽下端附近的电场强度的模拟结果的分布图。
图13为表示本发明的实施方式1中的实施例的碳化硅半导体装置的沟槽下端附近的关闭状态下的电场强度的模拟结果的分布图。
图14为表示图12的模拟中使用的低电阻层的杂质浓度分布的坐标图。
图15为表示图13的模拟中使用的低电阻层的杂质浓度分布的坐标图。
图16为概略地表示图1的碳化硅半导体装置的、相邻的1对元胞结构的部分截面图。
图17为概略地表示图16的变形例的碳化硅半导体装置的、相邻的1对元胞结构的部分截面图。
图18为概略地表示本发明的实施方式2中的碳化硅半导体装置的元胞结构的部分截面图。
图19为概略地表示图18的碳化硅半导体装置的制造方法的流程图。
图20为概略地表示图18的碳化硅半导体装置的制造方法的一个工序的部分截面图。
图21为表示从注入面的离子反射量与离子注入束的注入角度的关系的坐标图。
图22为概略地表示本发明的实施方式3中的碳化硅半导体装置的元胞结构的部分截面图。
图23为概略地表示本发明的实施方式4中的碳化硅半导体装置的元胞结构的部分截面图。
图24为概略地表示图23的碳化硅半导体装置的制造方法的一个工序的部分截面图。
图25为概略地表示本发明的实施方式5中的碳化硅半导体装置的元胞结构的部分截面图。
具体实施方式
以下，基于附图，对本发明的实施方式进行说明。应予说明，在以下的附图中，对于同一或相当的部分标注同一附图标记，不再重复其说明。另外，在以下的说明中，所谓层或区域的“杂质浓度”，意指该层或区域中的杂质浓度的最高值。
＜实施方式1＞
(构成的概要)
图1为概略地表示本实施方式1中的MOSFET101(碳化硅半导体装置)的元胞结构的部分截面图。MOSFET101(碳化硅半导体装置)具有：半导体层15、栅绝缘膜10、和栅电极11，进而，MOSFET101可具有：基板1(半导体基板)、源电极12、漏电极13、和层间绝缘膜14。半导体层15具有：漂移层2、主体区域5、源区域3、至少一个保护层7、至少一个第1低电阻层8、和至少一个第2低电阻层9。进而，半导体层15可具有主体接触区域4。
漂移层2由碳化硅构成。漂移层2具有第1导电型。第1导电型为n型及p型中的任一者，优选为n型。主体区域5设置在漂移层2上。主体区域5具有与第1导电型不同的第2导电型。源区域3设置在主体区域5上，具有第1导电型。栅绝缘膜10设置于将源区域3及主体区域5贯通的至少一个沟槽6的各自的内壁。栅电极11经由栅绝缘膜10设置在沟槽6的各个中。
保护层7具有第2导电型。保护层7与漂移层2接触。优选保护层7与源电极12短路。保护层7至少具有位于沟槽6的下方的部分。在本实施方式中，保护层7的上端与沟槽6的下端、即底面接触，该接触部为边界部BD。在图1中所示的例子中，保护层7只位于沟槽6的下方，但保护层7的一部分可位于沟槽6的下端的上方。另外，在实施方式5中对详细情况进行说明，保护层7的上端与沟槽6的下端未必需要接触，在它们相互分离的情况下，边界部BD意指深度方向上的它们之间的区域。
第1低电阻层8与沟槽6及保护层7接触。第1低电阻层8在深度方向上跨越沟槽6与保护层7之间的边界部BD。第1低电阻层8具有第1导电型，具有比漂移层2高的杂质浓度。第1低电阻层8的杂质浓度可随着远离沟槽6而升高。面内方向上的第1低电阻层8的宽度优选为0.1μm以上。
第2低电阻层9与第1低电阻层8接触，远离沟槽6。第2低电阻层9具有第1导电型，具有比第1低电阻层8高的杂质浓度。第2低电阻层9的第1导电型的杂质浓度优选为3×1017cm-3以下。面内方向上的第2低电阻层9的宽度优选为0.1μm以上。
(构成的详细情况)
半导体层15形成于基板1的表面。在基板1的背面形成有漏电极13。另外，在半导体层15的表面形成有沟槽6。在沟槽6内形成有栅绝缘膜10和栅电极11。然后，在半导体层15上，在沟槽6上的区域形成有层间绝缘膜14以使得将栅电极11覆盖，在其他区域形成有源电极12。
基板1为第1导电型的碳化硅半导体基板。半导体层15为通过在基板1上的碳化硅半导体的外延生长所形成的外延层。
漂移层2位于基板1上。漂移层2具有比基板1低的第1导电型的杂质浓度。在漂移层2内形成有保护层7。
在漂移层2上形成有主体区域5。在主体区域5上形成有源区域3和主体接触区域4。就主体接触区域4而言，具有第2导电型，具有比主体区域5高的第2导电型的杂质浓度。
就沟槽6而言，从半导体层15的表面、更详细地说从源区域3的表面将主体区域5贯通、以到达保护层7或漂移层2中的至少任一个的方式而形成。在沟槽6的内壁(底面及侧面)形成有栅绝缘膜10。就栅绝缘膜10而言，例如为氧化膜。在沟槽6内的栅绝缘膜10上将栅电极11嵌入。
在半导体层15的表面上，以与源区域3和主体接触区域4接触的方式形成有源电极12。由此，将源电极12与源区域3电连接。就源电极12而言，为通过Ni或Ti等金属与半导体层15的SiC的反应而形成的硅化物层，与源区域3及主体接触区域4分别形成有欧姆接触。在基板1的背面形成有漏电极13。漏电极13为Ni等的金属电极。
保护层7在沟槽6的下方在漂移层2中形成，在本实施方式中以与沟槽6的下端接触的方式形成。就第1低电阻层8而言，与沟槽6的侧面和保护层7的至少一部分接触。第2低电阻层9与第1低电阻层8的侧面接触。
接着，对于层及区域的各自的杂质浓度进行说明。就漂移层2的第1导电型的杂质浓度而言，为1.0×1014～1.0×1017cm-3，基于MOSFET的耐压性等而设定。主体区域5的第2导电型的杂质浓度为1.0×1014～1.0×1018cm-3。源区域3的第1导电型的杂质浓度为1.0×1018～1.0×1021cm-3。就主体接触区域4的第2导电型的杂质浓度而言，为1.0×1018～1.0×1021cm-3，为了使与源电极12的接触电阻减小，设为比主体区域5高浓度的第2导电型杂质浓度。就保护层7的第2导电型的杂质浓度而言，优选为1.0×1014以上且1.0×1020cm-3以下，其浓度分布也可不均匀。第1低电阻层8及第2低电阻层9的杂质浓度比漂移层2的杂质浓度高。而且，第2低电阻层9的杂质浓度比第1低电阻层8的杂质浓度高。
在第1低电阻层8与第2低电阻层9的边界，可存在急剧的杂质浓度差，或者，杂质浓度可平缓地变化。从第1低电阻层8到第2低电阻层9，存在杂质浓度急剧地变化的位置、或者、相对于从沟槽6的距离绘制杂质浓度的情况下相对于该距离的浓度梯度缓缓地变化中在某距离处梯度比附近的梯度变大的位置中的、任一个位置的情况下，将该位置视为第1低电阻层8与第2低电阻层9的边界。另外，在这样的位置没有明确地存在，从沟槽6的侧面经由第1低电阻层8直至到达第2低电阻层9的侧面，杂质浓度平稳地升高的情况下，将杂质浓度成为第2低电阻层9的峰值的一半的位置视为第1低电阻层8与第2低电阻层9的边界。
其次，对碳化硅半导体装置的动作简单地说明。在图1中，如果对栅电极11施加阈值电压以上的电压，则在主体区域5中沿着沟槽6的侧面，导电型反转，形成第1导电型的沟道。于是，在从源电极12到漏电极13之间形成同一导电型的电流路径。由此，能够在这些电极间流过电流。这样对栅电极11施加阈值电压以上的电压的状态为MOSFET101的导通状态。另一方面，在对栅电极11施加到阈值电压的电压的情况下，没有形成上述沟道，因此没有形成导通状态的情形那样的电流路径。因此，即使在漏电极13与源电极12之间施加电压，在这些电极间也几乎没有流过电流。这样的、栅电极11的电压不到阈值电压的状态为MOSFET101的关闭状态。因此，通过控制对栅电极11施加的电压，能够使MOSFET101的动作状态在导通状态和关闭状态之间切换。
(制造方法)
图2为概略地表示MOSFET101(图1)的制造方法的流程图。图3～图8分别为概略地表示MOSFET101(图1)的制造方法的第1～第6工序的部分截面图。以下，参照这些图，对于MOSFET101的制造方法进行说明。
参照图3，在步骤S10(图2)中，准备设置有由碳化硅构成且具有第1导电型的漂移层2作为半导体层15的基板1。半导体层15可通过在基板1上的外延生长而形成。选择半导体层15的第1导电型的杂质浓度以使得与最终得到的MOSFET101具有的漂移层2的第1导电型杂质浓度对应。
参照图4，在半导体层15内的上部，通过离子注入形成源区域3、主体接触区域4及主体区域5。在形成n型的区域的情况下，作为供体，例如注入N(氮)或P(磷)的离子，在形成p型区域的情况下，作为受体，例如注入Al(铝)或B(硼)的离子。以各区域中的杂质浓度成为上述的值的方式来确定离子注入的条件。予以说明，形成各区域的顺序是任意的。另外，至少任一个区域可替代离子注入而通过外延生长来形成。
参照图5，在步骤S20(图2)中，在半导体层15中形成从源区域3的表面将主体区域5贯通而到达漂移层2的沟槽6。例如，进行使用具有与沟槽6对应的开口部的掩模16的反应性离子蚀刻(RIE：Reactive Ion Etching)。
参照图6，在步骤S30(图2)中，向沟槽6的底面注入第2导电型的杂质。由此，形成：至少具有位于沟槽6的下方的部分、与漂移层2接触、具有第2导电型的保护层7。就该注入而言，可如图6中所示，使用具有与沟槽6的底面对应的开口的掩模16来进行。予以说明，就保护层7而言，可在以仅仅保护层7的厚度的深度来形成沟槽6后在沟槽6内通过外延生长来形成。或者，保护层7可在形成半导体层15时预先通过离子注入或外延生长而嵌入来形成，这种情况下，在保护层7的形成后，在保护层7上再开始半导体层15的外延生长，然后形成沟槽6。
参照图7，在步骤S41(图2)中，进行向沟槽6的侧面带有倾斜角度的第1离子注入。本说明书中，就与离子注入关联的“角度”而言，通过将与侧面垂直的角度设为90度、将与侧面平行的角度设为0度来定义，“倾斜角度”意指比0度大且比90度小的角度。通过该第1离子注入，形成第1低电阻层8。就第1低电阻层8而言，如上所述，与沟槽6及保护层7接触，在深度方向上跨越沟槽6与保护层7之间的边界部BD，具有第1导电型，具有比漂移层2高的杂质浓度。
参照图8，在步骤S42(图2)中，进行向沟槽6的侧面带有倾斜角度的第2离子注入。通过该第2离子注入，形成第2低电阻层9。就第2低电阻层9而言，如上所述，与第1低电阻层8接触，远离沟槽6，具有第1导电型，具有比第1低电阻层8高的杂质浓度。
使第2离子注入(图8)的注入能量比第1离子注入的能量(图8)高。优选第2离子注入的剂量比第1离子注入的剂量高。予以说明，第1离子注入及第2离子注入的顺序可颠倒。即，可在形成第2低电阻层9之后形成第2低电阻层9接触的第1低电阻层8。
或者，可同时地形成第1低电阻层8和第2低电阻层9。因此，例如，以将杂质浓度的峰形成在远离沟槽6的位置的方式、且以杂质浓度分布的尾部与沟槽6的侧面接触的方式，设定注入能量及剂量来进行第1导电型的离子注入。此时，将杂质浓度成为峰值的一半以下的尾部区域视为第1低电阻层8。在上述离子注入之后，使基板1旋转180度后，再次进行同样的离子注入，由此能够在沟槽6的两个侧面形成第1低电阻层8及第2低电阻层9。详细内容将详述，但此时，与图1不同，就第2低电阻层9而言，可与在相邻的另外的沟槽6的侧面附近所形成的另一第2低电阻层9接触。
予以说明，在带有倾斜角度的离子注入时，可使用掩模16，或者可将掩模16除去。在任意的情况下，优选与从掩模16或沟槽6的一个侧面的上端到相对的沟槽6侧面的下端的对角线与侧面所成的角度相比，注入角度同等或更小。由此，在沟槽6及保护层7的周边，能够形成第1低电阻层8及第2低电阻层9。
进而，第1低电阻层8及第2低电阻层9可通过外延生长、垂直离子注入、或它们的组合而形成。这种情况下，从半导体层15上部或主体区域5下部到沟槽6下部或保护层7下部的区域可通过条件分别得到调整的多次的外延生长而形成。另外，可在保护层7下部形成第1低电阻层8。
再次参照图1，然后，在沟槽6内的底面及侧面形成栅绝缘膜10。以嵌入沟槽6的方式在栅绝缘膜10上形成栅电极11。然后，以覆盖栅电极11的方式形成层间绝缘膜14。然后，以与源区域3的表面和主体接触区域4的表面接触的方式形成源电极12。另外，在基板1的背面形成漏电极13。通过以上的工序，能够制作MOSFET101。
图9为概略地表示制造方法的变形例的流程图。如上所述，制造方法中的离子注入工序的一部分或全部可被外延生长替换。这种情况下，在步骤S110中，准备设置有漂移层2的至少一部分的基板1。其次，在步骤S120中，通过一边添加杂质一边进行的外延生长以使得得到比漂移层2高的杂质浓度来形成第1低电阻层8及第2低电阻层9。对于这些工序以外，与上述的实施方式1的制造方法大致相同。
(比较例)
图10为表示比较例的MOSFET100的构成的部分截面图。就MOSFET100而言，在与第1低电阻层8及第2低电阻层9(图1)对应的区域，具有：具有一定的杂质浓度的1个低电阻层19。予以说明，如上所述，杂质区域的范围是指杂质浓度成为该区域中的杂质浓度的最高值的一半以上的区域。因此，在例如通过离子注入等形成箱型的杂质区域的情况下，将成为从杂质浓度的最高值到其一半的杂质浓度的一连串的区域视为“具有一定的杂质浓度”的1个层。
就在比沟槽6的底面深的位置所形成的第1低电阻层8及第2低电阻层9而言，抑制从保护层7扩展的耗尽层的伸长。在pn结处，就n型区域的耗尽层宽度(ln)而言，能够基于基础的半导体物理的定律，由p型及n型两者的杂质浓度以及施加偏压，通过下式来估算。
[数1]
Figure BDA0002669272140000131
其中，Na为受体浓度，Nd为供体浓度，εs为真空介电常数，q为基本电荷，Φbi为扩散电位，Va为施加偏压。扩散电位Φbi根据下式求出。
[数2]
Figure BDA0002669272140000132
其中，k为玻尔茨曼常数，T为温度，ni为本征载流子密度。
图11为表示形成pn结部的n型区域内的耗尽层宽度与n型杂质浓度的关系的坐标图。杂质浓度越高，耗尽层宽度越变小。如果杂质浓度为约3×1017cm-3以上，耗尽层宽度的变化变小。即，将杂质浓度提高到约3×1017cm-3左右所产生的耗尽层的抑制效果大，但即使将杂质浓度提高至其以上，该效果也不再大幅地提高。
就在漂移层2内所形成的区域中的电场强度而言，其杂质浓度越高，越容易升高。因此，就低电阻层的杂质浓度而言，希望设为用于得到所要求的效果的最小限度的杂质浓度。由上述的图11的坐标图可知，例如，为了使耗尽层停留在具有3×1017cm-3的杂质浓度的层内，该层的宽度为0.1μm以上即可。在层内杂质浓度变化的情况下，能够大体上由杂质浓度的平均值来确定层的宽度的最小值。第1低电阻层8及第2低电阻层9具有抑制面内方向(图1中的横向)上的耗尽层的伸长的效果、和使电流扩散的效果，从该效果的观点考虑，优选各层的宽度(图1中的横向的尺寸)、特别是由于为高浓度因而效果高的第2低电阻层9的宽度大。另外，优选使将第1低电阻层8的宽度与第2低电阻层9的宽度相加得到的宽度比由第1低电阻层8及第2低电阻层9所占的区域的平均杂质浓度所设想的耗尽层宽度大。
(电场强度的模拟)
图12及图13分别为表示MOSFET100(图10：比较例)及MOSFET101(图1：实施例)的沟槽下端附近处的关闭状态下的电场强度的模拟结果的分布图。图14及图15分别为表示图12及图13的模拟中使用的低电阻层的杂质浓度分布的坐标图。应予说明，在图14及图15中，“距沟槽的距离”为从沟槽6的侧面沿着面内方向(图1或图10中的横向)的距离，“杂质浓度”表示关于该距离的低电阻层(实施例中为第1低电阻层及第2低电阻层)的一维杂质浓度分布。
如图14中所示，在比较例中，低电阻层的杂质浓度在沟槽6侧面附近大致一定，从与漂移层2的边界附近开始降低，达到漂移层浓度。就这样的分布而言，作为所谓的箱型的分布而得到。就箱型的分布而言，通过向沟槽6内壁进行注入能量不同的多次的倾斜注入、且使得在各注入的峰值附近杂质浓度成为一定而得到。
另一方面，如图15中所示，在实施例中，就杂质浓度而言，在沟槽6侧面附近相对地低，随着远离沟槽6而升高，如果进一步远离，则与比较例同样地，从与漂移层2的边界附近开始降低，达到漂移层的杂质浓度。就这样的分布而言，例如，通过对沟槽6内壁进行注入能量不同的多次的倾斜注入、且以能量越高注入则越高的剂量来进行而得到。或者，可取而代之，进行在远离沟槽6的位置产生杂质浓度的峰、且其尾部与沟槽6接触的1次以上的注入。
其次，参照图12及图13，这些图各自表示在纵向上从主体区域5底面附近到保护层7下数μm的区域的电场分布。更白地表示的区域表示电场强度更高的区域，更黑地表示的区域表示电场强度更低的区域。另外，就图12及图13的模拟条件而言，以使得第1低电阻层8及第2低电阻层9以外的结构条件共用且MOSFET的导通电阻及耐压性变得相等的方式来设定。在两图中共通地，得知：在关闭时施加有漏电压时，对在沟槽6的角落形成的栅绝缘膜10和保护层7的底面施加有高电场。即，在施加高电压时，电场容易集中于这些位置。具体地，在图12中所示的比较例中，栅绝缘膜10的最大电场强度为1.8MV/cm。
另一方面，在图13中所示的实施例中，电场也集中在同样的部位，位于沟槽6角落的栅绝缘膜10的最大电场强度为1.6MV/cm，变得更低。在实施例中，杂质浓度相对低的第1低电阻层8(图1)与该最大电场强度的位置接触，在与保护层7重叠的部分将第2导电型的杂质浓度保持得高，保护层7覆盖沟槽6的面积变大。此外，在沟槽6底部周边，在相当于第2低电阻层9(图1)的区域中电场升高，但在相当于第1低电阻层的沟槽6附近的区域中没有发生过度的电场集中。认为这是第1低电阻层8的杂质浓度低所产生的电场缓和效果。由以上可知，通过在沟槽6侧面附近设置杂质浓度相对低的第1低电阻层8，改善关闭时的栅绝缘膜10的电场强度与导通电阻之间的折衷关系。
进而，由于沟槽6侧面附近的杂质浓度低，因此将位于第1低电阻层8的上部的主体区域5与沟槽6接触的面积保持得大。由此，能够确保沟道长度长。由此，能够得到阈值电压特性、导通特性及耐破坏量等的提高效果。
(效果的总结)
根据本实施方式，通过第1低电阻层8，从沟槽6与保护层7之间的边界部BD的附近的耗尽层的伸展受到抑制。进而，通过具有相对高的杂质浓度的第2低电阻层9，能够进一步抑制耗尽层的伸展。通过这些第1低电阻层8及第2低电阻层9所产生的JFET电阻的降低，能够减小导通电阻。通过第2低电阻层9远离沟槽6，关闭状态下的向沟槽6内的栅绝缘膜10的过大的电场集中受到抑制。由此，由栅绝缘膜10的劣化所引起的可靠性降低受到抑制。由以上，能够确保高可靠性且降低导通电阻。
特别地，在图1中所示的构成中，沟槽6具有角落，第2低电阻层9远离该角落。因此，沟槽6底部附近的界面与保护层的接触面积变大，且电场也变得难以集中。因此，能够将栅绝缘膜10的电场强度保持得低。
另外，比漂移层2高浓度的第1低电阻层8也抑制从主体区域5下部的耗尽层的扩展。由此能够进一步减小JFET电阻。
另外，沟槽6侧面整个面与杂质浓度比漂移层2高的第1低电阻层8接触。因此，使在沿着沟槽6侧面所配置的主体区域5与保护层7之间所产生的JFET电阻减小。由此，能够降低导通电阻，另外，能够将沟槽6形成得浅，由此，能够降低在沟槽6下部及保护层7下部附近所施加的电场强度，降低栅绝缘膜10的电场强度，提高耐压性。总之，根据本实施方式，能够改善关闭时的栅绝缘膜10的电场强度与导通电阻之间的折衷关系。
进而，在本实施方式中，第2低电阻层9跨越边界部BD，延伸到保护层7的侧方。由此，从保护层7侧面的耗尽化有效地受到抑制。因此能够进一步降低导通电阻。
第2低电阻层9的第1导电型的杂质浓度为3×1017cm-3以下。由此，不会引起极端的电场集中，能够有效地抑制漂移层2内的耗尽化。因此，更可靠地抑制关闭状态下的向沟槽6内的栅绝缘膜10的过大的电场集中。由此，能够更可靠地确保高可靠性。
面内方向上的第1低电阻层8的宽度为0.1μm以上。由此，不会引起极端的电场集中，能够有效地抑制漂移层2内的耗尽化。因此，关闭状态下的向沟槽6内的栅绝缘膜10的过大的电场集中更可靠地受到抑制。由此，能够更可靠地确保高可靠性。
面内方向上的第2低电阻层9的宽度为0.1μm以上。由此，不会引起极端的电场集中，能够有效地抑制漂移层2内的耗尽化。因此，关闭状态下的向沟槽6内的栅绝缘膜10的过大的电场集中更可靠地受到抑制。由此能够更可靠地确保高可靠性。
通过使保护层7与源电极12短路，在关闭状态下施加了高电压时，耗尽层变得容易从保护层7伸展。由此，提高保护层7缓和对栅绝缘膜10施加的电场的效果。
另外，通过使保护层7与源电极12短路，保护层7对于栅极与漏极之间的容量、即反馈容量的贡献消失。由此，使反馈容量减小。因此能够提高开关速度。
另外，通过使保护层7与源电极12短路，由于漏电压的变化而在保护层7内所诱发的位移电流所引起的电压下降受到抑制。由此，由于该电压下降而对栅绝缘膜10所施加的电场受到抑制。因此，能够更可靠地确保栅绝缘膜10的可靠性，特别地，能够改善使漏极与源极之间短路时等的耐破坏量。
在第1低电阻层8及第2低电阻层9的形成通过外延生长来进行的情况下，与利用离子注入的情形相比，能够在宽范围形成第1低电阻层8及第2低电阻层9。
(对于相邻的元胞间的关系)
在上述中，如图1中所示，关注于MOSFET101的一个元胞，对其构成进行了详细说明。其次，考虑相邻的元胞间的关系，对于MOSFET101的构成进行说明。图16为概略地表示MOSFET101的、相邻的1对元胞结构的部分截面图。在图16的截面视图中，MOSFET101包含：相邻的1对沟槽6a及6b、与它们对应的1对第1低电阻层8a及8b、和1对第2低电阻层9a及9b。第2低电阻层9a的侧面与第2低电阻层9b的侧面被漂移层2隔开。
根据上述构成，在主体区域5下方的沟槽6a与沟槽6b之间的中央部附近的区域，不配置第2低电阻层9a及9b而配置漂移层2。该区域具有比较低的导通电流密度，因此该区域的杂质浓度对导通电阻产生的影响比较小。进而，该区域由作为具有比较低的杂质浓度的层的漂移层2所构成，由此在关闭状态下电场变得难以进入至沟槽6上部。由此，该电场引起的可靠性的降低受到抑制。由以上，能够避免导通电阻的大幅的增大，且进一步提高可靠性。
图17为概略地表示MOSFET101(图16)的变形例的MOSFET101V的、相邻的1对元胞结构的部分截面图。在图17的截面视图中，MOSFET101V包含相邻的1对沟槽6a及6b、与它们对应的第1低电阻层8a及8b、和1对第2低电阻层9a及9b。第2低电阻层9a的侧面与第2低电阻层9b的侧面彼此接触。应予说明，在图中，第2低电阻层9a的侧面的全部与第2低电阻层9b的侧面的全部彼此接触，但第2低电阻层9a的侧面的一部分与第2低电阻层9b的侧面的一部分可接触。
根据本变形例，在相邻的沟槽6a与6b之间的主体区域5下方的广阔范围，设置具有比漂移层2高的杂质浓度的第2低电阻层9a及9b。因此，更有效地降低JFET电阻。因此，能够进一步降低导通电阻。
＜实施方式2＞
(构成和制造方法)
图18为概略地表示本实施方式2中的MOSFET102(碳化硅半导体装置)的元胞结构的部分截面图。就MOSFET102与MOSFET101(图1：实施方式1)的不同点而言，为第1低电阻层8及第2低电阻层9的构成及其形成方法，因此在以下主要对于该不同点进行说明。
作为结构上的不同点，在MOSFET102中，第2低电阻层9与第1低电阻层8的底面接触。另外，第2低电阻层9与保护层7接触。
图19为概略地表示MOSFET102的制造方法的流程图。步骤S30(图19)之前的工序(参照图6)与实施方式1相同。图20为概略地表示步骤S43(图19)的工序的部分截面图。在步骤S43中，选择注入能量以使得被注入的离子的浓度峰远离沟槽6的方式来进行向沟槽6的侧面带有倾斜角度的离子注入。由此，同时形成第1低电阻层8及第2低电阻层9。予以说明，如实施方式1中也说明的那样，就第1低电阻层8而言，与沟槽6及保护层7接触，在深度方向上跨越沟槽6与保护层7之间的边界部BD，具有第1导电型，具有比漂移层2高的杂质浓度。另外，就第2低电阻层9而言，与第1低电阻层8接触，远离沟槽6，具有第1导电型，具有比第1低电阻层8高的杂质浓度。上述离子注入的至少一部分优选使倾斜角度θ为30度以下来进行。以下，对于上述步骤S43更详细地说明。
在形成有掩模16(图6)的状态下或者将掩模16除去后，对沟槽6的侧面部和下部进行离子注入。就该工序而言，如图20中所示，作为向沟槽6内壁的倾斜离子注入来进行。此时，通过使对于沟槽6侧面的注入角度θ减小，在侧面上使离子的一部分反射。由于反射的影响，向侧面部及其附近所注入的离子的总量进一步减少。其结果，在该部分形成第1低电阻层8。另一方面，就向比沟槽6底面深的部分所注入的离子的总量而言，由于反射的影响小，变得更多。其结果，在该部分形成具有比第1低电阻层8高的杂质浓度的第2低电阻层9。
图21为表示从注入面的离子反射量与离子注入束的注入角度的关系的坐标图。就注入角度θ而言，通过将与注入面垂直的角度设为90度、将与注入面平行的角度设为0度而定义。在该图中，作为例子，对于N离子及P离子示出，但离子种类并不限定于这些。在注入角度θ为30度以下的情况下，发现明显的反射量。另一方面，在注入角度θ超过30度的情况下，反射量显著地降低。因此，通过对于沟槽6侧面，以约30度以下的小的注入角度θ进行离子注入，能够使离子从沟槽6侧面有效地反射。由此，能够以相对高的浓度将离子注入比沟槽6深的位置。通过利用该现象，通过倾斜离子注入，能够同时地进行在沟槽6侧面附近的低浓度的第1低电阻层8的形成和在沟槽6底面附近的高浓度的第2低电阻层9的形成。另外，第2低电阻层9以与第1低电阻层8的底部接触的方式形成。予以说明，上述的倾斜离子注入的次数可以为1次，也可以为多次。
(效果)
通过MOSFET102，也得到与实施方式1大致同样的效果。
进而，在MOSFET102中，保护层7的侧面与杂质浓度高的第2低电阻层9接触。因此，在器件导通时抑制从保护层7侧面的耗尽层的伸长的效果高。因此，能够大幅地降低相邻的保护层7之间的JFET电阻。通过JFET电阻的降低和由此成为可能的元胞间距的缩小，能够降低器件的导通电阻。
通过一齐形成第1低电阻层8及第2低电阻层9，能够简化MOSFET101的制造方法。特别地通过使倾斜角度θ为30度以下，沟槽6的内壁中、特别是侧面上的离子的反射量升高。由此，能够确保充分的杂质浓度差，且同时形成在沟槽6的侧面附近配置且具有相对低的杂质浓度的第1低电阻层8、和在沟槽6的下方配置且具有相对高的杂质浓度的第2低电阻层9。
(实施方式2的变形例)
就第1低电阻层8及第2低电阻层9而言，可通过向半导体层15表面的垂直的离子注入或者外延生长而形成。例如，按照实施方式1的制造方法，如图3中所示形成漂移层2后，通过离子注入或外延生长而形成第2低电阻层9。在其上，通过离子注入或外延生长，形成第1低电阻层8。在该离子注入或外延生长中，通过使用部分地具有开口的掩模，可局部地形成第1低电阻层8及第2低电阻层9。然后，采用与实施方式1同样的方法形成主体区域5、源区域3及主体接触区域4。然后，以与第1低电阻层8的侧面接触的方式形成沟槽6，以与第1低电阻层8的侧面的一部分和第2低电阻层9的侧面接触的方式形成保护层7。由此，得到MOSFET102(图18)。
在使图18中所示的元胞结构重复的情况下，分别在相邻的1对元胞设置的1对第1低电阻层8被漂移层2分隔。另外，分别在相邻的1对元胞所设置的1对第2低电阻层9被漂移层2隔开。
其中，与实施方式1的变形例(图17)同样地，可在相邻的1对元胞间设置彼此接触的1对第2低电阻层9。另外，在本实施方式中，可与其同时地或取而代之，在相邻的1对元胞间设置彼此接触的1对第1低电阻层8。
另外，可在保护层7下部形成第2低电阻层9。
＜实施方式3＞
(构成)
图22为概略地表示本实施方式3中的MOSFET103(碳化硅半导体装置)的元胞结构的部分截面图。就MOSFET103与MOSFET101(图1：实施方式1)的不同点而言，在于第1低电阻层8及第2低电阻层9的构成及其形成方法、和进一步形成第3低电阻层17，因此在以下主要对于该不同点进行说明。
在MOSFET103中，也与MOSFET101同样地，第1低电阻层8在主体区域5的下方将沟槽6侧面覆盖。以与第1低电阻层8的侧面接触的方式形成第2低电阻层9。
在MOSFET103中，作为半导体层15的一部分，除了第1低电阻层8及第2低电阻层9以外，还进一步设置有第3低电阻层17。第3低电阻层17与第1低电阻层8的底面、第2低电阻层9的底面和保护层7的侧面接触。就第3低电阻层17而言，具有第1导电型，具有比第1低电阻层8高的杂质浓度。
在使图22中所示的元胞结构重复的情况下，分别设置于相邻的1对元胞的1对第3低电阻层17被漂移层2隔开。作为变形例，在相邻的1对元胞间可设置彼此接触的1对第3低电阻层17。另外，可在保护层7下部形成第3低电阻层17。
(制造方法)
其次，以下对MOSFET103的制造方法进行说明。
首先，按照与实施方式1大体相同的制造方法，通过向沟槽6的内壁的1次以上的倾斜离子注入，注入杂质以使得随着远离沟槽6侧面，杂质浓度升高。由此形成第1低电阻层8及第2低电阻层9。
其次，如在实施方式2的制造方法中说明那样，通过对于沟槽6侧面以小的角度(例如30度以下的角度)进行离子注入，在比沟槽6深某种程度的位置以高浓度注入杂质。由此，形成第3低电阻层17。第3低电阻层17的杂质浓度可以与第2低电阻层9同等，也可比其高。第1低电阻层8及第2低电阻层9的一者或两者可通过上述的、对于沟槽6侧面以小角度的离子注入，与第3低电阻层17同时地形成。在远离沟槽6侧面的位置形成杂质浓度的峰，选择注入能量和离子剂量以使得杂质浓度分布的尾部与沟槽6侧面接触，由此能够同时形成第1低电阻层8、第2低电阻层9及第3低电阻层17。
就第3低电阻层17而言，可通过向半导体层15表面的垂直的离子注入、或者、在漂移层2内的外延生长而形成。然后，采用与实施方式1同样的方法，形成主体区域5、源区域3和主体接触区域4、沟槽6、第1低电阻层8及第2低电阻层9。另外，第1低电阻层8及第2低电阻层9可通过在漂移层2内的外延生长而形成。
(效果)
根据本实施方式，也得到与实施方式1大致相同的效果。
进而，根据本实施方式，具有相对低的杂质浓度的第1低电阻层8的侧面及底面分别被具有相对高的杂质浓度的第2低电阻层9及第3低电阻层17覆盖。由此，更有效地降低JFET电阻。因此，能够进一步降低导通电阻。
另外，保护层7的侧面与杂质浓度高的第3低电阻层17接触。因此，在器件导通时抑制从保护层7侧面的耗尽层的伸长的效果高。因此，能够大幅地降低相邻的保护层7之间的JFET电阻。通过JFET电阻的降低和由此成为可能的元胞间距的缩小，能够降低器件的导通电阻。
另外，在主体区域5与保护层7之间的区域、及经由漂移层2相邻的1对保护层7之间的区域这样的2种区域中，形成杂质浓度高的第2低电阻层9和第3低电阻层17这两者。由此，通过使该区域的JFET电阻大幅地降低，能够有效地降低导通电阻。由此，能够大幅地改善导通电阻与耐压性的折衷关系。
＜实施方式4＞
(构成)
图23为概略地表示本实施方式4中的MOSFET104(碳化硅半导体装置)的元胞结构的部分截面图。就MOSFET104与MOSFET101(图1：实施方式1)的不同点而言，在于形成电流扩散层18，因此在以下主要对于该不同点进行说明。
MOSFET104具有电流扩散层18作为半导体层15的一部分。电流扩散层18设置于主体区域5的下部与漂移层2之间，具有：位于比保护层7的上端浅的下端。就电流扩散层18而言，具有第1导电型，具有比第2低电阻层9高的杂质浓度。第2低电阻层9以与电流扩散层18的底面或侧面接触的方式而形成。
(制造方法)
图24为概略地表示MOSFET104的制造方法的一个工序的部分截面图。首先，按照与实施方式1大致同样的制造方法，形成漂移层2。然后，在漂移层2上通过离子注入或外延生长而形成第1导电型的电流扩散层18。此时，电流扩散层18可在漂移层2的整个面广泛地形成。或者，就电流扩散层18而言，可使用具有开口部的掩模，在漂移层2上以规定的图案形成。该图案可具有局部的区域，或者，可具有包围漂移层2的区域。具体地，在作为MOSFET104的半导体芯片的中央区域或外周区域等特定的区域以外，可形成电流扩散层18。漂移层2可介于沟槽6的侧面与电流扩散层18之间。或者，可在与沟槽6分离的位置以在面内方向上夹持漂移层2的方式形成电流扩散层18。
再次参照图23，然后，在电流扩散层18上形成主体区域5。然后，形成源区域3及主体接触区域4。然后，以将主体区域5贯通的方式形成沟槽6。然后，在沟槽6的下方形成保护层7。然后，与实施方式1同样地形成第1低电阻层8及第2低电阻层9。通过以上，得到MOSFET104。
予以说明，在上述本实施方式4中，对于在实施方式1的构成中附加了电流扩散层18的构成详细地进行了说明，但也可在实施方式2～3的构成中附加电流扩散层。
(效果)
根据本实施方式，器件导通时从主体区域5伸展的耗尽层的伸长通过电流扩散层18而宽范围地受到抑制。由此，大幅地降低主体区域5与保护层7之间的JFET电阻。因此，为了降低JFET电阻的目的而提高第1低电阻层8及第2低电阻层9的杂质浓度、特别是与沟槽6下部接触的第1低电阻层8的杂质浓度的必要性在某种程度上受到抑制。因此，能够进一步抑制向与第1低电阻层8及第2低电阻层9邻接的栅绝缘膜10的过大的电场集中。
另一方面，通过杂质浓度高的第2低电阻层9，从保护层7侧面的面内方向(图23中的横向)上的耗尽层的伸长受到抑制。由此，能够抑制经由漂移层2而相邻的保护层7间的JFET电阻。因此，也可缩小元胞间距，能够进一步降低导通电阻。
如上所述，由于在JFET电阻增大的主体区域5与保护层7之间、及相邻的保护层7之间形成第1导电型的杂质浓度高的区域，因此JFET电阻降低的效果显著地高，能够显著地改善导通电阻与耐压性的折衷关系。
＜实施方式5＞
图25为概略地表示本实施方式5中的MOSFET105(碳化硅半导体装置)的元胞结构的部分截面图。在本实施方式5中，也与实施方式1(图1)同样地，将保护层7配置于沟槽6的下方。但是，在MOSFET101(图1：实施方式1)中保护层7的上端与沟槽6的下端接触，在MOSFET105中它们经由漂移层2而彼此分离。因此，在本实施方式中，边界部BD意指深度方向上的、保护层7的上端与沟槽6的下端之间的区域。即，边界部BD在深度方向上具有扩展。第1低电阻层8在深度方向上跨越该边界部BD。
对于上述以外的构成，由于与上述的实施方式1的构成大体相同，因此对于同一或对应的要素标注同一附图标记，没有重复其说明。另外，不仅是实施方式1，而且在实施方式2～4中也可如上所述，边界部BD在深度方向上具有扩展。
予以说明，本发明可在该发明的范围内将各实施方式自由地组合或者将各实施方式适当地变形、省略。对本发明详细地进行了说明，但上述的说明在所有的方面都为例示，本发明并不限于此。可以理解的是，在不脱离本发明的范围的情况下可设想未例示的无数的变形例。
附图标记的说明
BD边界部、1基板(半导体基板)、2漂移层、3源区域、4主体接触区域、5主体区域、6，6a，6b沟槽、7保护层、8，8a，8b第1低电阻层、9，9a，9b第2低电阻层、10栅绝缘膜、11栅电极、12源电极、13漏电极、14层间绝缘膜、15半导体层、16掩模、17第3低电阻层、18电流扩散层、101，101V，102～105MOSFET(碳化硅半导体装置)。

Claims (15)

1.一种碳化硅半导体装置(101、101V、102～105)，其具备：
漂移层(2)，其由碳化硅构成，具有第1导电型；
主体区域(5)，其在所述漂移层(2)上设置，具有第2导电型；
源区域(3)，其在所述主体区域(5)上设置，具有所述第1导电型；
栅绝缘膜(10)，其设置于将所述源区域(3)及所述主体区域(5)贯通的至少一个沟槽(6)的各自的内壁；
栅电极(11)，其经由所述栅绝缘膜(10)而设置于所述沟槽(6)的各自中；
至少一个保护层(7)，其至少具有位于所述沟槽(6)的下方的部分，与所述漂移层(2)接触，具有所述第2导电型；
至少一个第1低电阻层(8)，其与所述沟槽(6)及所述保护层(7)接触，在深度方向上跨越所述沟槽(6)与所述保护层(7)之间的边界部(BD)，具有所述第1导电型，具有比所述漂移层(2)高的杂质浓度；和
至少一个第2低电阻层(9)，其与所述第1低电阻层(8)接触，远离所述沟槽(6)，具有所述第1导电型，具有比所述第1低电阻层(8)高的杂质浓度。
2.根据权利要求1所述的碳化硅半导体装置(101、101V、102～105)，其中，所述第1低电阻层(8)的杂质浓度随着远离所述沟槽(6)而升高。
3.根据权利要求1或2所述的碳化硅半导体装置(102)，其中，所述第2低电阻层(9)与所述第1低电阻层(8)的底面接触。
4.根据权利要求1至3中任一项所述的碳化硅半导体装置(103)，其中，所述第2低电阻层(9)与所述第1低电阻层(8)的侧面接触，
还具备：
第3低电阻层(17)，其与所述第1低电阻层(8)的底面、所述第2低电阻层(9)的底面和所述保护层(7)的侧面接触，具有所述第1导电型，具有比所述第1低电阻层(8)高的杂质浓度。
5.根据权利要求1至4中任一项所述的碳化硅半导体装置(101V)，其中，在截面视图中，
所述至少一个沟槽包含相邻的1对沟槽(6a、6b)，
与所述1对沟槽(6a、6b)对应地，所述至少一个第1低电阻层包含1对第1低电阻层(8a、8b)，且所述至少一个第2低电阻层包含1对第2低电阻层(9a、9b)，
所述1对第2低电阻层(9a、9b)的一个侧面与所述1对第2低电阻层(9a、9b)的另一侧面彼此接触。
6.根据权利要求1至4中任一项所述的碳化硅半导体装置(101～105)，其中，在截面视图中，
所述至少一个沟槽包含相邻的1对沟槽(6a、6b)，
与所述1对沟槽(6a、6b)对应地，所述至少一个第1低电阻层包含1对第1低电阻层(8a、8b)，且所述至少一个第2低电阻层包含1对第2低电阻层(9a、9b)，
所述1对第2低电阻层(9a、9b)的一个侧面与所述1对第2低电阻层(9a、9b)的另一侧面被所述漂移层(2)隔开。
7.根据权利要求1至6中任一项所述的碳化硅半导体装置(104)，其还具备电流扩散层(18)，所述电流扩散层(18)设置在所述主体区域(5)的下部与所述漂移层(2)之间，具有位于比所述保护层(7)的上端浅的下端，具有所述第1导电型，具有比所述第2低电阻层(9)高的杂质浓度。
8.根据权利要求1至7中任一项所述的碳化硅半导体装置(101、101V、102～105)，其中，所述第2低电阻层(9)的所述第1导电型的杂质浓度为3×1017cm-3以下。
9.根据权利要求1至8中任一项所述的碳化硅半导体装置(101、101V、102～105)，其中，面内方向上的所述第1低电阻层(8)的宽度为0.1μm以上。
10.根据权利要求1至9中任一项所述的碳化硅半导体装置(101、101V、102～105)，其中，面内方向上的所述第2低电阻层(9)的宽度为0.1μm以上。
11.根据权利要求1至10中任一项所述的碳化硅半导体装置(101、101V、102～105)，其还具备：与所述源区域(3)电连接的源电极(12)，所述保护层(7)与所述源电极(12)短路。
12.一种碳化硅半导体装置(101、101V、102～105)的制造方法，其具备如下工序：
准备半导体基板(1)的工序，所述半导体基板(1)设置有由碳化硅构成且具有第1导电型的漂移层(2)；
在所述漂移层(2)形成沟槽(6)的工序；
通过向所述沟槽(6)的底面注入第2导电型的杂质来形成保护层(7)的工序，所述保护层(7)至少具有位于所述沟槽(6)的下方的部分，与所述漂移层(2)接触，具有所述第2导电型；
通过向所述沟槽(6)的侧面带有倾斜角度的第1离子注入来形成第1低电阻层(8)的工序，所述第1低电阻层(8)与所述沟槽(6)和所述保护层(7)接触，在深度方向上跨越所述沟槽(6)与所述保护层(7)之间的边界部(BD)，具有所述第1导电型，具有比所述漂移层(2)高的杂质浓度；和
通过向所述沟槽(6)的侧面带有倾斜角度的第2离子注入来形成第2低电阻层(9)的工序，所述第2低电阻层(9)与所述第1低电阻层(8)接触，远离所述沟槽(6)，具有所述第1导电型，具有比所述第1低电阻层(8)高的杂质浓度。
13.一种碳化硅半导体装置(102)的制造方法，其包括如下工序：
准备半导体基板(1)的工序，所述半导体基板(1)设置有由碳化硅构成且具有第1导电型的漂移层(2)；
在所述漂移层(2)形成沟槽(6)的工序；
通过向所述沟槽(6)的底面注入第2导电型的杂质来形成保护层(7)的工序，所述保护层(7)至少具有位于所述沟槽(6)的下方的部分，与所述漂移层(2)接触，具有所述第2导电型；和
通过选择注入能量以使得被注入的离子的浓度峰远离所述沟槽(6)而进行向所述沟槽(6)的侧面带有倾斜角度的离子注入，由此同时形成第1低电阻层(8)和第2低电阻层(9)的工序，
所述第1低电阻层(8)与所述沟槽(6)和所述保护层(7)接触，在深度方向上跨越所述沟槽(6)与所述保护层(7)之间的边界部(BD)，具有所述第1导电型，具有比所述漂移层(2)高的杂质浓度，
所述第2低电阻层(9)与所述第1低电阻层(8)接触，远离所述沟槽(6)，具有所述第1导电型，具有比所述第1低电阻层(8)高的杂质浓度。
14.根据权利要求13所述的碳化硅半导体装置(102)的制造方法，其中，使所述倾斜角度为30度以下来进行所述离子注入的至少一部分。
15.一种碳化硅半导体装置(101、101V、102～105)的制造方法，其为包含下述构成的碳化硅半导体装置(101)的制造方法：漂移层(2)，其由碳化硅构成，具有第1导电型；主体区域(5)，其在所述漂移层(2)上设置，具有第2导电型；源区域(3)，其在所述主体区域(5)上设置，具有所述第1导电型；栅绝缘膜(10)，其设置于将所述源区域(3)及所述主体区域(5)贯通的至少一个沟槽(6)的各自的内壁；栅电极(11)，其经由所述栅绝缘膜(10)而设置于所述沟槽(6)的各自中；至少一个保护层(7)，其至少具有位于所述沟槽(6)的下方的部分，与所述漂移层(2)接触，具有所述第2导电型；至少一个第1低电阻层(8)，其与所述沟槽(6)及所述保护层(7)接触，在深度方向上跨越所述沟槽(6)与所述保护层(7)之间的边界部(BD)，具有所述第1导电型，具有比所述漂移层(2)高的杂质浓度；和至少一个第2低电阻层(9)，其与所述第1低电阻层(8)接触，远离所述沟槽(6)，具有所述第1导电型，具有比所述第1低电阻层(8)高的杂质浓度，
所述制造方法具备：
准备设置有所述漂移层(2)的至少一部分的半导体基板(1)的工序；
通过一边添加杂质一边进行的外延生长以使得得到比所述漂移层(2)高的杂质浓度来形成所述第1低电阻层(8)和所述第2低电阻层(9)的工序。
CN201880090891.0A 2018-03-28 2018-03-28 碳化硅半导体装置及其制造方法 Active CN111886680B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/012836 WO2019186785A1 (ja) 2018-03-28 2018-03-28 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN111886680A true CN111886680A (zh) 2020-11-03
CN111886680B CN111886680B (zh) 2024-09-24

Family

ID=68062596

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880090891.0A Active CN111886680B (zh) 2018-03-28 2018-03-28 碳化硅半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US11251299B2 (zh)
JP (1) JP6903222B2 (zh)
CN (1) CN111886680B (zh)
DE (1) DE112018007354T5 (zh)
WO (1) WO2019186785A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023116383A1 (zh) * 2021-12-21 2023-06-29 华润微电子（重庆）有限公司 带有超结结构的绝缘栅双极型晶体管及其制备方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111384171B (zh) * 2018-12-28 2021-07-23 中国科学院苏州纳米技术与纳米仿生研究所 高沟道迁移率垂直型umosfet器件及其制备方法
CN114730802B (zh) * 2019-11-28 2025-06-10 三菱电机株式会社 碳化硅半导体装置、电力变换装置以及碳化硅半导体装置的制造方法
DE112022007607T5 (de) * 2022-07-29 2025-05-28 Mitsubishi Electric Corporation Halbleitereinrichtung, Stromrichtervorrichtung, sowie Verfahren zum Herstellen einer Halbleitereinrichtung
CN117476746B (zh) * 2023-12-27 2024-04-19 天狼芯半导体(成都)有限公司 一种屏蔽栅沟槽mos器件及其制备方法、芯片

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090032821A1 (en) * 2007-07-30 2009-02-05 Hitachi, Ltd. Semiconductor device and electrical circuit device using thereof
CN105593996A (zh) * 2013-10-02 2016-05-18 株式会社电装 碳化硅半导体装置
CN105593997A (zh) * 2013-10-04 2016-05-18 三菱电机株式会社 碳化硅半导体装置及其制造方法
US20160336391A1 (en) * 2014-01-10 2016-11-17 Mitsubishi Electric Corporation Silicon carbide semiconductor device
JP2017005140A (ja) * 2015-06-11 2017-01-05 トヨタ自動車株式会社 絶縁ゲート型スイッチング装置とその製造方法
WO2017098547A1 (ja) * 2015-12-07 2017-06-15 三菱電機株式会社 炭化珪素半導体装置
US20170309711A1 (en) * 2013-02-05 2017-10-26 Mitsubishi Electric Corporation Insulated gate silicon carbide semiconductor device and method for manufacturing same
US20180083094A1 (en) * 2016-09-21 2018-03-22 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US20200381253A1 (en) * 2019-05-28 2020-12-03 Infineon Technologies Ag Silicon carbide device with compensation region and method of manufacturing

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4798119B2 (ja) 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6036461B2 (ja) * 2013-03-26 2016-11-30 豊田合成株式会社 半導体装置およびその製造方法
WO2016002766A1 (ja) 2014-06-30 2016-01-07 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法
JP2017112161A (ja) * 2015-12-15 2017-06-22 三菱電機株式会社 半導体装置
WO2017187670A1 (ja) * 2016-04-27 2017-11-02 三菱電機株式会社 半導体装置および電力変換装置
JP6766512B2 (ja) * 2016-08-05 2020-10-14 富士電機株式会社 半導体装置および半導体装置の製造方法
US11637184B2 (en) * 2017-03-06 2023-04-25 Mitsubishi Electric Corporation Silicon carbide semiconductor device, power converter, method of manufacturing silicon carbide semiconductor device, and method of manufacturing power converter
DE112018002873T5 (de) * 2017-06-06 2020-02-27 Mitsubishi Electric Corporation Halbleitereinheit und leistungswandler

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090032821A1 (en) * 2007-07-30 2009-02-05 Hitachi, Ltd. Semiconductor device and electrical circuit device using thereof
JP2009033036A (ja) * 2007-07-30 2009-02-12 Hitachi Ltd 半導体装置及びこれを用いた電気回路装置
US20170309711A1 (en) * 2013-02-05 2017-10-26 Mitsubishi Electric Corporation Insulated gate silicon carbide semiconductor device and method for manufacturing same
CN105593996A (zh) * 2013-10-02 2016-05-18 株式会社电装 碳化硅半导体装置
CN105593997A (zh) * 2013-10-04 2016-05-18 三菱电机株式会社 碳化硅半导体装置及其制造方法
US20160336391A1 (en) * 2014-01-10 2016-11-17 Mitsubishi Electric Corporation Silicon carbide semiconductor device
JP2017005140A (ja) * 2015-06-11 2017-01-05 トヨタ自動車株式会社 絶縁ゲート型スイッチング装置とその製造方法
WO2017098547A1 (ja) * 2015-12-07 2017-06-15 三菱電機株式会社 炭化珪素半導体装置
US20180083094A1 (en) * 2016-09-21 2018-03-22 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US20200381253A1 (en) * 2019-05-28 2020-12-03 Infineon Technologies Ag Silicon carbide device with compensation region and method of manufacturing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023116383A1 (zh) * 2021-12-21 2023-06-29 华润微电子（重庆）有限公司 带有超结结构的绝缘栅双极型晶体管及其制备方法

Also Published As

Publication number Publication date
JPWO2019186785A1 (ja) 2020-12-03
US11251299B2 (en) 2022-02-15
WO2019186785A1 (ja) 2019-10-03
US20210043765A1 (en) 2021-02-11
JP6903222B2 (ja) 2021-07-14
DE112018007354T5 (de) 2020-12-03
CN111886680B (zh) 2024-09-24

Similar Documents

Publication Publication Date Title
JP6817443B2 (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
JP6415749B2 (ja) 炭化珪素半導体装置
JP7059556B2 (ja) 半導体装置
CN107431091B (zh) 碳化硅半导体装置及其制造方法
JP6367760B2 (ja) 絶縁ゲート型スイッチング装置とその製造方法
JP5867606B2 (ja) 半導体装置および半導体装置の製造方法
JP6099749B2 (ja) 炭化珪素半導体装置およびその製造方法
US11139376B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP6214680B2 (ja) 炭化珪素半導体装置
JP7155641B2 (ja) 半導体装置
WO2013001677A1 (ja) 半導体装置とその製造方法
JP2008227441A (ja) 半導体装置およびその製造方法
CN111886680A (zh) 碳化硅半导体装置及其制造方法
WO2015098167A1 (ja) 絶縁ゲート型半導体装置の製造方法及び絶縁ゲート型半導体装置
WO2020121371A1 (ja) 炭化珪素半導体装置およびその製造方法
JP6463506B2 (ja) 炭化珪素半導体装置
US10707301B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP2017191817A (ja) スイッチング素子の製造方法
JP6207627B2 (ja) 半導体装置
JP2023023389A (ja) 電界効果トランジスタとその製造方法
JP5059989B1 (ja) 半導体装置とその製造方法
JP7405230B2 (ja) スイッチング素子
JP2020077736A (ja) 半導体装置の製造方法
JP2010263044A (ja) 横型接合型電界効果トランジスタ
JP7230477B2 (ja) トレンチゲート型のスイッチング素子の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant