JP2009033036A - 半導体装置及びこれを用いた電気回路装置 - Google Patents

Abstract

【課題】ＵＭＯＳＦＥＴにおいて、しきい電圧を低減すると共に大きな飽和電流を実現する。
【解決手段】代表例は次の通りである。ｎ^＋型ＳｉＣ基板１０をドレイン層、ドレイン層に接するｎ⁻型ＳｉＣ層１１をドリフト層、ドリフト層上に形成されたｐ型半導体層１２をボディ層、ｎ^＋型ＳｉＣ層１４をソース層、ソース層からドリフト層の所定深さまでトレンチ溝を形成し、トレンチ溝底部にｐ型電界緩和領域１６を形成したＵＭＯＳＦＥＴにおいて、ｎ^＋型ソース１３からｐ型電界緩和領域１６にかけ、ｎ⁻型ドリフト層１１より高濃度かつｐ型ボディ１２より低濃度のチャネル領域１５を形成する。
【選択図】図１

Description

本発明は半導体装置に係り、特にＭＯＳＦＥＴ（Metal Oxide Field Effect Transistor）あるいはＩＧＢＴ（Insulated Gate Bipolar Transistor）に好適な半導体装置に関する。

ＭＯＳＦＥＴあるいはＩＧＢＴでインバータ回路を構成した場合、モーターなどが負荷に用いられるため、インダクタンスによりＪＦＥＴ（Junction Field Effect Transistor）がオフ状態で逆方向に電流が流れるモードが存在する。そのため、インバータでは電流を還流させるためのダイオードを各ＪＦＥＴに逆並列接続させる必要があり、コスト増になる。また、パッケージサイズの小型化に限界があるという問題があった。

一方、シリコンカーバイド（ＳｉＣ）は絶縁破壊電界がＳｉに比べ約１０倍大きいため、耐圧を維持するドリフト層を薄く、かつ高濃度にすることができる材料である。そのためＳｉＣを用いたパワー半導体素子の一つであるＭＯＳＦＥＴは、Ｓｉに比べて低損失化を図れるとともに、破壊に強いデバイスとして期待されている。特にトレンチ側壁をチャネルに用いるＵＭＯＳＦＥＴ（U-shape metal-oxide-semiconductor field-effect-transistors）はデバイスを微細化する上で有利であり、ＳｉのパワーＭＯＳＦＥＴでもオン電圧を低減できる構造として製造されている。ＳｉＣにＵＭＯＳＦＥＴの構造を適用した場合、絶縁破壊電界が大きいことからトレンチ角部のゲート酸化膜に極めて大きな電界が発生し、破壊しやすいという問題がある。そのため電界集中を回避する方策がとられている。図１９に、従来のＳｉＣを用いた代表的なＵＭＯＳＦＥＴの断面構造を模式的に示す。この例では、上記問題点の改善策としてトレンチ底部に酸化膜への電界集中を緩和させる領域を形成する工夫がなされている。図において、参照番号１０はドレイン層であるｎ^＋ウェハ、１１はｎ⁻ドリフト層、１２はｐボディ、１３、はｎ^＋ソース、１４はｐボディへのコンタクトを形成するためのｐ^＋領域、１７はゲート酸化膜、３１はドレイン電極、３２はｎ^＋ソース及びｐ^＋とのオーミックコンタクトを形成するシリサイド電極、３３はソース電極、３４ゲート電極である。トレンチの底部に電界緩和するためのｐ^＋型領域１６を設け、トレンチ角部の酸化膜に過大な電界が発生することを防止する構造としている。このような構造は、例えば特開平１０−９８１８８号公報（特許文献１）に例示されている。

特開平１０−９８１８８号公報

上述の図１９には、ドレイン電極、ゲート電極、及びゲート電極に電圧が印加されていない、あるいはすべてが同電位である熱平衡状態における空乏層の広がりを模式的に示してある。

上述の例では、電界緩和ｐ^＋型領域１６とｐ型ボディ１２の距離が短い場合、電界緩和ｐ^＋型領域１６とｎ⁻ドリフト層１１に拡がる空乏層２０とがつながり、一体となる現象が生ずる。ドレイン-ソース間に電流を流すには、ゲートに電圧を印加し、ｐ型ボディ１２のトレンチ側壁酸化膜界面にｎ型に反転させ、同時にｎ⁻ドリフト層１１のトレンチ側壁酸化膜界面に蓄積状態とし、電流が流れるチャネル層を形成する必要がある。しかし、例えば、空乏層がつながっている状態では、チャネルを形成するための最少のゲート電圧であるしきい電圧が大きくなる。例えば、酸化膜１７の厚さが７５ｎｍ、ｐボディ１２の濃度が１×１０^１８ｃｍ^−３、電界緩和ｐ^＋型領域１６とｐボディ１２の距離が０．５μｍの場合、しきい電圧は１８Ｖとなり、オン状態を実現するためのゲート電圧としては２５Ｖが必要となる。結果として酸化膜に生ずる電界が大きくなり、信頼性が低下する。加えて、低いドレイン電圧でチャネルがピンチオフするため、飽和電流が小さくなる。これを防ぐには電界緩和ｐ^＋型領域１６とｐボディ１２の距離を長くし、空乏層がつながないようにすればよいが、この場合チャネル長が長くなるため、チャネル抵抗が増加し、オン電圧が高くなるとともに、飽和電流も大きく出来ない。尚、ここで、空乏層がつながっている状態とは、図１０を参酌すれば理解されよう。

こうした状況を背景に、本発明の目的は、ゲート酸化膜の信頼性を確保でき、かつしきい電圧が低く飽和電流の大きなＵＭＯＳＦＥＴの構造を提案することにある。

本願発明の基本的な構成は次の通りである。即ち、第１の形態は、
第１の導電型の第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の半導体層の不純物濃度より低濃度の第１の導電型のドリフト領域を構成する第２の半導体層と、
前記第２の半導体層上に形成され、前記第１の導電型と反対の第２の導電型を有し、前記第２の半導体層との間に接合を形成する第３の半導体層と、
前記第３の半導体層上に形成された第１の導電型の第４の半導体層と、
少なくとも前記第３の半導体層を貫通し且つ前記第２の半導体層につながった凹部を形成するトレンチと、
前記トレンチの側面と底面とに形成された絶縁物層と、
前記第２の半導体層内に、前記トレンチの底部よりその周縁部に形成された第２の導電型の半導体領域と、
前記第４の半導体層から、前記第２の半導体層内の第２の導電型の半導体領域に至る、前記トレンチ側面に形成され、且つ第１の導電型を有し、前記ドリフト領域を構成する第２の半導体層より不純物濃度が高いチャネル領域と、
前記トレンチの側面と底面とに形成された絶縁物層によって絶縁され、少なくともその一部が前記トレンチ内に形成されたゲート電極と、を少なくとも有する半導体装置である。

そして、第２の形態として、前記半導体装置において、熱平衡状態において、前記第２導電型の第３の半導体層から前記ドリフト領域を構成する第１導電型の第２の半導体層に拡がる空乏層と、前記第２の半導体層内の第２の導電型の半導体領域から前記ドリフト領域を構成する第２の半導体層に拡がる空乏層とが分離していることが有用である。

尚、ここで、前記第２の半導体層内に、前記トレンチ底部よりその周縁部に形成された第２の導電型の半導体領域は、前述のいわゆる電界緩和領域である。即ち、電界緩和領域は、トレンチ角部の酸化膜に過大な電界を発生することを防止する。この電界緩和領域自体はこれまで知られた構成を用いて十分である。又、本願発明でのトレンチなる用語は、以下に具体的に示される溝形態以外に、種々の孔、凹部等をも指すものである。

本願発明は、ＭＯＳＦＥＴ或いはＩＧＢＴに提供して極めて有用である。即ち、それらの構成を具体的に例示すれば、
第３の形態は、前記第１の半導体層がドレイン領域或いはソース領域であり、前記第４の半導体層がソース領域或いはドレイン領域である前記第１或いは第２の形態なる半導体装置である。

更に、前記第１から第４の各半導体層が、ＳｉＣであることが、前記各半導体装置におい、極めて実用的である。

又、上記各半導体装置の耐圧の観点から、前記チャネル領域の不純物濃度が、前記第３の半導体層の不純物濃度より低濃度であることが、より実際的である。

本願発明に係る半導体装置は、パワー・デバイスなどの電気回路装置、更に、より具体的に言及すれば、わけてもインバータ回路に適用して好適である。

本発明は、ゲート酸化膜の信頼性を確保でき、且つしきい電圧が低く飽和電流の大きなＵＭＯＳＦＥＴの構造を提供することが出来る。

本発明の具体的な実施の形態を説明するに先立って、本発明の効果を生み出す原理について説明する。

本明細書において開示される半導体装置のうち代表的手段の一例を示せば、次の通りである。即ち、本発明に係る半導体装置は、
第一導電型の高濃度ＳｉＣドレイン層と、
前記ドレイン層に接する第一導電型の低濃度ＳｉＣドリフト層と、
前記ドリフト層上に形成された第二導電型の高濃度ＳｉＣボディ層と、
前記ボディ層上に形成された第一導電型の高濃度ＳｉＣソース層と、
前記ソース層から前記ドリフト層の所定深さまで形成されたトレンチ溝と、
前記トレンチ溝の側面と底面に形成された絶縁膜と、
前記トレンチ溝底部に形成された第二導電型の電解緩和領域と、
前記ソース層から前記電界緩和領域に至る前記トレンチ溝側面に形成され、第一導電型を有し、前記ドリフト層より高濃度であるチャネル領域とを具備していることを特徴とするものである。

要するに、上述したように、本発明は、ＵＭＯＳＦＥＴにおいてｎ^＋ソース層からトレンチ底部のｐ型電界緩和領域にかけて、トレンチ側壁の酸化膜界面近傍にｎ型のチャネル領域を形成する。あるいは、熱平衡状態において、前記ボディ層から前記ドリフト層に拡がる空乏層と、前記電界緩和領域から前記ドリフト層に拡がる空乏層が前記チャネル領域により分離されている。

図２は、本発明のＵＭＯＳＦＥＴにおける熱平衡状態の空乏層拡がりを示した図であり、図３はオン状態の空乏層拡がりを示した図である。参照番号１０はドレイン層となるｎ^＋型ウェハ、１１はｎ⁻型ドリフト層、１２はｐ型ボディ（ｐ型半導体層）、１３はｎ^＋型のソース領域、１５はチャネル領域、１６はｐ型半導体領域（いわゆる電界緩和領域を構成する）、１４はｐ型のボディへのコンタクトを形成するためのｐ^＋型領域、１７はゲート酸化膜、２０は空乏層、３１はドレイン電極、３２はｎ^＋型ソース及びｐ^＋型領域とのオーミックコンタクトを形成するシリサイド電極、３３はソース電極、３４ゲート電極である。ソース電極３２とドレイン電極３１間をチャネル領域１５を通じて流れる電流を、ゲート電極３４を用いて、ＯＮ、ＯＦＦする。又、電界緩和領域１６もトレンチ底部の角部での電界を緩和する為のもので、これまでのものと同様である。従って、これらについての詳細説明は省略する。

本発明において最も重要な特徴は、ｎ^＋型ソース層１３からｐ型電界緩和領域１６に至るトレンチ側面の酸化膜界面近傍に、ｎ⁻ドリフト層１１より高濃度の不純物領域なるチャネル領域１５を形成したことである。この構成によって、ｐ型ボディ１２からの空乏層２０とｐ型電界緩和領域１６からの空乏層２１とは熱平衡状態でつながることはない。そのため、しきい電圧を下げることができ、図３に示すようなチャネル１５のほぼ全体を蓄積領域２２とすることが、高いドレイン電圧でも実現できる。従って、飽和電流も向上を実現できる。また、ゲート電圧を低く設定できるので酸化膜の信頼向上を同時に実現できる。

尚、本願発明の半導体装置を具体的に構成する場合、半導体層の導電型はｐ型、ｎ型のいずれを選択しても半導体装置を構成することが出来る。即ち、以下の実施の形態においても、ｐ型、ｎ型を逆に選択しても本願発明の半導体装置を構成することが出来る。

以下、本発明に係る半導体装置の実施例について、添付図面を参照しながら詳細に説明する。

＜実施例１＞
図１は、本発明に係る半導体装置の第１の実施例を示すＵＭＯＳＦＥＴの断面図である。図５〜図１２は、実施例１のＵＭＯＳＦＥＴを形成するための概略プロセスを示す断面構造図である。以下、順を追って説明する。

図５に見られるように、ｎ^＋ＳｉＣウェハ１０上には、ｎ⁻ＳｉＣドリフト層１１（濃度２×１０^１６ｃｍ^−３、厚さ６．５μｍ）と、その上にｐ型ボディ１２（濃度１×１０^１８ｃｍ^−３、厚さ２．３μｍ）となる半導体層が形成され、さらにその上にパターニングされたイオン注入用の第１のマスク材４０が形成されている。これにｎ^＋ＳｉＣソース１３を形成するために窒素４１をイオン注入する（ピーク濃度１×１０^２０ｃｍ^−２、厚さ０．３μｍ）。本プロセスでは、ＣＶＤ法で形成したＳｉＯ_２膜をマスク材として用いた。

第１のマスク材４１を除去後、第２のマスク材４２を形成し、これを所望形状にパターニングする。次いで、ｐ^＋半導体領域１４を形成するために、準備した半導体積層体にアルミニウム４３をイオン注入する（図６参照）。

第２のマスク材４２を除去後、第３のマスク材４５を形成し、これを所望形状にパターニングする。次いで、トライエッチングにより、準備した半導体積層体にトレンチ（溝）を形成する（トレンチ深さ２．８μｍ）。第３のマスク材４５を除去することなく、ｐ型電界緩和領域１６をトレンチ底部に形成するために、Ａｌ４６をイオン注入し（図７参照）、引き続き、トレンチ側壁にチャネル領域１５を形成するために、窒素４７を斜めイオン注入する(角度は約４５度。ピーク濃度１×１０^１７ｃｍ^−３)。（図８参照）
尚、これら一連の工程において、前記図７に示す、ｐ型電界緩和領域１６をトレンチ底部に形成するためのＡｌイオン注入の工程と、前記図８に示す、トレンチ側壁にチャネル領域１５を形成するための窒素の斜めイオン注入の工程の順序を逆にして実施することも可能である。

注入された窒素とアルミニウムを活性化するために、第３のマスク材４５を除去後、１７００℃で熱処理する。熱処理後、熱酸化によりゲート酸化膜１７を形成し、ゲート電極となる多結晶シリコン３４でトレンチを充填する（図９参照）。

多結晶シリコン３４をエッチバックし、この上部にＣＶＤ法によりＳｉＯ_２膜を形成する（図１０参照）。

ドレイン電極３１とシリサイド層３２を形成するために、ｎ^＋型ウェハの表面にＮｉ膜を形成する。そして、ｎ^＋型ソース層１３とｐ^＋型半導体領域１４の表面にコンタクト窓をパターニングする。この上部にＮｉ膜を形成し、合金化熱処理する。こうして、半導体積層体の上部に、シリサイド層３２が形成される（図１１参照）。

ソース電極３３を形成するため、素子上部のほぼ全面にアルミニウム層を形成し、これにより図１に示した本発明のＵＭＯＳＦＥＴの構造となる（図１２参照）。

ｎ^＋型ソース層１３からｐ型電界緩和領域１６にかけ、ｎ⁻型ドリフト層１１より高濃度且つｐ型ボディ１２より低濃度のチャネル領域１５を形成したことにより、しきい電圧を１０Ｖより低く設定でき、且つ飽和電流を大きくすることができた。さらに、ゲート電圧０Ｖでも耐圧を保持できるノーマリオフであり、本実施例の場合、耐圧は７２０Ｖであった。

図４は、チャネル領域１５を形成していない場合の従来ＵＭＯＳＦＥＴと本実施例のＵＭＯＳＦＥＴにおけるドレインＩ−Ｖ特性の比較である。従来ＵＭＯＳＦＥＴはゲート電圧２５Ｖ、本実施例ではゲート電圧１５Ｖである。ゲート電圧を低減した上で、従来例に比べ飽和ドレイン電流を大幅に向上することができた。

尚、チャネル領域１５の濃度をより高くすることにより、しきい電圧をさらに低減することができるが、ピーク濃度が１×１０^１8ｃｍ^−３になると耐圧は低下する。ちなみに、前述のように、この時、ｐ型ボディ１２は、不純物濃度が１×１０^１８ｃｍ^−３である。従って、耐圧を確保するには、ピーク濃度を、これ未満、より実際的には、３×１０^１7ｃｍ^−３より低く抑えることが好ましい。即ち、半導体装置の耐圧の観点から、チャネル領域の不純物濃度が、ボディ（即ち、前記第３の半導体層）の不純物濃度より低濃度であることが、より実際的なのである。

次に、上述したＵＭＯＳＦＥＴのより具体的な平面的な構成を、上面から見たレイアウトを用いて説明する。

第１の例は、図１３に示す例である。このレイアウト図は、図１２におけるＡ−Ｂ断面に相当する。尚、図１３の各符号は図１２におけるそれと同様である。本例では、ｐ型ボディの電位をしっかり固定するため、ストライプ状のレイアウトとした。トランジスタの各領域が並置される構成で、並置されるトランジスタ相互の影響が小さいためである。これにより高速スイッチング動作時において、誤動作などの問題が発生することなく、良好な出力特性を得ることができた。

第２の例は、図１４に示す例である。本例は、図１３の例と同様に、ＵＭＯＳＦＥＴの上面から見たレイアウトである。本例では、ｐ型ボディ１２を四角形とし、トレンチで囲う方式とした。更に、ｐ型ボディ１２のレイアウトとしては格子配置とした。本例ではチャネルが４方向にあるため、チャネル密度を向上でき、オン電圧を図１３の例より低減できる。しかし、ソース抵抗が大きくなるため、実用上は図１３の例と比較してスイッチング周波数を低くする必要がある。

第３の例は、図１５に示す例である。本例は図１３の例と同様に、ＵＭＯＳＦＥＴの上面から見たレイアウトである。本例ではｐ型ボディ１２のレイアウトとしては、千鳥配置とした。本例でも、これまでの例と同様の効果を確認することができた。

＜実施例２＞
実施例２においては、本発明に係る半導体装置をもちいた回路並びにモジュールの例を説明する。図１６は、本発明に係る半導体装置を用いた回路図で、３相の例を示している。出力１、出力２、及び出力３を含む３相が並置して例示されている。図１７は図１６の回路に対応する６ｉｎ１モジュールの構成図である。図１６及び図１７において符号は同様の意味である。即ち、符号６１はベース、５０は本発明に係るＭＯＳＦＥＴ、５１はＰ側端子引き出し、５２はＮ側端子引き出し、５３はＰ側ゲート引き出し、５４はＮ側ゲート引き出し、５５はＰ側出力引き出し、５６はＮ側出力引き出し、５７はＰ側基板、５８はＮ側基板、５９は還流用のフリーホイルダイオードである。回路構成が３相の例である。３相の各回路は、出力１、出力２、出力３を含む回路で示されている。各相はすべて同一構成であるため、１相分のみ説明する。即ち、図１６の出力１を含む回路を説明する。図１６では単一の記号で説明したが、図１７においては２個並列としてある。

図１６及び図１７においてＰ側は高圧側であり、Ｎ側が低圧側である。Ｐ側ゲート信号入力５３に１５Ｖを印加し、Ｎ側を０Ｖとすると、電流はＰ側入力端子５１からＵＭＯＳＦＥＴ５０を通りＰ側出力５５を介して、負荷（これは図示していない）に流れる。これを各相のＵＭＯＳＦＥＴに対し、個別に制御することで、３相インバータ動作がなされる。インバータ動作自体は通例のものであるので詳細説明は省略する。

本発明の特徴はオン電圧を低く、且つチップ当たりの電流容量を大きく出来ることである。又、本発明の特徴を別な観点でみると、同一の電流で比較するとチップサイズを従来よりも小型化できることである。これにより本実施例では、従来の６ｉｎ１パッケージに比べ、サイズを１／２に小型化できた。

＜実施例３＞
図１８は本発明に係る半導体装置の第３の実施例をしめすＳｉＣ−ＩＧＢＴの断面図である。図において、符号６０はｐ型ＳｉＣウェハであり、６１はｎ型ベース層、６３はｎ型エミッタ層である。本実施例はトレンチ型ＩＧＢＴに本発明を適用した例である。ＩＧＢＴとは、ＭＯＳＦＥＴをゲート部に組み込んだバイポーラトランジスタである。従って、本例では、ゲート部はこれまでの実施の形態に示したものと同等の形態を有する。ｎ型ベース層６１上に、ｐ型ボディー１２が形成され、この層の一部にｎ型エミッタ層が形成されている。トレンチにはゲート酸化膜１７が形成され、その内部にゲート電極３４が配置される。符号１４はｐ^＋型領域１４である。ｎ型エミッタ層６３はシリサイド層７２を介してエミッタ電極７３に接続される。符号１５はチャネル領域であり、トレンチの底部にｐ型電界緩和領域１６が形成されている。尚、ｐ型ＳｉＣウェハの裏面の符号７１の層はコレクタ電極である。

チャネル領域の基本構成及び作用はこれまでのものと同等である。本例も、実施の形態１と同様、チャネル領域１５をｎエミッタ層６３からｐ型電界緩和領域１６にかけて形成することで、ＩＧＢＴがオンするためのしきい値電圧を低減することができ、且つオン電圧も低減することができた。

本発明に係る半導体装置の第１の実施例を示すＵＭＯＳＦＥＴの概略断面図。 図１のＵＭＯＳＦＥＴの熱平衡状態における空乏層の拡がりを示す説明図。 図１のＵＭＯＳＦＥＴのオン状態における空乏層の拡がりを示す説明図。 本発明に係る半導体装置のＩ−Ｖ特性図 本発明に係る半導体装置の第一の製造工程における概略断面図。 図５に示した次の製造工程における概略断面図。 図６に示した次の製造工程における概略断面図。 図７に示した次の製造工程における概略断面図。 図８に示した次の製造工程における概略断面図。 図５に示した次の製造工程における概略断面図。 図６に示した次の製造工程における概略断面図。 図７に示した次の製造工程における概略断面図。 本発明に係る半導体装置の第２の実施例を示すレイアウト図。 本発明に係る半導体装置の第３の実施例を示すレイアウト図。 本発明に係る半導体装置の第４の実施例を示すレイアウト図 第５の実施例を示す本発明のＵＭＯＳＦＥＴを用いた回路図。 図１６の回路に対応する６ｉｎ１モジュールの概略構造図。 本発明に係る半導体装置の第６の実施例を示すＩＧＢＴの概略断面図。 従来のＵＭＯＳＦＥＴの概略断面図。

符号の説明

１０：ｎ^＋型ＳｉＣウェハ、１１：ｎ⁻型ドリフト層、１２：ｐボディ層、１３：ｎ^＋型ソース層、１４：ｐ^＋型領域、１５：チャネル領域、１６：ｐ型電界緩和領域、１７：ゲート酸化膜、２０、２１：空乏層、２２：蓄積領域、３１：ドレイン電極、３２：シリサイド、３３：ソース電極、３４：ゲート電極、４０、４２、４５：マスク材、４１、４７：窒素イオン、４３、４６：アルミニウムイオン、５０：本発明に係るＵＭＯＳＦＥＴ、５１：Ｐ側端子引き出し、５２：Ｎ側端子引き出し、５３：Ｐ側ゲート引き出し、５４：Ｎ側ゲート引き出し、５５：Ｐ側出力引き出し、５６：Ｎ側出力引き出し、５７：Ｐ側基板、５８：Ｎ側基板、５９：フリーホイルダイオード、６０：ｐ^＋型ＳｉＣウェハ、６１：ベース層、６３：エミッタ層、７１コレクタ電極、７２：シリサイド層、７３：エミッタ電極。

Claims (17)

1. 第１の導電型の第１の半導体層と、
   前記第１の半導体層上に形成され、前記第１の半導体層の不純物濃度より低濃度の第１の導電型のドリフト領域を構成する第２の半導体層と、
   前記第２の半導体層上に形成され、前記第１の導電型と反対の第２の導電型を有し、前記第２の半導体層との間に接合を形成する第３の半導体層と、
   前記第３の半導体層上に形成された第１の導電型の第４の半導体層と、
   少なくとも前記第３の半導体層を貫通し且つ前記第２の半導体層につながった凹部を形成するトレンチと、
   前記トレンチの側面と底面とに形成された絶縁物層と、
   前記第２の半導体層内に、前記トレンチの底部よりその周縁部に形成された第２の導電型の半導体領域と、
   前記第４の半導体層から、前記第２の半導体層内の第２の導電型の半導体領域に至る、前記トレンチ側面に形成され、且つ第１の導電型を有し、前記ドリフト領域を構成する第２の半導体層より不純物濃度が高いチャネル領域と、
   前記トレンチの側面と底面とに形成された絶縁物層によって絶縁され、少なくともその一部が前記トレンチ内に形成されたゲート電極と、を少なくとも有する半導体装置。
2. 熱平衡状態において、前記第２導電型の第３の半導体層から前記ドリフト領域を構成する第１導電型の第２の半導体層に拡がる空乏層と、前記第２の半導体層内の第２の導電型の半導体領域から前記ドリフト領域を構成する第２の半導体層に拡がる空乏層とが分離していることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の半導体層がドレイン領域或いはソース領域であり、前記第４の半導体層がソース領域或いはドレイン領域であることを特徴とする請求項１に記載の半導体装置。
4. 前記第１から第４の各半導体層が、ＳｉＣであることを特徴とする請求項１に記載の半導体装置。
5. 前記チャネル領域の不純物濃度が、前記第３の半導体層の不純物濃度より低濃度であることを特徴とする請求項１に記載の半導体装置。
6. 前記第１の半導体層がドレイン領域或いはソース領域、前記第４の半導体層がソース領域或いはドレイン領域であることを特徴とする請求項２に記載の半導体装置。
7. 前記第１から第４の各半導体層が、ＳｉＣであることを特徴とする請求項２に記載の半導体装置。
8. 前記チャネル領域の不純物濃度が、前記第３の半導体層の不純物濃度より低濃度であることを特徴とする請求項２に記載の半導体装置。
9. 前記第１の半導体層が、コレクタ領域であり、前記第４の半導体層がエミッタ領域であることを特徴とする請求項１に記載の半導体装置。
10. 前記第１から第４の各半導体層が、ＳｉＣであることを特徴とする請求項１に記載の半導体装置。
11. 前記チャネル領域の不純物濃度が、前記第３の半導体層の不純物濃度より低濃度であることを特徴とする請求項１に記載の半導体装置。
12. 前記第１の半導体層が、コレクタ領域であり、前記第４の半導体層がエミッタ領域であることを特徴とする請求項２に記載の半導体装置。
13. 前記第１から第４の各半導体層が、ＳｉＣであることを特徴とする請求項２に記載の半導体装置。
14. 前記チャネル領域の不純物濃度が、前記第３の半導体層の不純物濃度より低濃度であることを特徴とする請求項２に記載の半導体装置。
15. 請求項１に記載の半導体装置を含んで構成されることを特徴とする電気回路装置。
16. 請求項５に記載の半導体装置を含んで構成されることを特徴とする電気回路装置。
17. 前記電気回路装置が３相インバータ回路を有するものであることを特徴とする請求項１６に記載の電気回路装置。

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