[go: up one dir, main page]

JP6099749B2 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6099749B2
JP6099749B2 JP2015529396A JP2015529396A JP6099749B2 JP 6099749 B2 JP6099749 B2 JP 6099749B2 JP 2015529396 A JP2015529396 A JP 2015529396A JP 2015529396 A JP2015529396 A JP 2015529396A JP 6099749 B2 JP6099749 B2 JP 6099749B2
Authority
JP
Japan
Prior art keywords
silicon carbide
termination
semiconductor device
trench
diffusion layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015529396A
Other languages
English (en)
Other versions
JPWO2015015808A1 (ja
Inventor
泰宏 香川
泰宏 香川
梨菜 田中
梨菜 田中
裕 福井
裕 福井
洪平 海老原
洪平 海老原
史郎 日野
史郎 日野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2015015808A1 publication Critical patent/JPWO2015015808A1/ja
Application granted granted Critical
Publication of JP6099749B2 publication Critical patent/JP6099749B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/64Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66Vertical DMOS [VDMOS] FETs
    • H10D30/665Vertical DMOS [VDMOS] FETs having edge termination structures
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01Manufacture or treatment
    • H10D12/031Manufacture or treatment of IGBTs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01Manufacture or treatment
    • H10D12/031Manufacture or treatment of IGBTs
    • H10D12/032Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411Insulated-gate bipolar transistors [IGBT]
    • H10D12/441Vertical IGBTs
    • H10D12/461Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/01Manufacture or treatment
    • H10D30/021Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/64Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66Vertical DMOS [VDMOS] FETs
    • H10D30/668Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/104Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107Buried supplementary regions, e.g. buried guard rings 
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393Body regions of DMOS transistors or IGBTs 
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325Silicon carbide
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/20Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311Gate electrodes for field-effect devices
    • H10D64/411Gate electrodes for field-effect devices for FETs
    • H10D64/511Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H10P30/22

Landscapes

  • Electrodes Of Semiconductors (AREA)

Description

本発明は、炭化珪素半導体装置およびその製造方法に関するものであり、特にトレンチゲート型の炭化珪素半導体装置およびその製造方法に関するものである。
パワーエレクトロニクス機器において、電気モータ等の負荷への電力供給を制御するため、IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal Oxide Semiconductor Field Effect Transistor)などの絶縁ゲート型半導体装置と呼ばれるスイッチング素子が広く使用されている。このような絶縁ゲート型半導体装置の中には、ゲート電極が半導体層に埋め込み形成されたトレンチゲート型の半導体装置が存在する。一方、高耐圧及び低損失を実現できる次世代の半導体装置として、炭化珪素(SiC)を用いた半導体装置(以下、「炭化珪素半導体装置」という。)が注目されており、トレンチゲート型の炭化珪素半導体装置についても開発が進められている。
シリコン(Si)を用いたトレンチゲート型の半導体装置では、半導体層のアバランシェ電界強度が、ゲート絶縁膜の絶縁破壊電界強度よりも低いため、半導体層のアバランシェ電界強度によって、半導体装置の耐圧が決定されていた。一方、SiCのアバランシェ電界強度はSiの約10倍となるので、炭化珪素半導体装置では半導体層(SiC)のアバランシェ電界強度とゲート絶縁膜の絶縁破壊電界強度とが同等になる。そして、トレンチゲート型の半導体装置では半導体装置に電圧が印加されるとトレンチ下部の角部に電界集中が発生するため、炭化珪素半導体装置ではトレンチ角部のゲート絶縁膜から先に絶縁破壊が生じることとなる。そのため、トレンチゲート型の炭化珪素半導体装置では、ゲート絶縁膜の電界強度によって、耐圧が制限されていた。
そこで、従来のトレンチゲート型の炭化珪素半導体装置では、nチャネル型の場合、トレンチ下部のドリフト層においてp型不純物が高濃度に注入された保護拡散層を設けることが提案されている(例えば、特許文献1)。また、従来のトレンチゲート型の半導体装置では、特許文献2記載のように、複数のトレンチを設け、それぞれのトレンチ下部に保護拡散層が設けることが知られている。このようにトレンチ下部に保護拡散層を設けることで、トレンチ角部における電界集中を緩和し、耐圧を向上させることができる。
特開2001−267570号公報 特開2007−242852号公報
上述のように、トレンチ下部に保護拡散層を設ける場合、トレンチ角部の電界集中を十分に緩和するため保護拡散層の不純物濃度を高くしていく必要があるが、保護拡散層の不純物濃度を高くするに連れて保護拡散層とドリフト層とのPN接合部分で発生する電界が増大する。その結果、トレンチ角部のゲート絶縁膜の破壊よりも先に保護拡散層がアバランシェ降伏により破壊することとなり、保護拡散層においてアバランシェ降伏が発生する電圧(以下、「アバランシェ電圧」という。)によって半導体装置の耐圧が制限されるおそれがある。
また、複数のトレンチを設け、それぞれのトレンチ下部に保護拡散層を設けた場合、保護拡散層に生じる電界は隣り合う保護拡散層によって緩和されることとなる。しかしながら、複数の保護拡散層のうち最外周の保護拡散層は、隣り合う保護拡散層が一方にしか設けられていないため、最外周の保護拡散層における電界が最も高くなる。その結果、最外周の保護拡散層で先にアバランシェ降伏が生じることとなり、最外周の保護拡散層におけるアバランシェ電圧によって耐圧が制限されるおそれがある。以上のように、従来のトレンチゲート型の炭化珪素半導体装置では、保護拡散層のアバランシェ電圧によって耐圧が制限されるおそれがあった。
本発明は、上述のような問題を解決するためになされたもので、トレンチ下部に形成された保護拡散層における電界を緩和し耐圧を向上させることができる炭化珪素半導体装置を提供することを目的とする。
本発明にかかる炭化珪素半導体装置は、半導体層上に設けられ、活性領域と活性領域の周囲の領域である終端領域とに形成された第一導電型のドリフト層と、活性領域においてドリフト層の上部に形成された第二導電型のベース領域と、ベース領域内の上部に形成された第一導電型のソース領域と、活性領域においてソース領域及びベース領域を貫通して形成された活性トレンチと、終端領域のドリフト層において活性トレンチを囲むように形成された終端トレンチと、活性トレンチの底面及び側面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して活性トレンチ内に形成されたゲート電極と、活性トレンチの下部および終端トレンチの下部の一部に形成され第二導電型の不純物濃度が第一の不純物濃度である第二導電型の保護拡散層と、終端トレンチの下部の保護拡散層の外側に形成され第二導電型の不純物濃度が第一の不純物濃度よりも低い第二の不純物濃度である第二導電型の終端拡散層とを備え、終端拡散層は、離間して形成され第二の不純物濃度を有する複数の第二導電型の不純物領域を有するものである。
本発明にかかる炭化珪素半導体装置によれば、活性領域の周囲の領域である終端領域において終端トレンチが形成され、終端トレンチの下部に終端拡散層が形成されているため、活性領域のトレンチ下部に形成された保護拡散層の周囲には終端拡散層が存在することとなる。その結果、終端拡散層からの空乏層の伸びによって、保護拡散層における電界を緩和することができる。また、終端拡散層の第二導電型の不純物濃度である第二の不純物濃度が保護拡散層の第二導電型の不純物濃度である第一の不純物濃度よりも低いため、終端拡散層自体に生じる電界についても保護拡散層における電界より低減され、終端拡散層におけるアバランシェ降伏についても抑制される。よって、保護拡散層における電界を緩和するとともに、終端拡散層におけるアバランシェ降伏についても抑制できるため、炭化珪素半導体装置の耐圧を向上させることができる。
本発明の実施の形態1に係る炭化珪素半導体装置の平面図である。 本発明の実施の形態1に係る炭化珪素半導体装置の断面図である。 本発明の実施の形態1に係る炭化珪素半導体装置の断面図である。 本発明の実施の形態1に係る炭化珪素半導体装置の製造方法の製造工程を示す断面図である。 本発明の実施の形態1に係る炭化珪素半導体装置の製造方法の製造工程を示す断面図である。 本発明の実施の形態1に係る炭化珪素半導体装置の製造方法の製造工程を示す断面図である。 本発明の実施の形態1に係る炭化珪素半導体装置の製造方法の製造工程を示す断面図である。 本発明の実施の形態1に係る炭化珪素半導体装置の製造方法の製造工程を示す断面図である。 本発明の実施の形態1に係る炭化珪素半導体装置の製造方法の製造工程を示す断面図である。 本発明の実施の形態1に係る炭化珪素半導体装置の製造方法の製造工程を示す断面図である。 本発明の実施の形態1に係る炭化珪素半導体装置の製造方法の製造工程を示す断面図である。 本発明の実施の形態1に係る炭化珪素半導体装置の製造方法の製造工程を示す断面図である。 本発明の実施の形態1に係る炭化珪素半導体装置の断面図である。 本発明の実施の形態1に係る炭化珪素半導体装置の断面図である。 本発明の実施の形態2に係る炭化珪素半導体装置の断面図である。 本発明の実施の形態3に係る炭化珪素半導体装置の断面図である。
実施の形態1.
まず、図1乃至図3を用いて実施の形態1に係る炭化珪素半導体装置100の構成を説明する。図1は、実施の形態1に係る炭化珪素半導体装置100の平面図である。図1において半導体層2上及びトレンチ内に形成されるゲート絶縁膜5、ゲート電極7、層間絶縁膜8、及びソース電極9については図示省略するため、図1にはトレンチ5a及び終端トレンチ5bが形成された半導体層2が示されている。
なお、以下において、「活性領域」とは半導体装置のオン状態においてチャネル形成されることで電流が流れる領域であり、「終端領域」とは、活性領域の周囲における領域とする。また、「不純物濃度」とは各領域における不純物濃度のピーク値を示すものとする。さらに、以下において、「外周側」とは図1に示す炭化珪素半導体装置100の平面視(平面方向)において炭化珪素半導体装置100の内から炭化珪素半導体装置100の外に向かう方向であり、「内周側」とは「外周側」に対して反対の方向とする。よって、図3において例示すると、右から左へ向かう方向が外周側であり、左から右へ向かう方向が内周側となる。
実施の形態1に係る炭化珪素半導体装置100は、トレンチゲート型のMOSFETである。図1において、炭化珪素半導体装置100の半導体層2には、活性領域30においてトレンチ5aが形成され、終端領域40においてトレンチ5aの周囲には終端トレンチ5bが形成されている。また、図1に示すように、トレンチ5aは、平面方向において格子状に配設されている。そして、トレンチ5aで区切られた複数の区画(セル)がそれぞれMOSFETとして機能することとなる。なお、本実施の形態では、セルが格子状に区切られた形状で配設されるように形成されているが、セル配置については、櫛型や千鳥状に配設されるような他の形態であっても構わない。また、図1において、終端トレンチ5bの幅41は、格子状に配設された活性トレンチ5aの一本一本の幅31よりも広い。以下、炭化珪素半導体装置100の詳細について説明する。
図2を用いて、活性領域30における炭化珪素半導体装置100の構成について説明する。図2は、図1におけるA−A断面図であり、実施の形態1に係る炭化珪素半導体装置100の活性領域30における断面図である。
図2において、炭化珪素半導体装置100は、活性領域30において、n型の炭化珪素基板1と、炭化珪素基板1の表面上に形成された半導体層2と、半導体層2の上部に形成された層間絶縁膜8及びソース電極9と、炭化珪素基板1の裏面側に形成されたドレイン電極10とを備える。半導体層2は、炭化珪素基板1上にエピタキシャル成長させたn型のエピタキシャル成長層から成り、半導体層2内の上部にはp型のベース領域3が形成され、ベース領域3内の上部には、n型のソース領域4が形成される。また、ベース領域3が形成されていない半導体層2のn型領域がドリフト層2aとなる。なお、半導体層2とは、ドリフト層2a、ベース領域3、及びソース領域4をまとめた総称となる。
ここで、ドリフト層2aにおけるn型の不純物濃度は1.0E15cm-3〜1.0E17cm-3とし、ベース領域3のp型の不純物濃度は1.0E17cm-3〜1.0E18cm-3とし、ソース領域4のn型の不純物濃度は1.0E18cm-3〜1.0E21cm-3とする。
図2において、活性領域30における半導体層2には、ソース領域4及びベース領域3を貫通してドリフト層2aまで達するトレンチ5aが形成される。トレンチ5aの側面及び底面には、ゲート絶縁膜6が設けられている。さらに、トレンチ5aには、ゲート絶縁膜6を介して、ゲート電極7が埋没して形成される。また、トレンチ5aの下部におけるドリフト層2aには、p型の不純物濃度が第一の不純物濃度であるp型の保護拡散層13が形成される。なお、第一の不純物濃度については後述する。
図2において、半導体層2の上面には、ゲート電極7を覆うように層間絶縁膜8が形成される。層間絶縁膜8には、半導体層2の表面上のソース領域4及びベース領域3に達するコンタクトホールが形成されている。層間絶縁膜8上にはソース電極9が形成されており、ソース電極9は、層間絶縁膜8のコンタクトホールを通して、ソース領域4及びベース領域3に接続する。
次に、図3を用いて、活性領域30と終端領域40との境界部分及び終端領域40における炭化珪素半導体装置100の構成を説明する。図3は、図1におけるB−B断面図であり、実施の形態1に係る炭化珪素半導体装置100の活性領域30と終端領域40との境界部分及び終端領域40における断面図である。
図3に示すように、終端領域40においても、炭化珪素基板1の表面側に半導体層2(ドリフト層2a)が形成されるとともに、炭化珪素基板1の裏面側にドレイン電極10が形成されている。図3において、活性領域30における半導体層2内の上部にはベース領域3が形成され、ベース領域3内の上部にはソース領域4が形成されており、図3におけるソース領域4が活性領域30において最外周のソース領域4となる。
そして、最外周のソース領域4よりも外周側における半導体層2(ドリフト層2a)には、終端トレンチ5bが形成されている。終端トレンチ5bは、終端領域40において形成されているが、半導体層2の平面方向の端部では形成されていない。また、終端トレンチ5bは、図1に示すように、炭化珪素半導体装置100の活性領域30を囲うように形成されている。なお、図3において、終端トレンチ5bが形成された領域よりも外周側が終端領域40であり、終端トレンチ5bが形成された領域よりも内周側が活性領域30となる。
図3において、終端トレンチ5bの下部には、内周側に保護拡散層13が形成され、外周側に終端拡散層16が形成される。終端トレンチ5b下部に形成された保護拡散層13は、活性領域30におけるトレンチ5a下部に形成された保護拡散層13と繋がっている。また、終端トレンチ5bの下部に形成される保護拡散層13は、終端トレンチ5b下部の内周側端部にまで延在して形成されている。一方、終端拡散層16は、p型の不純物濃度が第二の不純物濃度であるp型の半導体層であり、第二の不純物濃度については後述する。また、終端拡散層16は、保護拡散層13の外周側において半導体層2の平面方向の端部に向かって延在しているが、半導体層2の外周側では複数の小領域に分割して形成されている。
また、図3において、終端トレンチ5bの側面及び底面にはゲート絶縁膜6が形成され、終端トレンチ5b内においてゲート絶縁膜6上には活性領域30側の一部にゲート電極7が形成されている。ゲート電極7は、保護拡散層13上の終端トレンチ5b内から、活性領域30最外周のソース領域4上に乗り上げるように設けられる。さらに、図3において、ゲート絶縁膜6及びゲート電極7上には、半導体層2の平面方向の端部から活性領域30に向かって、層間絶縁膜8が延在している。また、ゲート電極7上の層間絶縁膜8にはコンタクトホールが形成されており、ゲートパッド17は層間絶縁膜8のコンタクトホールを通してゲート電極7に接続している。ゲートパッド17がゲート電極7に接続する位置は、終端トレンチ5b下部に形成された保護拡散層13上とする。
ここで、保護拡散層13のp型不純物濃度である第一の不純物濃度は、ドレイン電極10とソース電極9との間に炭化珪素半導体装置100の定格電圧が印加された場合に、保護拡散層13が完全空乏化しない不純物濃度とすることが好ましい。より具体的には5.0E17cm−3以上であり、5.0E18cm−3以下とすることが好ましい。一方、終端拡散層16のp型不純物濃度である第二の不純物濃度は、保護拡散層13のp型不純物濃度である第一の不純物濃度よりも低い不純物濃度とする。より具体的には、1.0E17cm−3以上であり、1.0E18cm−3以下であり、かつ、第一の不純物濃度より低い不純物濃度であることが好ましい。
次に、本実施の形態に係る炭化珪素半導体装置100の動作について説明する。炭化珪素半導体装置100のゲート電極7に閾値電圧以上の電圧が印加されると、活性領域30において、ゲート電極7と対向するベース領域3の領域においてチャネルが形成される。これにより、n型のソース領域4とn型のドリフト層2aとの間にキャリアである電子が流れる経路が形成される。そして、ソース領域4からドリフト層2aへ流れ込む電子は、ドレイン電極10とソース電極9との間に印加される電圧(ドレイン電圧)によって形成される電界に従って、ドリフト層2a及び炭化珪素基板1を経由してドレイン電極10に到達する。その結果、ゲート電極7に閾値電圧以上の電圧を印加することにより、ドレイン電極10からソース電極9に電流が流れることとなり、この状態が炭化珪素半導体装置100のオン状態となる。
一方、ゲート電極7に閾値電圧以下の電圧が印加されている状態では、ベース領域3においてチャネルが形成されず、n型のソース領域4とn型のドリフト層2aとの間にp型のベース領域3が存在することとなる。そのため、キャリアである電子が流れる経路が形成されず、ドレイン電極10からソース電極9に向かう電流は流れない。この状態が炭化珪素半導体装置100のオフ状態となる。
続いて、図4乃至図12を用いて、実施の形態1に係る炭化珪素半導体装置の製造方法について説明する。図4乃至図12は、実施の形態1に係る炭化珪素半導体装置の製造方法の各製造工程を示す図であり、各図において(A)は図1におけるA−A断面に対応する断面図であり、(B)は図1におけるB−B断面に対応する断面図である。なお、図4乃至図12の各図における(B)は、図3における破線で囲んだ領域を図示している。また、以下において、特段の記載がない限り、各図において、(A)、(B)の両図における工程を説明しているものとする。
まず、図4において、互いに対向する第1主面(表面)及び第2主面(裏面)を有し、4Hのポリタイプを有するn型の炭化珪素基板1を用意する。そして、活性領域30及び終端領域40において、炭化珪素基板1の表面上に、化学気相堆積(Chemical Vapor Deposition:CVD)法により、n型の半導体層2をエピタキシャル成長させる。また、半導体層2の厚さは5〜50μmとし、半導体層2のn型の不純物濃度は1.0E15cm-3〜1.0E17cm-3とする。
そして、図4(A)に示すように、活性領域30において、半導体層2の表面に図示しない注入マスクを介してp型の不純物としてAlイオンを注入し、半導体層2内の上部にベース領域3を形成する。Alイオンの注入深さは半導体層2の厚さよりも浅いものとし、0.5〜3.0μm程度とする。また、イオン注入量はベース領域3のp型の不純物濃度が1.0E17cm-3〜1.0E18cm-3となるようにし、半導体層2のn型の不純物濃度より高いものとする。これにより、半導体層2のAlイオンが注入された領域がp型のベース領域3となり、半導体層2のAlイオンが注入されていない領域がn型のドリフト層2aとなる。なお、ベース領域3はエピタキシャル成長によって形成することとしてもよい。かかる場合においても、不純物濃度及び厚さはイオン注入によって形成する場合と同等とする。また、ベース領域3に注入されるp型の不純物は、Al以外にB等の他のp型不純物としてもよく、以下において、p型の不純物を注入する場合においても同様である。
その後、半導体層2の表面に図示しない注入マスクを介してn型の不純物としてNをイオン注入し、ベース領域3内の上部の一部にソース領域4を形成する。Nのイオン注入深さはベース領域3の厚さより浅いものとする。また、ソース領域4におけるn型の不純物濃度は、1.0E18cm-3〜1.0E21cm-3の範囲であり、ベース領域3におけるp型の不純物濃度以上とする。また、ソース領域4に注入されるn型の不純物は、N以外の他のn型不純物としてもよい。
次に、図5において、半導体層2の表面に酸化珪素層11を1.0〜2.0μm程度堆積する。その後、酸化珪素層11の表面にレジスト材からなるエッチングマスク12を形成する。エッチングマスク12には、後述するトレンチ5a及び終端トレンチ5bを形成する部分に開口を形成する。そして、図6において、表面にエッチングマスク12が形成された状態で、酸化珪素層11を反応性イオンエッチング(RIE)処理によりエッチングする。これにより、酸化珪素層11に開口が形成され、開口が形成された酸化珪素層11が次工程でのエッチングマスクとなる。
続いて、図7において、エッチングマスクとして酸化珪素層11を用いてRIEを行うことで半導体層2をエッチングし、トレンチ5a及び終端トレンチ5bを形成する。これにより、図7(A)に示すように、活性領域30においてソース領域4からベース領域3を貫通するトレンチ5aが形成され、図7(B)に示すように、終端領域40においてドリフト層2aに終端トレンチ5bが形成される。また、終端トレンチ5bは、図1に示すように、トレンチ5aの周囲にトレンチ5aを囲むように形成される。トレンチ5a及び終端トレンチ5bの深さは0.5〜3.0μm程度とし、トレンチ5aの深さがベース領域3の深さ以上となるようにする。
次に、図8において、酸化珪素層11を除去した後、半導体層2上に注入マスク14を形成し、p型の不純物としてAlイオンを注入する。注入マスク14は、図8(A)においてはトレンチ5a以外の領域を覆い、図8(B)においては終端トレンチ5bの活性領域30側の一部以外を覆うように形成する。これにより、注入マスク14の開口に対応して、トレンチ5a下部と終端トレンチ5b下部の内周側とにおけるドリフト層2aに保護拡散層13が形成される。保護拡散層13に注入するイオン注入量については後述する。
なお、トレンチ5a下部における保護拡散層13の形成には、トレンチ5aのエッチングに用いた酸化珪素層11の残膜を使用し、終端トレンチ5b下部における保護拡散層13の形成にのみ注入マスク14を用いることとしてもよい。かかる場合、エッチング条件、又は酸化珪素層11の厚さを調整することで、イオン注入後においても酸化珪素層11が残存するようにイオン注入を行う必要がある。これにより、活性領域30のトレンチ5aに対する注入マスク14のアライメント精度が必要なくなり、より精度よく保護拡散層13を形成することができる。
続いて、注入マスク14を除去した後、図9において、新たに半導体層2上に注入マスク15を形成し、p型の不純物としてAlイオンを注入する。注入マスク15は、図9(A)において半導体層2の表面全面を覆うように形成し、図9(B)において終端トレンチ5b下部の保護拡散層13より外周側に開口が位置するように形成する。また、図9(B)において、注入マスク15には複数の開口が形成され、活性領域30側の開口については他の開口よりも開口幅が大きいものとなっている。
そして、注入マスク15を用いてイオン注入をすることで、注入マスク15の開口に対応して、終端トレンチ5b下部におけるドリフト層2aに終端拡散層16が形成される。終端拡散層16に注入するイオン注入量については後述する。なお、本実施の形態では、保護拡散層13を形成した後に終端拡散層16を形成することとしたが、終端拡散層16を形成した後に保護拡散層13を形成することとしても良い。
ここで、保護拡散層13に注入するイオン注入量は、保護拡散層13のp型不純物濃度である第一の不純物濃度が、ドレイン電極10とソース電極9との間に炭化珪素半導体装置100の定格電圧が印加された場合に、保護拡散層13が完全空乏化しない不純物濃度となるように注入を行うことが好ましい。より具体的には5.0E17cm−3以上であり、5.0E18cm−3以下となるように行うことが好ましい。一方、終端拡散層16に注入するイオン注入量は、終端拡散層16のp型不純物濃度である第二の不純物濃度が、保護拡散層13のp型不純物濃度よりも低い不純物濃度となるように注入を行う。より具体的には、1.0E17cm−3以上であり、1.0E18cm−3以下であり、かつ、第一の不純物濃度より低い不純物濃度となるように行うことが好ましい。
その後、注入マスク15を除去した後、熱処理装置によって、アニール処理を行う。アニール処理は、アルゴン(Ar)ガスなどの不活性ガス雰囲気中において、1300〜1900℃、30秒〜1時間で行う。これにより、イオン注入されたN、Alの不純物が活性化される。
次に、図10において、ソース領域4、ベース領域3を含む半導体層2の表面及びをトレンチ5a並びに終端トレンチ5bの底面並びに側面(内壁)に酸化珪素からなるゲート絶縁膜6を形成する。ゲート絶縁膜6の形成は、半導体層2の熱酸化、又は半導体層2の上部への酸化珪素層の堆積によって行うことができる。そして、トレンチ5a内、及び終端トレンチ5b内においてゲート電極7を形成する。ゲート電極7の形成は、導電性を有する多結晶珪素膜を減圧CVD法により形成し、これをパターニングすることにより行うことができる。ここで、図10(A)に示すように、トレンチ5a内部ではゲート電極7がゲート絶縁膜6を介して埋没して形成されているが、図10(B)に示すように終端トレンチ5b内部では保護拡散層13の上部より活性領域30側のゲート絶縁膜6上にゲート電極7が形成される。
続いて、図11において、ゲート電極7を覆うように半導体層2の表面上に層間絶縁膜8を減圧CVD法により形成した後、図11(A)においては、層間絶縁膜8及びゲート絶縁膜7にコンタクトホールを形成し、図11(B)においては、ゲート電極7上における層間絶縁膜8にコンタクトホールを形成する。
そして、図12(A)において、層間絶縁膜8に形成したコンタクトホール内及び層間絶縁膜8上にソース領域4に電気的に接続されるソース電極9を形成する。また、図12(B)において層間絶縁膜8に形成したコンタクトホール内及び層間絶縁膜8上にゲート電極7と電気的に接続されるゲートパッド17を形成する。最後に、炭化珪素基板1の裏面にドレイン電極10を形成する。ここで、ソース電極9、ゲートパッド17、及びドレイン電極10となる材料としてはAl、Cu、Niなどの電極材料から適宜選択することができる。以上の工程により、炭化珪素半導体装置100が完成する。
本実施の形態にかかる炭化珪素半導体装置100は、上述した構成とすることで、以下のような効果を奏する。
まず、トレンチ下部に保護拡散層を設けたトレンチゲート型の炭化珪素半導体装置における課題について説明する。炭化珪素半導体装置のオフ状態において、ドレイン電圧は100〜10000Vの高電圧となり、ドレイン電圧はトレンチ下部に設けた保護拡散層からドリフト層に伸びる空乏層で保持される。その際、保護拡散層の底部、特に保護拡散層底部の角部において電界が集中することとなり、角部における電界がドリフト層のアバランシェ降伏電界を超えると、保護拡散層においてアバランシェ降伏が発生し、絶縁破壊が生じる恐れがある。また、トレンチ角部におけるゲート絶縁膜においても電界集中が発生するためゲート絶縁膜が絶縁破壊する恐れもあるが、保護拡散層によってゲート絶縁膜を十分に保護されている場合には、保護拡散層の絶縁破壊が先に生じることとなるため、保護拡散層においてアバランシェ降伏が発生する電圧(以下、「アバランシェ電圧」という。)によって半導体装置の耐圧が制限されるおそれがある。
また、トレンチゲート型の半導体装置において、複数のトレンチを設ける場合、それぞれのトレンチ下部に保護拡散層が設けられる。すると、保護拡散層の角部に生じる電界は隣り合う保護拡散層からの空乏層の伸びによって緩和されることとなる。しかしながら、複数の保護拡散層のうち最外周の保護拡散層は、隣り合う保護拡散層が一方にしか設けられていないため、最外周の保護拡散層における電界が最も高くなる。その結果、最外周の保護拡散層で先にアバランシェ降伏が生じることとなり、最外周の保護拡散層におけるアバランシェ電圧によって耐圧が制限されるおそれがある。
本実施の形態では、活性領域30の周囲の領域である終端領域40に終端トレンチ5bを形成し、終端トレンチ5b下部に終端拡散層16を形成しているため、活性領域30に設けられたトレンチ5a下部に形成された保護拡散層13の周囲には終端拡散層16が存在することとなる。そのため、最外周に形成された保護拡散層13の外周側においても終端拡散層16が存在するため、終端拡散層16からの空乏層の伸びによって、最外周の保護拡散層13、特に最外周の保護拡散層13の角部における電位分布がなだらかになる。その結果、最外周の保護拡散層13の角部に印加される電界を緩和することができる。
また、終端拡散層16の不純物濃度である第二の不純物濃度が保護拡散層13の不純物濃度である第一の不純物濃度以上の濃度であると、終端拡散層16における電界が保護拡散層13における電界よりも高くなり、終端拡散層16でのアバランシェ電圧によって耐圧が制限されるおそれがある。本実施の形態では、第二の不純物濃度は第一の不純物濃度よりも低いため、終端拡散層16自体に発生する電界についても、保護拡散層13に発生する電界に対して低減することができる。よって、最外周の保護拡散層13や終端拡散層16におけるアバランシェ電圧によって半導体装置の耐圧が制限されることを抑制することができるため、炭化珪素半導体装置100の耐圧を向上させることができる。
さらに、本実施の形態では、トレンチ5aの下部において保護拡散層13を設けているため、トレンチ5a内のゲート絶縁膜6に印加される電界を緩和することができる。一方、トレンチ5aの下部において保護拡散層13を設けた場合であっても、保護拡散層13が完全空乏化してしまうと、トレンチ5a内のゲート絶縁膜6に電界がかかることとなり、ゲート絶縁膜6角部における破壊が生じる恐れがある。
そこで、保護拡散層13の不純物濃度を、ドレイン電極10とソース電極9との間に炭化珪素半導体装置100の定格電圧が印加された場合に、保護拡散層13が完全空乏化しない不純物濃度とすることで、炭化珪素半導体装置100のオフ時に保護拡散層13が完全空乏化することがなくなるため、ゲート絶縁膜6を確実に保護することできる。より具体的には、保護拡散層13の不純物濃度を5.0E17cm−3以上であり、5.0E18cm−3以下とすることで、ゲート絶縁膜6を確実に保護することができる。
そして、上述のように、保護拡散層13の不純物濃度を完全空乏化しないように高くしていくと、保護拡散層13において発生する電界が高くなるため、ゲート絶縁膜6が破壊されるよりも先に保護拡散層13においてアバランシェ降伏が発生する恐れがある。特に、最外周の保護拡散層13では、上述したように、他の保護拡散層13よりも先にアバランシェ降伏が発生する恐れがある。
しかしながら、本実施の形態では、終端拡散層16を設けるため、最外周の保護拡散層13の周囲にも終端拡散層16が形成されることとなり、最外周の保護拡散層13において発生する電界についても緩和することができ、他の保護拡散層13よりも先にアバランシェ降伏が発生することを抑制できる。以上のように、本実施の形態では、ゲート絶縁膜6、保護拡散層13、及び終端拡散層16において発生する電界を低減することができるため、ゲート絶縁膜6の絶縁破壊及び保護拡散層13並びに終端拡散層16におけるアバランシェ降伏のいずれについても抑制することができ、炭化珪素半導体装置100の耐圧を向上させることができる。
なお、本実施の形態では、トレンチ5aを格子状に形成することとしたが、櫛型や千鳥状に形成することとしても良い。かかる場合においても、トレンチ5aの周囲に終端トレンチ5bが形成され、終端トレンチ5b下部の終端拡散層16によって保護拡散層13の電界を緩和することができる。
また、終端拡散層16の外周側には離間した複数の小領域が形成されているが、このような構成とすることで、終端拡散層16は一般的な半導体装置において終端領域40に形成されるガードリングとしての機能も果たす。そのため、終端領域40において、終端拡散層16から半導体層2の端部に向かって空乏層が伸び、終端領域40における電界を緩和することができる。また、終端拡散層16の外周側の構造は、外周側に向かうに連れて不純物濃度が低下するような階調を有するJTE(Junction Termination Extention)構造等の他の終端構造としても構わない。
さらに、終端トレンチ5b内にもゲート絶縁膜6が形成されているため、終端トレンチ5b内のゲート絶縁膜6の角部において電界集中が発生することとなるが、終端トレンチ5b下部の平面方向における内周側(活性領域30側)に保護拡散層13を形成しているため、終端トレンチ5b内のゲート絶縁膜6に印加される電界を緩和することができる。
なお、終端トレンチ5b内のゲート絶縁膜6角部に印加される電界がトレンチ5a内のゲート絶縁膜6角部に印加される電界よりも低い場合や終端トレンチ5b内に形成されるゲート絶縁膜6の絶縁強度が十分に高い場合等には、終端トレンチ5b下部に保護拡散層13を設けず、終端トレンチ5b下部全面に終端拡散層16のみを設けることとしても良い。かかる場合、トレンチ5a下部に形成された最外周の保護拡散層13に印加される電界は、終端拡散層16に緩和されることとなる。
一方、終端トレンチ5b下部に保護拡散層13を設ける場合には、終端トレンチ5b下部に形成された保護拡散層13が最外周の保護拡散層13となる。そのため、トレンチ5a下部に形成された保護拡散層13のうちの最外周の保護拡散層13に印加される電界は、終端トレンチ5b下部に形成された保護拡散層13によって緩和されるが、終端トレンチ5b下部に形成された最外周の保護拡散層13におけるアバランシェ降伏が懸念される。しかしながら、本実施の形態では、終端トレンチ5b下部に形成された最外周の保護拡散層13に印加される電界は終端拡散層16によって緩和されることとなるため、終端トレンチ5b下部に形成された最外周の保護拡散層13のアバランシェ電圧によって耐圧が制限されることを抑制できる。
さらに、図13及び図14には、本実施の形態にかかる炭化珪素半導体装置100の変形例である炭化珪素半導体装置101及び炭化珪素半導体装置102の断面図をそれぞれ示す。
図13に示すように、本実施の形態では、終端トレンチ5b底面の一部から半導体層2の端部に向かって、フィールド絶縁膜18を形成することとしても良い。フィールド絶縁膜18は、終端トレンチ5b内に形成されたゲート電極7がフィールド絶縁膜18に乗り上げるように、ゲート絶縁膜6と半導体層2との間に形成される。より詳細には、層間絶縁膜8が開口されゲートパッド17が接続する領域よりも内周側(活性領域30側)から外周側(終端領域40側)に向かって形成される。フィールド絶縁膜18の形成は、減圧CVD法により形成すればよく、ゲート絶縁膜6の厚みよりも厚くなるように形成する。このようにフィールド絶縁膜18を設けることで、ゲート−ドレイン間の寄生容量を低減することができ、スイッチング損失の低減ができる。
また、図14に示すように、ゲート電極7を終端拡散層16の上部にまで形成し、終端拡散層16上においてゲートパッド17がゲート電極7に接続するようにしてもよい。このような構成により、終端拡散層16の上部のゲート電極7によって電位分布が曲げられ、終端拡散層16内の電界集中点が分散される。そのため、終端拡散層16の電界分布をなだらかにすることができ、終端領域40の幅を縮小することができこととなり、炭化珪素半導体装置102のチップ面積をより小さくすることができる。
なお、本実施の形態では、ドリフト層2aと炭化珪素基板1とが同一の導電型を有する構造であるMOSFETについて例示したが、ドリフト層2aと炭化珪素基板1とが異なる導電型を有する構造のIGBTに対しても、本発明は適用可能である。例えば、図2に示した構成に対して、炭化珪素基板1をp型の半導体基板とすればIGBTの構成となる。かかる場合、MOSFETのソース領域4およびソース電極9が、それぞれIGBTのエミッタ領域およびエミッタ電極に対応し、MOSFETのドレイン電極10はコレクタ電極に対応することになる。
実施の形態2.
図15は、実施の形態2にかかる炭化珪素半導体装置103を示す断面図である。図15において、図14と同じ符号を付けたものは、同一または対応する構成を示している。本実施の形態では、実施の形態1の図14に示した構成と比較して、ソース電極9が終端トレンチ5b内の保護拡散層13に接続する点で相違する。よって、以下においては、実施の形態1との相違点についてのみ説明し、実施の形態1と同一の構成については説明を省略する。
図15に示すように、終端トレンチ5bのフィールド絶縁膜18とゲート電極7と層間絶縁膜8とを貫通するコンタクトホールが形成されている。そして、ソース電極9は、コンタクトホールを通して、保護拡散層13に接続する。また、層間絶縁膜8は、ゲート電極7とソース電極9とが接続されないように、コンタクトホールの側面においても形成される。
本実施の形態では、上述した構成により以下のような効果を奏する。炭化珪素半導体装置103がスイッチング動作を行うとオン状態とオフ状態とがスイッチング周期で切り替わることとなるため、オフ状態では保護拡散層13からキャリアが拡散し空乏層が広がり、オン状態となると拡散していたキャリアが元の状態に戻ることとなる。ここで、オン状態となる際にキャリアの戻りが遅いと、その分だけスイッチング速度が低下し、スイッチング損失が増加する恐れがある。しかしながら、本実施の形態では、空乏層が広がる保護拡散層13がソース電極9に接続されているため、オン状態となる際にソース電極9のソース電位によって保護拡散層13にキャリアが引き戻されることとなり、スイッチング損失の増加を抑制することができる。
また、実施の形態1と同様に、終端拡散層16によって保護拡散層13の電界を緩和することができ、炭化珪素半導体装置103の耐圧を向上させることできる。
実施の形態3.
図16は、実施の形態3にかかる炭化珪素半導体装置104を示す断面図である。図16において、図15と同じ符号を付けたものは、同一または対応する構成を示している。本実施の形態では、実施の形態2の図15に示した構成と比較して、終端トレンチ5bの構成が相違する。よって、以下においては、実施の形態1との相違点についてのみ説明し、実施の形態1と同一の構成については説明を省略する。
図16に示すように、終端トレンチ5bを半導体層2の端部まで伸ばして形成する。これにより、半導体層2の端部、すなわち、炭化珪素半導体装置104のチップ端はトレンチ5a及び終端トレンチ5bと同じ高さとなる。
本実施の形態では、上述のような構成としたことで、以下のような効果を奏する。終端トレンチ5bが半導体層2の端部にまで延在することで、炭化珪素半導体装置104のチップ端の段差をなくすことが出来るため、プロセス負荷を低減することができる。また、終端トレンチ5b内に形成されるゲート絶縁膜6及びフィールド絶縁膜18の外周側の角部がなくなるため、当該角部において電界集中が発生することがなく、ゲート絶縁膜6及びフィールド絶縁膜18の角部において絶縁破壊が生じるおそれを抑制できる。
また、実施の形態1と同様に、終端拡散層16によって保護拡散層13の電界を緩和することができ、炭化珪素半導体装置104の耐圧を向上させることできる。
なお、本発明は、発明の範囲内において、各実施の形態を自由に組み合わせることや、各実施の形態を適宜、変形、省略することが可能である。
1 炭化珪素基板、2 半導体層、2a ドリフト層、3 ベース領域、4 ソース領域、5a トレンチ、5b 終端トレンチ、6 ゲート絶縁膜、7 ゲート電極、8 層間絶縁膜、9 ソース電極、10 ドレイン電極、11 酸化珪素層、12 エッチングマスク、13 保護拡散層、14 注入マスク、15 注入マスク、16 終端拡散層、17 ゲートパッド、18 フィールド絶縁膜、20 コンタクトホール、30 活性領域、40 終端領域、100 炭化珪素半導体装置、101 炭化珪素半導体装置、102 炭化珪素半導体装置、103 炭化珪素半導体装置、104 炭化珪素半導体装置。

Claims (13)

  1. 半導体層上に設けられ、活性領域と前記活性領域の周囲の領域である終端領域とに形成された第一導電型のドリフト層と、
    前記活性領域において前記ドリフト層の上部に形成された第二導電型のベース領域と、 前記ベース領域内の上部に形成された第一導電型のソース領域と、
    前記活性領域において前記ソース領域及び前記ベース領域を貫通して形成された活性トレンチと、
    前記終端領域の前記ドリフト層において前記活性トレンチを囲むように形成された終端トレンチと、
    前記活性トレンチの底面及び側面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記活性トレンチ内に形成されたゲート電極と、
    前記活性トレンチの下部および前記終端トレンチの下部の一部に形成され、第二導電型の不純物濃度が第一の不純物濃度である第二導電型の保護拡散層と、
    前記終端トレンチの下部の前記保護拡散層の外側に形成され、第二導電型の不純物濃度が前記第一の不純物濃度よりも低い第二の不純物濃度である第二導電型の終端拡散層と、
    を備え
    前記終端拡散層は、離間して形成され前記第二の不純物濃度を有する複数の第二導電型の不純物領域を有する、炭化珪素半導体装置。
  2. 前記終端トレンチの幅は前記活性トレンチの幅よりも広い、
    ことを特徴とする請求項1記載の炭化珪素半導体装置。
  3. 前記ソース領域に接続されたソース電極と、
    前記半導体層の裏面側に形成されたドレイン電極と、
    を備え、
    前記第一の不純物濃度は、前記ドレイン電極と前記ソース電極との間に前記炭化珪素半導体装置の定格電圧が印加されたときに、前記保護拡散層が完全空乏化しない不純物濃度である、
    ことを特徴とする請求項1記載の炭化珪素半導体装置。
  4. 前記第一の不純物濃度は、5.0E17cm−3以上であり、5.0E18cm−3以下であり、
    前記第二の不純物濃度は、1.0E17cm−3以上であり、1.0E18cm−3以下であり、かつ、前記第一の不純物濃度よりも低い、
    ことを特徴とする請求項1又は請求項2記載の炭化珪素半導体装置。
  5. 前記保護拡散層は、前記終端トレンチの下部であって、前記終端拡散層より内周側においても形成される、
    ことを特徴とする請求項1から請求項3のいずれか1項に記載の炭化珪素半導体装置。
  6. 前記ソース領域に接続されたソース電極を備え、
    前記保護拡散層は、前記ソース電極に接続している、
    ことを特徴とする請求項1記載の炭化珪素半導体装置。
  7. 前記終端トレンチは、前記半導体層の端部まで延在している、
    ことを特徴とする請求項1から請求項6のいずれか1項に記載の炭化珪素半導体装置。
  8. 前記ゲート電極が前記終端トレンチ上において、前記ゲート電極よりも低い抵抗率を有する電極に接続されている、
    ことを特徴とする請求項1から請求項のいずれか1項に記載の炭化珪素半導体装置。
  9. 前記ゲート絶縁膜は、
    前記終端トレンチの底面及び側面にも形成される、請求項1から請求項8の何れか1項に記載の炭化珪素半導体装置。
  10. 前記終端トレンチに形成された前記ゲート絶縁膜は、前記保護拡散層に接して形成される、請求項9記載の炭化珪素半導体装置。
  11. 前記終端トレンチの底面に形成されたフィールド絶縁膜をさらに備える、請求項1から請求項10の何れか1項に記載の炭化珪素半導体装置。
  12. 前記フィールド絶縁膜は、前記終端拡散層に接して形成される、請求項11記載の炭化珪素半導体装置。
  13. 活性領域と前記活性領域の周囲の領域である終端領域とを有し、前記活性領域と前記終端領域とにおいて炭化珪素半導体からなり第一導電型の半導体層を有する半導体基板を用意する工程と、
    前記活性領域において、前記半導体層内の上部に第二導電型のベース領域を形成する工程と、
    前記ベース領域内の上部に第一導電型のソース領域を形成する工程と、
    前記半導体層の表面に形成されたマスクを用いて、前記活性領域において前記ソース領域と前記ベース領域とを貫通する活性トレンチを形成し、前記終端領域において前記活性トレンチを囲むように終端トレンチを形成する工程と、
    前記活性トレンチと前記終端トレンチとの下部のそれぞれに不純物を注入することで、第二導電型の不純物濃度が第一の不純物濃度の第二導電型の保護拡散層と、第二導電型の不純物濃度が前記第一の不純物濃度よりも低い第二の不純物濃度である第二導電型の終端拡散層と、を形成する工程と、
    を備えた炭化珪素半導体装置の製造方法。
JP2015529396A 2013-08-01 2014-07-31 炭化珪素半導体装置およびその製造方法 Active JP6099749B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013160610 2013-08-01
JP2013160610 2013-08-01
PCT/JP2014/004026 WO2015015808A1 (ja) 2013-08-01 2014-07-31 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPWO2015015808A1 JPWO2015015808A1 (ja) 2017-03-02
JP6099749B2 true JP6099749B2 (ja) 2017-03-22

Family

ID=52431364

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015529396A Active JP6099749B2 (ja) 2013-08-01 2014-07-31 炭化珪素半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US9825164B2 (ja)
JP (1) JP6099749B2 (ja)
CN (1) CN105474402B (ja)
DE (1) DE112014003489B4 (ja)
WO (1) WO2015015808A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11658238B2 (en) 2019-09-19 2023-05-23 Mitsubishi Electric Corporation Semiconductor device
US12002873B2 (en) 2020-11-04 2024-06-04 Fuji Electric Co., Ltd. Method for adjusting groove depth and method for manufacturing semiconductor device
US12068366B2 (en) 2021-03-30 2024-08-20 Fuji Electric Co., Ltd. Semiconductor device
US12272746B2 (en) 2021-01-06 2025-04-08 Fuji Electric Co., Ltd. Semiconductor device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6320545B2 (ja) * 2014-09-26 2018-05-09 三菱電機株式会社 半導体装置
JP2016207671A (ja) * 2015-04-15 2016-12-08 三菱電機株式会社 炭化珪素半導体装置及びその製造方法
JP6312933B2 (ja) * 2015-06-09 2018-04-18 三菱電機株式会社 電力用半導体装置
CN108604598B (zh) * 2016-02-09 2021-04-09 三菱电机株式会社 半导体装置
DE112017005693T5 (de) * 2016-11-11 2019-08-29 Sumitomo Electric Industries, Ltd. Siliziumkarbid-Halbleitervorrichtung
CN110431669B (zh) * 2017-03-07 2023-03-28 三菱电机株式会社 半导体装置以及电力变换装置
US10283358B2 (en) * 2017-05-18 2019-05-07 Hrl Laboratories, Llc Lateral GaN PN junction diode enabled by sidewall regrowth
US10164021B2 (en) * 2017-05-26 2018-12-25 Fuji Electric Co., Ltd. Silicon carbide semiconductor device
JP7092057B2 (ja) * 2019-01-28 2022-06-28 株式会社デンソー 半導体装置
US11804561B2 (en) * 2019-03-20 2023-10-31 Sony Semiconductor Solutions Corporation Light receiving element, method of manufacturing light receiving element, and imaging apparatus
JP2024132455A (ja) * 2023-03-17 2024-10-01 株式会社東芝 半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4738562B2 (ja) 2000-03-15 2011-08-03 三菱電機株式会社 半導体装置の製造方法
JP4011848B2 (ja) 2000-12-12 2007-11-21 関西電力株式会社 高耐電圧半導体装置
US6855970B2 (en) * 2002-03-25 2005-02-15 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor device
JP3966151B2 (ja) 2002-10-10 2007-08-29 富士電機デバイステクノロジー株式会社 半導体素子
TW583748B (en) * 2003-03-28 2004-04-11 Mosel Vitelic Inc The termination structure of DMOS device
WO2006082618A1 (ja) 2005-01-31 2006-08-10 Shindengen Electric Manufacturing Co., Ltd. 半導体装置およびその製造方法
JP4453671B2 (ja) 2006-03-08 2010-04-21 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP2008085278A (ja) * 2006-09-29 2008-04-10 Ricoh Co Ltd 半導体装置及びその製造方法
EP2091083A3 (en) * 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
JP2010147222A (ja) 2008-12-18 2010-07-01 Denso Corp 炭化珪素半導体装置およびその製造方法
JP5169647B2 (ja) 2008-09-04 2013-03-27 トヨタ自動車株式会社 半導体装置
JP2010109221A (ja) * 2008-10-31 2010-05-13 Rohm Co Ltd 半導体装置
JP5543758B2 (ja) * 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
CN101777556B (zh) * 2010-01-15 2011-07-20 无锡新洁能功率半导体有限公司 一种沟槽型大功率mos器件及其制造方法
US9224860B2 (en) * 2010-12-10 2015-12-29 Mitsubishi Electric Corporation Trench-gate type semiconductor device and manufacturing method therefor
JP2013069783A (ja) 2011-09-21 2013-04-18 Toshiba Corp 電力用半導体装置
JP5742657B2 (ja) * 2011-10-20 2015-07-01 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP5939127B2 (ja) * 2012-10-22 2016-06-22 住友電気工業株式会社 炭化珪素半導体装置
CN103268887B (zh) * 2013-05-29 2016-04-06 成都芯源系统有限公司 场效应晶体管、边缘结构及相关制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11658238B2 (en) 2019-09-19 2023-05-23 Mitsubishi Electric Corporation Semiconductor device
US12002873B2 (en) 2020-11-04 2024-06-04 Fuji Electric Co., Ltd. Method for adjusting groove depth and method for manufacturing semiconductor device
US12272746B2 (en) 2021-01-06 2025-04-08 Fuji Electric Co., Ltd. Semiconductor device
US12068366B2 (en) 2021-03-30 2024-08-20 Fuji Electric Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
WO2015015808A1 (ja) 2015-02-05
US20160190307A1 (en) 2016-06-30
US9825164B2 (en) 2017-11-21
CN105474402B (zh) 2018-09-04
JPWO2015015808A1 (ja) 2017-03-02
DE112014003489T5 (de) 2016-04-14
CN105474402A (zh) 2016-04-06
DE112014003489B4 (de) 2025-03-06

Similar Documents

Publication Publication Date Title
JP6099749B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6049784B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5326405B2 (ja) ワイドバンドギャップ半導体装置
JP6109444B1 (ja) 半導体装置
US10229969B2 (en) Power semiconductor device
JP6415749B2 (ja) 炭化珪素半導体装置
JP6038391B2 (ja) 半導体装置
JP6214680B2 (ja) 炭化珪素半導体装置
JP7404722B2 (ja) 半導体装置
JP2015118966A (ja) 半導体装置
JP7155641B2 (ja) 半導体装置
JP5676923B2 (ja) 半導体装置の製造方法および半導体装置
WO2013001677A1 (ja) 半導体装置とその製造方法
JP6207627B2 (ja) 半導体装置
JP2017092364A (ja) 半導体装置および半導体装置の製造方法
JP5059989B1 (ja) 半導体装置とその製造方法
JP2016092331A (ja) 半導体装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170221

R150 Certificate of patent or registration of utility model

Ref document number: 6099749

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250