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CN111834457A - 半导体装置 - Google Patents

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CN111834457A
CN111834457A CN201910548949.8A CN201910548949A CN111834457A CN 111834457 A CN111834457 A CN 111834457A CN 201910548949 A CN201910548949 A CN 201910548949A CN 111834457 A CN111834457 A CN 111834457A
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CN
China
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layer
doped
gate
ferroelectric
ferroelectric material
Prior art date
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Pending
Application number
CN201910548949.8A
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English (en)
Inventor
陈品翔
樊圣亭
刘致为
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

半导体装置包括通道、源极/漏极结构和栅极堆叠。源极/漏极结构位于通道的相对侧。栅极堆叠在通道上方，并且栅极堆叠包括栅极介电层、掺杂的铁电层和栅极电极。栅极介电层位于通道上方。掺杂的铁电层位于栅极介电层之上。栅极电极位于掺杂的铁电层上方。掺杂的铁电层的掺杂剂浓度在从栅极电极朝向通道的方向上变化。

Description

半导体装置
技术领域
本揭露涉及半导体装置。
背景技术
金属氧化物半导体(metal-oxide-semiconductor,MOS)是用于90奈米(nm)和更高技术的集成电路的技术。取决于栅极电压Vg和源极－漏极电压Vds，金属氧化物半导体装置可以在三个区域中工作：线性区域(linear region)、饱和区域(saturation region)和次临界区域(sub-threshold region)。次临界区域是Vg小于临界电压Vt的区域。次临界摆动表示切换晶体管电流的容易性，因此是决定金属氧化物半导体装置速度的因素。次临界摆幅可以表示为m*kT/q的函数，其中m是与电容相关的参数。金属氧化物半导体装置的次临界摆幅在室温下具有约60mV/decade(kT/q)的极限，这限制了工作电压VDD和临界电压Vt的进一步缩放。这种限制是由于载子的漂移扩散传输机制。因此，现有的金属氧化物半导体装置在室温下难以切换超过60mV/decade。60mV/decade次临界摆幅的限制也适用于绝缘体上硅(silicon-on-insulator,SOI)装置上的鳍式场效应晶体管(FinFET)或超薄体金属氧化物半导体场效应晶体管(ultra thin-body MOSFET)。
发明内容
依据本揭露的部分实施例，提供一种半导体装置，包含：通道、多个源极/漏极结构和栅极堆叠。多个源极/漏极结构位于通道的相对侧；栅极堆叠位于通道上，其中栅极堆叠包含：栅极介电层、掺杂的铁电层和栅极电极。栅极介电层位于通道上；掺杂的铁电层位于栅极介电层上；栅极电极位于掺杂的铁电层上，其中掺杂的铁电层的掺杂剂浓度在从栅极电极朝向通道的方向上变化。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本揭露的各方面。应注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，为了清楚地讨论，可以任意增加或减少各种特征的尺寸。
图1是根据本揭露在各种实施例中制造半导体装置的方法的流程图；
图2A至图2F是根据本揭露在各种实施例中用于制造处于不同阶段的半导体装置的方法的横截面图；
图3A绘示比较具有图2F所示结构的N型负电容场效应晶体管在铁电材料层中形成掺杂层之前和之后的性能的模拟结果；
图3B绘示比较具有图2F所示结构的P型负电容场效应晶体管在铁电材料层中形成掺杂层之前和之后的性能的模拟结果；
图4绘示将具有图2F所示结构的N型负电容场效应晶体管的性能与在铁电材料层中不形成掺杂层的N型负电容场效应晶体管的性能进行比较的模拟结果；
图5是在各种实施例中根据本揭露的制造半导体装置的方法的流程图；
图6是在各种实施例中根据本揭露在图5中的半导体装置的横截面图；
图7是在各种实施例中根据本揭露的制造半导体装置的方法的流程图；
图8A至图8F是在各种实施例中根据本揭露用于制造处于不同阶段的半导体装置的方法的横截面图；
图9是在各种实施例中根据本揭露的制造半导体装置的方法的流程图；
图10A、图11A、图12A、图13A、图14A和图15A是根据本揭露的一些实施例中用于在各个阶段制造半导体装置的方法的透视图；
图10B、图11B、图12B、图13B、图14B和图15B分别是沿图10A、图11A、图12A、图13A、图14A和图15A的线B-B截取的横截面图；
图13C、图14C和图15C分别是沿图13A、图14A和图15A的线C-C截取的横截面图；
图16A是根据本揭露的一些实施例中用于制造半导体装置的方法的透视图；
图16B是沿图16A的线B-B截取的横截面图；
图16C是沿图16A的线C-C截取的横截面图；
图17是在各种实施例中根据本揭露的制造半导体装置的方法的流程图；
图18A是根据本揭露的一些实施例中用于制造半导体装置的方法的透视图；
图18B是沿图18A的线B-B截取的横截面图；
图18C是沿图18A的线C-C截取的横截面图；
图19A是根据本揭露的一些实施例中用于制造半导体装置的方法的透视图；
图19B是沿图19A的线B-B截取的横截面图；
图19C是沿图19A的线C-C截取的横截面图；
图20是在各种实施例中根据本揭露的制造半导体装置的方法的流程图；
图21A、图22A、图23A、图24A、图25A和图26A是根据本揭露的一些实施例用于在各个阶段制造半导体装置的方法的透视图；
图21B、图22B、图23B、图24B、图25B和图26B分别是沿图21A、图22A、图23A、图24A、图25A和图26A的线B-B截取的横截面图；
图22C、图23C、图24C、图25C和图26C分别是沿图22A、图23A、图24A、图25A和图26A的线C-C截取的横截面图；
图27A是根据本揭露的一些实施例中用于制造半导体装置的方法的透视图；
图27B是沿图27A的线B-B截取的横截面图；
图27C是沿图27A的线C-C截取的横截面图。
【符号说明】
12：线
14：线
16：线
18：线
22：线
24：线
26：线
28：线
32：线
34：线
110：基板
112：井区/半导体鳍片
114：通道
120：栅极介电层
130：铁电材料层
130'：掺杂的铁电层
132：第一铁电材料层
134：第二铁电材料层
140：掺杂区域
150：栅极电极
160：间隔物结构
170：源极/漏极结构
180：阻挡层
210：基板
212：半导体鳍片
214：通道
220：隔离特征
230：虚设栅极结构
232：栅极介电层
234：虚设栅极电极
240：间隔物结构
250：源极/漏极结构
270：介电层
280：铁电材料层
280'：掺杂的铁电层
280a：顶表面
280t：顶表面
282：第一铁电材料层
284：第二铁电材料层
290：掺杂区域
290a：掺杂区域
290b：掺杂区域
310：栅极电极
320：阻挡层
Av：电压增益
B-B：线
C-C：线
d：深度
D：方向
Dda：方向
Ddb：方向
Dp：突出方向
G：栅极堆叠
Ia：离子注入制程
Ib：离子注入制程
M10：方法
M10'：方法
M10”：方法
M30：方法
M30'：方法
M30”：方法
O：开口
Rmin：最小值区域
SS：次临界摆幅
S12：操作
S14：操作
S14'：操作
S14”：操作
S16：操作
S16'：操作
S18：操作
S20：操作
S20'：操作
S22：操作
S24：操作
S26：操作
S32：操作
S34：操作
S36：操作
S38：操作
S38'：操作
S38”：操作
S40：操作
S40'：操作
S42：操作
S44：操作
S46：操作
T1：厚度
T2：厚度
T3：厚度
T4：厚度
T5：厚度
Vt：临界电压
具体实施方式
以下公开内容提供了用于实现所提供主题的不同特征的许多不同实施例或示例。以下描述元件和配置的具体示例以简化本揭露。当然，这些仅仅是示例，而不是限制性的。例如，在以下描述中在第二特征之上或上方形成第一特征可以包括其中第一特征和第二特征以直接接触形成的实施例，并且还可以包括其中可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本揭露可以在各种示例中重复参考数字和/或文字。此重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，在本文中可以使用空间相对术语，诸如“在…下方”、“在…下面”、“低于”、“在…上方”、“高于”等，以便于描述以描述一个元件或特征与如图所示的另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符号。
如本文所用，“大概”、“大约”、“大致”或“基本上”通常应表示在给定值或范围的20％、10％或5％内。这里给的数值是近似的，意味着如果没有明确地说明，可以推断为术语“大概”、“大约”、“大致”或“实质上”。
本揭露提供一种具有掺杂的铁电层的负电容栅极堆叠结构，以实现具有改善的电压增益的负电容场效应晶体管(negative capacitance field effect transistors,(NCFETs))。在一些实施例中，负电容栅极堆叠可以在选自于由平面装置、多栅极装置、鳍式场效应晶体管和栅极全环场效应晶体管(gate-all-around FETs)所组成的群组的装置上实现。
图1是在各种实施例中根据本揭露用于制造半导体装置的方法M10的流程图。方法M10的各种步骤分别在关于图2A至图2F的透视图中讨论。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。在一些实施例中，如图2A至图2F中所示的半导体装置可以是在集成电路(或其一部分)的制程期间制造的中间装置，其可以包括静态随机存取记忆体(static random access memory,SRAM)和/或逻辑电路、被动元件(例如，电阻器、电容器和电感器)，以及主动元件(例如，p型场效应晶体管(p-type field effecttransistors,PFETs)、n型场效应晶体管(n-type field effect transistors,NFETs)、多栅极场效应晶体管、金属氧化物半导体场效应晶体管(metal-oxide semiconductor fieldeffect transistors,MOSFETs)、互补式金属氧化物半导体(complementary metal-oxidesemiconductor,CMOS)晶体管、双极性晶体管(bipolar transistors)、高压晶体管、高频晶体管、其他记忆体单元)及其组合。
在方法M10的操作S12中，在基板110上形成栅极介电层120，如图2A所示。具体地，提供基板110。在一些实施例中，基板110可以包括硅(Si)。或者，基板110可以包括锗(Ge)、硅锗、砷化镓(GaAs)、锗－锡(GeSn)或其他合适的半导体材料。或者，基板110可以包括磊晶层。例如，基板110可以具有覆盖体半导体(bulk semiconductor)的磊晶层。基板110可以包括III-V材料(例如，磷化铟(InP)、砷化镓(GaAs)、砷化铝(AlAs)、砷化铟(InAs)、砷化铝铟(InAlAs)、砷化镓铟(InGaAs)、锑化铟(InSb)、锑化镓(GaSb)、锑化镓铟(InGaSb)、它们的组合等)。此外，可以对基板110进行应变以提高其性能。例如，磊晶层可以包括与体半导体不同的半导体材料(例如，覆盖体硅的硅锗层或覆盖体硅锗的硅层)，并且其透过包括选择性磊晶生长(selective epitaxial growth,SEG)的制程形成。此外，基板110可以包括绝缘体上半导体(semiconductor-on-insulator,SOI)结构(例如，掩埋介电层)。或者，基板110可以包括掩埋介电层(例如，掩埋氧化物(buried oxide,BOX)层)，其可透过例如称为氧离子注入分离(separation by implantation of oxygen,SIMOX)技术、晶片接合(waferbonding)或其他适当的方法形成。在各种实施例中，可包括各种基板结构和材料中的任何一种。基板110可以包括井区112(例如，透过诸如离子注入的适当技术形成的n型井(n-well)或p型井(p-well))。
栅极介电层120共形地形成在基板110上。在一些实施例中，栅极介电层120可以包括二氧化硅、氮化硅、高介电常数(κ)介电材料(例如，二氧化锗(GeO2)、二氧化铪(HfO2)、二氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镓(Ga2O3)或二氧化钛(TiO2))或其他合适的材料。在各种实施例中，可以透过原子层沉积制程、化学气相沉积制程、次大气压的化学气相沉积(subatmospheric chemical vapor deposition,SACVD)制程、可流动的化学气相沉积制程、物理气相沉积制程或其他合适的制程来沉积栅极介电层120。举例来说，栅极介电层120可用于在后续制程(例如，随后形成的虚设栅极结构)中防止对基板110的损坏。在一些实施例中，栅极介电层120的厚度T1为约0.5nm至约10nm。
在方法M10的操作S14中，在栅极介电层120上形成铁电材料层130，如图2B所示。应当理解，在没有退火的情况下沉积的铁电材料层130可以具有或不具有铁电性质。然而，它仍然被称为铁电材料层，因为铁电性能将在后续制程中实现。铁电材料层130包括电偶极(electric dipole)。铁电材料层130的厚度T2可以小于约10nm，并且可以在约2nm和约10nm之间的范围内。铁电材料层130的示例性材料包括二氧化铪(HfO2)、硅酸铪(HfSiOx)、(HfGeOx)、氧化铝铪(HfAlOx)、氧化镧铪(HfLaOx)、氧化锆铪(HfZrOx)、氧化铝(Al2O3)、二氧化钛(TiO2)、氧化镧(LaOx)、钛酸锶钡(BaSrTiOx(BST))、锆钛酸铅(PbZrTiOx(PZT))等，其中x的值大于零且小于一。可以使用物理气相沉积、原子层沉积、化学气相沉积或其他合适的制程来形成铁电材料层130。
在方法M10的操作S16中，在铁电材料层130中部分地形成掺杂区域140(例如，在铁电材料层130的顶部中，如图2C所示)。可以使用离子注入或离子轰击来形成掺杂区域140。离子注入涉及使用在电场中加速并且撞击到半导体特征(例如，铁电材料层130)中的离子。例如，可以将掺杂剂注入到铁电材料层130中。每个掺杂剂原子可以在铁电材料层130中产生电荷载体。电荷载体可以是由P型掺杂剂形成的空穴(hole)或由N型掺杂剂产生的电子(electron)。P型掺杂剂可以是磷、砷、锑、铋、锂或其他合适的材料，并且N型掺杂剂可以是硼、镓、铟或其他合适的材料。因此，掺杂区域140具有与铁电材料层130不同的导电性质，并且在铁电材料层130中引起向上引导的(垂直的)电场。此电场使第一铁电材料层130的P-E曲线移位，并且可以相应地调整铁电的电容CFE(将在图3A和图3B中详细描述)。在图2C中，具有掺杂区域140的铁电材料层130可以称为掺杂的铁电层130'。
在一些实施例中，掺杂区域140的深度d可以是铁电材料层130的厚度T2的约5％至约15％的范围内。如果深度d大于约15％，则在铁电材料层130中形成的电场的轮廓或方向可能不是期望的，或者在铁电材料层130中没有电场形成。如此，所得到的半导体装置的电压增益未能成功地获得改善。如果深度d小于约5％，则掺杂区域140可能不能在铁电材料层130中成功地形成，或者形成的掺杂区域140可能具有不均匀的掺杂浓度。在一些实施例中，掺杂区域140的掺杂浓度可以在约1E12cm-2至约5E13cm-2的范围内。
在方法M10的操作S18中，在掺杂的铁电层130'上形成栅极电极150，如图2D所示。在一些实施例中，栅极电极150包括金属材料(例如，铂(Pt)、铝(Al)、钨(W)、镍(Ni))、其合金(例如，铝铜合金)、或金属化合物(例如，氮化钛或氮化钽)。可以使用物理气相沉积、电镀、其组合或其他合适的技术来形成栅极电极150。根据一些实施例，栅极电极150可以包括金属硅化物、掺杂的硅或其他合适的导电材料。
在方法M10的操作S20中，图案化栅极介电层120、掺杂的铁电层130'和栅极电极150以形成栅极堆叠G，如图2E所示。在一些实施例中，可以在图2D的结构上形成图案化的遮罩，并且使用图案化的遮罩作为遮罩对栅极介电层120、掺杂的铁电层130'和栅极电极150进行图案化制程(例如，蚀刻制程)，以形成栅极堆叠G。
在方法M10的操作S22中，源极/漏极结构170形成在基板110中，如图2F所示。在一些实施例中，在形成源极/漏极结构170之前，形成间隔物结构160于基板110上并围绕栅极堆叠G。间隔物结构160可包括密封间隔物和主间隔物(未绘示)。间隔物结构160包括一种或多种介电材料(例如，氧化硅、氮化硅、氮氧化硅、氮碳化硅(SiCN)、氮氧碳化硅(SiCxOyNz)或其组合)。密封间隔物形成在栅极堆叠G的侧壁上，并且主间隔物形成在密封间隔物上。可以使用沉积方法(例如，电浆增强化学气相沉积(plasma enhanced chemical vapordeposition,PECVD)、低压化学气相沉积(low-pressure chemical vapor deposition,LPCVD)、次大气压化学气相沉积等)形成间隔物结构160。间隔物结构160的形成可以包括毯覆式形成间隔层，然后执行蚀刻操作以去除间隔层的水平部分。间隔层的剩余的垂直部分形成间隔物结构160。
然后，在基板110中执行注入制程以形成源极/漏极结构170。在此制程中，使用栅极堆叠G和间隔物结构160作为注入遮罩，使得源极/漏极结构170形成在栅极堆叠G的相对侧上。在源极/漏极结构170之间和在栅极堆叠G之下的一部分的井区112被称为通道114。在一些其他实施例中，为了应变作用或其他增强性能，可以透过不同的半导体材料的磊晶生长形成源极/漏极结构170。例如，透过蚀刻使源极/漏极结构170内的基板110凹陷，并且透过原位掺杂在凹陷的区域上磊晶生长半导体材料以形成源极/漏极结构170。
方法M10还可以包括形成各种特征和元件的其他操作，例如用于负电容场效应晶体管的其他特征。例如，互连结构形成在基板110上并且被配置为将各种装置耦合到功能电路中。互连结构包括分布在多个金属层中的金属线；用于将金属线连接到装置(例如源极、漏极和栅极)的接触；和垂直地连接在相邻的金属层中的金属线的通孔。互连结构的形成包括镶嵌制程或其他合适的制程。金属元件(金属线、接触和通孔)可包括铜、铝、钨、金属合金、硅化物、掺杂的多晶硅、其他合适的导电材料或其组合。
在图2F中，栅极堆叠G、通道114和源极/漏极结构170形成负电容场效应晶体管(negative capacitance field effect transistor,NCFET)。栅极堆叠G是负电容栅极堆叠结构并且包括栅极介电层120、掺杂的铁电层130'和栅极电极150。掺杂的铁电层130'在栅极介电层120上方，掺杂区域140在掺杂的铁电层130'的顶部，栅极电极150位于掺杂的铁电层130'之上。栅极电极150与掺杂区域140接触。由于掺杂区域140的存在，掺杂的铁电层130'的掺杂剂浓度在垂直方向(或掺杂的铁电层130'的厚度方向，或者在从栅极电极150朝向通道114的方向D)上变化。在一些实施例中，厚度方向表示垂直于掺杂的铁电层130'的顶表面的方向。在图2F中，掺杂剂浓度沿垂直方向减小。
图2F中的负电容场效应晶体管具有两个电容CMOS和CFE。电容CMOS来自栅极介电层120和通道114的等效电容，电容CFE来自掺杂的铁电层130'和栅极电极150的等效电容。对于负电容场效应晶体管装置，次临界摆幅(sub-threshold swing,SS)是评估场效应晶体管装置性能的一个因素。次临界摆幅表示关闭和接通晶体管电流的容易性，并且是决定场效应晶体管装置的开关速度的因素。为了实现小于60mV/dec的次临界摆幅，解决方案之一是增加半导体装置的临界电压附近的电压增益Av。当电容CMOS和CFE具有良好匹配时，场效应晶体管的临界电压附近的电压增益Av将增加。在本文的实施例中，可以透过在铁电材料层130中形成掺杂区域140来调控电容CFE。如此，电容CFE可以与电容CMOS匹配。
如上所述，掺杂区域140的掺杂浓度可以在约1E12cm-2至约5E13cm-2的范围内。掺杂剂的掺杂浓度取决于电容CFE的偏移程度，这将在图13A和图13B中说明。如果掺杂浓度高于约5E13cm-2，则电容CFE可能过度偏移，并且如果掺杂浓度低于约1E12cm-2，则电容CFE可能会移位不够。因此，所得到的半导体装置的电容CFE和CMOS可能不匹配，并且不会改善电压增益Av。
在一些实施例中，半导体装置是N型负电容场效应晶体管。也就是说，通道114是P型，源极/漏极结构170是N型。在这种情况下，掺杂区域140中的掺杂剂可以是N型(例如硼、镓、铟或其他合适的材料)。也就是说，掺杂区域140和源极/漏极结构170具有相同的导电类型，并且掺杂区域140和通道114具有不同的导电类型。此外，掺杂区域140带负电，并且在铁电材料层130中形成向上引导的电场。利用这种配置，可以调控电容CFE以匹配电容CMOS。更详细地，参考图2F和图3A，其中图3A绘示比较具有图2F所示结构的N型负电容场效应晶体管在铁电材料层中形成掺杂层之前和之后的性能的模拟结果。电容CFE和CMOS的值以及电压增益Av的值被绘示为电压的函数。线12从电容CMOS获得，线14由没有形成掺杂层的电容CFE的绝对值获得，线16由具有掺杂层的形成的电容CFE的绝对值获得，并且线18由具有掺杂层的形成的电压增益Av获得。在图3A中，N型负电容场效应晶体管的临界电压Vt是正的，并且电容CFE(线14和16)具有最小值区域Rmin。透过在铁电材料层130的顶部提供负电荷(N型掺杂剂)，电容CFE的曲线(线16)向电压的正方向移动。当最小值区域Rmin与临界电压Vt对准时，电压增益Av会在临界电压Vt附近增加，即，最小值区域Rmin与临界电压Vt重叠，并且电容CMOS和CFE具有良好的匹配。
在一些其他实施例中，半导体装置是P型负电容场效应晶体管。也就是说，通道114是N型，源极/漏极结构170是P型。在这种情况下，掺杂区域140中的掺杂剂可以是P型(例如，磷、砷、锑、铋、锂或其他合适的材料)。也就是说，掺杂区域140和源极/漏极结构170具有相同的导电类型，并且掺杂区域140和通道114具有不同的导电类型。此外，掺杂区域140带正电，并且在铁电材料层130中形成向下引导的电场。利用这种配置，可以调控电容CFE以匹配电容CMOS。更详细地，参考图2F和图3B，其中图3B绘示比较具有图2F所示结构的P型负电容场效应晶体管在铁电材料层中形成掺杂层之前和之后的性能的模拟结果。电容CFE和CMOS的值以及电压增益Av的值被示为电压的函数。线22由电容CMOS获得，线24由没有形成掺杂层的电容CFE的绝对值获得，线26由形成掺杂层的电容CFE的绝对值获得，并线28由形成掺杂层的电压增益Av获得。在图3B中，负电容场效应晶体管的临界电压Vt是负的，并且电容CFE(线24和26)具有最小值区域Rmin。透过在铁电材料层130的顶部提供正电荷(P型掺杂剂)，电容CFE的曲线(线26)向电压的负方向移动。当最小值区域Rmin与临界电压Vt对准时，电压增益Av在临界电压Vt附近增加，即，最小值区域Rmin与临界电压Vt重叠，并且电容CMOS和CFE具有良好的匹配。
在图3A和图3B的实施例中，负电容场效应晶体管的次临界摆幅可小于60mV/dec。图4绘示比较具有图2F所示结构的N型负电容场效应晶体管的性能与不在铁电材料层中形成掺杂层的N型负电容场效应晶体管的性能的模拟结果。次临界摆幅值SS与漏极电流的关系，其中漏极电流以对数(log scale)表示。线32由具有图2F所示结构的N型负电容场效应晶体管获得，线34由具有与图2F所示结构类似的结构的N型负电容场效应晶体管(除了铁电材料层是没有掺杂)获得。在图4中，当在铁电材料层中形成掺杂区时，次临界摆幅曲线得到改善(小于60mV/dec)。
图5是在各种实施例中根据本揭露用于制造半导体装置的方法M10'的流程图，并且图6是根据本揭露的图5中的半导体装置的横截面图。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。本实施例可以重复图2A至图2F中使用的附图标记和/或文字。此重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。在以下实施例中，在将不再重复前面描述的结构和材料细节，并且仅提供执行图6的半导体装置的进一步的信息。
方法M10'和M10之间的差异与操作S24有关。在方法M10'中，可以在操作S12和S14(S14')之间执行操作S24。具体地，在方法M10'的操作S24中，在形成铁电材料层130之前，在栅极介电层120上形成阻挡层180。阻挡层180可以是金属材料(例如，铂(Pt)、铝(Al)、钨(W)、镍(Ni))、其合金(例如，铝铜合金)、或金属化合物(例如，氮化钛或氮化钽)。阻挡层180可用于屏蔽在铁电层130中形成的电场与栅极介电层120，使得电容CMOS不受电场(或掺杂区域140)的影响。在一些实施例中，阻挡层180可具有在约3nm至约6nm范围内的厚度T3。
在方法M10'的操作S14'中，在阻挡层180上形成铁电材料层130。在方法M10'的操作S16中，在铁电材料层130中部分地形成掺杂区域140。在方法M10'的操作S18中，在掺杂的铁电层130'上形成栅极电极150。在方法M10'的操作S20'中，栅极介电层120、阻挡层180、掺杂的铁电层130'和栅极电极150被图案化以形成栅极堆叠G。在方法M10'的操作S22中，在基板110中形成源极/漏极结构170。由于操作S12、S14'、S16、S18、S20'和S22的细节类似于在图1的方法M10中的操作S12、S14、S16、S18、S20和S22，因此这里将不再重复这方面的描述。
在图6中，栅极堆叠G、通道114和源极/漏极结构170形成负电容场效应晶体管(negative capacitance field effect transistor,NCFET)。栅极堆叠G是负电容栅极堆叠结构，并且包括栅极介电层120、阻挡层180、掺杂的铁电层130'和栅极电极150。阻挡层180位于栅极介电层120上方，掺杂的铁电层130'位于阻挡层180上方，掺杂区域140位于掺杂的铁电层130'的顶部，栅极电极150位于铁电材料层130的上方。栅极电极150与掺杂区域140接触，并且掺杂区域140与阻挡层180间隔开。由于掺杂区域140的存在，掺杂的铁电层130'的掺杂剂浓度在垂直方向(或者掺杂的铁电层130'的厚度方向)上变化。在图2F中，掺杂剂浓度沿垂直方向减小。
在一些实施例中，半导体装置可以是N型负电容场效应晶体管。也就是说，通道114是P型，源极/漏极结构170是N型。在这种情况下，掺杂区域140中的掺杂剂可以是N型(例如，硼、镓、铟或其他合适的材料)。也就是说，掺杂区域140带负电。在一些其他实施例中，半导体装置可以是P型负电容场效应晶体管。也就是说，通道114是N型，源极/漏极结构170是P型。在这种情况下，掺杂区域140中的掺杂剂可以是P型(例如，磷、砷、锑、铋、锂或其他合适的材料)。也就是说，掺杂区域140带正电。
图7是在各种实施例中根据本揭露用于制造半导体装置的方法M10”的流程图。结合图8A至图8F的透视图讨论方法M10”的各种操作。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。本实施例可以重复图2A至图2F和图6中使用的附图标记和/或文字。此重复是为了简化和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。在下面的实施例中，将不再重复前面描述的结构和材料细节，并且仅提供执行图8A和图8F的半导体装置的进一步的信息。
在方法M10”的操作S12中，在基板110上方形成栅极介电层120，并且在方法M10”的操作S24中，在栅极介电层120上方形成阻挡层180，如图8A所示。在方法M10”的操作S14”中，在阻挡层180上形成第一铁电材料层132，如图8B所示。第一铁电材料层132可以具有与图2B中的铁电材料层130类似的材料和制造方法，因此在下文中将不提供这方面的描述。在一些实施例中，第一铁电材料层132的厚度T4可以小于约2nm，并且可以在约1nm和约2nm之间的范围内。
在方法M10”的操作S16'中，在第一铁电材料层132中形成掺杂区域140，如图8C所示。在一些实施例中，第一铁电材料层132是完全地掺杂的。也就是说，掺杂区域140的掺杂深度与第一铁电材料层132的厚度实质上相同。因此，掺杂区域140具有厚度T4，并且与阻挡层180接触。
在方法M10”的操作S26中，在掺杂区域140上形成第二铁电材料层134，如图8D所示。第二铁电材料层134可以具有与图8B中的第一铁电材料层132类似的材料和制造方法，因此在下文中将不提供这方面的描述。在一些实施例中，第二铁电材料层134的厚度T5可以小于约10nm，并且可以在约1nm和约10nm之间的范围内。此外，厚度T5大于厚度T4。例如，厚度T4可以是厚度T5的约5％至约15％。因此，掺杂区域140和第二铁电材料层134一起被称为掺杂的铁电层130'。
在方法M10”的操作S18中，在掺杂的铁电层130'上形成栅极电极150，如图8E所示。在方法M10”的操作S20'中，图案化栅极介电层120、阻挡层180、掺杂的铁电层130'和栅极电极150以形成栅极堆叠G，并且在方法M10”的操作S22中，在基板110中形成源极/漏极结构170，如图8F所示。由于操作S12、S24、S18、S20'和S22的细节类似于图1和图5的方法M10中的操作S12、S24、S18、S20和S22，因此这里将不再重复这方面的描述。
在图8F中，栅极堆叠G、通道114和源极/漏极结构170形成负电容场效应晶体管。栅极堆叠G是负电容栅极堆叠结构，并且包括栅极介电层120、阻挡层180、掺杂的铁电层130'和栅极电极150。阻挡层180位于栅极介电层120上方，掺杂的铁电层130'位于阻挡层180上方，栅极电极150位于掺杂的铁电层130'上方。阻挡层180与掺杂区域140接触并与栅极电极150间隔开。换句话说，栅极电极150与第二铁电材料层134接触。由于掺杂区域140的存在，掺杂的铁电层130'的掺杂剂浓度在垂直方向(或掺杂的铁电层130'的厚度方向)上变化。在图8F中，掺杂剂浓度沿垂直方向增加。
在图8F中，阻挡层180可用于屏蔽在掺杂的铁电层130'中形成的电场与栅极介电层120，使得电容CMOS不受电场(或掺杂区域140)影响。在一些实施例中，半导体装置是P型负电容场效应晶体管。也就是说，通道114是P型，源极/漏极结构170是N型。在这种情况下，掺杂区域140中的掺杂剂可以是P型(例如，磷、砷、锑、铋，锂或其他合适的材料)。也就是说，掺杂区域140和通道114具有相同的导电类型，掺杂区域140和源极/漏极结构170具有不同的导电类型。此外，掺杂区域140带正电。在一些其他实施例中，半导体装置是N型负电容场效应晶体管。也就是说，通道114是N型，源极/漏极结构170是P型。在这种情况下，掺杂区域140中的掺杂剂可以是N型(例如，硼、镓、铟或其他合适的材料)。也就是说，掺杂区域140和通道114具有相同的导电类型，掺杂区域140和源极/漏极结构170具有不同的导电类型。此外，掺杂区域140是带负电的。
图9是在各种实施例中根据本揭露用于制造半导体装置的方法M30的流程图。结合图10A至图15C的透视图讨论方法M30的各种操作。在下面的实施例中，将不再重复前面描述的结构和材料细节，并且仅提供执行图10A至图15C的半导体装置的进一步的信息。图10A、图11A、图12A、图13A、图14A和图15A是根据本揭露的一些实施例中用于在各个阶段制造半导体装置的方法M30的透视图，图10B、图11B、图12B、图13B、图14B和图15B分别是沿图10A、图11A、图12A、图13A、图14A和图15A的线B-B截取的横截面图，以及图13C、图14C和图15C分别是沿图13A、图14A和图15A的线C-C截取的横截面图。
在方法M30的操作S32中，在具有半导体鳍片212的基板210上方形成虚设栅极结构230，如图10A和图10B所示。具体地，提供基板210。由于基板210具有与图2A的基板110类似的材料和制造方法，因此下文中将不提供这方面的描述。基板210还包括从基板210突出的至少一个半导体鳍片212。半导体鳍片212用作晶体管的源极/漏极特征。值得注意的是，图10A和图10B中的半导体鳍片212的数量是说明性的，并且不应该限制本揭露。例如，可以透过使用光刻技术图案化和蚀刻基板210来形成半导体鳍片212。在一些实施例中，在基板210上沉积一层光阻材料(未绘示)。根据所需图案(在这种情况下为半导体鳍片212)照射(曝光)光阻材料层并显影以去除一部份的光阻材料层。剩余的光阻材料保护下面的材料免受后续处理步骤(例如，蚀刻)。应注意，在蚀刻制程中也可以使用其他遮罩(例如，氧化物或氮化硅遮罩)。
在一些其他实施例中，可以磊晶生长半导体鳍片212。例如，下层材料的暴露部分(例如，基板210的暴露部分)，可以用于磊晶制程中以形成半导体鳍片212。遮罩可以在磊晶生长过程中用于控制半导体鳍片212的形状。
在基板210中形成多个隔离特征220(例如，浅沟槽隔离(shallow trenchisolation,STI))以分离各种装置。隔离特征220的形成可以包括在基板210中蚀刻沟槽并透过诸如氧化硅、氮化硅或氮氧化硅的绝缘材料填充沟槽。填充的沟槽可以具有多层结构(例如，由氮化硅填充沟槽的热氧化物衬垫层)。在一些实施例中，隔离特征220可以使用以下制程顺序来创建：生长衬垫氧化物，形成低压化学气相沉积(low pressure chemicalvapor deposition,LPCVD)氮化物层，使用光阻和遮罩图案化浅沟槽隔离开口，在基板210中蚀刻沟槽，选择性地生长热氧化物沟槽衬垫以改善沟槽界面，用化学气相沉积氧化物填充沟槽，以及使用化学机械平坦化(chemical mechanical planarization,CMP)来去除过量的介电层。
在图10A和图10B中，在基板210上形成包括栅极介电层232和虚设栅极电极234的虚设栅极结构230。在一些实施例中，为了形成虚设栅极结构230，在基板210上形成栅极介电膜，接着是形成栅极电极层。然后图案化栅极介电膜和栅极电极层，以形成栅极介电层232和虚设栅极电极234。在一些实施例中，出于制程原因，可以在虚设栅极结构230上形成硬遮罩，其中硬遮罩可以包括氮化硅。在一些实施例中，栅极介电层232可以具有与图2A中的栅极介电层类似的材料，并且在下文中将不提供这方面的描述。虚设栅极电极234可以由多晶硅(polycrystalline-silicon,poly-Si)、多晶硅锗(poly-crystalline silicon-germanium,poly-SiGe)或其他合适的材料制成。
在方法M30的操作S34中，在半导体鳍片212上形成源极/漏极结构250，如图11A和图11B所示。具体地，在虚设栅极结构230的侧壁上形成间隔物结构240，并且间隔物结构240围绕虚设栅极结构230。由于间隔物结构240具有与图2F的间隔物结构160类似的材料和制造方法，因此在下文中将不提供这方面的描述。然后，源极/漏极结构250至少形成在半导体鳍片212上并且与虚设栅极结构230和间隔物结构240相邻。在一些实施例中，透过执行注入制程形成源极/漏极结构250。虚设栅极结构230和间隔物结构240作为注入遮罩，使得源极/漏极结构250形成在虚设栅极结构230的相对侧上。在一些其他实施例中，为了应变作用或其他性能增强，可以透过不同半导体材料的磊晶生长形成源极/漏极结构250，如图11A和图11B所示。例如，透过蚀刻使半导体鳍片212凹陷，并且透过原位掺杂在凹陷区域上磊晶生长半导体材料，以形成源极/漏极结构250。在图11B中，在两个源极/漏极结构250之间的一部分的半导体鳍片212被称为晶体管的通道214。
在方法M30的操作S36中，去除虚设栅极电极234以形成栅极开口O，如图12A和图12B所示。具体地，形成介电层270以覆盖图11A和图11B的结构。可以透过化学气相沉积、高密度电浆化学气相沉积、旋涂、溅射或其他合适的方法来形成介电层270。在一些实施例中，介电层270可以包括共形地覆盖图11A和图11B所示的结构的接触蚀刻停止层(contactetch stop layer,CESL)，和接触蚀刻停止层上的层间介电质(interlayer dielectric,ILD)，并且可以包括氧化硅、氮氧化硅、氮化硅或低介电常数材料。
然后，采用替代栅极(replacement gate,RPG)制程方案。在替代栅极制程方案中，预先形成虚设多晶硅栅极(在这种情况下为虚设栅极电极234)，并且在执行高热积存制程(high thermal budget processes)之后由金属栅极替换。在一些实施例中，去除虚设栅极电极234(参见图11A和图11B)以形成具有间隔物结构240作为其侧壁的栅极开口O。可以透过干式蚀刻、湿式蚀刻或干式和湿式蚀刻的组合来去除虚设栅极电极234。
在方法M30的操作S38中，在栅极开口O中和栅极介电层232上方形成铁电材料层280，如图13A、图13B和图13C所示。由于铁电材料层280具有与图2B的铁电材料层130类似的材料和制造方法，因此下文中将不提供这方面的描述。在图13B中，铁电材料层280共形地形成在栅极开口O中和介电层270上，并且铁电材料层280与栅极介电层232和间隔物结构240接触。
在方法M30的操作S40中，在铁电材料层280中部分地形成至少一个掺杂区域，如图14A、图14B和图14C所示。例如，在铁电材料层280上进行至少一次离子注入制程(或离子轰击制程)。可以将P型掺杂剂(例如，磷、砷、锑、铋和/或锂)或N型掺杂剂(例如，硼、镓和/或铟)注入到铁电材料层280中。在一些实施例中，离子注入制程可以包括倾斜的离子注入制程Ia和Ib。离子注入制程Ia和Ib具有倾斜于半导体鳍片212的突出方向Dp的预定的向下方向Dda和Ddb。方向Dda(Ddb)和Dp之间的倾斜角大于约0度且小于约90度。倾斜角受到与较小技术节点相关的鳍片高度和鳍片间距的束缚，使得半导体鳍片212侧面上的铁电材料层280的部分具有比半导体鳍片212上方的铁电材料层280的另一部分更大的掺杂剂浓度。在铁电材料层280的顶表面280t上执行离子注入制程Ia，以在沿半导体鳍片212的侧壁上形成的掺杂区域290a。此外，在铁电材料层280的顶表面280t执行离子注入制程Ib，以在沿半导体鳍片212的另一侧壁上形成掺杂区域290b。在一些实施例中，掺杂区域290a和290b延伸到半导体鳍片212的顶表面上方，并可能相互连接。倾斜的离子注入制程增加了通道214/半导体鳍片212周围的掺杂区域290a和290b的面积。掺杂区域290a和290b以及(未掺杂的)铁电材料层280一起被称为掺杂的铁电层280'。
在方法M30的操作S42中，在掺杂的铁电层280'上形成栅极电极310，如图15A、图15B和图15C所示。具体地，在栅极开口O(见图14A、图14B和图14C)中和掺杂的铁电层280'上形成至少一个金属层。随后，执行化学机械平坦化制程以平坦化金属层和掺杂的铁电层280'，以在栅极开口O中形成金属栅极堆叠G。
金属栅极堆叠G跨越半导体鳍片212。金属栅极堆叠G包括栅极介电层232、掺杂的铁电层280'和栅极电极310。栅极电极310可以包括功函数金属层(s)、覆盖层、填充层和/或在金属栅极堆叠中所需的其他合适的层。功函数金属层可包括n型和/或p型功函数金属。示例性的n型功函数金属包括钛(Ti)、银(Ag)、铝化钽(TaAl)、碳铝化钽(TaAlC)、氮铝化钛(TiAlN)、碳化钽(TaC)、氮化碳钽(TaCN)、氮化硅钽(TaSiN)、锰(Mn)、锆(Zr)、其他合适的n型功函数材料或其组合。示例性的p型功函数金属包括氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)、二硅化锆(ZrSi2)、二硅化钼(MoSi2)、二硅化钽(TaSi2)、二硅化镍(NiSi2)、氮化钨(WN)，其他合适的p型功函数材料或其组合。功函数金属层可以具有多个层。功函数金属层可以透过化学气相沉积、物理气相沉积、电镀和/或其他合适的制程沉积。在一些实施例中，栅极电极310是包括p型功函数金属层的p型金属栅极。在一些实施例中，栅极电极310中的覆盖层可包括难熔金属及其氮化物(例如，氮化钛(TiN)、氮化钽(TaN)、氮化钨(W2N)、氮化钛硅(TiSiN)、氮化硅钽(TaSiN))。可以透过物理气相沉积、化学气相沉积、金属有机化学气相沉积、原子层沉积等来沉积覆盖层。在一些实施例中，金属栅极电极310中的填充层可包括钨(W)。填充层可以透过原子层沉积、物理气相沉积、化学气相沉积或其他合适的制程沉积。
方法M30还可以包括其他操作以形成各种特征和元件，例如用于负电容场效应晶体管的其他特征。例如，互连结构形成在基板210上并且被配置为将各种装置耦合到功能电路中。互连结构包括分布在多个金属层中的金属线；用于将金属线连接到装置(例如源极、漏极和栅极)的接触；和在相邻的金属层中垂直地连接金属线的通孔。互连结构的形成包括镶嵌制程或其他合适的制程。金属元件(金属线、接触和通孔)可包括铜、铝、钨、金属合金、硅化物、掺杂的多晶硅、其他合适的导电材料或其组合。
在图15A、图15B和图15C中，金属栅极堆叠G、半导体鳍片212和源极/漏极结构250形成负电容场效应晶体管。金属栅极堆叠G是负电容栅极堆叠结构并且包括栅极介电层232、掺杂的铁电层280'和栅极电极310。掺杂的铁电层280'在栅极介电层232上方，并且栅极电极310位于掺杂的铁电层280'之上。掺杂区域290a和290b与栅极电极310(的功函数层)接触并与栅极介电层232间隔开。掺杂区域290a和290b可以彼此分离或者可以连接。由于掺杂区域290a和290b的存在，掺杂的铁电层280'的掺杂剂浓度在掺杂的铁电层280的厚度方向上(即，在从栅极电极310朝向通道214/半导体鳍片212的方向上)变化。如图15A、图15B和图15C所示，掺杂剂浓度沿厚度方向减小。
掺杂区域290a和290b的掺杂浓度可以在约1E12cm-2至约5E13cm-2的范围内。如果掺杂浓度高于约5E13cm-2，则电容CFE可能会位移过度，并且如果掺杂浓度低于约1E12cm-2，则电容CFE可能会移位不够。因此，所得到的半导体装置的电容CFE和CMOS可能不匹配。
在一些实施例中，半导体装置是N型负电容场效应晶体管。也就是说，半导体鳍片212是P型，源极/漏极结构250是N型。在这种情况下，掺杂区域290a和290b中的掺杂剂可以是N型(例如，硼、镓、铟或其他合适的材料)。也就是说，掺杂区域290a和290b是带负电的。在一些其他实施例中，半导体装置是P型负电容场效应晶体管。也就是说，半导体鳍片212是N型，源极/漏极结构250是P型。在这种情况下，掺杂区域290a和290b中的掺杂剂可以是P型(例如，磷、砷、锑、铋、锂或其他合适的材料)。也就是说，掺杂区域290a和290b带正电。
图16A是根据本揭露的一些实施例的用于制造半导体装置的方法M30的透视图，图16B是沿图16A的线B-B截取的横截面图，图16C是沿图16A的线C-C截取的横截面图。在一些实施例中，操作S40中的离子注入制程可以是例如扩散制程或多向离子注入制程的离子注入制程。或者，离子注入制程可以具有与半导体鳍片212的突出方向Dp(参见图14C)平行的预定的向下方向。因此，形成与掺杂的铁电层280'的顶表面280t共形的掺杂区域290。由于图16A至图16C中的半导体装置的其他制造方法类似于图15A至图15C中的半导体装置的制造方法，因此这里将不再重复这方面的描述。
图17是在各种实施例中根据本揭露用于制造半导体装置的方法M30'的流程图。图18A是根据本揭露的用于制造半导体装置的方法M30'的透视图。在本揭露的一些实施例中，图18B是沿图18A的线B-B截取的横截面图，图18C是沿图18A的线C-C截取的横截面图。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。本实施例可以重复图10A至图15C中使用的附图标记和/或文字。此重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。在下面的实施例中，将不再重复前面描述的结构和材料细节，并且仅提供执行图18A至图18C的半导体装置的进一步的信息。
方法M30'和M30之间的差异与操作S44有关。在方法M30'中，可以在操作S36和S38(S38')之间执行操作S44。具体地，在方法M30'的操作S44中，在形成铁电材料层280之前，在栅极介电层232上形成阻挡层320。阻挡层320可以是金属材料(例如，铂(Pt)、铝(Al)、钨(W)、镍(Ni))、其合金(例如，铝铜合金)、或金属化合物(例如，氮化钛或氮化钽)。阻挡层320可用于屏蔽在掺杂的铁电层280'中形成的电场与栅极介电层232，使得电容CMOS不受电场(或掺杂区域290a和290b)的影响。在一些实施例中，阻挡层320可具有在约3nm至约6nm范围内的厚度T3。
在方法M30'的操作S38'中，在阻挡层320上形成铁电材料层280。在方法M30'的操作S40中，在铁电材料层280中部分地形成掺杂区域290a和290b。在方法M30'的S42中，在掺杂的铁电层280'上形成栅极电极310。由于操作S32、S34、S36、S38'、S40和S42的细节类似于图9的方法M30中的操作S32、S34、S36、S38、S40和S42，因此在这里不再重复这方面的描述。
在图18A至图18C中，金属栅极堆叠G、半导体鳍片112和源极/漏极结构250形成负电容场效应晶体管。金属栅极堆叠G是负电容栅极堆叠结构并且包括栅极介电层232、阻挡层320、掺杂的铁电层280'和栅极电极310。阻挡层320在栅极介电层232上方，掺杂的铁电层280'位于阻挡层320上方，栅极电极310位于掺杂的铁电层280'上方。栅极电极310与掺杂区域290a和290b接触，并且掺杂区域290a和290b与阻挡层320间隔开。由于掺杂区域290a和290b的存在，掺杂的铁电层280'的掺杂剂浓度在掺杂的铁电层280'的厚度方向上变化。在图18A至图18C中，掺杂剂浓度沿厚度方向减小。
在一些实施例中，半导体装置可以是N型负电容场效应晶体管。也就是说，半导体鳍片212是P型，源极/漏极结构250是N型。在这种情况下，掺杂区域290a和290b中的掺杂剂可以是N型(例如，硼、镓、铟或其他合适的材料)。也就是说，掺杂区域290a和290b是带负电的。在一些其他实施例中，半导体装置可以是P型负电容场效应晶体管。也就是说，半导体鳍片212是N型，源极/漏极结构250是P型。在这种情况下，掺杂区域290a和290b中的掺杂剂可以是P型(例如，磷、砷、锑、铋、锂或其他合适的材料)。也就是说，掺杂区域290a和290b带正电。
图19A是根据本揭露的一些实施例中用于制造半导体装置的方法M30'的透视图，图19B是沿图19A的线B-B截取的横截面图，以及图19C是沿图19A的线C-C截取的横截面图。在一些实施例中，操作S40中的离子注入制程可以是例如扩散制程或多向离子注入制程的注入制程。或者，离子注入制程可以具有与半导体鳍片212的突出方向Dp(参见图14C)平行的预定的向下方向。因此，形成与铁电材料层280的顶表面280t共形的掺杂区域290。图19A至图19C中的半导体装置的其他制造方法类似于图18A至图18C中的半导体装置的制造方法，因此这里将不再重复这方面的描述。
图20是在各种实施例中根据本揭露用于制造半导体装置的方法M30”的流程图。结合图21A至图26C的透视图讨论方法M30”的各种操作。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。本实施例可以重复图10A至图15B和图18A至图18C中使用的附图标记和/或文字。此重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。在下面的实施例中，将不再重复前面描述的结构和材料细节，并且仅提供执行图21A至图26C的半导体装置的进一步的信息。图21A、图22A、图23A、图24A、图25A和图26A是根据本揭露的一些实施例中用于在各个阶段制造半导体装置的方法M30”的透视图，图21B、图22B、图23B、图24B、图25B和图26B分别是沿图21A、图22A、图23A、图24A、图25A和图26A的线B-B截取的横截面图，以及图22C、图23C、图24C、图25C和图26C分别是沿图22A、图23A、图24A、图25A和图26A的线C-C截取的横截面图。
在方法M30”的操作S32中，在具有半导体鳍片212的基板210上形成虚设栅极结构，在方法M30”的操作S34中，在半导体鳍片212中形成源极/漏极结构250，在方法M30”的操作S36中，去除虚设栅极结构的虚设栅极电极以形成栅极开口O，如图21A和图21B所示。在方法M30”的操作S44中，在栅极开口O中和栅极介电层232上形成阻挡层320，如图22A和图22B所示。
在方法M30”的操作S38”中，在阻挡层320上形成第一铁电材料层282，如图23A、图23B和图23C所示。第一铁电材料层282可以具有与图2B中的铁电材料层130类似的材料和制造方法，并且在下文中将不提供这方面的描述。在一些实施例中，第一铁电材料层282的厚度T4可以小于约2nm，并且可以在约1nm和约2nm之间的范围内。
在方法M30”的操作S40'中，在第一铁电材料层282中形成至少一个掺杂区域，如图24A、图24B和图24C所示。在一些实施例中，掺杂区域290a和290b的掺杂深度与第一铁电材料层282的厚度T4实质上相同。因此，掺杂区域290a和290b具有厚度T4，并且与阻挡层320接触。由于掺杂区域290a和290b的形成类似于图14A至图14C中的掺杂区域290a和290b的形成，因此这里将不再重复对此的描述。
在方法M30”的操作S46中，在掺杂区域290a和290b以及第一铁电材料层282上形成第二铁电材料层284，如图25A、图25B和图25C所示。第二铁电材料层284可以具有与图23A、图23B和图23C中的第一铁电材料层282类似的材料和制造方法，因此将不在下文中提供这方面的描述。在一些实施例中，第二铁电材料层284的厚度T5可以小于约10nm，并且可以在约1nm和约10nm之间的范围内。此外，厚度T5大于厚度T4。例如，厚度T4可以是厚度T5的约5％至约15％。在这方面，掺杂区域290a和290b、第一铁电材料层282和第二铁电材料层284一起被称为掺杂的铁电层280'。
在方法M30”的操作S42中，在掺杂的铁电层280'上形成栅极电极310，如图26A、图26B和图26C所示。由于操作S32、S34、S36、S44、S42的细节类似于图9和图17的方法M30、M30'中的操作S32、S34、S36、S44、S42，因此这里将不再重复这方面的描述。
在图26A、图26B和图26C中，金属栅极堆叠G、半导体鳍片212和源极/漏极结构250形成负电容场效应晶体管。金属栅极堆叠G是负电容栅极堆叠结构并且包括栅极介电层232、阻挡层320、掺杂的铁电层280'和栅极电极310。阻挡层320在栅极介电层232上方，掺杂的铁电层280'位于阻挡层320上方，栅极电极310位于掺杂的铁电层280'上方。阻挡层320与掺杂区域290a和290b接触，并且掺杂区域290a和290b与栅极电极310间隔开。换句话说，栅极电极310与第二铁电材料层284接触。由于掺杂区域290a和290b的存在，掺杂的铁电层280'的掺杂剂浓度在掺杂的铁电层280'的厚度方向(或从栅极电极310朝向通道214/半导体鳍片212的方向)上变化。在图26C中，掺杂剂浓度沿厚度方向增加。
在图26A、图26B和图26C中，阻挡层320可用于屏蔽在掺杂区域290a和290b中形成的电场与栅极介电层232，使得电容CMOS不受电场(或掺杂区域290a和290b)影响。在一些实施例中，半导体装置是P型负电容场效应晶体管。也就是说，半导体鳍片212是P型，源极/漏极结构250是N型。在这种情况下，掺杂区域290a和290b中的掺杂剂可以是P型(例如，磷、砷、锑、铋、锂或其他合适的材料)。也就是说，掺杂区域290a和290b带正电。在一些其他实施例中，半导体装置是N型负电容场效应晶体管。也就是说，半导体鳍片212是N型，源极/漏极结构250是P型。在这种情况下，掺杂区域290a和290b中的掺杂剂可以是N型(例如，硼、镓、铟或其他合适的材料)。也就是说，掺杂区域290a和290b带负电。
图27A是根据本揭露的一些实施例中用于制造半导体装置的方法M30”的透视图，图27B是沿着图27A的线B-B截取的横截面图，并且图27C是沿图27A的线C-C截取的横截面图。在一些实施例中，操作S40'中的离子注入制程可以是例如扩散制程或多向离子注入制程的离子注入制程。或者，离子注入制程可以具有与半导体鳍片212的突出方向Dp(参见图14C)平行的预定的向下方向。因此，形成与铁电材料层280的顶表面280a共形的掺杂区域290。由于图27A至图27C中的半导体装置的其他制造方法类似于图26A至图26C中的半导体装置的制造方法，因此这里将不再重复这方面的描述。
根据一些实施例，半导体装置包括通道、源极/漏极结构和栅极堆叠。源极/漏极结构位于通道的相对侧。栅极堆叠在通道上方，并且栅极堆叠包括栅极介电层、掺杂的铁电层和栅极电极。栅极介电层位于通道上方。掺杂的铁电层位于栅极介电层之上。栅极电极位于掺杂的铁电层上方。掺杂的铁电层的掺杂剂浓度在从栅极电极朝向通道的方向上变化。
于一实施例中，掺杂的铁电层的掺杂剂浓度在从栅极电极朝向通道的方向上减小。
于一实施例中，掺杂的铁电层的掺杂剂浓度在从栅极电极朝向通道的方向上增加。
于一实施例中，半导体装置还包含在栅极介电层和掺杂的铁电层之间的阻挡层。
于一实施例中，掺杂的铁电层包含与栅极电极接触的掺杂区域。
于一实施例中，掺杂区域的掺杂剂是N型，并且通道是P型。
于一实施例中，掺杂区域的掺杂剂是P型，并且通道是N型。
于一实施例中，掺杂的铁电层包含与栅极电极间隔开的掺杂区域。
于一实施例中，掺杂区域的掺杂剂是P型，并且通道是P型。
于一实施例中，掺杂区域的掺杂剂是N型，并且通道是N型。
根据一些实施例，一种用于制造半导体装置的方法包括在基板中的通道上形成虚设栅极堆叠。源极/漏极结构形成在基板上。形成介电层以覆盖源极/漏极结构并与虚设栅极堆叠相邻。去除虚设栅极堆叠的栅极电极以在介电层中形成栅极开口。在栅极开口中形成掺杂的铁电层。在掺杂的铁电层上和栅极开口中形成栅极电极。
于一实施例中，形成掺杂的铁电层包含形成一铁电材料层于栅极开口中，以及掺杂铁电材料层的顶部以形成掺杂的铁电层。
于一实施例中，掺杂的铁电层和通道的掺杂剂具有不同的导电类型。
于一实施例中，形成掺杂的铁电层包含形成第一铁电材料层于栅极开口中、掺杂第一铁电材料层，以及形成第二铁电材料层于第一铁电材料层上，以形成掺杂的铁电层。
于一实施例中，掺杂的铁电层和通道的掺杂剂具有相同的导电类型。
于一实施例中，方法还包含形成阻挡层于栅极开口中，并且形成掺杂的铁电层于阻挡层上。
根据一些实施例，一种用于制造半导体装置的方法包括在基板的通道上方形成栅极堆叠，包括在基板的通道上方形成栅极介电质层。在栅极介电层上形成掺杂的铁电层。在掺杂的铁电层上形成栅极电极。此方法还包括在栅极堆叠的相对侧上形成源极/漏极结构。
于一实施例中，形成掺杂的铁电层包含形成铁电材料层于栅极介电层上，以及掺杂铁电材料层的顶部以形成掺杂的铁电层。
于一实施例中，形成掺杂的铁电层包含形成第一铁电材料层于栅极介电层上、掺杂第一铁电材料层，以及形成第二铁电材料层于第一铁电材料层上，以形成掺杂的铁电层。
于一实施例中，方法还包含在栅极介电层上形成阻挡层，并且在阻挡层上形成掺杂的铁电层。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本揭露的各方面。本领域技术人员应该理解，他们可以容易地使用本揭露作为设计或修改其他过程和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应该理解，这样的等同构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，它们可以在本文中进行各种改变、替换和变更。

Claims (1)

1.一种半导体装置，其特征在于，包含：
一通道；
多个源极/漏极结构，位于该通道的相对侧；以及
一栅极堆叠，位于该通道上，其中该栅极堆叠包含：
一栅极介电层，位于该通道上；
一掺杂的铁电层，位于该栅极介电层上；以及
一栅极电极，位于该掺杂的铁电层上，其中该掺杂的铁电层的一掺杂剂浓度在从该栅极电极朝向该通道的一方向上变化。
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