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TWI849861B - 堆疊裝置結構之隔離柱結構 - Google Patents

堆疊裝置結構之隔離柱結構 Download PDF

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TWI849861B
TWI849861B TW112115250A TW112115250A TWI849861B TW I849861 B TWI849861 B TW I849861B TW 112115250 A TW112115250 A TW 112115250A TW 112115250 A TW112115250 A TW 112115250A TW I849861 B TWI849861 B TW I849861B
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瑞龍 謝
朱立安 弗洛吉爾
慷果 程
燦魯 朴
成敏圭
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美商萬國商業機器公司
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明提供一種微電子結構，其包含：一第一堆疊裝置結構，其包含一第一上部裝置及一第一下部裝置；一第二堆疊裝置結構，其包含一第二上部裝置及一第二下部裝置；以及一隔離柱結構，其位於該第一堆疊裝置結構與該第二堆疊裝置結構之間。該隔離柱結構具有接觸該第一上部裝置及該第二上部裝置之一上部區段及接觸該第一下部裝置及該第二下部裝置之一下部區段。該隔離柱結構之該上部區段具有一第一寬度，且該隔離柱結構之該下部區段具有與該第一寬度不同的一第二寬度。

Description

堆疊裝置結構之隔離柱結構
本申請案係關於半導體，且更特定言之，係關於用於形成半導體結構之技術。
半導體及積體電路晶片在許多產品內已變得普遍存在，尤其隨著其繼續成本降低及大小減小。持續需要減小結構特徵之大小及/或針對給定晶片大小提供較大量結構特徵。大體而言，小型化允許在較低功率位準及較低成本下的效能提高。本發明技術處於或接近諸如邏輯閘、場效電晶體(field-effect transistor；FET)及電容器的某些微型裝置的原子級縮放。
場效電晶體(FET)係具有源極、閘極及汲極且具有取決於沿源極與汲極之間延行的通道之載流子(電子或電洞)流之動作的電晶體。經由源極與汲極之間的通道之電流可藉由閘極下之橫向電場控制。
FET廣泛用於切換、放大、濾波及其他任務。FET包括金屬氧半導體(metal-oxide-semiconductor；MOS) FET (MOSFET)。廣泛地使用互補MOS (CMOS)裝置，其中n型電晶體及p型電晶體(nFET及pFET)兩者用以製造邏輯及其他電路系統。FET之源極區及汲極區通常藉由在通道之任一側上將摻雜劑添加至半導體本體之目標區而形成，其中閘極形成於通道上方。閘極包括通道上方的閘極介電質及閘極介電質上方的閘極導體。閘極介電質為絕緣體材料，其在電壓施加至閘極導體時防止大洩漏電流流入通道中，同時允許所施加閘極電壓在通道中產生橫向電場。
可使用各種技術來減小FET的大小。一種技術係經由在FinFET裝置中使用鰭形通道。在FinFET配置出現之前，除了安置於通道之頂部上方的FET閘極之外，CMOS裝置通常沿半導體基板之表面為實質上平面的。FinFET利用豎直通道結構，增加暴露於閘極之通道的表面積。因此，在FinFET結構中，閘極可更有效地控制通道，此係因為閘極在通道之多於一個側面或表面上延伸。在一些FinFET配置中，閘極包封三維通道之三個表面，而非僅安置於傳統平面通道之頂部表面上方。
適用於減小FET之大小的另一技術是經由使用形成於半導體基板上方的經堆疊奈米片通道。堆疊奈米片可為二維奈米結構，諸如具有約1至100奈米(nm)之厚度範圍之薄片。奈米片及奈米線對於縮放至7 nm及超過7 nm為可行選擇。用於形成奈米片堆疊的一般製程流程涉及在通道材料薄片之間移除犧牲層，該等犧牲層可由矽鍺(SiGe)形成，該通道材料薄片可由矽(Si)形成。
為了繼續縮放(例如，至2.5 nm及超過2.5 nm)，可使用下一代互補FET (CFET)裝置。CFET裝置提供複雜環繞式閘電極(gate-all-around；GAA)結構。習知GAA FET，諸如奈米片FET，可在一個裝置中將多個p型奈米線或奈米片堆疊於彼此之頂部上，且可在另一裝置中將多個n型奈米線或奈米片堆疊於彼此之頂部上。CFET結構提供改良之軌道高度縮放，從而產生結構增益(例如，諸如用於不同類型之裝置(諸如邏輯裝置、靜態隨機存取記憶體(static random-access memory；SRAM)裝置等)的30%至40%結構增益)。在CFET結構中，n型及p型奈米線或奈米片堆疊於彼此上，從而消除n對p分離瓶頸且減小裝置區域佔據面積。然而，繼續需要進一步按比例調整及減小FET之大小。
本發明之實施例提供用於形成具有不同寬度之隔離柱結構以分離堆疊裝置結構中之裝置且控制其通道寬度的技術。
在一個實施例中，一種微電子結構包含：一第一堆疊裝置結構，其包含一第一上部裝置及一第一下部裝置；一第二堆疊裝置結構，其包含一第二上部裝置及一第二下部裝置；以及一隔離柱結構，其位於該第一堆疊裝置結構與該第二堆疊裝置結構之間。該隔離柱結構具有接觸該第一上部裝置及該第二上部裝置之一上部區段及接觸該第一下部裝置及該第二下部裝置之一下部區段。該隔離柱結構之該上部區段具有一第一寬度，且該隔離柱結構之該下部區段具有與該第一寬度不同的一第二寬度。該隔離柱結構有利地使得該第一堆疊裝置結構及該第二堆疊裝置結構能夠形成為更接近彼此，且該隔離柱結構之變化寬度有利地使得能夠控制由該隔離柱結構分離之該第一堆疊裝置結構及該第二堆疊裝置結構中之裝置的寬度。
該第一堆疊裝置結構中之該第一上部裝置及該第一下部裝置中之一者可包含nFET裝置，且該第一堆疊裝置結構中之該第一上部裝置及該第二下部裝置中之另一者可包含pFET裝置。該隔離柱之該上部區段的該第一寬度及該隔離柱之該下部區段的該第二寬度控制該nFET裝置之一n型主動區域大小比該pFET裝置之一p型主動區域大小的一比率。
在另一實施例中，一種微電子結構包含：一第一堆疊場效電晶體結構，其包含一第一下部場效電晶體裝置及一第一上部場效電晶體裝置；一第二堆疊場效電晶體結構，其包含一第二下部場效電晶體裝置及一第二上部場效電晶體裝置；及在該第一堆疊場效電晶體結構與該第二堆疊場效電晶體結構之間的一隔離柱結構，該隔離柱結構具有具一第一寬度之一上部區段及具與該第一寬度不同之一第二寬度的一下部區段。該隔離柱結構有利地使得該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構能夠形成為更接近彼此，且該隔離柱結構之變化寬度有利地使得能夠控制由該隔離柱結構分離之該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構中的該上部場效電晶體裝置及該下部場效電晶體裝置之通道的寬度。
該隔離柱結構之該上部區段可接觸該第一堆疊FET結構及該第二堆疊FET結構中之該第一上部FET裝置及該第二上部FET裝置的通道，且該隔離柱結構之該下部區段可接觸該第一堆疊FET結構及該第二堆疊FET結構中之該第一下部FET裝置及該第二下部FET裝置的通道。該隔離柱結構可使該第一堆疊FET結構及該第二堆疊FET結構中之該第一上部FET裝置及該第一下部FET裝置及該第二上部FET裝置及該第二下部FET裝置的通道、閘極以及源極/汲極區分離。
該隔離柱結構之該上部區段的該第一寬度可大於該隔離柱結構之該下部區段的該第二寬度。
該隔離柱結構可進一步包含自該下部區段朝向該第一堆疊FET結構及該第二堆疊FET結構中之該第一下部FET裝置及該第二下部FET裝置之通道中的凹痕向外延伸的延伸區段。
在另一實施例中，一種積體電路包含一互補場效電晶體結構，該互補場效電晶體結構包含：一第一堆疊場效電晶體結構，其包含一第一下部場效電晶體裝置及一第一上部場效電晶體裝置；一第二堆疊場效電晶體結構，其包含一第二下部場效電晶體裝置及一第二上部場效電晶體裝置；及在該第一堆疊場效電晶體結構與該第二堆疊場效電晶體結構之間的一隔離柱結構，該隔離柱結構具有具一第一寬度之一上部區段及具與該第一寬度不同之一第二寬度的一下部區段。該隔離柱結構有利地使得該互補場效電晶體結構中之該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構能夠形成為更接近彼此，且該隔離柱結構之變化寬度有利地使得能夠控制由該隔離柱結構分離之該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構中的該上部場效電晶體裝置及該下部場效電晶體裝置之通道的寬度。
該隔離柱結構之該上部區段可接觸該第一堆疊FET結構及該第二堆疊FET結構中之該第一上部FET裝置及該第二上部FET裝置的通道，且該隔離柱結構之該下部區段可接觸該第一堆疊FET結構及該第二堆疊FET結構中之該第一下部FET裝置及該第二下部FET裝置的通道。
在另一實施例中，一種微電子結構包含兩個或多於兩個堆疊場效電晶體結構，該兩個或多於兩個堆疊場效電晶體結構中之每一者包含堆疊於彼此上方之兩個或多於兩個場效電晶體裝置及使該兩個或多於兩個堆疊場效電晶體結構中之第一者與第二者分離的一隔離柱結構。該隔離柱結構包含：一第一區段，其接觸該兩個或多於兩個堆疊場效電晶體結構中之該等第一者及該等第二者中之該兩個或多於兩個場效電晶體裝置中的至少第一者的通道；及一第二區段，其接觸該兩個或多於兩個堆疊場效電晶體結構中之該等第一者及該等第二者中之該兩個或多於兩個場效電晶體裝置中的至少第二者的通道。該隔離柱結構之該第一區段具有一第一寬度，且該隔離柱結構之該第二區段具有與該第一寬度不同的一第二寬度。該隔離柱結構有利地使得該兩個或多於兩個堆疊場效電晶體結構中之該等第一者及該等第二者能夠形成為更接近彼此，且該隔離柱結構之該變化寬度有利地使得能夠控制由該隔離柱結構分離之該兩個或多於兩個堆疊場效電晶體結構中之該等第一者及該等第二者中的該上部場效電晶體裝置及該下部場效電晶體裝置之通道的寬度。
該兩個或多於兩個FET裝置中之該等第一者可包含nFET裝置，且該兩個或多於兩個FET裝置中之該等第二者可包含pFET裝置。該隔離柱結構之該第一寬度可界定該等nFET裝置之一第一主動區面積，且該隔離柱之該第二寬度可界定該等pFET裝置之一第二主動區面積。
該微電子結構可進一步包含使該兩個或多於兩個堆疊FET結構中之第三者與第四者分離的一額外隔離柱結構，其中該額外隔離柱結構包含：一第一區段，其接觸第三堆疊FET結構及第四堆疊FET結構中之兩個或多於兩個FET裝置中之至少第一者的通道；及一第二區段，其接觸該第三堆疊FET結構及該第四堆疊FET結構中之該兩個或多於兩個FET裝置中之至少第二者的通道，其中該額外隔離柱結構之該第一區段具有一第三寬度且該隔離柱結構之該第二區段具有與該第三寬度不同之一第四寬度，且其中該第三寬度中之至少一者與該第一寬度不同且該第四寬度與該第二寬度不同。
在另一實施例中，一種方法包含形成第一堆疊場效電晶體裝置結構及第二堆疊場效電晶體裝置結構，該第一堆疊場效電晶體裝置結構及該第二堆疊場效電晶體裝置結構中之每一者包含一上部場效電晶體裝置及一下部場效電晶體裝置，其中該第一堆疊場效電晶體裝置結構及該第二堆疊場效電晶體裝置結構的該等上部場效電晶體裝置具有合併通道，且其中該第一堆疊場效電晶體通道及該第二堆疊場效電晶體裝置的下部場效電晶體裝置具有合併通道。該方法亦包含在該第一堆疊場效電晶體結構與該第二堆疊場效電晶體結構之間形成一隔離柱結構，該隔離柱結構包含：具有一第一寬度之一上部區段，其使該第一堆疊場效電晶體裝置結構及該第二堆疊場效電晶體裝置結構之該等上部場效電晶體裝置的該等合併通道分離；及具有與該第一寬度不同之一第二寬度的一下部區段，其使該第一堆疊場效電晶體裝置結構及該第二堆疊場效電晶體之該等下部場效電晶體裝置之該等合併通道分離。該隔離柱結構有利地使得該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構能夠形成為更接近彼此，且該隔離柱結構之變化寬度有利地使得能夠控制由該隔離柱結構分離之該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構中的該上部場效電晶體裝置及該下部場效電晶體裝置之通道的寬度。
形成該隔離柱結構可包含：執行一第一切割製程，其蝕刻穿過該第一堆疊FET裝置結構及該第二堆疊FET裝置結構之該等上部FET裝置之該等合併通道，該第一切割製程終止於安置於該第一堆疊FET裝置結構及該第二堆疊FET裝置結構之該等上部FET裝置與該等下部FET裝置之間的一中間介電隔離層上；在該第一堆疊FET裝置結構及該第二堆疊FET裝置結構之該等上部FET裝置的該等通道的經暴露側壁上形成一保護間隔件；執行一第二切割製程，其蝕刻穿過該第一堆疊FET裝置結構及該第二堆疊FET裝置結構之該等下部FET裝置的該等合併通道，該第二切割製程終止於安置於該第一堆疊FET裝置結構及該第二堆疊FET裝置結構之該等下部FET裝置下方的一底部介電隔離層上。
形成該隔離柱結構可進一步包含執行移除該等下部FET裝置之該等通道之部分的一凹痕蝕刻。
形成該隔離柱結構可進一步包含移除該保護間隔件，及在藉由該第一切割製程、該第二切割製程及該凹痕蝕刻暴露之空間中填充一介電材料。該凹痕蝕刻控制該等下部FET裝置之一下部主動區面積比該等上部FET裝置之一上部主動區面積的一比率。該等下部FET裝置可包含nFET裝置及pFET裝置中之一者，且該等上部FET裝置可包含nFET裝置及pFET裝置中之另一者。
本文中所描述之實施例的此等以及其他特徵及優勢將自隨附圖式及以下實施方式變得更顯而易見。
本文中可在用於形成具有不同寬度之隔離柱結構以分離堆疊裝置結構中之裝置且控制其通道寬度的說明性方法以及使用此類方法形成的說明性設備、系統以及裝置的上下文中描述本發明之說明性實施例。然而，應理解，本發明之實施例不限於說明性方法、設備、系統及裝置，而實情為更廣泛地適用於其他適合之方法、設備、系統及裝置。
應理解，隨附圖式中所展示之各種特徵為未必按比例繪製之示意性圖示。此外，在整個圖式中使用相同或類似參考編號來表示相同或類似特徵、元件或結構，且因此，針對圖式中之每一者將不重複相同或類似特徵、元件或結構之詳細解釋。此外，如本文中所使用之術語「例示性」及「說明性」意謂「充當實例、例項或說明」。本文中描述為「例示性」或「說明性」之任何實施例或設計不應被解釋為比其他實施例或設計更佳或更有利。
如上文所論述，各種技術可用於減小FET之大小，包括經由使用FinFET裝置中之鰭形通道，經由使用形成於半導體基板上方之堆疊奈米片通道及下一代CFET裝置。
圖1A展示一組習知CFET單元101-1、101-2、101-3及101-4 (統稱為CFET單元101)之橫截面圖100，且圖1B展示一組經縮放CFET單元151-1、151-2、151-3及151-4 (統稱為經縮放CFET 151)之橫截面圖150，其中自兩個奈米片尖端中之一者移除閘極延伸部，其中經縮放CFET 151亦可稱為CFET 2單元151。圖1A及圖1B之結構包括各別基板102、淺溝槽隔離(shallow trench isolation；STI)區112、底部介電絕緣體(bottom dielectric insulator；BDI)層116-1、底部奈米片通道108-1、中間介電絕緣體(middle dielectric insulator；MDI)層116-2、頂部奈米片通道108-2、閘極114、層間介電質(interlayer dielectric；ILD)層138、閘極切口143、閘極觸點144及頂側後段製程(back-end-of-line；BEOL)互連件146。如所繪示，CFET 2單元151藉由每CMOS單元移除一個閘極延伸部而提供比CFET單元101改良之整體縮放。
說明性實施例提供用於經由控制在CFET 2單元中堆疊於彼此上方之n型及p型奈米片通道之各別寬度來實現CFET 2單元之靈活n對p比率的新穎方法及結構。提供微電子結構及半導體結構，其包括堆疊FET (例如，其中一個FET在另一FET上方，諸如pFET在nFET上方，或nFET在pFET上方)。堆疊單元對彼此接近地定位(例如，提供CFET 2單元)，其中奈米片通道、閘極及源極/汲極區(例如，源極/汲極磊晶層)由介電柱分離。在堆疊FET中，提供靈活比率，其包括：比底部主動區域大小小的頂部主動區域大小(例如，比底部奈米片通道寬的頂部奈米片通道)；比底部主動區域大小大的頂部主動區域大小(例如，比頂部奈米片通道寬的底部奈米片通道)；或相等大小的頂部主動區域大小及底部主動區域大小(例如，具有相同寬度之頂部奈米片通道及底部奈米片通道)。介電柱可包括用於頂部主動區域大小大於底部主動區域大小之組態的叉狀底部形狀。
可使用以下處理形成具有靈活n對p比率之微電子結構及其他半導體結構。兩個CFET堆疊單元(例如，CFET 2單元)形成為接近於彼此，其中通道、閘極及源極/汲極區域在開始處合併。第一切割製程用於蝕刻穿過頂部通道、頂部閘極及頂部源極/汲極區，終止於MDI層上。隨後形成頂部通道保護間隔件，繼之以第二切割製程以蝕刻穿過MDI層、底部通道、底部閘極及底部源極/汲極區，終止於BDI層上。視情況，執行底部通道之額外凹痕(例如，以調整頂部及底部主動區之相對大小)。隨後移除頂部通道保護間隔件，繼而用介電材料或介電柱填充第一及第二切割區(及底部通道之任何視情況選用之凹痕)。
圖2A至圖17E展示用於形成針對n型及p型奈米片通道具有靈活n對p比率之CFET 2單元的處理流程。
圖2A展示在基板202上方形成奈米片通道層208-1及208-2之後的結構之第一側視橫截面圖200。圖2B展示結構之第二側視橫截面圖265，且圖2C展示結構之俯視圖275。圖2C之俯視圖275展示其中將形成閘極結構203-1、203-2及203-3之主動區201。圖2A之第一側視橫截面圖200係沿俯視圖275中之線A-A截取(例如，跨越閘極結構203-1、203-2及203-3)，且圖2B之第二側視橫截面圖265係沿俯視圖275中之線B-B截取(例如，沿閘極結構203-2)。
基板202可由任何合適的半導體結構形成，包括各種含矽材料，包括但不限於矽(Si)、矽鍺(SiGe)、碳化矽鍺(SiGeC)、碳化矽(SiC)及其多層。儘管矽為晶圓製造中主要使用之半導體材料，但替代半導體材料可用作額外層，諸如但不限於鍺(Ge)、砷化鎵(GaAs)、氮化鎵(GaN)、SiGe、碲化鎘(CdTe)、硒化鋅(ZnSe)等。
在基板202中形成蝕刻終止層204。蝕刻終止層204可包含內埋氧化物(BOX)層或矽鍺(SiGe)，或諸如III-V半導體磊晶層之另一合適材料。蝕刻終止層204可具有在10 nm至30 nm範圍內的高度(在方向Z-Z'上)。
奈米片形成於基板202上方，其中奈米片包括犧牲層206-1及206-2 (統稱為犧牲層206)、奈米片通道層208-1及208-2 (統稱為奈米片通道層208)及犧牲層210-1及210-2 (統稱為犧牲層210)。
犧牲層206及犧牲層210說明性地由不同犧牲材料形成，使得其可經蝕刻或以其他方式彼此選擇性地經移除。在一些實施例中，犧牲層206及犧牲層210兩者由SiGe形成，但具有不同Ge百分比。舉例而言，犧牲層206可具有相對較高百分比之Ge (例如，55%Ge)，且犧牲層210可具有相對較低百分比之Ge (例如，25%Ge)。在其他實施例中可使用不同犧牲材料之其他組合。犧牲層206及210可各自具有在6 nm至15 nm範圍內之厚度(在方向Z-Z'上)。
奈米片通道層208可由Si或另一合適之材料(例如，類似於用於基板202之材料的材料)形成。奈米片通道層208中之每一者可具有在4 nm至10 nm範圍內之厚度(在方向Z-Z'上)。
圖3A展示在奈米片圖案化及形成STI區212之後的圖2A至圖2C之結構的第一側視橫截面圖300。圖3B展示在奈米片圖案化及形成STI區212之後的圖2A至圖2C之結構的第二側視橫截面圖365。圖3C展示在奈米片圖案化及形成STI區212之後的圖2A至圖2C之結構的俯視圖375。圖3A之第一側視橫截面圖300係沿俯視圖375中之線A-A截取，且圖3B之第二側視橫截面圖365係沿俯視圖375中之線B-B截取。
STI區212可藉由以下形成：圖案化圖2A至圖2C之結構上方的遮罩層，繼而蝕刻犧牲層210之經暴露部分、奈米片通道層208，且穿過基板202的一部分，如圖3A及圖3B中所繪示。STI區212可由諸如二氧化矽(SiO 2)、碳氧化矽(SiOC)、氮氧化矽(SiON)等介電材料形成。STI區212可具有在20 nm至100 nm範圍內之高度(在方向Z-Z'上)。
圖4A展示在形成堆疊FET結構之後的圖3A至圖3C之結構的第一側視橫截面圖400。圖4B展示在形成堆疊FET結構之後的圖3A至圖3C之結構的第二側視橫截面圖465。圖4C展示在形成堆疊FET結構之後的圖3A至圖3C之結構的俯視圖475。圖4A之第一側視橫截面圖400係沿俯視圖475中之線A-A截取，且圖4B之第二側視橫截面圖465係沿俯視圖475中之線B-B截取。
堆疊FET結構包括閘極堆疊層214、BDI層216-1、MDI層216-2、ILD層218、犧牲占位器層220、底部源極/汲極區222、頂部源極/汲極區224、內部間隔件226及側壁間隔件228。為形成圖4A及圖4B中所展示之結構，虛設閘極首先形成於奈米片上方。接著，選擇性地移除犧牲層206-1及206-2，繼而藉由保形介電襯裡沈積及非等向性介電襯裡蝕刻形成側壁間隔件228、MDI層216-2及BDI層216-1。此後，使經暴露奈米片堆疊及MDI層216-2的未由虛設閘極或側壁間隔件228覆蓋之部分凹陷，繼之以犧牲層210-1及210-2之凹痕及內部間隔件226的形成。接著，使用背側觸點圖案化來形成穿過BDI層216-1至基板202中之溝槽，繼而用犧牲材料填充溝槽以形成犧牲占位器層220底部。此後，形成底部源極/汲極區222、頂部源極/汲極區224及ILD層218，繼而多開CMP以顯露虛設閘極。移除虛設閘極及犧牲層210-1及210-2，繼而形成閘極堆疊層214 (例如，使用替換HKMG處理)。
閘極堆疊層214可包含閘極介電層及閘極導體層。閘極介電層可由高k介電材料形成。高k材料之實例包括但不限於金屬氧化物，諸如HfO 2、氧化鉿矽(Hf-Si-O)、氮氧化鉿矽(HfSiON)、氧化鑭(La 2O 3)、氧化鑭鋁(LaAlO 3)、氧化鋯(ZrO 2)、氧化鋯矽、氮氧化鋯矽、氧化鉭(Ta 2O 5)、氧化鈦(TiO 2)、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔(Y 2O 3)、氧化鋁(Al 2O 3)、氧化鉛鈧鉭及鈮酸鉛鋅。高k材料可進一步包括摻雜劑，諸如鑭(La)、鋁(Al)及鎂(Mg)。閘極介電層可具有在1 nm至3 nm範圍內之均勻厚度。
閘極導體層可包括金屬閘極或功函數金屬(work function metal；WFM)。用於閘極導體層之WFM可為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鋁(Al)、鈦鋁(TiAl)、鈦鋁碳(TiAlC)、Ti與Al合金之組合、包括障壁層(例如，TiN、TaN等)之堆疊，隨後為前述WFM材料中之一或多者等。應瞭解，各種其他材料可視需要用於閘極導體層。
BDI層216-1及MDI層216-2 統稱為介電絕緣層216)可由任何合適的絕緣體形成，諸如SiN、矽硼碳氮(silicon boron carbide nitride；SiBCN)、碳氮氧化矽(SiOCN)等等。BDI層216-1形成於先前由犧牲層206-1佔據之區中，且MDI層216-2形成於先前由犧牲層206-2佔據之區中，且可具有與犧牲層206-1及206-2類似的大小。
ILD層218形成於底部源極/汲極區222與頂部源極/汲極區224之間，且形成於頂部源極/汲極區224之頂部上方。ILD層218可由任何合適的絕緣材料形成，諸如SiO 2、SiOC、SiON等。ILD層218具有與底部源極/汲極區222及頂部源極/汲極區224之寬度匹配的寬度(在方向X-X'上)。犧牲占位器層220形成於底部源極/汲極區222下方，且可由犧牲材料或諸如SiGe、氧化鈦(TiO x)、氧化鋁(AlO x)、碳化矽(SiC)等之材料形成。犧牲占位器層具有亦與底部源極/汲極區222及頂部源極/汲極區224之寬度匹配的寬度(在方向X-X'上)。遮罩層可經圖案化於結構上方，繼而穿過基礎層蝕刻至基板202中。接著可沈積犧牲占位器層220，繼之以底部源極/汲極區222之磊晶生長、ILD層218之在底部源極/汲極區222與頂部源極/汲極區224之間的部分的沈積及平坦化，繼之以頂部源極/汲極區224之磊晶生長及ILD層218之在頂部源極/汲極區224上方之部分的沈積及平坦化。
如上文所提及，底部源極/汲極區222及頂部源極/汲極區224可使用磊晶生長製程形成，且因此亦可稱為底部磊晶層222及頂部磊晶層224。底部源極/汲極222及頂部源極/汲極區224可經適當摻雜，諸如使用離子植入、氣相摻雜、電漿摻雜、電漿浸沒離子植入、叢集摻雜、注入摻雜、液相摻雜、固相摻雜等。N型摻雜劑可選自磷(P)、砷(As)及銻(Sb)之群，且p型摻雜劑可選自硼(B)、氟化硼(BF 2)、鎵(Ga)、銦(In)及鉈(Tl)之群。底部源極/汲極區222及頂部源極/汲極區224可使用磊晶生長製程形成。在一些實施例中，磊晶製程包含原位摻雜(摻雜劑在磊晶期間併入磊晶材料中)。磊晶材料可自氣態或液態前驅物生長。磊晶材料可使用氣相磊晶(VPE)、分子束磊晶(MBE)、液相磊晶(LPE)、快速熱化學氣相沈積(RTCVD)、金屬有機化學氣相沈積(MOCVD)、超高真空化學氣相沈積(UHVCVD)、低壓化學氣相沈積(LPCVD)、有限反應處理CVD (LRPCVD)或其他合適製程生長。取決於待形成之電晶體的類型，磊晶矽、矽鍺(SiGe)、鍺(Ge)及/或經碳摻雜之矽(Si:C)矽可在沈積(原位摻雜)期間藉由添加摻雜劑而摻雜，該等摻雜劑諸如n型摻雜劑(例如，磷或砷)或p型摻雜劑(例如，硼或鎵)。源極/汲極中之摻雜劑濃度可在1×10 19cm -3至3×10 21cm -3範圍內，或較佳地在2×10 20cm -3至3×10 21cm -3之間。底部源極/汲極區222及頂部源極/汲極區224可具有在10 nm至30 nm範圍內之寬度(在方向X-X'上)。
內部間隔件226可形成為填充凹痕空間(例如，在犧牲層210移除之前由其之凹痕蝕刻產生)。內部間隔件226可由氮化矽(SiN)或另一合適之材料形成，該材料諸如SiBCN、碳氧化矽(SiCO)、SiOCN等。內部間隔件226可具有在2 nm至10 nm範圍內之寬度(在方向X-X'上)，且可具有與犧牲層210之高度匹配之高度(在方向Z-Z'上)。
側壁間隔件228可由與介電絕緣層216之材料類似的材料形成。側壁間隔件228可具有與內部間隔件226之寬度類似之寬度(在方向X-X'上)。
圖5A展示在硬式遮罩(HM)層230之圖案化及執行奈米片通道層208-2之切割圖案化之後的圖4A至圖4C之結構的第一側視橫截面圖500。圖5B展示在HM層230之圖案化及奈米片通道層208-2的切割圖案化之後的圖4A至圖4C之結構的第二側視橫截面圖565。圖5C展示在HM層230之圖案化及奈米片通道層208-2的切割圖案化之後的圖4A至圖4C之結構的俯視圖575。圖5D展示在HM層230之圖案化及奈米片通道層208-2的交替切割圖案化之後的圖4A至圖4C之結構的第三側視橫截面圖585。圖5E展示在HM層230之圖案化及奈米片通道層208-2的另一交替切割圖案化之後的圖4A至圖4C之結構的第四側視橫截面圖595。圖5A之第一側視橫截面圖500係沿俯視圖575中之線A-A截取，而圖5B、圖5D及圖5E之第二側視橫截面圖565、第三側視橫截面圖585及第四側視橫截面圖595係沿俯視圖575中之線B/D/E-B/D/E截取。
如上文所提及，說明性實施例經由控制奈米片通道層208-1及208-2之寬度來實現n對p比率之靈活性，其中(i)奈米片通道層208-1可比奈米片通道層208-2窄，(ii)奈米片通道層208-1可比奈米片通道層208-2寬，或(iii)奈米片通道層208-1可與奈米片通道層208-2實質上寬度相同。此等三種情況在圖5B、圖5D及圖5E (及後續標有類似字母B、D及E之圖)中所展示之不同處理中說明。更特定而言，圖5B中(及隨後在圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B、圖14B、圖15B、圖16B及圖17B中)展示之處理展示針對情況(i)之處理，其中奈米片通道層208-1形成為比奈米片通道層208-2窄。圖5D中(及隨後在圖6D、圖7D、圖8D、圖9D、圖10D、圖11D、圖12D、圖13D、圖14D、圖15D、圖16D及圖17D)中展示之處理展示針對情況(ii)之處理，其中奈米片通道層208-1形成為比奈米片通道層208-2寬。圖5E中(及隨後在圖6E、圖7E、圖8E、圖9E、圖10E、圖11E、圖12E、圖13E、圖14E、圖15E、圖16E及圖17E)中展示之處理展示針對情況(iii)之處理，其中奈米片通道層208-1形成為與奈米片通道層208-2實質上寬度相同。
應瞭解，圖5B、圖5D及圖5E (及後續標有類似字母B、D及E之圖)中所展示之處理可針對相同結構進行，諸如其中圖5B、圖5D及圖5E (及後續標有類似字母B、D及E之圖)之不同處理用於結構之不同部分。雖然為了說明清楚起見在圖5C之俯視圖575中(及類似地在圖6C、圖7C、圖8C、圖9C、圖10C、圖11C、圖12C、圖13C、圖14C、圖15C、圖16C及圖17C之俯視圖中)展示沿閘極結構203-2之僅一個B/D/E-B/D/E線，但圖5B、圖5D及圖5E(及後續標有類似字母B、D及E之圖)之不同處理可以任何所要組合用於閘極結構203-1、203-2及203-3中之不同者，或甚至沿閘極結構203-1、203-2及203-3中之特定一者的長度(在方向Y-Y'上)的不同部分。
HM層230之材料可毯覆式沈積於結構上方，繼之以微影處理以產生圖5A至圖5E中所展示之經圖案化HM層230。HM層230之材料可包括SiN、SiN及SiO 2之多層或另一合適材料。HM層230可具有在20 nm至100 nm範圍內之高度(在方向Z-Z'上)。
一旦HM層230經圖案化，則如圖5B至圖5E中所展示執行奈米片切割。圖5B及圖5C展示藉由情況(i)的奈米片通道層208-2之奈米片切割形成的開口501-1，該開口終止於MDI層216-2上。圖5D展示藉由情況(ii)的奈米片通道層208-2之替代奈米片切割形成的開口501-2，該開口亦終止於MDI層216-2上。圖5E展示藉由情況(iii)的奈米片通道層208-2之另一替代奈米片切割形成的開口501-3，該開口亦終止於MDI層216-2上。開口501-1、501-2及501-3之寬度(在方向Y-Y'上)可在10 nm至40 nm範圍內。此處，開口501-1之寬度(在方向Y-Y'上)小於開口501-3之寬度(在方向Y-Y'上)，開口501-3之寬度小於開口501-2之寬度(在方向Y-Y'上)。
圖6A展示在形成保護間隔件層232之後的圖5A至圖5E之結構的第一側視橫截面圖600。圖6B展示在形成保護間隔件層232之後的圖5A至圖5E之結構的第二側視橫截面圖665。圖6C在形成保護間隔件層232之後的圖5A至圖5E之結構的俯視圖675。圖6D展示在形成保護間隔件層232之後的圖5A至圖5E之結構的第三側視橫截面圖685。圖6E展示在形成保護間隔件層232之後的圖5A至圖5E之結構的第四側視橫截面圖695。圖6A之第一側視橫截面圖600係沿俯視圖675中之線A-A截取，而圖6B、圖6D及圖6E之第二側視橫截面圖665、第三側視橫截面圖685及第四側視橫截面圖695係沿俯視圖675中之線B/D/E-B/D/E截取。
保護間隔件層232可使用保形沈積製程形成，繼之以用以移除在HM層230及MDI層216-2之頂部上的保護間隔件層之材料之部分的方向性蝕刻。保護間隔件層232可由可相對於MDI層216-2之材料經選擇性蝕刻之材料形成，該材料諸如SiC、SiO 2、TiO x 、氮化鋁(AlN)等。保護間隔件層232可具有在1 nm至5 nm範圍內之厚度。保護間隔件層232在後續處理期間保護奈米片通道層208-2。
圖7A展示在蝕刻MDI層216-2及奈米片通道層208-1之後的圖6A至圖6E之結構的第一側視橫截面圖700。圖7B展示在蝕刻MDI層216-2及奈米片通道層208-1之後的圖6A至圖6E之結構的第二側視橫截面圖765。圖7C展示在蝕刻MDI層216-2及奈米片通道層208-1之後的圖6A至圖6E之結構的俯視圖775。圖7D展示在蝕刻MDI層216-2及奈米片通道層208-1之後的圖6A至圖6E之結構的第三側視橫截面圖785。圖7E展示在蝕刻MDI層216-2及奈米片通道層208-1之後的圖6A至圖6E之結構的第四側視橫截面圖795。圖7A之第一側視橫截面圖700係沿俯視圖775中之線A-A截取，而圖7B、圖7D及圖7E之第二側視橫截面圖765、第三側視橫截面圖785及第四側視橫截面圖795係沿俯視圖775中之線B/D/E-B/D/E截取。
第一蝕刻製程(例如，RIE、濕式蝕刻製程等)用於移除MDI層216-2之經暴露部分，且第二蝕刻製程(例如，RIE、濕式蝕刻製程等)隨後用於移除奈米片通道層208-1之經暴露部分，終止於BDI層216-1上。此產生如圖7B、圖7D及圖7E中所展示之開口701-1、701-2及701-3。開口701-1、701-2及701-3之寬度(在方向Y-Y'上)可在8 nm至38 nm範圍內。此處，開口701-1之寬度(在方向Y-Y'上)小於開口701-3之寬度(在方向Y-Y'上)，開口701-3之寬度小於開口701-2之寬度(在方向Y-Y'上)。
圖8A展示在未由使用微影及蝕刻處理圖案化之遮罩層(例如，OPL層234)覆蓋之奈米片通道層208-1之凹痕之後的圖7A至圖7E之結構的第一側視橫截面圖800。圖8B展示在未由OPL層234覆蓋之奈米片通道層208-1之凹痕之後的圖7A至圖7E之結構的第二側視橫截面圖865。圖8C展示在未由OPL層234覆蓋之奈米片通道層208-1之凹痕之後的圖7A至圖7E之結構的俯視圖875。圖8D展示在未由OPL層234覆蓋之奈米片通道層208-1之凹痕之後的圖7A至圖7E之結構的第三側視橫截面圖885。圖8E展示在未由OPL層234覆蓋之奈米片通道層208-1之凹痕之後的圖7A至圖7E之結構的第四側視橫截面圖895。圖8A之第一側視橫截面圖800係沿俯視圖875中之線A-A截取，而圖8B、圖8D及圖8E之第二側視橫截面圖865、第三側視橫截面圖885及第四側視橫截面圖895係沿俯視圖875中之線B/D/E-B/D/E截取。
如圖8D中所展示，OPL層234覆蓋開口701-2中之奈米片通道層208-1。開口701-1及701-3藉由OPL層234保持暴露，且執行凹痕蝕刻以分別如圖8B及圖8E中所展示在奈米片通道層208-1中形成凹痕801-1及801-3。
圖9A展示在未由使用微影及蝕刻處理圖案化之遮罩層(例如，OPL層234)覆蓋之奈米片通道層208-1的其他凹痕之後的圖8A至圖8E之結構的第一側視橫截面圖900。圖9B展示在未由OPL層234覆蓋之奈米片通道層208-1的其他凹痕之後的圖8A至圖8E之結構的第二側視橫截面圖965。圖9C展示在未由OPL層234覆蓋之奈米片通道層208-1之其他凹痕之後的圖8A至圖8E之結構的俯視圖975。圖9D展示在未由OPL層234覆蓋之奈米片通道層208-1的其他凹痕之後的圖8A至圖8E之結構的第三側視橫截面圖985。圖9E展示在未由OPL層234覆蓋之奈米片通道層208-1的其他凹痕之後的圖8A至圖8E之結構的第四側視橫截面圖995。圖9A之第一側視橫截面圖900係沿俯視圖975中之線A-A截取，而圖9B、圖9D及圖9E之第二側視橫截面圖965、第三側視橫截面圖985及第四側視橫截面圖995係沿俯視圖975中之線B/D/E-B/D/E截取。
如圖9D及圖9E中所展示，現形成OPL層234以覆蓋開口701-2及701-3中之奈米片通道層208-1。開口701-1藉由OPL層234保持暴露，且執行額外凹痕蝕刻以如圖9B中所展示在奈米片通道層208-1中形成額外凹痕901。因此，凹痕901具有超出凹痕801-3之寬度(在方向X-X'上)的寬度(在方向X-X'上)。
圖10A展示在移除OPL層234及保護間隔件層232之後的圖9A至圖9E之結構的第一側視橫截面圖1000。圖10B展示在移除OPL層234及保護間隔件層232之後的圖9A至圖9E之結構的第二側視橫截面圖1065。圖10C展示在移除OPL層234及保護間隔件層232之後的圖9A至圖9E之結構的俯視圖1075。圖10D展示在移除OPL層234及保護間隔件層232之後的圖9A至圖9E之結構的第三側視橫截面圖1085。圖10E展示在移除OPL層234及保護間隔件層232之後的圖9A至圖9E之結構的第四側視橫截面圖1095。圖10A之第一側視橫截面圖1000係沿俯視圖1075中之線A-A截取，而圖10B、圖10D及圖10E之第二側視橫截面圖1065、第三側視橫截面圖1085及第四側視橫截面圖1095係沿俯視圖1075中之線B/D/E-B/D/E截取。
可使用任何合適的蝕刻處理移除OPL層234及保護間隔件層232，該蝕刻處理相對於剩餘結構之材料選擇性地移除OPL層234及保護間隔件層232的材料。
圖11A展示在開口701-1、701-2及701-3以及凹痕801-3及901中形成介電柱層236之後的圖10A至圖10E之結構的第一側視橫截面圖1100。圖11B展示在開口701-1、701-2及701-3以及凹痕801-3及901中形成介電柱層236之後的圖10A至圖10E之結構的第二側視橫截面圖1165。圖11C展示在開口701-1、701-2及701-3以及凹痕801-3及901中形成介電柱層236之後的圖10A至圖10E之結構的俯視圖1175。圖11D展示在開口701-1、701-2及701-3以及凹痕801-3及901中形成介電柱層236之後的圖10A至圖10E之結構的第三側視橫截面圖1185。圖11E展示在開口701-1、701-2及701-3以及凹痕801-3及901中形成介電柱層236之後的圖10A至圖10E之結構的第四側視橫截面圖1195。圖11A之第一側視橫截面圖1100係沿俯視圖1175中之線A-A截取，而圖11B、圖11D及圖11E之第二側視橫截面圖1165、第三側視橫截面圖1185及第四側視橫截面圖1195係沿俯視圖1175中之線B/D/E-B/D/E截取。
介電柱層236可填充介電材料，諸如SiN、SiO 2、SiOC、SiOCN、SiBCN、SiC等，繼之以使用CMP或終止於HM層230之頂部表面上之其他合適處理進行平坦化。如圖11B及圖11E中所展示，介電柱層236具有填充凹痕801-3及901之叉狀形狀。
圖12A展示在形成中段製程(MOL)觸點、前側BEOL互連件及載體晶圓接合之後的圖11A至圖11E之結構的第一側視橫截面圖1200。圖12B展示在形成MOL觸點、前側BEOL互連件及載體晶圓接合之後的圖11A至圖11E之結構的第二側視橫截面圖1265。圖12C展示在形成MOL觸點、前側BEOL互連件及載體晶圓接合之後的圖11A至圖11E之結構的俯視圖1275。圖12D展示在形成MOL觸點、前側BEOL互連件及載體晶圓接合之後的圖11A至圖11E之結構的第三側視橫截面圖1285。圖12E展示在形成MOL觸點、前側BEOL互連件及載體晶圓接合之後的圖11A至圖11E之結構的第四側視橫截面圖1295。圖12A之第一側視橫截面圖1200係沿俯視圖1275中之線A-A截取，而圖12B、圖12D及圖12E之第二側視橫截面圖1265、第三側視橫截面圖1285及第四側視橫截面圖1295係沿俯視圖1275中之線B/D/E-B/D/E截取。
形成MOL觸點、前側BEOL互連件及載體晶圓接合包括形成ILD層238、底部源極/汲極觸點240、頂部源極/汲極觸點242、閘極觸點244、前側BEOL互連件246及將結構(例如，前側BEOL互連件246)接合至載體晶圓248。
ILD層238可由與ILD層218之材料類似的材料形成。ILD層238可具有在20 nm至100 nm範圍內之高度(在方向Z-Z')。
底部源極/汲極觸點240、頂部源極/汲極觸點242及閘極觸點244可包括：矽化物層，諸如鈦(Ti)、鎳(Ni)、鎳鉑(NiPt)等；及金屬黏著層(例如，諸如錫)(TiN)及低電阻金屬，諸如釕(Ru)、鎢(W)、鈷(Co)或另一合適材料。底部源極/汲極觸點240、頂部源極/汲極觸點242及閘極觸點244中之每一者可具有在8 nm至50 nm範圍內之寬度(在方向X-X'或Y-Y'上)，及自前側BEOL互連件246之底部表面延伸至其所接觸之結構之部分的高度(在方向Z-Z'上) (例如，對於底部源極/汲極觸點240為底部源極/汲極區222，對於頂部源極/汲極觸點242為頂部源極/汲極區224，且對於閘極觸點244為閘極堆疊層214)。
前側BEOL互連件246包括各種BEOL互連件結構。載體晶圓248可由與基板202類似之材料形成，且可使用諸如介電質-介電質接合之晶圓接合程序形成於前側BEOL互連件246上方。
圖13A展示在移除基板202之部分之後在蝕刻終止層204上終止的圖12A至圖12E之結構的第一側視橫截面圖1300。圖13B展示在移除基板202之部分之後在蝕刻終止層204上終止的圖12A至圖12E之結構的第二側視橫截面圖1365。圖13C展示在移除基板202之部分之後在蝕刻終止層204上終止的圖12A至圖12E之結構的俯視圖1375。圖13D展示在移除基板202之部分之後在蝕刻終止層204上終止的圖12A至圖12E之結構的第三側視橫截面圖1385。圖13E展示在移除基板202之部分之後在蝕刻終止層204上終止的圖12A至圖12E之結構的第四側視橫截面圖1395。圖13A之第一側視橫截面圖1300係沿俯視圖1375中之線A-A截取，而圖13B、圖13D及圖13E之第二側視橫截面圖1365、第三側視橫截面圖1385及第四側視橫截面圖1395係沿俯視圖1375中之線B/D/E-B/D/E截取。
使用載體晶圓248，結構可「翻轉」，且基板202之部分可自背側移除。如圖13A至圖13E中所繪示，基板202之部分的移除將終止於蝕刻終止層204上。
圖14A展示在移除蝕刻終止層204及基板202之剩餘部分之後的圖13A至圖13E之結構的第一側視橫截面圖1400。圖14B展示在移除蝕刻終止層204及基板202之剩餘部分之後的圖13A至圖13E之結構的第二側視橫截面圖1465。圖14C展示在移除蝕刻終止層204及基板202之剩餘部分之後的圖13A至圖13E之結構的俯視圖1475。圖14D展示在移除蝕刻終止層204及基板202之剩餘部分之後的圖13A至圖13E之結構的第三側視橫截面圖1485。圖14E展示在移除蝕刻終止層204及基板202之剩餘部分之後的圖13A至圖13E之結構的第四側視橫截面圖1495。圖14A之第一側視橫截面圖1400係沿俯視圖1475中之線A-A截取，而圖14B、圖14D及圖14E之第二側視橫截面圖1465、第三側視橫截面圖1485及第四側視橫截面圖1495係沿俯視圖1475中之線B/D/E-B/D/E截取。
如圖14A至圖14E中所展示，移除蝕刻終止層204，繼而移除基板202之剩餘部分以暴露BDI層216-1及犧牲占位器層220。
圖15A展示在形成背側ILD層250之後的圖14A至圖14E之結構的第一側視橫截面圖1500。圖15B展示在形成背側ILD層250之後的圖14A至圖14E之結構的第二側視橫截面圖1565。圖15C展示在形成背側ILD層250之後的圖14A至圖14E之結構的俯視圖1575。圖15D展示在形成背側ILD層250之後的圖14A至圖14E之結構的第三側視橫截面圖1585。圖15E展示在形成背側ILD層250之後的圖14A至圖14E之結構的第四側視橫截面圖1595。圖15A之第一側視橫截面圖1500係沿俯視圖1575中之線A-A截取，而圖15B、圖15D及圖15E之第二側視橫截面圖1565、第三側視橫截面圖1585及第四側視橫截面圖1595係沿俯視圖1575中之線B/D/E-B/D/E截取。
背側ILD層250可由與ILD層238類似之材料形成。背側ILD層250之材料最初可過度填充，繼之以終止於犧牲占位器層220及STI區212上之平坦化(例如，使用CMP)，如所展示。
圖16A展示移除犧牲占位器層220之後的圖15A至圖15E之結構的第一側視橫截面圖1600。可使用任何合適的蝕刻處理移除犧牲占位器層220，該蝕刻處理相對於結構之其餘部分之材料選擇性地移除犧牲占位器層220之材料。圖16B展示移除犧牲占位器層220之後的圖15A至圖15E之結構的第二側視橫截面圖1665。圖16C展示移除犧牲占位器層220之後的圖15A至圖15E之結構的俯視圖1675。圖16D展示移除犧牲占位器層220之後的圖15A至圖15E之結構的第三側視橫截面圖1685。圖16E展示移除犧牲占位器層220之後的圖15A至圖15E之結構的第四側視橫截面圖1695。圖16A之第一側視橫截面圖1600係沿俯視圖1675中之線A-A截取，而圖16B、圖16D及圖16E之第二側視橫截面圖1665、第三側視橫截面圖1685及第四側視橫截面圖1695係沿俯視圖1675中之線B/D/E-B/D/E截取。
圖17A展示在形成背側底部源極/汲極觸點252及背側互連件254之後的圖16A至圖16E之結構的第一側視橫截面圖1700。圖17B展示在形成背側底部源極/汲極觸點252及背側互連件254之後的圖16A至圖16E之結構的第二側視橫截面圖1765。圖17C展示在形成背側底部源極/汲極觸點252及背側互連件254之後的圖16A至圖16E之結構的俯視圖1775。圖17D展示在形成背側底部源極/汲極觸點252及背側互連件254之後的圖16A至圖16E之結構的第三側視橫截面圖1785。圖17E展示在形成背側底部源極/汲極觸點252及背側互連件254之後的圖16A至圖16E之結構的第四側視橫截面圖1795。圖17A之第一側視橫截面圖1700係沿俯視圖1775中之線A-A截取，而圖17B、圖17D及圖17E之第二側視橫截面圖1765、第三側視橫截面圖1785及第四側視橫截面圖1795係沿俯視圖1775中之線B/D/E-B/D/E截取。
背側底部源極/汲極觸點252可藉由觸點材料之填充及平坦化形成。背側底部源極/汲極觸點252之觸點材料可與頂部源極/汲極觸點242、底部源極/汲極觸點240及閘極觸點244之觸點材料類似。背側底部源極/汲極觸點252可具有與底部源極/汲極區222之寬度匹配的寬度(在方向X-X'上)。
背側互連件254可經形成具有與前側BEOL互連件246之大小及組成類似的大小及組成。
根據上文所描述之技術的半導體裝置及其形成方法可用於各種應用、硬體及/或電子系統中。用於實施本發明之實施例之合適硬體及系統可包括但不限於個人電腦、通信網路、電子商務系統、可攜式通信裝置(例如，蜂巢式電話及智慧型手機)、固態媒體儲存裝置、功能性電路系統等等。併有半導體裝置之系統及硬體為本發明之所涵蓋實施例。鑒於本文中所提供的教示，一般熟習此項技術者將能夠預期本發明的實施例的其他實施及應用。
在一些實施例中，上文所描述之技術與可能需要或以其他方式利用例如互補金屬氧化物半導體(CMOS)、金屬氧化物半導體場效電晶體(MOSFET)及/或鰭式場效電晶體(FinFET)之半導體裝置結合使用。藉助於非限制性實例，半導體裝置可包括但不限於CMOS、MOSFET及FinFET裝置及/或使用CMOS、MOSFET及/或FinFET技術之半導體裝置。
上文所描述之各種結構可實施於積體電路中。所得積體電路晶片可由製造器以原始晶圓形式(亦即，作為具有多個未封裝晶片之單一晶圓)、作為裸晶粒或呈封裝形式分配。在後一情況中，晶片係安裝於單晶片封裝(諸如塑膠載體，具有附連至母板或其他較高層級載體之導線)中或多晶片封裝(諸如陶瓷載體，其具有表面互連件或埋入式互連件之任一者或兩者)中。在任何狀況下，晶片隨後與其他晶片、離散電路元件及/或其他信號處理裝置整合作為(a)中間產品(諸如母板)或(b)最終產品之部分。最終產品可為包括積體電路晶片之任何產品，範圍為自玩具及其他低端應用至具有顯示器、鍵盤或其他輸入裝置及中央處理器之進階電腦產品。圖18展示包括一或多個CFET裝置結構1810之實例積體電路1800，該一或多個CFET裝置結構1810具有具不同寬度之隔離柱結構。
在一些實施例中，一種微電子結構包含：第一堆疊裝置結構，其包含第一上部裝置及第一下部裝置；第二堆疊裝置結構，其包含第二上部裝置及第二下部裝置；以及隔離柱結構，其位於該第一堆疊裝置結構與該第二堆疊裝置結構之間。該隔離柱結構具有接觸該第一上部裝置及該第二上部裝置之上部區段及接觸該第一下部裝置及該第二下部裝置之下部區段。該隔離柱結構之該上部區段具有第一寬度，且該隔離柱結構之該下部區段具有與該第一寬度不同的第二寬度。
第一上部裝置及第二上部裝置以及第一下部裝置及第二下部裝置可包含各別FET裝置。
第一上部裝置及第二上部裝置以及第一下部裝置及第二下部裝置可包含各別奈米片FET裝置。
第一堆疊裝置結構及第二堆疊裝置結構可提供CFET結構。
該第一堆疊裝置結構中之該第一上部裝置及該第一下部裝置中之一者可包含nFET裝置，且該第一堆疊裝置結構中之該第一上部裝置及該第二下部裝置中之另一者可包含pFET裝置。該隔離柱之該上部區段的該第一寬度及該隔離柱之該下部區段的該第二寬度控制該nFET裝置之n型主動區域大小比該pFET裝置之p型主動區域大小的比率。
在一些實施例中，一種微電子結構包含：第一堆疊FET結構，其包含第一下部FET裝置及第一上部FET裝置；第二堆疊FET結構，其包含第二下部FET裝置及第二上部FET裝置；及在第一堆疊FET結構與第二堆疊FET結構之間的隔離柱結構，該隔離柱結構具有具第一寬度之上部區段及具與第一寬度不同之第二寬度的下部區段。
該隔離柱結構之該上部區段可接觸該第一堆疊FET結構及該第二堆疊FET結構中之該第一上部FET裝置及該第二上部FET裝置的通道，且該隔離柱結構之該下部區段可接觸該第一堆疊FET結構及該第二堆疊FET結構中之該第一下部FET裝置及該第二下部FET裝置的通道。該隔離柱結構可使該第一堆疊FET結構及該第二堆疊FET結構中之該第一上部FET裝置及該第一下部FET裝置及該第二上部FET裝置及該第二下部FET裝置的通道、閘極以及源極/汲極區分離。
該隔離柱結構之該上部區段的該第一寬度可大於該隔離柱結構之該下部區段的該第二寬度。
該隔離柱結構可進一步包含自該下部區段朝向該第一堆疊FET結構及該第二堆疊FET結構中之該第一下部FET裝置及該第二下部FET裝置之通道中的凹痕向外延伸的延伸區段。
第一堆疊FET結構及第二堆疊FET結構中之第一上部FET裝置及第二上部FET裝置的通道可具有比第一堆疊FET結構及第二堆疊FET結構中之第一下部FET裝置及第二下部FET裝置的通道大的寬度。
第一堆疊FET結構及第二堆疊FET結構中之第一上部FET裝置及第二上部FET裝置的通道可具有比第一堆疊FET結構及第二堆疊FET結構中之第一下部FET裝置及第二下部FET裝置的通道小的寬度。
第一堆疊FET結構及第二堆疊FET結構中之第一上部FET裝置及第二上部FET裝置的通道可具有與第一堆疊FET結構及第二堆疊FET結構中之第一下部FET裝置及第二下部FET裝置的通道相同的寬度。
在一些實施例中，一種積體電路包含CFET結構，該CFET結構包含：第一堆疊FET結構，其包含第一下部FET裝置及第一上部FET裝置；第二堆疊FET結構，其包含第二下部FET裝置及第二上部FET裝置；及在第一堆疊FET結構與第二堆疊FET結構之間的隔離柱結構，該隔離柱結構具有具第一寬度之上部區段及具與第一寬度不同之第二寬度的下部區段。
該隔離柱結構之該上部區段可接觸該第一堆疊FET結構及該第二堆疊FET結構中之該第一上部FET裝置及該第二上部FET裝置的通道，且該隔離柱結構之該下部區段可接觸該第一堆疊FET結構及該第二堆疊FET結構中之該第一下部FET裝置及該第二下部FET裝置的通道。
在一些實施例中，一種微電子結構包含兩個或多於兩個堆疊FET結構，該兩個或多於兩個堆疊FET結構中之每一者包含堆疊於彼此上方之兩個或多於兩個FET裝置及使該兩個或多於兩個堆疊FET結構中之第一者與第二者分離的隔離柱結構。隔離柱結構包含接觸第一堆疊FET結構及第二堆疊FET結構中之兩個或多於兩個FET裝置中之至少第一者之通道的第一區段及接觸第一堆疊FET結構及第二堆疊FET結構中之兩個或多於兩個FET裝置中之至少第二者之通道的第二區段。該隔離柱結構之該第一區段具有第一寬度，且該隔離柱結構之該第二區段具有與該第一寬度不同的第二寬度。
該兩個或多於兩個FET裝置中之該等第一者可包含nFET裝置，且該兩個或多於兩個FET裝置中之該等第二者可包含pFET裝置。該隔離柱結構之該第一寬度可界定該等nFET裝置之第一主動區面積，且該隔離柱之該第二寬度可界定該等pFET裝置之第二主動區面積。
該微電子結構可進一步包含使該兩個或多於兩個堆疊FET結構中之第三者與第四者分離的額外隔離柱結構，其中該額外隔離柱結構包含：第一區段，其接觸第三堆疊FET結構及第四堆疊FET結構中之兩個或多於兩個FET裝置中之至少第一者的通道；及第二區段，其接觸該第三堆疊FET結構及該第四堆疊FET結構中之該兩個或多於兩個FET裝置中之至少第二者的通道，其中該額外隔離柱結構之該第一區段具有第三寬度且該隔離柱結構之該第二區段具有與該第三寬度不同之第四寬度，且其中該第三寬度中之至少一者與該第一寬度不同且該第四寬度與該第二寬度不同。
在一些實施例中，一種方法包含形成第一堆疊FET裝置結構及第二堆疊FET裝置結構，第一堆疊FET裝置及第二堆疊FET裝置中之每一者包含上部FET裝置及下部FET裝置，其中第一堆疊FET裝置結構及第二堆疊FET裝置結構之上部FET裝置具有合併通道，且其中第一堆疊FET裝置結構及第二堆疊FET裝置結構之下部FET裝置具有合併通道。該方法亦包含在第一堆疊FET結構與第二堆疊FET結構之間形成隔離柱結構，該隔離柱結構包含：具有第一寬度之上部區段，其使第一堆疊FET裝置結構及第二堆疊FET裝置結構之上部FET裝置的合併通道分離；及具有與第一寬度不同之第二寬度的下部區段，其使第一堆疊FET裝置結構及第二堆疊FET裝置結構之下部FET裝置的合併通道分離。
形成該隔離柱結構可包含：執行第一切割製程，其蝕刻穿過該第一堆疊FET裝置結構及該第二堆疊FET裝置結構之該等上部FET裝置之該等合併通道，該第一切割製程終止於安置於該第一堆疊FET裝置結構及該第二堆疊FET裝置結構之該等上部FET裝置與該等下部FET裝置之間的中間介電隔離層上；在該第一堆疊FET裝置結構及該第二堆疊FET裝置結構之該等上部FET裝置的該等通道的經暴露側壁上形成保護間隔件；執行第二切割製程，其蝕刻穿過該第一堆疊FET裝置結構及該第二堆疊FET裝置結構之該等下部FET裝置的該等合併通道，該第二切割製程終止於安置於該第一堆疊FET裝置結構及該第二堆疊FET裝置結構之該等下部FET裝置下方的底部介電隔離層上。
形成該隔離柱結構可進一步包含執行移除該等下部FET裝置之該等通道之部分的凹痕蝕刻。
形成該隔離柱結構可進一步包含移除該保護間隔件，及在藉由該第一切割製程、該第二切割製程及該凹痕蝕刻暴露之空間中填充介電材料。該凹痕蝕刻控制該等下部FET裝置之下部主動區面積比該等上部FET裝置之上部主動區面積的比率。該等下部FET裝置可包含nFET裝置及pFET裝置中之一者，且該等上部FET裝置可包含nFET裝置及pFET裝置中之另一者。
應理解，圖式中所展示之各種層、結構及區為未按比例繪製之示意性說明。另外，為了易於解釋，通常用於形成半導體裝置或結構之類型的一或多個層、結構及區可能未明確地展示於給定圖中。此並不暗示未明確展示之任何層、結構及區自實際半導體結構省略。此外，應理解，本文所論述之實施例不限於本文中所展示及描述之特定材料、特徵及處理步驟。特定言之，相對於半導體處理步驟，應強調，本文中所提供之描述並不意欲涵蓋可為形成功能性半導體積體電路裝置所需的所有處理步驟。實情為，本文中出於描述之經濟性而有目的地不描述常用於形成半導體裝置之某些處理步驟，諸如濕式清潔及退火步驟。
此外，在整個圖式中使用相同或類似參考編號來表示相同或類似特徵、元件或結構，且因此，並不針對圖式中之每一者重複相同或類似特徵、元件或結構之詳細解釋。應理解，如本文中關於厚度、寬度、百分比、範圍、溫度、時間及其他製程參數等所使用之術語「大致」或「實質上」意謂指示接近或近似於，但並不準確。舉例而言，如本文所使用之術語「大致」或「實質上」暗示存在少量誤差邊際，諸如±5%，較佳地比所陳述量少2%或1%或更小。
在以上描述中，提供用於不同元件之各種材料、尺寸及處理參數。除非另外指出，否則此類材料僅作為實例給出且實施例不僅僅限於所給出之特定實例。類似地，除非另外指出，否則所有尺寸及製程參數皆作為實例給出，且實施例不僅僅限於所給出之特定尺寸或範圍。
已出於說明之目的呈現本發明之各種實施例的描述，但該等描述並不意欲為詳盡的或限於所揭示之實施例。在不背離所描述實施例之範疇及精神之情況下，許多修改及變化對於一般熟習此項技術者將顯而易見。本文中所使用的術語經選擇以最佳解釋實施例的原理、實際應用或對市場中發現之技術的技術改良，或使得其他一般熟習此項技術者能夠理解本文中所揭示之實施例。
100:橫截面圖 101:CFET單元 101-1:CFET單元 101-2:CFET單元 101-3:CFET單元 101-4:CFET單元 102:基板 108-1:底部奈米片通道 108-2:頂部奈米片通道 112:STI區 114:閘極 116-1:BDI層 116-2:MDI層 138:ILD層 143:閘極切口 144:閘極觸點 146:BEOL互連件 150:橫截面圖 151:經縮放CFET 151-1:經縮放CFET單元 151-2:經縮放CFET單元 151-3:經縮放CFET單元 151-4:經縮放CFET單元 200:第一側視橫截面圖 201:主動區 202:基板 203-1:閘極結構 203-2:閘極結構 203-3:閘極結構 204:蝕刻終止層 206:犧牲層 206-1:犧牲層 206-2:犧牲層 208:奈米片通道層 208-1:奈米片通道層 208-2:奈米片通道層 210:犧牲層 210-1:犧牲層 210-2:犧牲層 212:STI區 214:閘極堆疊層 216:介電絕緣層 216-1:BDI層 216-2:MDI層 218:ILD層 220:犧牲占位器層 222:底部源極/汲極區 224:頂部源極/汲極區 226:內部間隔件 228:側壁間隔件 230:HM層 232:保護間隔件層 234:OPL層 236:介電柱層 238:ILD層 240:底部源極/汲極觸點 242:頂部源極/汲極觸點 244:閘極觸點 246:前側BEOL互連件 248:載體晶圓 250:背側ILD層 252:背側底部源極/汲極觸點 254:背側互連件 265:第二側視橫截面圖 275:俯視圖 300:第一側視橫截面圖 365:第二側視橫截面圖 375:俯視圖 400:第一側視橫截面圖 465:第二側視橫截面圖 475:俯視圖 500:第一側視橫截面圖 501-1:開口 501-2:開口 501-3:開口 565:第二側視橫截面圖 575:俯視圖 585:第三側視橫截面圖 595:第四側視橫截面圖 600:第一側視橫截面圖 665:第二側視橫截面圖 675:俯視圖 685:第三側視橫截面圖 695:第四側視橫截面圖 700:第一側視橫截面圖 701-1:開口 701-2:開口 701-3:開口 765:第二側視橫截面圖 775:俯視圖 785:第三側視橫截面圖 795:第四側視橫截面圖 800:第一側視橫截面圖 801-1:凹痕 801-3:凹痕 865:第二側視橫截面圖 875:俯視圖 885:第三側視橫截面圖 895:第四側視橫截面圖 900:第一側視橫截面圖 901:額外凹痕 965:第二側視橫截面圖 975:俯視圖 985:第三側視橫截面圖 995:第四側視橫截面圖 1000:第一側視橫截面圖 1065:第二側視橫截面圖 1075:俯視圖 1085:第三側視橫截面圖 1095:第四側視橫截面圖 1100:第一側視橫截面圖 1165:第二側視橫截面圖 1175:俯視圖 1185:第三側視橫截面圖 1195:第四側視橫截面圖 1200:第一側視橫截面圖 1265:第二側視橫截面圖 1275:俯視圖 1285:第三側視橫截面圖 1295:第四側視橫截面圖 1300:第一側視橫截面圖 1365:第二側視橫截面圖 1375:俯視圖 1385:第三側視橫截面圖 1400:第一側視橫截面圖 1465:第二側視橫截面圖 1475:俯視圖 1485:第三側視橫截面圖 1495:第四側視橫截面圖 1500:第一側視橫截面圖 1565:第二側視橫截面圖 1575:俯視圖 1585:第三側視橫截面圖 1595:第四側視橫截面圖 1600:第一側視橫截面圖 1665:第二側視橫截面圖 1675:俯視圖 1685:第三側視橫截面圖 1695:第四側視橫截面圖 1700:第一側視橫截面圖 1765:第二側視橫截面圖 1775:俯視圖 1785:第三側視橫截面圖 1795:第四側視橫截面圖 1800:積體電路 1810:CFET裝置結構
圖1A描繪根據本發明之一實施例的互補場效電晶體結構之側視橫截面圖。
圖1B描繪根據本發明之一實施例的另一互補場效電晶體結構之側視橫截面圖。
圖2A描繪根據本發明之一實施例的在基板上方形成奈米片通道之後的結構之第一側視橫截面圖。
圖2B描繪根據本發明之一實施例的在基板上方形成奈米片通道之後的結構之第二側視橫截面圖。
圖2C描繪根據本發明之一實施例的在基板上方形成奈米片通道之後的結構之俯視圖。
圖3A描繪根據本發明之一實施例的在奈米片圖案化及形成淺溝槽隔離區之後的圖2A至圖2C之結構的第一側視橫截面圖。
圖3B描繪根據本發明之一實施例的在奈米片圖案化及形成淺溝槽隔離區之後的圖2A至圖2C之結構的第二側視橫截面圖。
圖3C描繪根據本發明之一實施例的在奈米片圖案化及形成淺溝槽隔離區之後的圖2A至圖2C之結構的俯視圖。
圖4A描繪根據本發明之一實施例的在形成源極/汲極區及閘極結構之後的圖3A至圖3C之結構的第一側視橫截面圖。
圖4B描繪根據本發明之一實施例的在形成源極/汲極區及閘極結構之後的圖3A至圖3C之結構的第二側視橫截面圖。
圖4C描繪根據本發明之一實施例的在形成源極/汲極區及閘極結構之後的圖3A至圖3C圖結構的俯視圖。
圖5A描繪根據本發明之一實施例的在圖案化硬式遮罩層及執行第一組奈米片之切割之後的圖4A至圖4C之結構的第一側視橫截面圖。
圖5B描繪根據本發明之一實施例的在圖案化硬式遮罩層及執行第一組奈米片之切割之後的圖4A至圖4C之結構的第二側視橫截面圖。
圖5C描繪根據本發明之一實施例的在圖案化硬式遮罩層及執行第一組奈米片之切割之後的圖4A至圖4C之結構的俯視圖。
圖5D描繪根據本發明之一實施例的在圖案化硬式遮罩層及執行第一組奈米片之交替切割之後的圖4A至圖4C之結構的第三側視橫截面圖。
圖5E描繪根據本發明之一實施例的在圖案化硬式遮罩層及執行第一組奈米片之另一交替切割之後的圖4A至圖4C之結構的第四側視橫截面圖。
圖6A描繪根據本發明之一實施例的在形成用於第一組奈米片之保護間隔件之後的圖5A至圖5E之結構的第一側視橫截面圖。
圖6B描繪根據本發明之一實施例的在形成用於第一組奈米片之保護間隔件之後的圖5A至圖5E之結構的第二側視橫截面圖。
圖6C描繪根據本發明之一實施例的在形成用於第一組奈米片之保護間隔件之後的圖5A至圖5E之結構的俯視圖。
圖6D描繪根據本發明之一實施例的在形成用於第一組奈米片之保護間隔件之後的圖5A至圖5E之結構的第三側視橫截面圖。
圖6E描繪根據本發明之一實施例的在形成用於第一組奈米片之保護間隔件之後的圖5A至圖5E之結構的第四側視橫截面圖。
圖7A描繪根據本發明之一實施例的在蝕刻中間介電隔離層及第二組奈米片之後的圖6A至圖6E之結構的第一側視橫截面圖。
圖7B描繪根據本發明之一實施例的在蝕刻中間介電隔離層及第二組奈米片之後的圖6A至圖6E之結構的第二側視橫截面圖。
圖7C描繪根據本發明之一實施例的在蝕刻中間介電隔離層及第二組奈米片之後的圖6A至圖6E之結構的俯視圖。
圖7D描繪根據本發明之一實施例的在蝕刻中間介電隔離層及第二組奈米片之後的圖6A至圖6E之結構的第三側視橫截面圖。
圖7E描繪根據本發明之一實施例的在蝕刻中間介電隔離層及第二組奈米片之後的圖6A至圖6E之結構的第四側視橫截面圖。
圖8A描繪根據本發明之一實施例的在第二組奈米片之凹痕之後的圖7A至圖7E之結構的第一側視橫截面圖。
圖8B描繪根據本發明之一實施例的在第二組奈米片之凹痕之後的圖7A至圖7E之結構的第二側視橫截面圖。
圖8C描繪根據本發明之一實施例的在第二組奈米片之凹痕之後的圖7A至圖7E之結構的俯視圖。
圖8D描繪根據本發明之一實施例的在第二組奈米片上方圖案化保護層之後的圖7A至圖7E之結構的第三側視橫截面圖。
圖8E描繪根據本發明之一實施例的在第二組奈米片之凹痕之後的圖7A至圖7E之結構的第四側視橫截面圖。
圖9A描繪根據本發明之一實施例的在第二組奈米片之進一步凹痕之後的圖8A至圖8E之結構的第一側視橫截面圖。
圖9B描繪根據本發明之一實施例的在第二組奈米片之其他凹痕之後的圖8A至圖8E之結構的第二側視橫截面圖。
圖9C描繪根據本發明之一實施例的在第二組奈米片之其他凹痕之後的圖8A至圖8E之結構的俯視圖。
圖9D描繪根據本發明之一實施例的在第二組奈米片上方圖案化保護層之後的圖8A至圖8E之結構的第三側視橫截面圖。
圖9E描繪根據本發明之一實施例的在第二組奈米片上方圖案化保護層之後的圖8A至圖8E之結構的第四側視橫截面圖。
圖10A描繪根據本發明之一實施例的在移除保護層及保護間隔件之後的圖9A至圖9E之結構的第一側視橫截面圖。
圖10B描繪根據本發明之一實施例的在移除保護層及保護間隔件之後的圖9A至圖9E之結構的第二側視橫截面圖。
圖10C描繪根據本發明之一實施例的在移除保護層及保護間隔件之後的圖9A至圖9E之結構的俯視圖。
圖10D描繪根據本發明之一實施例的在移除保護層及保護間隔件之後的圖9A至圖9E之結構的第三側視橫截面圖。
圖10E描繪根據本發明之一實施例的在移除保護層及保護間隔件之後的圖9A至圖9E之結構的第四側視橫截面圖。
圖11A描繪根據本發明之一實施例的在形成介電柱之後的圖10A至圖10E之結構的第一側視橫截面圖。
圖11B描繪根據本發明之一實施例的在形成介電柱之後的圖10A至圖10E之結構的第二側視橫截面圖。
圖11C描繪根據本發明之一實施例的在形成介電柱之後的圖10A至圖10E之結構的俯視圖。
圖11D描繪根據本發明之一實施例的在形成介電柱之後的圖10A至圖10E之結構的第三側視橫截面圖。
圖11E描繪根據本發明之一實施例的在形成介電柱之後的圖10A至圖10E之結構的第四側視橫截面圖。
圖12A描繪根據本發明之一實施例的在形成中段製程觸點及後段製程互連件之後及在將結構接合至載體晶圓之後的圖11A至圖11E之結構的第一側視橫截面圖。
圖12B描繪根據本發明之一實施例的在形成中段製程觸點及後段製程互連件之後及在將結構接合至載體晶圓之後的圖11A至圖11E之結構的第二側視橫截面圖。
圖12C描繪根據本發明之一實施例的在形成中段製程觸點及後段製程互連件之後及在將結構接合至載體晶圓之後的圖11A至圖11E之結構的俯視圖。
圖12D描繪根據本發明之一實施例的在形成中段製程觸點及後段製程互連件之後及在將結構接合至載體晶圓之後的圖11A至圖11E之結構的第三側視橫截面圖。
圖12E描繪根據本發明之一實施例的在形成中段製程觸點及後段製程互連件之後及在將結構接合至載體晶圓之後的圖11A至圖11E之結構的第四側視橫截面圖。
圖13A描繪根據本發明之一實施例的在自結構之背側移除基板之後在蝕刻終止層上終止的圖12A至圖12E之結構的第一側視橫截面圖。
圖13B描繪根據本發明之一實施例的在自結構之背側移除基板之後在蝕刻終止層上終止的圖12A至圖12E之結構的第二側視橫截面圖。
圖13C描繪根據本發明之一實施例的在自結構之背側移除基板之後在蝕刻終止層上終止的圖12A至圖12E之結構的俯視圖。
圖13D描繪根據本發明之一實施例的在自結構之背側移除基板之後在蝕刻終止層上終止的圖12A至圖12E之結構的第三側視橫截面圖。
圖13E描繪根據本發明之一實施例的在自結構之背側移除基板之後在蝕刻終止層上終止的圖12A至圖12E之結構的第四側視橫截面圖。
圖14A描繪根據本發明之一實施例的在移除蝕刻終止層及基板之剩餘經暴露部分之後的圖13A至圖13E之結構的第一側視橫截面圖。
圖14B描繪根據本發明之一實施例的在移除蝕刻終止層及基板之剩餘經暴露部分之後的圖13A至圖13E之結構的第二側視橫截面圖。
圖14C描繪根據本發明之一實施例的在移除蝕刻終止層及基板之剩餘經暴露部分之後的圖13A至圖13E之結構的俯視圖。
圖14D描繪根據本發明之一實施例的在移除蝕刻終止層及基板之剩餘經暴露部分之後的圖13A至圖13E之結構的第三側視橫截面圖。
圖14E描繪根據本發明之一實施例的在移除蝕刻終止層及基板之剩餘經暴露部分之後的圖13A至圖13E之結構的第四側視橫截面圖。
圖15A描繪根據本發明之一實施例的在結構之背側上沈積及平坦化層間介電質之後的圖14A至圖14E之結構的第一側視橫截面圖。
圖15B描繪根據本發明之一實施例的在結構之背側上沈積及平坦化層間介電質之後的圖14A至圖14E之結構的第二側視橫截面圖。
圖15C描繪根據本發明之一實施例的在結構之背側上沈積及平坦化層間介電質之後的圖14A至圖14E之結構的俯視圖。
圖15D描繪根據本發明之一實施例的在結構之背側上沈積及平坦化層間介電質之後的圖14A至圖14E之結構的第三側視橫截面圖。
圖15E描繪根據本發明之一實施例的在結構之背側上沈積及平坦化層間介電質之後的圖14A至圖14E之結構的第四側視橫截面圖。
圖16A描繪根據本發明之一實施例的在自結構之背側移除犧牲占位器之後的圖15A至圖15E之結構的第一側視橫截面圖。
圖16B描繪根據本發明之一實施例的在自結構之背側移除犧牲占位器之後的圖15A至圖15E之結構的第二側視橫截面圖。
圖16C描繪根據本發明之一實施例的在自結構之背側移除犧牲占位器之後的圖15A至圖15E之結構的俯視圖。
圖16D描繪根據本發明之一實施例的在自結構之背側移除犧牲占位器之後的圖15A至圖15E之結構的第三側視橫截面圖。
圖16E描繪根據本發明之一實施例的在自結構之背側移除犧牲占位器之後的圖15A至圖15E之結構的第四側視橫截面圖。
圖17A描繪根據本發明之一實施例的在背側接觸金屬化物及互連件形成之後的圖16A至圖16E之結構的第一側視橫截面圖。
圖17B描繪根據本發明之一實施例的在背側接觸金屬化物及互連件形成之後的圖16A至圖16E之結構的第二側視橫截面圖。
圖17C描繪根據本發明之一實施例的在背側接觸金屬化物及互連件形成之後的圖16A至圖16E之結構的俯視圖。
圖17D描繪根據本發明之一實施例的在背側接觸金屬化物及互連件形成之後的圖16A至圖16E之結構的第三側視橫截面圖。
圖17E描繪根據本發明之一實施例的在背側接觸金屬化物及互連件形成之後的圖16A至圖16E之結構的第四側視橫截面圖。
圖18描繪根據本發明之一實施例的包含互補場效電晶體裝置結構之積體電路，該等互補場效電晶體裝置結構具有具變化寬度之隔離柱結構。
100:橫截面圖
101-1:CFET單元
101-2:CFET單元
101-3:CFET單元
101-4:CFET單元
102:基板
108-1:底部奈米片通道
108-2:頂部奈米片通道
112:STI區
114:閘極
116-1:BDI層
116-2:MDI層
138:ILD層
143:閘極切口
144:閘極觸點
146:BEOL互連件

Claims (25)

  1. 一種微電子結構，其包含：一第一堆疊裝置結構，其包含一第一上部裝置及一第一下部裝置；一第二堆疊裝置結構，其包含一第二上部裝置及一第二下部裝置；一隔離柱結構，其位於該第一堆疊裝置結構與該第二堆疊裝置結構之間；其中該隔離柱結構具有接觸該第一上部裝置及該第二上部裝置之一上部區段及接觸該第一下部裝置及該第二下部裝置之一下部區段；且其中該隔離柱結構之該上部區段具有一第一寬度，且該隔離柱結構之該下部區段具有與該第一寬度不同的一第二寬度。
  2. 如請求項1之微電子結構，其中該第一上部裝置及該第二上部裝置以及該第一下部裝置及該第二下部裝置包含各別場效電晶體裝置。
  3. 如請求項1之微電子結構，其中該第一上部裝置及該第二上部裝置以及該第一下部裝置及該第二下部裝置包含各別奈米片場效電晶體裝置。
  4. 如請求項1之微電子結構，其中該第一堆疊裝置結構及該第二堆疊裝置結構提供一互補場效電晶體結構。
  5. 如請求項1之微電子結構，其中該第一堆疊裝置結構中之該第一上部裝置及該第一下部裝置中之一者包含一n型場效電晶體裝置，且該第一堆 疊裝置結構中之該第一上部裝置及該第一下部裝置中之另一者包含一p型場效電晶體裝置。
  6. 如請求項5之微電子結構，其中該隔離柱之該上部區段的該第一寬度及該隔離柱之該下部區段的該第二寬度控制該n型場效電晶體裝置之一n型主動區域大小比該p型場效電晶體裝置之一p型主動區域大小的一比率。
  7. 一種微電子結構，其包含：一第一堆疊場效電晶體結構，其包含一第一下部場效電晶體裝置及一第一上部場效電晶體裝置；一第二堆疊場效電晶體結構，其包含一第二下部場效電晶體裝置及一第二上部場效電晶體裝置；及在該第一堆疊場效電晶體結構與該第二堆疊場效電晶體結構之間的一隔離柱結構，該隔離柱結構具有具一第一寬度的一上部區段及具與該第一寬度不同之一第二寬度的一下部區段。
  8. 如請求項7之微電子結構，其中該隔離柱結構之該上部區段接觸該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構中之該第一上部場效電晶體裝置及該第二上部場效電晶體裝置的通道，且其中該隔離柱結構之該下部區段接觸該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構中之該第一下部場效電晶體裝置及該第二下部場效電晶體裝置的通道。
  9. 如請求項7之微電子結構，其中該隔離柱結構使該第一堆疊場效電晶 體結構及該第二堆疊場效電晶體結構中之該第一上部場效電晶體裝置及該第一下部場效電晶體裝置以及該第二上部場效電晶體裝置及該第二下部場效電晶體裝置之通道、閘極及源極/汲極區分離。
  10. 如請求項7之微電子結構，其中該隔離柱結構之該上部區段的該第一寬度大於該隔離柱結構之該下部區段的該第二寬度。
  11. 如請求項7之微電子結構，其中該隔離柱結構進一步包含自該下部區段朝向該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構中之該第一下部場效電晶體裝置及該第二下部場效電晶體裝置之通道中的凹痕向外延伸的延伸區段。
  12. 如請求項7之微電子結構，其中該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構中之該第一上部場效電晶體裝置及該第二上部場效電晶體裝置的通道具有比該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構中之該第一下部場效電晶體裝置及該第二下部場效電晶體裝置的通道大的一寬度。
  13. 如請求項7之微電子結構，其中該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構中之該第一上部場效電晶體裝置及該第二上部場效電晶體裝置的通道具有比該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構中之該第一下部場效電晶體裝置及該第二下部場效電晶體裝置的通道小的一寬度。
  14. 如請求項7之微電子結構，其中該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構中之該第一上部場效電晶體裝置及該第二上部場效電晶體裝置的通道具有與該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構中之該第一下部場效電晶體裝置及該第二下部場效電晶體裝置的通道相同的一寬度。
  15. 一種積體電路，其包含：一互補場效電晶體結構，其包含：一第一堆疊場效電晶體結構，其包含一第一下部場效電晶體裝置及一第一上部場效電晶體裝置；一第二堆疊場效電晶體結構，其包含一第二下部場效電晶體裝置及一第二上部場效電晶體裝置；及在該第一堆疊場效電晶體結構與該第二堆疊場效電晶體結構之間的一隔離柱結構，該隔離柱結構具有具一第一寬度的一上部區段及具與該第一寬度不同之一第二寬度的一下部區段。
  16. 如請求項15之積體電路，其中該隔離柱結構之該上部區段接觸該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構中之該第一上部場效電晶體裝置及該第二上部場效電晶體裝置的通道，且其中該隔離柱結構之該下部區段接觸該第一堆疊場效電晶體結構及該第二堆疊場效電晶體結構中之該第一下部場效電晶體裝置及該第二下部場效電晶體裝置的通道。
  17. 一種微電子結構，其包含：兩個或多於兩個堆疊場效電晶體結構，該兩個或多於兩個堆疊場效電晶體結構中之每一者包含堆疊於彼此上方之兩個或多於兩個場效電晶體裝置；及一隔離柱結構，其使該兩個或多於兩個堆疊場效電晶體結構之第一者與第二者分離；其中該隔離柱結構包含：一第一區段，其接觸該兩個或多於兩個堆疊場效電晶體結構中之該等第一者及該等第二者中之該兩個或多於兩個場效電晶體裝置中的至少第一者的通道；及一第二區段，其接觸該兩個或多於兩個堆疊場效電晶體結構中之該等第一者及該等第二者中之該兩個或多於兩個場效電晶體裝置中的至少第二者的通道；且其中該隔離柱結構之該第一區段具有一第一寬度，且該隔離柱結構之該第二區段具有與該第一寬度不同的一第二寬度。
  18. 如請求項17之微電子結構，其中該兩個或多於兩個場效電晶體裝置中之該等第一者包含n型場效電晶體裝置，且該兩個或多於兩個場效電晶體裝置中之該等第二者包含p型場效電晶體裝置，且其中該隔離柱結構之該第一寬度界定該等n型場效電晶體裝置之一第一主動區面積，且該隔離柱之該第二寬度界定該等p型場效電晶體裝置之一第二主動區面積。
  19. 如請求項17之微電子結構，其進一步包含使該兩個或多於兩個堆疊場效電晶體結構中之第三者與第四者分離的一額外隔離柱結構，其中該額外隔離柱結構包含：一第一區段，其接觸該兩個或多於兩個堆疊場效電晶 體結構中之該等第三者及該等第四者中之該兩個或多於兩個場效電晶體裝置中的至少第一者的通道；及一第二區段，其接觸該兩個或多於兩個堆疊場效電晶體結構中之該等第三者及該等第四者中之該兩個或多於兩個場效電晶體裝置中的至少第二者的通道，其中該額外隔離柱結構之該第一區段具有一第三寬度，且該隔離柱結構之該第二區段具有與該第三寬度不同之一第四寬度，且其中該第三寬度中之至少一者與該第一寬度不同，且該第四寬度與該第二寬度不同。
  20. 一種形成一積體電路之方法，其包含：形成第一堆疊場效電晶體裝置結構及第二堆疊場效電晶體裝置結構，該第一堆疊場效電晶體裝置結構及該第二堆疊場效電晶體裝置結構中之每一者包含一上部場效電晶體裝置及一下部場效電晶體裝置，其中該第一堆疊場效電晶體裝置結構及該第二堆疊場效電晶體裝置結構的該等上部場效電晶體裝置具有合併通道，且其中該第一堆疊場效電晶體通道及該第二堆疊場效電晶體裝置的下部場效電晶體裝置具有合併通道；及在該第一堆疊場效電晶體結構與該第二堆疊場效電晶體結構之間形成一隔離柱結構，該隔離柱結構包含：具有一第一寬度之一上部區段，其使該第一堆疊場效電晶體裝置結構及該第二堆疊場效電晶體裝置結構之該等上部場效電晶體裝置的該等合併通道分離；及具有與該第一寬度不同之一第二寬度的一下部區段，其使該第一堆疊場效電晶體裝置結構及該第二堆疊場效電晶體之該等下部場效電晶體裝置之該等合併通道分離。
  21. 如請求項20之方法，其中形成該隔離柱結構包含： 執行一第一切割製程，其蝕刻穿過該第一堆疊場效電晶體裝置結構及該第二堆疊場效電晶體裝置結構之該等上部場效電晶體裝置之該等合併通道，該第一切割製程終止於安置於該第一堆疊場效電晶體裝置結構及該第二堆疊場效電晶體裝置結構之該等上部場效電晶體裝置與該等下部場效電晶體裝置之間的一中間介電隔離層上；在該第一堆疊場效電晶體裝置結構及該第二堆疊場效電晶體裝置結構之該等上部場效電晶體裝置的該等合併通道的經暴露側壁上形成一保護間隔件；及執行一第二切割製程，其蝕刻穿過該第一堆疊場效電晶體裝置結構及該第二堆疊場效電晶體裝置結構之該等下部場效電晶體裝置的該等合併通道，該第二切割製程終止於安置於該第一堆疊場效電晶體裝置結構及該第二堆疊場效電晶體裝置結構之該等下部場效電晶體裝置下方的一底部介電隔離層上。
  22. 如請求項21之方法，其中形成該隔離柱結構進一步包含執行移除該等下部場效電晶體裝置之該等合併通道之部分的一凹痕蝕刻。
  23. 如請求項22之方法，其中形成該隔離柱結構進一步包含：移除該保護間隔件；及在藉由該第一切割製程、該第二切割製程及該凹痕蝕刻暴露之空間中填充一介電材料。
  24. 如請求項22之方法，其中該凹痕蝕刻控制該等下部場效電晶體裝置 之一下部主動區面積比該等上部場效電晶體裝置之一上部主動區面積的一比率。
  25. 如請求項24之方法，其中該等下部場效電晶體裝置包含n型場效電晶體裝置及p型場效電晶體裝置中之一者，且該等上部場效電晶體裝置包含n型場效電晶體裝置及p型場效電晶體裝置中之另一者。
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