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TWI892528B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法

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TWI892528B
TWI892528B TW113111085A TW113111085A TWI892528B TW I892528 B TWI892528 B TW I892528B TW 113111085 A TW113111085 A TW 113111085A TW 113111085 A TW113111085 A TW 113111085A TW I892528 B TWI892528 B TW I892528B
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channel layer
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gate structure
substrate
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葉晏瑋
劉吉峰
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南亞科技股份有限公司
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Abstract

一種半導體裝置包含基板、通道層、源極/汲極區及閘極構造。通道層位於基板上，其中通道層包含矽鍺。源極/汲極區鄰接通道層。閘極構造位於通道層上，其中閘極構造包含介電層及功函數金屬層。介電層位於通道層上。功函數金屬層位於介電層上。

Description

半導體裝置及其製造方法
本揭露關於一種半導體裝置及一種半導體裝置的製造方法。
如眾所熟知的，MOSFET(金屬氧化物半導體場效電晶體)運用了閘極調變傳導性的N型或P型傳導性通道，且因此而分別被稱為「NMOS」或「PMOS」。在MOSFET裝置的操作中，較高的驅動電流意味著較佳的裝置效能。為提升MOSFET的驅動電流，一種常見的方式為施加壓縮力道源極/汲極區之間的通道，而這能藉由多種方式完成。
本揭露的一態樣提供一種半導體裝置。
根據本揭露一些實施例，一種半導體裝置包含基板、通道層、源極/汲極區及閘極構造。通道層位於基板上，其中通道層包含矽鍺。源極/汲極區鄰接通道層。閘極構造位於通道層上，其中閘極構造包含介電層及功函數金屬層。介電層位於通道層上。功函數金屬層位於介電層上。
在本揭露一些實施例中，基板具有與通道層不同的晶格常數。
在本揭露一些實施例中，閘極構造更包含介面層。介面層位於介電層及通道層之間。
在本揭露一些實施例中，介面層在垂直方向上局部地與源極/汲極區重疊。
在本揭露一些實施例中，閘極構造更包含填充層。填充層位於功函數金屬層上。
在本揭露一些實施例中，半導體裝置更包含覆蓋層。覆蓋層位於通道層及閘極構造之間。
在本揭露一些實施例中，基板包含矽。
本揭露的另一態樣提供一種半導體裝置。
根據本揭露一些實施例，一種半導體裝置包含基板、通道層、源極/汲極區及閘極構造。通道層位於基板上，其中通道層包含矽鍺且配置以施加壓縮力。源極/汲極區鄰接通道層。閘極構造位於通道層上。
在本揭露一些實施例中，半導體裝置更包含層間介電層。層間介電層位於基板上及閘極構造上。
在本揭露一些實施例中，層間介電層圍繞閘極構造。
在本揭露一些實施例中，半導體裝置更包含第一導電接點。第一導電接點位於源極/汲極區上。
在本揭露一些實施例中，半導體裝置更包含第二導電接點。第二導電接點位於閘極構造上。
在本揭露一些實施例中，第一導電接點包含鎢，且第二導電接點包含鎢及鈷。
本揭露的另一態樣提供一種半導體裝置的製造方法。
根據本揭露一些實施例，一種半導體裝置的製造方法包含在基板上形成源極/汲極區、在基板上生長通道層，其中通道層直接接觸基板且包含矽鍺，以及在通道層上形成閘極構造。
在本揭露一些實施例中，在基板上生長通道層包含同步地在基板及源極/汲極區上生長通道層以及蝕刻通道層使得源極/汲極區裸露。
在本揭露一些實施例中，半導體裝置的製造方法更包含控制通道層的厚度。
在本揭露一些實施例中，在通道層上形成閘極構造更包含在通道層上形成介電層、在介電層上形成功函數金屬層，以及在功函數金屬層上形成填充層。
在本揭露一些實施例中，半導體裝置的製造方法更包含在基板及閘極構造上形成層間介電層。
在本揭露一些實施例中，半導體裝置的製造方法更包含在層間介電層中形成複數個開口，以及分別在開口中形成第一導電接點及第二導電接點，其中第二導點接點包含與第一導電接點不同的材料。
在本揭露前述的實施例中，由於通道層包含矽鍺，而矽鍺具有較包含矽的基板更大的晶格常數，因此通道層可施加內部壓縮力，而增加通道的移動性而因此增加電晶體的驅動電流。
以下揭露內容提供了用於實現所描述主題的不同特徵的許多不同實施例或範例。以下描述元件和配置的具體範例以簡化本說明書。當然，這些僅僅是範例，而不是限制性的。例如，在隨後的描述中在第二特徵之上或上方形成第一特徵可以包括其中第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵的實施例，使得第一特徵和第二特徵可以不直接接觸。另外，本揭露可能在多個範例中重複使用參考數字及/或參考字母。這樣的重複是為了簡約及明晰的目的，而其本身並不表示所討論的多個實施例及/或組態之間的關係。
諸如「在……下」、「在……下方」、「底部」、「在……上」、「頂部」等等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的定向之外的在使用或操作中的裝置的不同定向。裝置可經其他方式定向(旋轉90度或以其他定向)且本文所使用的空間相對描述詞可同樣相應地解釋。
第1圖為根據本揭露一實施例的半導體裝置100的剖面圖。參照第1圖，半導體裝置100包含基板110、通道層120、至少一個源極/汲極區112及閘極構造140。通道層120直接位於基板110上，其中通道層120包含矽鍺(SiGe)並配置以施加壓縮力。源極/汲極區112鄰接通道層120的兩側。閘極構造140位於通道層120上，其中閘極構造包含介電層144、功函數金屬層146及填充層148。介電層144位於通道層120上。功函數金屬層146位於介電層144上。填充層148位於功函數金屬層146上。大致上說，半導體裝置100常被稱為高k金屬閘極(HKMG)PMOS電晶體，其中介電層144包含介電常數大於3.9的介電材料。如此的介電材料包含氧化鉿(HfO 2)、氧化鋁(Al 2O 3)、氧化鈦(TiO 2)、氧化鉭(Ta 2O 5)、氧化鋯(ZrO 2)、氧化鑭(La 2O 3)、氧化鈰(CeO 2)、矽酸鉍(Bi 2Si 2O 12)、氧化鎢(WO 3)、氧化釔(Y 2O 3)、鋁酸鑭(LaAlO­ 3)、鈦酸鍶鋇(Ba xSr xTiO 3)、鈦酸鍶(SrTiO­ 3)、鋯酸鉛(SrTiO­ 3)、鈦酸鈧鉛(PbZrO 3)、鋯鈦酸鉛(PST)、鋅鈮酸鉛(PZN)、鋯鈦酸鉛(PZT)、鈮鎂酸鉛(PMN)、或以上的組合等等。舉例來說，氧化鉿的介電常數在16到19之間的範圍內。
在半導體裝置100的操作中，施加到通道層120的壓縮力可大幅的提升通道的載子移動性，因此也提升驅動電流。大致來說，PMOS的驅動電流 I d 滿足 I d =½ μ nC ox ( W/ L)( V gs-V t )…Eq.
其中 μ n 是通道的載子移動性、 C ox 是電容密度、 W代表通道寬度、 L代表通道長度、 V gs 是半導體裝置100的閘極-源極電壓、 V t 是半導體裝置100的閾值電壓。此方程式顯示通道的載體移動性正比於驅動電流。在本實施例中，施加壓縮力到通道層120的方法是透過生長磊晶的SiGe通道層120在基板110上。因此，基板110具有與通道層120不同的晶格常數，其中基板110包含矽且通道層120包含矽鍺。由於在矽基基板110上生長時的磊晶SiGe較大的晶格常數，包含SiGe的通道層120可施加壓縮力，而提升通道層120的載子移動性。
再參照第1圖，閘極構造140更包含介面層142。介面層142位於介電層144及通道層120之間。介面層142在垂直方向上與源極/汲極區112部分地重疊。介面層142包含二氧化矽或類似的介電材料。在一些實施例中，閘極構造140可更包含間隔物構造(未繪示)來得到閘極構造140及源極/汲極區112之間更好的電性隔離。在一些實施例中，半導體裝置100更包含覆蓋層130、層間介電(ILD)層150、兩第一導電接點160及第二導電接點170。覆蓋層130位於通道層120及閘極構造140之間。層間介電層150位於基板110及閘極構造140之間並圍繞閘極構造140。兩第一導電接點160分別位於每一個源極/汲極區112上。第二導電接點170位於閘極構造140上，其中第二導電接點170包含與第一導電接點160不同的材料。在本實施例中，第二導電接點170是具有底部接點172及頂部接點174的雙層構造。在一些實施例中，第一導電接點160包含鎢(W)且第二導電接點包含鎢及鈷(Co)。
應瞭解到，已敘述過的元件連接關係、材料與功效將不再重複贅述，合先敘明。在以下敘述中，將說明半導體裝置100的一種製造方法。
第2圖到第3圖為第1圖中的半導體裝置100在根據本揭露一實施例的製造方法的中間步驟的剖面圖。參照第2圖，半導體裝置100的製造方法包含在基板110中形成源極/汲極區112。源極/汲極區112可藉由使用沉積技術形成，例如化學氣相沉積(CVD)、金屬-氧化物化學氣相沉積(MOCVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、離子植入、以上的組合或其他類似方法。
參照第3圖，接著，在基板110上生長通道層120，其中通道層120直接接觸基板110並包含矽鍺。通道層120可為磊晶層。在一些實施例中，這一步驟包含在基板110上及源極/汲極區112上同步地生長通道層120及蝕刻通道層120以使得源極/汲極區112裸露。這一步驟被稱為磊晶層的「選擇性蝕刻」，其中上述的兩步驟(磊晶生長及蝕刻)同步進行，因而「選擇性地」只在基板110的裸露部分上形成通道層120。最適地，蝕刻速率及生長速率受到控制使得通道層120不生長在源極/汲極區112。在本實施例中，本步驟更包含在選擇性蝕刻步驟前的預清潔步驟。如此的預清潔步驟包含濕清潔步驟及烘烤步驟以清潔基板110的表面及使得通道層120直接生長在基板110上。蝕刻製程是以氯化氫(HCl)氣體進行並且是原位製程。
第4圖為第3圖中的通道層120的臨界厚度-鍺含量圖。參照第4圖，當生長通道層120時，厚度影響通道層120的效能，因此通道層120的厚度應受到控制。如果厚度大於臨界厚度(穩態區的上邊緣)，SiGe磊晶將因為受壓縮晶格的應變弛豫而形成差排，而這會造成所要的施加到通道層120的壓縮力減小。透過控制溫度及磊晶製程的矽與鍺的比例，臨界厚度可在低生長溫度及低鍺濃度下增大，使得通道層120的厚度能在較大的公差範圍中受控制。還有，基板110的裸露區域也可使製程變化。如果基板110的裸露區太小，在磊晶製程中的氣體濃度需要維持在較低的濃度以避免厚度超過臨界厚度。另外，蝕刻製程需考慮負載效應，其中要生長的圖案的密度需設計的一致以避免密集區域及稀薄區域之間的蝕刻速率差異，而具有一致的通道層120的厚度。
第5圖到第11圖為第1圖中的半導體裝置的製造方法的在第3圖之後的中間步驟的剖面圖。參照第5圖，在第3圖的步驟後，在通道層120上形成覆蓋層130。在一些實施例中，覆蓋層130包含矽。
參照第6圖，接著，在覆蓋層130上形成介面層142，其中介面層142在垂直方向上與源極/汲極區112部分地重疊。在一些實施例中，介面層142包含二氧化矽，並可用化學氣相合成(CVD)、原子層沉積(ALD)等等。在一些實施例中，形成介面層142更包含圖案化製程。
參照第7圖，接著，在介面層142上形成介電層144。介電層144包含高k介電材料並可藉由使用化學氣相沉積(CVD)、金屬-氧化物化學氣相沉積(MOCVD)、物理氣相沉積(PVD)、原子層沉積(ALD)等等形成。
參照第8圖及第9圖，接著，在介電層144上形成功函數金屬層146。接著，在功函數金屬層146上形成填充層148，這樣就形成閘極構造140。功函數金屬層146包含如氮化鈦(TiN)的材料並可藉由使用原子層沉積(ALD) 、化學氣相沉積(CVD)、物理氣相沉積(PVD)等等形成。填充層148包含如多晶矽的材料。
參照第10圖及第11圖，接著，在基板110及閘極構造140上形成層間介電層150。層間介電層150可包含例如磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟化矽酸鹽玻璃(FSG)、未摻雜矽酸鹽玻璃(USG)、探氧化矽(SiO xC y)、旋轉塗布玻璃(SOG)、旋轉塗布聚合物、碳摻雜矽材料、以上的組合或類似材料，並可藉由旋轉塗布、化學氣相沉積或其他類似方法形成。接著，在層間介電層150中形成開口210。
參照第1圖，接著，在開口中分別形成第一導電接點160及第二導電接點170，其中第二導電接點170具有和第一導電接點160不同的材料。
總結而言，由於通道層120包含矽鍺，而矽鍺具有較包含矽的基板110更大的晶格常數，因此通道層120可施加內部壓縮力，而增加通道的移動性而因此增加電晶體的驅動電流。
前文概述若干實施例之特徵以使得熟習此項技術者可以更好地理解本揭露之各態樣。熟習此項技術者應理解，其可易於使用本揭露作為用於設計或修改用於實現本文中所引入之實施例之相同目的及/或獲得相同優點之其他方法及構造的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本揭露之精神及範疇，且其可在不脫離本揭露之精神及範疇的情況下在本文中進行各種改變、取代及更改。
100:半導體裝置 110:基板 112:源極/汲極區 120:通道層 130:覆蓋層 140:閘極構造 142:介面層 144:介電層 146:功函數金屬層 148:填充層 150:層間介電層 160:第一導電接點 170:第二導電接點 172:底部接點 174:頂部接點 210:開口
當與隨附圖示一起閱讀時，可由後文實施方式最佳地理解本揭露內容的態樣。注意到根據此行業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加或減少各種特徵的尺寸。 第1圖為根據本揭露一實施例的半導體裝置100的剖面圖。 第2圖到第3圖為第1圖中的半導體裝置在根據本揭露一實施例的製造方法的中間步驟的剖面圖。 第4圖為第3圖中的通道層的臨界厚度-鍺含量圖。 第5圖到第11圖為第1圖中的半導體裝置的製造方法的在第3圖之後的中間步驟的剖面圖。
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100:半導體裝置
110:基板
112:源極/汲極區
120:通道層
130:覆蓋層
140:閘極構造
142:介面層
144:介電層
146:功函數金屬層
148:填充層
150:層間介電層
160:第一導電接點
170:第二導電接點
172:底部接點
174:頂部接點

Claims (19)

  1. 一種半導體裝置，包含: 一基板； 一通道層，位於基板上，其中該通道層包含矽鍺； 一源極/汲極區，鄰接於該通道層；以及 一閘極構造，位於該通道層上，其中該閘極構造包含: 一介電層，位於該通道層上；以及 一功函數金屬層，位於該介電層上，其中該功函數金屬層無位於該通道層下方的部分。
  2. 如請求項1所述之半導體裝置，其中該基板具有與該通道層不同的晶格常數。
  3. 如請求項1所述之半導體裝置，其中該閘極構造更包含: 一介面層，位於該介電層及該通道層之間。
  4. 如請求項3所述之半導體裝置，其中該介面層在一垂直方向上局部地與該源極/汲極區重疊。
  5. 如請求項1所述之半導體裝置，其中該閘極構造更包含: 一填充層，位於該功函數金屬層上。
  6. 如請求項1所述之半導體裝置，更包含: 一覆蓋層，位於該通道層及該閘極構造之間。
  7. 如請求項1所述之半導體裝置，其中該基板包含矽。
  8. 一種半導體裝置，包含: 一基板； 一通道層，位於該基板上，其中該通道層包含矽鍺，且配置以施加一壓縮力； 一源極/汲極區，鄰接該通道層；以及 一閘極構造，位於該通道層上，其中該閘極構造包含一功函數金屬層，且該功函數金屬層無位於該通道層下方的部分。
  9. 如請求項8所述之半導體裝置，更包含: 一層間介電層，位於該基板及該閘極構造上。
  10. 如請求項9所述之半導體裝置，其中該層間介電層圍繞該閘極構造。
  11. 如請求項8所述之半導體裝置，更包含: 一第一導電接點，位於該源極/汲極區上。
  12. 如請求項11所述之半導體裝置，更包含: 一第二導電接點，位於該閘極構造上。
  13. 如請求項12所述之半導體裝置，其中該第一導電接點包含鎢，且該第二導電接點包含鎢及鈷。
  14. 一種半導體裝置的製造方法，包含: 在一基板上形成一源極/汲極區； 在該基板上生長一通道層，其中該通道層直接接觸該基板且包含矽鍺，該通道層的生長包含： 同步地在該基板及該源極/汲極區上生長該通道層以及蝕刻該通道層，使得該源極/汲極區上無該通道層而裸露；以及 在該通道層上形成一閘極構造，其中該閘極構造的一功函數金屬層無位於該通道層下方的部分。
  15. 如請求項14所述之半導體裝置的製造方法，更包含: 控制該通道層的一厚度。
  16. 如請求項14所述之半導體裝置的製造方法，其中在該通道層上形成該閘極構造更包含: 在該通道層上形成一介電層； 在該介電層上形成該功函數金屬層；以及 在該功函數金屬層上形成一填充層。
  17. 如請求項16所述之半導體裝置的製造方法，其中在該通道層上形成該閘極構造更包含: 在形成該介電層前，在該通道層上形成一介面層，其中該介面層在垂直方向上部分地與該源極/汲極區重疊。
  18. 如請求項14所述之半導體裝置的製造方法，更包含: 在該基板及該閘極構造上形成一層間介電層。
  19. 如請求項18所述之半導體裝置的製造方法，更包含: 在該層間介電層中形成複數個開口；以及 分別在該些開口中形成一第一導電接點及一第二導電接點，其中該第二導電接點包含與該第一導電接點不同的材料。
TW113111085A 2023-10-22 2024-03-25 半導體裝置及其製造方法 TWI892528B (zh)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230035288A1 (en) * 2021-07-31 2023-02-02 Applied Materials, Inc. Methods for removing etch stop layers
TW202339005A (zh) * 2022-03-29 2023-10-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230035288A1 (en) * 2021-07-31 2023-02-02 Applied Materials, Inc. Methods for removing etch stop layers
TW202339005A (zh) * 2022-03-29 2023-10-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

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