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CN111816701B - 一种半导体器件及其制造方法 - Google Patents

一种半导体器件及其制造方法 Download PDF

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Abstract

本发明涉及一种半导体器件及其制造方法；其中半导体器件，包括：第一沟道层；第一势垒层，其中在第一沟道层与第一势垒层之间形成具有垂直界面的第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG；第一电极，其位于所述第一异质结的上侧，经配置以与所述第一异质结内的2DEG或2DHG电接触，其中所述第一电极与所述第一异质结上方的第一外部电压连接；以及第二电极，其位于所述第一异质结的下侧，经配置以与所述第一异质结内的2DEG或2DHG电接触，其中所述第二电极与所述第一异质结下方的第二外部电压连接。本发明的半导体器件不但能够提高器件的耐压，而且也方便了半导体器件的电路互联。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及一种半导体技术领域，特别地涉及一种半导体器件及其制造方法。
背景技术
III族氮化物半导体是重要的半导体材料，主要包括A1N、GaN、InN及这些材料的化合物如A1GaN、InGaN、AIInGaN等。由于具有直接带隙、宽禁带、高击穿电场强度等优点，以GaN为代表的III族氮化物半导体在发光器件、电力电子、射频器件等领域具有广阔的应用前景。
与传统的Si等非极性半导体材料不同，III族氮化物半导体具有极性，即是极性半导体材料。极性半导体具有许多独特的特性。尤为重要的是，在极性半导体的表面或两种不同的极性半导体界面处存在固定极化电荷。这些固定极化电荷的存在可吸引可移动的电子或空穴载流子，从而形成二维电子气2DEG或二维空穴气2DHG。这些二维电子气2DEG或二维空穴气2DHG的产生不需要附加电场，也不依赖于半导体内的掺杂效应，是自发产生的。极性半导体界面处的二维电子气或二维空穴气可以具有较高的面电荷密度。同时，由于不需要掺杂，二维电子气或二维空穴气受到的离子散射等作用也大大减少，因此具有较高的迁移率。较高的面电荷密度和迁移率使得这种界面处自发产生的二维电子或空穴气体具有良好的导通能力和很高的响应速度。
结合氮化物半导体本身固有的高击穿电场强度等优点，这种二维电子气或二维空穴气可被用于制作高迁移率晶体管，在高能量、高电压或高频率的应用中性能显著优于传统的Si或GaAs器件。然而，现有的结构却存在较多缺陷，严重制约了其应用范围。
发明内容
针对现有技术中存在的技术问题，本发明提出了一种半导体器件，包括：第一沟道层；第一势垒层，其中在第一沟道层与第一势垒层之间形成具有垂直界面的第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG；第一电极，其位于所述第一异质结的上侧，经配置以与所述第一异质结内的2DEG或2DHG电接触，其中所述第一电极与所述第一异质结上方的第一外部电压连接；以及第二电极，其位于所述第一异质结的下侧，经配置以与所述第一异质结内的2DEG或2DHG电接触，其中所述第二电极与所述第一异质结下方的第二外部电压连接。
如上所述的半导体器件，其中所述上侧为第一异质结中线位置以上的部分；所述下侧为第一异质结中线位置以下的部分。
如上所述的半导体器件，其中所述第二电极下方包括衬底。
如上所述的半导体器件，其中所述第二电极下方不包括衬底。
如上所述的半导体器件，其中不包括保留的衬底。
如上所述的半导体器件，其中所述第一电极与第一异质结为肖特基接触；所述第二电极与第一异质结为欧姆接触。
如上所述的半导体器件，进一步包括：第三电极，其位于所述第一电极和所述第二电极之间，经配置以控制所述第一电极与第二电极之间的电流。
如上所述的半导体器件，其中所述第三电极位于所述第一异质结的上侧。
如上所述的半导体器件，其中所述第三电极与所述第一异质结上方的第三外部电压连接。
如上所述的半导体器件，进一步包括：第一成核层，其经配置以用于从衬底形成所述第一沟道层。
如上所述的半导体器件，所述第二电极通过第一成核层与所述第一异质结内的2DEG或2DHG电接触。
如上所述的半导体器件，所述第一成核层是经掺杂的。
如上所述的半导体器件，其中所述衬底为硅衬底。
如上所述的半导体器件，其中所述第一沟道层位于所述第一成核层一侧。
如上所述的半导体器件，其中所述第一沟道层位于所述第一成核层上方。
如上所述的半导体器件，其中所述第一沟道层和/或第一势垒层由沟槽限定。
如上所述的半导体器件，进一步包括：第一互联层，其位于所述第一异质结上方，与所述第一电极电连接；以及第二互联层，其位于所述第一异质结下方，与所述第二电极电连接。
如上所述的半导体器件，进一步包括：第三互联层，其与所述第三电极电连接。
如上所述的半导体器件，进一步包括：第二沟道层；以及第二势垒层，其中在第二沟道层与第二势垒层之间形成具有垂直界面的第二异质结，在所述第二异质结内形成垂直的2DEG或2DHG；其中，所述第一电极位于所述第二异质结的上侧，经配置以与所述第二异质结内的2DEG或2DHG电接触；所述第二电极位于所述第二异质结的下侧，经配置以与所述第二异质结内的2DEG或2DHG电接触。
根据本发明的另一个方面，提出一种半导体器件的制造方法，包括：在衬底的垂直界面形成第一成核层；从第一成核层外延生长第一沟道层；从第一沟道层外延生长第一势垒层，其中在第一沟道层与第一势垒层之间形成具有垂直界面的第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG；在所述第一异质结的上侧和下侧分别形成第一电极和第二电极，其中所述第一电极与所述第一异质结内的2DEG或2DHG电接触，所述第二电极与所述第一异质结内的2DEG或2DHG电接触；在所述第一异质结的上方将所述第一电极与第一外部电压连接；以及在所述第一异质结的下方将所述第二电极与第二外部电压连接。
如上所述的方法，进一步包括：形成第三电极，所述第三电极在第一电极与第二电极之间，经配置以控制所述第一电极与第二电极之间的电流。
如上所述的方法，进一步包括：在所述第一异质结的上方将所述第三电极与第三外部电压连接。
如上所述的方法，进一步包括：在所述第一异质结的下侧形成所述第二电极，在所述第二电极上方形成绝缘层，在所述绝缘层上方形成所述第一电极。
如上所述的方法，进一步包括：将所述衬底翻转，在所述衬底上形成沟槽，曝露所述第二电极。
如上所述的方法，进一步包括：将所述衬底翻转，除去部分衬底，曝露所述第一异质结，并在经曝露的所述第一异质结上形成第二电极。
如上所述的方法，进一步包括：将所述衬底翻转，除去全部衬底，曝露所述第一异质结，并在经曝露的所述第一异质结上形成第二电极。
如上所述的方法，其中所述第一沟道层在所述第一成核层上方，所述方法进一步包括：将所述衬底翻转，除去全部衬底以及所述第一成核层，曝露所述第一异质结，并在经曝露的所述第一异质结上形成第二电极。
如上所述的方法，其中所述第一沟道层在所述第一成核层上方，所述方法进一步包括：将所述衬底翻转，除去全部或部分衬底，曝露第一成核层以及在经曝露的所述第一成核层上形成第二电极。
如上所述的方法，其中所述第一成核层是经掺杂的。
如上所述的方法，进一步包括：在衬底的垂直界面形成第二成核层；从第二成核层外延生长第二沟道层；以及从第二沟道层外延生长第二势垒层，其中在第二沟道层与第二势垒层之间形成具有垂直界面的第二异质结，在所述第二异质结内形成垂直的2DEG或2DHG；其中，所述第一电极与所述第二异质结内的2DEG或2DHG电接触，所述第二电极与所述第二异质结内的2DEG或2DHG电接触。
本发明的半导体器件不但能够提高器件的耐压，而且也方便了半导体器件的电路互联。
附图说明
下面，将结合附图对本发明的优选实施方式进行进一步详细的说明，其中：
图1是根据本发明一个实施例的HEMT的结构示意图
图2A是根据本发明另一个实施例的HEMT的结构示意图；
图2B是根据本发明另一个实施例的HEMT的结构示意图；
图3是根据本发明另一个实施例的HEMT的结构示意图；
图4是根据本发明另一个实施例的HEMT的结构示意图；
图5AA-图5VB为根据本发明一个实施例的双通道HEMT的制备方法流程示意图；以及
图6A-图6G是根据本发明一个实施例的衬底去除方法的流程图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。
本发明提出了一种半导体器件，两个电极分别位于半导体器件的两侧。在本发明的一些实施例中，这样的结构不但能够提高半导体器件的耐压，而且也方便了半导体器件的电路互联。在本发明的一些实施例中，衬底能够被部分或者全部去除，从而减少或者避免衬底(特别是异质衬底，例如硅衬底)对于器件性能带来的影响。
本发明所提出的半导体器件可以是肖特基二极管、HEMT、HHMT或者其他半导体器件。以下以HEMT为例进行说明。
图1是根据本发明一个实施例的HEMT的结构示意图。在本实施例中，HEMT100是双通道器件，其包括两个作为导电沟道的垂直的二维电子气2DEG。参考图1所示的实施例，本领域技术人员完全能够获得仅包含一个垂直的2DEG的单通道器件，其也在本发明的保护范围之中。
如图所示，HEMT100包括衬底101和第一成核层102A和第二成核层102B。第一成核层102A和第二成核层102B形成在衬底101相对的垂直界面上。在一些实施例中，成核层102A和102B可以为AlN。在本文中，成核层还可以包括缓冲层(未示出)。缓冲层可以具有单层或多层结构，包括A1N、GaN、AlGaN、InGaN、AlInN和AlGaInN中一种或多种。
第一沟道层103A和第二沟道层103B分别从成核层102A和102B通过外延生长在形成。进一步地，第一势垒层104A和第二势垒层104B分别从第一沟道层103A和第二沟道层103B通过外延生长在形成。第一势垒层104A形成在第一沟道层103A右侧，二者水平排列并在二者之间形成第一异质结，并且在第一异质结内形成垂直的2DEG。第二势垒层104B形成在第二沟道层103B左侧，二者水平排列并在二者之间形成第二异质结，并且在第二异质结内形成垂直的2DEG。在通常的生长条件下，在Si(111)、Al2O3(0001)和SiC(0001)面上生长的沟道层和势垒层其表面是(0001)面，也就是从Si衬底到沟道层和势垒层的方向是<0001>晶向。在这样的晶向下，沟道层内靠近沟道层和势垒层界面处有2DEG。如本领域技术人员所了解的，如果第一势垒层104A形成在第一沟道层103A左侧，或者第二势垒层104B形成在第二沟道层103B右侧，那么根据晶向，在沟道层内靠近沟道层和势垒层界面处有二维空穴气2DHG。由此，能够得到双通道的HHMT。
如图1所示，第一沟道层103A和第二沟道层103B部分形成在成核层102A和102B的侧面，延伸占据了成核层102A和102B之间的空间。在一些实施例中，成核层102A和102B之前的其他部分可以填充绝缘材料112，例如SiO2等。
如图1所示，在衬底101在成核层102A和102B之下和之上水平延伸的部分可以分别包括分隔层111A和111B，覆盖衬底101的水平表面，将衬底101与器件的其他部分相分隔，从而进一步提高耐压能力。分隔层111A和111B为电绝缘的，包括氧化硅、氮化硅等中的一种或多种。
在一些实施例中，成核层102A之上水平延伸的分隔层111B之上可以包括屏蔽层113。在屏蔽层113上可以包括绝缘层114。屏蔽层113和绝缘层114能够提供对于器件的支撑和保护。屏蔽层113和绝缘层114为电绝缘的，包括氧化硅、氮化硅等中的一种或多种。
在一些实施例中，第一和第二沟道层103A和103B可以由沟槽定义。例如，在形成成核层102A和102B之后，可以沉积屏蔽层113。屏蔽层113的高度可以根据所需的异质结的高度确定。在屏蔽层113上可以形成第一沟槽和第二沟槽。第一沟槽向下延伸，曝露成核层102A。第一沟槽向下延伸，曝露成核层102B。进一步地，可以从成核层102A和102B外延生长第一和第二沟道层103A和103B，并填充第一沟槽和第二沟槽。由此，第一和第二沟道层103A和103B的形状可以由第一和第二沟槽限定。
进一步地，第一和第二势垒层104A和104B可以由沟槽定义。例如，在形成第一和第二沟道层103A和103B之后，在屏蔽层113上形成另外两个第三沟槽和第四沟槽，分别曝露第一和第二沟道层103A和103B的左侧和右侧；然后，可以在该沟槽中曝露的沟道层侧面分别外延生长第一和第二势垒层104A和104B，并填充该沟槽。由此，第一和第二势垒层104A和104B的形状也可以由沟槽限定。
本发明所涉及的由沟槽定义的异质结结构有着如下的优点：可以根据实际需求，先形成一个可以符合需求的沟槽结构，再在沟槽内逐步形成常规手段很难实现的器件。举例而言，现有技术中通过外延生长形成低宽高比的结构是容易的；然而，形成高宽高比的结构却通常是困难。当其垂直高度较高而其宽度较小时，传统外延生长的方法就很难实现。如本发明的一些实施例所揭示的，这样的结构却可以通过本发明所提出的沟槽结构容易地实现。另一方面，通过沟槽限定可以形成高度较高的2DEG。这样形成的HEMT，在电极间水平投影距离不变的情况下，源极和漏级间的导通电流更大，从而更容易得到高功率的HEMT。
在一些实施例中，本发明半导体器件的沟道层与势垒层的高宽比可以为1∶2，1∶5，或者1∶20。例如，沟道层和势垒层二者底部的长度为1μm(微米)，而沟道层103和势垒层104的高度可以为2um，5μm，20μm。实际上，经过沟槽的定义，任意所希望的高宽比都可以在沟槽的辅助下实现。
在一般的应用中，沟道层和势垒层低于或等于其定义的沟槽的高度。在一些特殊的应用中，沟道层和势垒层也可以延伸高出这些沟槽。然而，由于失去了沟槽的限制，沟道层和势垒层的生长可能更加难以控制。因此，即使沟道层和势垒层高出这些沟槽，高出的高度也将是有限的。
在本实施例中，HEMT100包括第一电极107和第二电极108。第一电极107位于第一异质结的上侧，并与所述第一异质结内的2DEG电接触。这里所说的上侧是指第一异质结中线位置以上的部分。以第一异质结的高度为基础，其1/2高度处的水平线位置即为第一异质结的中线位置，参考图1中的点划线的位置。在中线位置以上的区域即为第一异质结的上侧。第一电极可以位于上侧任何能够与第一异质结的垂直2DEG电接触的位置。例如，第一电极107可以如图1所示，从第一异质结的上表面与垂直的2DEG接触；或者，第一电极107可以从第一势垒层一侧与第一异质结垂直的2DEG电接触；或者，第一电极107可以从第一沟道层一侧与第一异质结垂直的2DEG电接触。本发明对此并无限制。
类似地，第二电极108位于第一异质结的下侧，并与所述第一异质结内的2DEG电接触。这里所说的下侧是指第一异质结中线位置以下的部分。例如，如图1所示，第二电极108从第一势垒层一侧与第一异质结垂直的2DEG电接触。优选地，第一电极107和第二电极108尽可能地远离，以最大化垂直的导电沟道的长度，并且提高器件的耐压性能。
参考图1，由于第一电极107和第二电极108分别处于第一异质结中线的上侧和下侧，第一电极及其连接导体在垂直沟道面上的投影与第二电极及其连接导体在垂直沟道面上的投影没有重叠区域。进一步地，在与垂直沟道面和水平面垂直的第三平面上，第一电极及其连接导体在垂直沟道面上的投影与第二电极及其连接导体在垂直沟道面上的投影也没有重叠。
如图1所示，对于双通道的HEMT100，第一电极107和第二电极108还与作为另一通道的第二异质结的垂直2DEG电接触，从而形成双通道的半导体器件。增加的导电沟道可以增大导通电流，从而有着更高的功率；并且，双导电通道相较单导电通道的耐压和耐热性能也更优。而且，双导电沟道结构的相同属性电极可以共用。本领域技术人员应当注意，虽然图1中第一电极107包括对应第一异质结和第二异质结的两个部分，但是，这两个部分都电连接到相同的导体互联层，因此，可以被认为是一个电极。
在一些实施例中，第一电极107和第二电极108可以一者与第一和第二异质结欧姆接触；另一者与第一和第二异质结肖特基接触，利用肖特基接触的特性，形成肖特基二极管，其也为本发明保护的一种半导体器件。
在一些实施例中，如图1所示的第一异质结的上方，包括第一导体互联层131，其与所述第一电极107电连接。不出意外地，第一导体互联层131也位于第一异质结的上侧。第一导体互联层131的制造和互联是本领域技术人员所熟知的，在此不再赘述。
在一些实施例中，如图1所示的第一异质结的下方，包括第二导体互联层132，其与所述第二电极108电连接。不出意外地，第二导体互联层132也位于第二异质结的下侧。如本领域技术人员所了解的，能够以多种方法形成第二导体互联层132，并将其与第二电极108电连接。例如，可以将图1所示的半导体器件翻转，然后在衬底101上形成通孔，并曝露经翻转后的第二电极108；接下来，可以通过沉积金属等方式，在衬底101上形成第二导体互联层132，并填充该通孔，将第二导体互联层132与第二电极108电连接，从而得到图1所示的结构。
在本实施例中，HEMT 100还包括第三电极109。第三电极109，提供在第一电极107和第二电极108之间，作为栅电极，能够控制在第一电极107与第二电极108之间的电流强度，形成HEMT结构。具体而言，第三电极109电压可控制沟道层-势垒层形成的异质结势阱的深度，控制势阱中2DEG的面电荷密度，进而控制第一电极107和第二电极108之间的工作电流。在一些实施例中，第三电极109水平延伸的长度不低于2DEG 105A长度，以实现对第一电极107和第二电极108之间电流通路的控制。
在一些实施例中，第二电极108与第一和第二沟道层103A和103B以及第一和第二势垒层104A和104B为欧姆接触，优选作为漏极接入高电压。第一电极107同样为欧姆接触，其优选作为源极，与第二电极的漏极尽可能远离。进一步地，第三电极109的中线位置同样位于第一异质结的上侧，并尽可能地靠近第一电极107，以增大了漏极和栅极之间的距离，有效提升HEMT100的耐压性能。
在一些实施例中，如图1所示的第一异质结的上方，包括第三导体互联层133，其与所述第三电极109电连接。不出意外地，第三导体互联层133也位于第一异质结的上侧。第三导体互联层133的制造和互联是本领域技术人员所熟知的，在此不再赘述。参考图1，由于第三电极也位于第一异质结的上侧，第三电极及其连接导体在垂直沟道面上的投影与第二电极及其连接金属在垂直沟道面上的投影没有重叠区域，在与垂直沟道面和水平面垂直的第三平面面上，第三电极及其连接导体在第三平面上的投影与第二电极及其连接金属在第三平面上的投影也没有重叠。
值得注意的是，第三电极109的互联结构从第一电极107的互联结构中穿出，其整体位于第一电极107定义的区域之内。这样不必占用额外的芯片面积，有利于提高器件的集成度。
图2A和图2B是根据本发明另一个实施例的HEMT的结构示意图。如图所示，HEMT200也为双通道器件。HEMT200的结构与图1所示的HEMT100的结构类似，包括衬底201、第一和第二成核层202A和202B、第一和第二沟道层203A和203B、第一和第二势垒层204A和204B；其中，第一和第二沟道层203A和203B与第一和第二势垒层204A和204B之间分别形成第一异质结和第二异质结。进一步地，衬底201在第一和第二成核层202A和202B上方和下方水平延伸的部分分别包括分隔层211A和211B，将衬底201与器件的其他部分分隔。HEMT200还包括第一和第二势垒层204A和204B之间的绝缘材料212以及分隔层211B上方的屏蔽层213和屏蔽层213上方的保护层214。HEMT200还包括第一电极207、第二电极208以及第三电极209。与图1所示实施例结构类似的部分具有类似的功能，这里不再赘述。
与图1所示实施例的不同之处在于，第一和第二沟道层203A和203B与第一和第二势垒层204A和204B都位于第一和第二成核层202A和202B的上方，从而使得第一异质结和第二异质结进一步地远离衬底201。这样能够进一步提高HEMT200的性能。图2A和图2B中示出了第二导体互联层232，但并未出第一和第三导体互联层。第二导体互联层232的制造和与第二电极208之间的互联可以采用与图1实施例类似的方式。图2A和图2B的不同之处在于，图2B中，第二电极位于第一和第二成核层202A和202B的下方，并通过第一和第二成核层202A和202B分别与第一和第二异质结电接触。优选地，第一和第二成核层202A和202B是经过掺杂的，以具有提高的导电能力。在一些实施例中，第一和第二成核层202A和202B在衬底201的垂直侧面形成后即被掺杂，然后在形成第一和第二沟道层203A和203B。在一些实施例中，第一和第二成核层202A和202B再经过翻转并再次曝露后再被掺杂。这样可以避免掺杂对于成核层晶格产生的影响，利于后续的外延生长。在一些实施例中，第一和第二成核层202A和202B可以为同一成核层，二者之间不再存在绝缘材料。
值得注意的是，图2A和图2B所示的实施例中，因为第一异质结和第二异质结都位于衬底201的上方，所以，可以去除整个衬底201和第一和第二成核层202A和202B以及二者之间的绝缘材料212，而不会影响到其上方的结构，这样能够完全避免异质衬底，例如硅衬底，对于器件性能带来的影响。
图3是根据本发明另一个实施例的HEMT的结构示意图。为了更明确说明本实施例的结构，图3中示出了三个双通道HEMT 300A-300C。
以HEMT300A为例，其结构与图1所示的HEMT100的结构类似，包括衬底301、第一和第二成核层302A和302B、第一和第二沟道层303A和303B、第一和第二势垒层304A和304B；其中，第一和第二沟道层303A和303B与第一和第二势垒层304A和304B之间分别形成第一异质结和第二异质结。进一步地，衬底301在第一和第二成核层302A和302B上方和下方水平延伸的部分分别包括分隔层311A和311B，将衬底301与器件的其他部分分隔。HEMT300还包括第一和第二势垒层304A和304B之间的绝缘材料312以及分隔层311B上方的屏蔽层313。与图1所示实施例结构类似的部分具有类似的功能，这里不再赘述。与图1的实施例不同，第一和第二沟道层303A和303B上覆盖有保护层314，以提供进一步的保护。
HEMT300还包括第一电极307、第二电极308以及第三电极309。第一电极307和第三电极309与图1的实施例类似。第二电极308则能够以不同的方式制造。例如，可以将图2所示的半导体器件翻转，然后在衬底301上形成沟槽，并曝露经翻转后的第一和第二异质结；接下来，可以通过沉积金属等方式在第一和第二异质结上形成第二电极308。在形成第二电极之后，在沟槽中填充绝缘材料315；然后，在绝缘材料315中形成通孔。接下来，在整个器件表面沉积金属，形成第二导体互联层332，并填充该通孔，将第二导体互联层332与第二电极308电连接，从而得到图3所示的结构。在图3所述的HEMT结构中，衬底301仅起到器件支撑作用，其与半导体器件的有源部分都充分地分隔，从而能够进一步减少对于器件的影响，能够大幅度提高器件的性能。
图4是根据本发明另一个实施例的HEMT的结构示意图。为了更明确说明本实施例的结构，图4中示出了三个双通道HEMT 400A-400C。
以HEMT400A为例，其结构与图1所示的HEMT100的结构类似，包括第一和第二成核层402A和402B、第一和第二沟道层403A和403B、第一和第二势垒层404A和404B；其中，第一和第二沟道层403A和403B与第一和第二势垒层404A和404B之间分别形成第一异质结和第二异质结。进一步地，在第一和第二成核层402A和402B上方和下方包括水平延伸的分隔层411A和411B。HEMT400还包括第一和第二势垒层404A和404B之间的绝缘材料412以及分隔层411B上方的屏蔽层414。HEMT400还包括第一电极407、第二电极408以及第三电极409。第一电极407和第三电极409与图1的实施例类似。与图1所示实施例结构类似的部分具有类似的功能，这里不再赘述。与图1的实施例不同，第一和第二沟道层403A和403B上覆盖有保护层414，以提供进一步的保护。
图4所述的实施例与图1-图3实施例的不同之处在于，衬底被完全去除。以图2所示的实施例为基础，说明图4实施例的一种制造方法。例如，可以将图1所示的半导体器件翻转，先对衬底401进行减薄，然后将整个半导体器件置于蚀刻液体中将衬底401完全去除，并曝露经翻转后的第一和第二异质结；接下来，可以通过沉积金属等方式在第一和第二异质结上形成第二电极408，再进一步形成第二导体互联层432，从而得到图4所示的结构。在各个HEMT之间的沟槽中，可以填充绝缘材料415。这一步骤既可以在形成第二电极408之前，也可以在形成第二电极408之后进行。本领域技术人员应当注意，虽然图4中示出了分隔层411A以及与之并列的衬底去除后填充的绝缘材料415，但是由于分隔层411A的厚度较薄，这样的示意性图示并不能代表实际的结构。
在图4所述的HEMT结构中，衬底401被完全去除，从而能够避免衬底，特别是异质衬底(例如硅衬底)对于器件的影响，能够大幅度提高器件的性能。进一步地，图4示出了从图2的结构出发去除衬底后形成的半导体器件。
在一些实施例中，在如上所述的去除衬底的步骤中，也可以完全去除衬底、成核层以及成核层之间的绝缘材料，只保留图2所示结构中衬底以上的部分；然后在形成第二电极以及第二导体互联层。同样地，从图1的结构出发，也可以获得衬底去除后的半导体器件。这些方式也都在本发明的范围之内。
本发明还包括一种半导体器件的制造方法。下面以图4所示的双通道HEMT的制造流程为例，说明本发明的半导体器件的制造方法，其他结构的半导体器件也可以采用类似的方法制造。
图5AA-图5VB为根据本发明一个实施例的一种高电子迁移率晶体管HEMT的制造方法流程图；其中图5AA-图5VA为根据本发明一个实施例的一种HEMT制造方法各个步骤的俯视图，图5AB-图5VB为根据本发明一个实施例的一种HEMT制造方法各个步骤的截面图。在本实施例中，在硅衬底上制作半导体器件。如本领域技术人员所理解，其他衬底如本征GaN、Al2O3(蓝宝石)、SiC等，也可以实现类似结构。
如图所示，HEMT的制备方法500包括：在步骤5001，如图5AA和5AB所示，提供Si衬底501。
在步骤5002，在衬底上形成多个第一沟槽，如图5BA和5BB所示。例如，通过光刻技术蚀刻衬底501，衬底501上形成多个矩形第一沟槽521，曝露衬底501的垂直界面541和542；其中，第一沟槽521内衬底垂直界面541和542是Si衬底的(111)面。本领域中也存在其他方式得到第一沟槽521，这些方法也可以应用于此。
在一些实施例中，同一衬底设置的第一沟槽的个数视具体集成度、耐压性等要求而定，这里仅以3条沟槽为例进行说明。本发明所涉及方法可以根据实际需求预先构造沟槽的形状和尺寸，例如形成耐压比较高的半导体器件时，沟槽深度也较深。
在步骤5003，在衬底及衬底上的第一沟槽表面形成保护层531，如图5CA和5CB所示。在衬底501上使用LPCVD等技术生长SiN保护层531，覆盖衬底501和多个沟槽521的表面。
在步骤5004，去除第一沟槽底面和衬底上表面水平延伸的保护层531，保留第一沟槽侧壁的保护层531，如图5DA和5DB所示。通过具有垂直取向的蚀刻技术，仅保留在垂直界面541和542上的SiN形成的保护层531，曝露沟槽521底面的Si衬底501。保护层531覆盖衬底沟槽521的衬底垂直界面541和542。
在步骤5005，在衬底和第一沟槽上形成第一分隔层，如图5EA和5EB所示。在第一沟槽521的底面上覆盖分隔层511。在一些实施例中，可以使用沉积技术形成SiO2，从而在衬底501上形成第一分隔层515。由于衬底501的垂直界面541和542上覆盖有保护层531，衬底501的垂直界面541和542上基本没有生长分隔层515。
在步骤5006，去除沟槽侧壁的保护层，如图5FA和5FB所示。在衬底501上方的分隔层511覆盖掩膜，通过选择性蚀刻技术部分蚀刻第一沟槽521侧壁上的保护层531。例如，蚀刻可以包括去除部分第一沟槽521的侧壁。蚀刻后，衬底501的垂直界面541和542曝露。本领域中还存在其他方法以去除保护层而曝露衬底的垂直界面。这些方法也可以应用于此。
在步骤5007，在垂直界面形成第一成核层和第二成核层，如图5GA和5GB所示。衬底501曝露的垂直表面541和542上生长第一和第二成核层502A和502B。成核层502A和502B包括A1N。在一些实施例中，在形成AlN后，可以进一步生长AlN、GaN、AlGaN、InGaN、AlInN和AlGaInN中一种或多种缓冲材料。在一些实施例中，成核层在水平延伸生长的同时，也会在垂直方向上生长(未示出)。通过工艺参数的控制，可以使得成核层的生长尽量沿水平方向。并且，尽管存在垂直方向上的生长，但是并不会对器件结构产生影响。
在步骤5008，在整个器件的表面形成屏蔽层，如图5HA和5HB所示。在图5GA和5GB所示结构上，通过沉积工艺形成SiO2屏蔽层512。屏蔽层512填充沟槽521并在衬底上形成一定高度的SiO2屏蔽层512。在一些实施例中，如果希望形成高宽比较大的半导体器件，屏蔽层512的高度也就会相应增加。
在步骤5009，图形化屏蔽层，形成多个第二沟槽，如图5IA和图5IB所示。通过垂直蚀刻技术，在屏蔽层512上蚀刻垂直的第二沟槽523和524。基本上，第二沟槽523和524定义了半导体器件第二层的高度，并将成核层的高度限制在第一层。在沟槽523和524底部，曝露出成核层502A和502B的上表面和侧面。
本领域技术人员应当注意，成核层502A和502B形成在Si衬底(111)面，因此，成核层502A和502B具有六角对称性。曝露成核层502A和502B的上表面和侧面后，沟槽523和524内形成的其他结构也具有六角对称性。
在步骤5010，在多个第二沟槽内生长第一和第二沟道层，如图5JA和图5JB所示。成核层502上通过外延生长形成沟道层503A和503B。对于传统外延生长，其水平方向生长状况不易控制，因此半导体结构很难保持完全垂直生长，可能出现多个生长面。本发明所涉及结构能保持同一面的连续生长，提升了器件的电学特性。
在步骤5011，在第一沟道层和第二沟道层之间形成第三沟槽，如图5KA和5KB所示。在一些实施例中，蚀刻成核层503A和503B之间的屏蔽层512，形成第三沟槽525。由于第三沟槽525是在两个第二沟槽523和524之间形成的，可以认为第三沟槽545和第二沟槽523和524共同构成一个更大的以屏蔽层为侧壁的沟槽。
在步骤5012，在第三沟槽内，第一沟道层和第二沟道层的一侧分别形成第一势垒层和第二势垒层，如图5LA和5LB所示。在第三沟槽525内通过外延生长形成势垒层504A和504B。在一些实施例中，可以生长势垒层填满第三沟槽525，然后再通过蚀刻势垒层504A和504B形成势垒层504A和504B。在一些实施例中，势垒层可以与沟道层高度相同。在优选的实施例中，为了节省流程以及避免不必要的蚀刻对晶体结构造成破坏，选择从第三沟槽525两侧的沟道层分别外延生长两个势垒层，保留两个势垒层之间的空间。这样，如图所示，部分势垒层也会形成在沟道层的上表面。
在步骤5013，在整个器件上形成第二分隔层，如图5MA和5MB所示。通过沉积工艺将SiO2沉积在半导体器件上，使其填充势垒层504A和504B之间的空间并部分覆盖沟道层与势垒层，形成第二分隔层513。
在步骤5014，图形化第二分隔层，去除第一势垒层504A和第二势垒层504B之间的部分第二分隔层，如图5NA和5NB所示。通过垂直蚀刻技术部分去除位于势垒层504A和504B之间的部分第二分隔层513。
在步骤5015，在第一势垒层和第二势垒层之间，形成第三电极，如图5OA和5OB所示。通过电极沉积方法在第一和第二势垒层之间保留的分隔层513上形成第三电极509。在一些实施例中，电极509作为栅极设置在更靠近上方位置，电极509作为栅极尽量远离第二电极508(漏极)，以提升器件整体耐压性。
在步骤5016，在第三电极上形成第三分隔层，如图5PA和5PB所示。通过沉积工艺将SiO2沉积在第三电极509上，使其填充第三电极509上方第一势垒层与第二势垒层之间的空间，形成第三分隔层515。
在步骤5017，曝露第一异质结和第二异质结的上表面，并在第一异质结和第二异质结上形成第一电极507，如图5QA和5QB所示。如图所示，通过图案化去除第一异质结和第二异质结上方的第二分隔层以及可能存在的水平延伸的第一势垒层和第二势垒层，曝露第一异质结和第二异质结的上表面。在一些实施例中，可以进一步去除部分第一和第二沟道层和第一和第二势垒层，以保证良好的电接触。接下来，填充电极材料形成第一电极507。虽然图中示出的第一电极507包括分别接触第一异质结和第二异质结的两个部分，但是这两个部分都电连接到同一互联层，因此可以被认为是同一个电极。
在一些实施例中，后续步骤包括形成第一导体互联层和第三导体互联层，并分别电连接到第一电极和第三电极。这些步骤都是本领域技术人员所熟知的，这里不再赘述。
在步骤5018，将整个半导体器件翻转，并去除衬底501，如图5RA和图5RB所示。如图所示，半导体器件翻转后，衬底501朝向上方。先将衬底501减薄，然后在通过湿法蚀刻，将整个衬底501从半导体器件中除去。
在步骤5019，曝露第一异质结和第二异质结，如图5SA和图5SB所示。如图所示，去除衬底501后，再去除第一异质结和第二异质结上方的分隔层以及二者之间的部分绝缘材料，曝露第一异质结和第二异质结。在一些实施例中，可以适当地过蚀刻，以保证良好的电接触。
在步骤5020，形成第二电极508，如图5TA和图5TB所示。如图所示，通过沉积金属，在第一异质结和第二异质结上形成金属电极，即第二电极508。第二电极508与第一异质结和第二异质结中垂直的2DEG都电接触。
在步骤5021，形成钝化层，然后蚀刻部分钝化层，曝露第二电极508，如图5UA和图5UB所示。如图所示，通过沉积SiO2，形成钝化层，填充各个HEMT之间的空间。当然，也有部分沉积SiO2在第二电极508上。再通过蚀刻技术，去除第二电极508上的SiO2，曝露第二电极。
在步骤5022，形成第二导体互联层，如图5VA和图5VB所示。如图所示，通过沉积金属，形成第二导体互联层，将多个电极508电连接。在一些实施例中，第二电极508电极与第二导体互联层可以是同一种材料。在一些实施例中，形成第二导体互联层的步骤也不是必须的。在步骤5020中，可以同时形成第二电极508和第二导体互联层。
在图5所示的实施例中，第一和第二沟道层503A和503B以及第一和第二势垒层504A和504B的形状是由沟槽限定的。如前所述，这样的结构有着诸多优点。在一些实施例中，第一和第二沟道层503A和503B以及第一和第二势垒层504A和504B也可以不由沟槽限定，而通过工艺参数的调整，控制第一和第二沟道层以及第一和第二势垒层的外延生长。
本领域技术人员应当注意到，图5AA-图5VB所述的实施例仅仅是制造本发明所述的半导体器件的一种示例性方法。本领域中还存在其他的制造工艺和方法，也可以应用于此，从而得到本发明的半导体器件。这些方法也都在本发明的范围之中。
如本领域技术人员所理解的，本发明的在衬底上形成的垂直沟道半导体器件的高度一般是有限的。相比于衬底的高度而言，半导体器件的高度是较小的。例如，衬底的高度一般在500微米以上，而半导体器件的高度一般在几个到几十个微米。由此带来的一个问题是，在去除衬底的过程中，半导体器件本身较薄，机械强度不足，自支撑力弱，容易出现破损。
为了解决这一问题，现有技术中的做法是在去除衬底前将包括衬底及半导体器件的晶圆固定于一个临时衬底上。在去除衬底、形成第二电极及第二导体互联层后，再去除临时衬底。由于在使用临时衬底时，可以采用加厚导体互联层金属等方式提高半导体器件的机械强度，半导体器件自身在完成工艺后能够具有较好的自支撑能力。
然而，现有技术的方法步骤繁琐，成本较高。本发明提出了一种工艺，可以不需要临时衬底也实现较好的支撑强度并完成工艺。
图6A-图6G是根据本发明一个实施例的衬底去除方法的流程图。图6A示出了衬底去除之前晶圆的状态。如图所示，晶圆包括衬底601和其上方的半导体器件层602。半导体器件层602包含本发明的垂直沟道半导体器件，包括但不限于，肖特基二极管、HEMT、HHMT中的一种或多种。在半导体器件层602上方包括多个第一导体互联层603(例如源极互联层)和多个第三导体互联层604(例如栅极互联层)。
本实施例的衬底去除方法包括如下步骤：在步骤610，在多个第一电极互联层603和多个第三电极互联层604上形成多个金属柱，例如铜柱；如图6B所示。多个金属柱形成在各个电极互联层上，并与各个电极互联层电连接。金属柱的高度较高，以在后续步骤中提供足够的支撑力。在一些实施例中，金属柱的高度大于50微米、80微米、或者100微米。
在一些实施例中，半导体器件层中如果是肖特基二极管等器件，那么在半导体器件上并不会出现第三电极互联层604。因此，第三电极互联层604并不是必需的。
在步骤620，采用注塑工艺，在多个金属柱之间注入绝缘材料，如图6C所示。所述绝缘材料包括流动态和凝固态两个状态。在注塑过程中，绝缘材料为流动态，在注入后，流动到多个金属柱之间。在其后的一段时间，绝缘材料转变为凝固态，具有较好的机械强度，能够在后续的衬底去除步骤中提供支撑。在一些实施例中，绝缘材料至少包括有机材料，例如环氧树脂EP、聚苯乙烯PS、ABS、聚碳酸酯PC、高密度聚乙烯HDPE、聚丙烯PP、和聚氯乙烯PVC中的一种或多种。
在本实施例中，采用了注塑工艺。注塑工艺是一种传统工艺，容易和半导体工艺集成，而且成本相对较低。在注塑的过程中，绝缘材料被加热而成为流动态。然而，绝缘材料的温度并不会对半导体器件造成损伤。经注塑后，绝缘材料进入多个金属柱之间并分布在多个金属柱周围。绝缘材料随着温度降低而成为凝固态，不但能够保护金属柱，而且能够提供足够的机械强度，而无需使用临时衬底。
本领域技术人员应当了解，温度变化引起绝缘材料状态改变仅仅是一种方式。本领域中还存在其他方式以引起绝缘材料的相变，包括但不限于：紫外光照射、激光固化、化学反应等。根据半导体器件特性不同，也可以选用这些种类的绝缘材料。
在步骤630，去除部分绝缘材料，曝露多个金属柱，如图6D所示。这个步骤也可以在更晚的步骤中完成。曝露多个金属柱可以为后续的电连接做准备。同样地，对于另一侧形成的金属柱和绝缘材料，也可以采用类似方式，去除部分绝缘材料，曝露金属柱，以保证电连接。
在步骤640，去除硅衬底，如图6E所示。由于具有多个金属柱和凝固态的绝缘材料的支撑，晶圆仍具有较好的机械强度。在去除衬底的过程中，不容易出现破损。在一些实施例中，将整个晶圆翻转，并支撑在支撑装置中；然后先将衬底减薄，再采用湿法蚀刻的方式去除整个衬底。在衬底去除的过程中，由于绝缘材料提供了足够的机械强度，整个晶圆被支撑在支撑装置中并不会造成破损。
在步骤650，形成第二电极及第二电极互联层，如图6F所示。本领域技术人员应当注意，形成第二电极和形成第二电极互联层可以在同一步骤中完成；也可以在不同的步骤中完成。在一些实施例中，在去除衬底后，即可以在曝露的半电极器件层602的适当位置形成第二电极，进而形成与第二电极电连接的第二电极互联层632。在一些实施例中，形成第二电极和形成第二电极互联层之间可以包括其他步骤。这些步骤包括但不限于，沉积SiO2等绝缘材料形成钝化层等。
在一些实施例中，在步骤650之后就可以进行晶圆的切割，半导体器件层被切割后，一个或多个半导体器件被分离。接下来，还可以包括封装步骤，从而获得能够实际应用的半导体器件。
在步骤660，在第二电极互联层上形成多个金属柱，例如铜柱；再采用注塑工艺，在多个金属柱之间注入绝缘材料，如图6G所示。与步骤610和620类似，可以在第二电极的一侧也形成多个金属柱并通过注塑绝缘材料以进一步提高半电极器件的物理强度。同时，绝缘材料也将整个半导体器件层封闭起来，在一些实施例中，可以节省后续的封装环节。在步骤660之后就可以进行晶圆的切割。在一些实施例中，切割后的一个或多个半导体器件也可以再次封装，从而获得能够实际应用的半导体器件。
上述实施例仅供说明本发明之用，而并非是对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明范围的情况下，还可以做出各种变化和变型，因此，所有等同的技术方案也应属于本发明公开的范畴。

Claims (25)

1.一种半导体器件，包括：
第一沟道层；
第一势垒层，其中在第一沟道层与第一势垒层之间形成具有垂直界面的第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG；
第一电极，其位于所述第一异质结的上侧，经配置以与所述第一异质结内的2DEG或2DHG电接触，其中所述第一电极与所述第一异质结上方的第一外部电压连接；以及
第二电极，其位于所述第一异质结的下侧，经配置以与所述第一异质结内的2DEG或2DHG电接触，其中所述第二电极与所述第一异质结下方的第二外部电压连接；
所述半导体器件不包括保留的衬底。
2.如权利要求1所述的半导体器件，其中所述上侧为第一异质结中线位置以上的部分；所述下侧为第一异质结中线位置以下的部分。
3.如权利要求2所述的半导体器件，其中所述第二电极下方不包括衬底。
4.如权利要求1所述的半导体器件，其中所述第一电极与第一异质结为肖特基接触；所述第二电极与第一异质结为欧姆接触。
5.如权利要求1所述的半导体器件，进一步包括：第三电极，其位于所述第一电极和所述第二电极之间，经配置以控制所述第一电极与第二电极之间的电流。
6.如权利要求5所述的半导体器件，其中所述第三电极位于所述第一异质结的上侧。
7.如权利要求5所述的半导体器件，其中所述第三电极与所述第一异质结上方的第三外部电压连接。
8.如权利要求1所述的半导体器件，进一步包括：第一成核层，其经配置以用于从衬底形成所述第一沟道层。
9.如权利要求8所述的半导体器件，所述第二电极通过第一成核层与所述第一异质结内的2DEG或2DHG电接触。
10.如权利要求8所述的半导体器件，所述第一成核层是经掺杂的。
11.如权利要求8所述的半导体器件，其中所述第一沟道层位于所述第一成核层一侧。
12.如权利要求9所述的半导体器件，其中所述第一沟道层位于所述第一成核层上方。
13.如权利要求1所述的半导体器件，其中所述第一沟道层和/或第一势垒层由沟槽限定。
14.如权利要求5所述的半导体器件，进一步包括：
第一互联层，其位于所述第一异质结上方，与所述第一电极电连接；以及
第二互联层，其位于所述第一异质结下方，与所述第二电极电连接。
15.如权利要求14所述的半导体器件，进一步包括：第三互联层，其与所述第三电极电连接。
16.如权利要求1所述的半导体器件，进一步包括：
第二沟道层；以及
第二势垒层，其中在第二沟道层与第二势垒层之间形成具有垂直界面的第二异质结，在所述第二异质结内形成垂直的2DEG或2DHG；
其中，所述第一电极位于所述第二异质结的上侧，经配置以与所述第二异质结内的2DEG或2DHG电接触；所述第二电极位于所述第二异质结的下侧，经配置以与所述第二异质结内的2DEG或2DHG电接触。
17.一种半导体器件的制造方法，包括：
在衬底的垂直界面形成第一成核层；
从第一成核层外延生长第一沟道层；
从第一沟道层外延生长第一势垒层，其中在第一沟道层与第一势垒层之间形成具有垂直界面的第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG；
在所述第一异质结的上侧和下侧分别形成第一电极和第二电极，其中所述第一电极与所述第一异质结内的2DEG或2DHG电接触，所述第二电极与所述第一异质结内的2DEG或2DHG电接触；
在所述第一异质结的上方将所述第一电极与第一外部电压连接；以及
在所述第一异质结的下方将所述第二电极与第二外部电压连接；
所述半导体器件不包括保留的衬底。
18.如权利要求17所述的方法，进一步包括：形成第三电极，所述第三电极在第一电极与第二电极之间，经配置以控制所述第一电极与第二电极之间的电流。
19.如权利要求18所述的方法，进一步包括：在所述第一异质结的上方将所述第三电极与第三外部电压连接。
20.如权利要求18所述的方法，进一步包括：在所述第一异质结的下侧形成所述第二电极，在所述第二电极上方形成绝缘层，在所述绝缘层上方形成所述第一电极。
21.如权利要求17所述的方法，进一步包括：将所述衬底翻转，除去全部衬底，曝露所述第一异质结，并在经曝露的所述第一异质结上形成第二电极。
22.如权利要求17所述的方法，其中所述第一沟道层在所述第一成核层上方，所述方法进一步包括：将所述衬底翻转，除去全部衬底以及所述第一成核层，曝露所述第一异质结，并在经曝露的所述第一异质结上形成第二电极。
23.如权利要求17所述的方法，其中所述第一沟道层在所述第一成核层上方，所述方法进一步包括：将所述衬底翻转，除去全部衬底，曝露第一成核层以及在经曝露的所述第一成核层上形成第二电极。
24.如权利要求23所述的方法，其中所述第一成核层是经掺杂的。
25.如权利要求17所述的方法，进一步包括：
在衬底的垂直界面形成第二成核层；
从第二成核层外延生长第二沟道层；以及
从第二沟道层外延生长第二势垒层，其中在第二沟道层与第二势垒层之间形成具有垂直界面的第二异质结，在所述第二异质结内形成垂直的2DEG或2DHG；
其中，所述第一电极与所述第二异质结内的2DEG或2DHG电接触，所述第二电极与所述第二异质结内的2DEG或2DHG电接触。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111816701B (zh) 2019-04-12 2024-12-27 广东致能科技有限公司 一种半导体器件及其制造方法
CN121126826A (zh) * 2025-11-14 2025-12-12 深圳平湖实验室 一种晶体管、制作方法及电子器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103730490A (zh) * 2012-10-16 2014-04-16 浙江大学苏州工业技术研究院 一种具有垂直导电沟道的半导体装置及其制备方法
CN106601808A (zh) * 2016-12-19 2017-04-26 苏州捷芯威半导体有限公司 一种半导体器件及其制备方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0563186A (ja) * 1991-09-02 1993-03-12 Fuji Electric Co Ltd Ｍｏｓ駆動型サイリスタ
US7247517B2 (en) * 2003-09-30 2007-07-24 Intel Corporation Method and apparatus for a dual substrate package
US7098093B2 (en) * 2004-09-13 2006-08-29 Northrop Grumman Corporation HEMT device and method of making
US7863189B2 (en) * 2007-01-05 2011-01-04 International Business Machines Corporation Methods for fabricating silicon carriers with conductive through-vias with low stress and low defect density
TW200937574A (en) * 2007-09-28 2009-09-01 Toshiba Kk Semiconductor device and method for manufacturing same
US8188513B2 (en) * 2007-10-04 2012-05-29 Stc.Unm Nanowire and larger GaN based HEMTS
JP2011210751A (ja) * 2010-03-26 2011-10-20 Nec Corp Ｉｉｉ族窒化物半導体素子、ｉｉｉ族窒化物半導体素子の製造方法、および電子装置
US8772144B2 (en) * 2011-11-11 2014-07-08 Alpha And Omega Semiconductor Incorporated Vertical gallium nitride Schottky diode
KR101920715B1 (ko) 2012-03-06 2018-11-21 삼성전자주식회사 고 전자 이동도 트랜지스터 및 그 제조방법
US9276097B2 (en) * 2012-03-30 2016-03-01 Infineon Technologies Austria Ag Gate overvoltage protection for compound semiconductor transistors
WO2014003349A1 (ko) * 2012-06-25 2014-01-03 서울반도체 주식회사 Ⅲ-ⅴ계 트랜지스터 및 그것을 제조하는 방법
DE102012217073B4 (de) * 2012-09-21 2024-11-28 Robert Bosch Gmbh Vertikales mikroelektronisches Bauelement
EP2722890B1 (en) * 2012-10-17 2020-12-16 IMEC vzw Schottky diode structure and method of fabrication
CN104037212B (zh) * 2013-03-05 2019-03-22 首尔半导体株式会社 氮化物半导体元件及其制造方法
US9087828B2 (en) * 2013-03-12 2015-07-21 Alpha & Omega Semiconductor Incorporated Semiconductor device with thick bottom metal and preparation method thereof
US9269789B2 (en) * 2013-03-15 2016-02-23 Semiconductor Components Industries, Llc Method of forming a high electron mobility semiconductor device and structure therefor
US9425301B2 (en) * 2014-04-30 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall passivation for HEMT devices
JP6287629B2 (ja) * 2014-06-26 2018-03-07 日亜化学工業株式会社 ヘテロ接合電界効果トランジスタ
JP2016063167A (ja) * 2014-09-19 2016-04-25 株式会社東芝 半導体装置
US9601610B1 (en) 2015-06-18 2017-03-21 Hrl Laboratories, Llc Vertical super junction III/nitride HEMT with vertically formed two dimensional electron gas
US11018253B2 (en) * 2016-01-07 2021-05-25 Lawrence Livermore National Security, Llc Three dimensional vertically structured electronic devices
GB2547661A (en) * 2016-02-24 2017-08-30 Jiang Quanzhong Layered vertical field effect transistor and methods of fabrication
KR102467034B1 (ko) * 2016-05-17 2022-11-14 삼성전자주식회사 반도체 패키지
CN106098664A (zh) * 2016-06-12 2016-11-09 华天科技（昆山）电子有限公司 一种埋入式半导体芯片扇出型封装结构及其制作方法
CN106549038B (zh) * 2016-12-09 2019-08-02 宁波海特创电控有限公司 一种垂直结构的氮化镓异质结hemt
CN110024130B (zh) * 2016-12-30 2023-10-13 英特尔公司 用于rf开关的堆叠的iii族氮化物晶体管及制造方法
DE102017102035A1 (de) * 2017-02-02 2018-08-02 Infineon Technologies Ag Halbleitervorrichtung, Verfahren zum Fertigen einer Halbleitervorrichtung und Verfahren zum Verstärken eines Die in einer Halbleitervorrichtung
IT201700064147A1 (it) * 2017-06-09 2018-12-09 St Microelectronics Srl Transistore hemt normalmente spento con generazione selettiva del canale 2deg e relativo metodo di fabbricazione
JPWO2019188767A1 (ja) * 2018-03-29 2021-03-18 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
US11121258B2 (en) 2018-08-27 2021-09-14 Micron Technology, Inc. Transistors comprising two-dimensional materials and related semiconductor devices, systems, and methods
CN109300976B (zh) * 2018-09-29 2021-11-23 广东省半导体产业技术研究院 半导体器件及其制作方法
KR102541564B1 (ko) * 2018-10-04 2023-06-08 삼성전자주식회사 반도체 패키지
US20200312734A1 (en) * 2019-03-25 2020-10-01 Powertech Technology Inc. Semiconductor package with an internal heat sink and method for manufacturing the same
CN117317001A (zh) 2019-04-12 2023-12-29 广东致能科技有限公司 一种半导体器件及其制造方法
CN111816701B (zh) 2019-04-12 2024-12-27 广东致能科技有限公司 一种半导体器件及其制造方法
CN110400776A (zh) 2019-07-02 2019-11-01 珠海格力电器股份有限公司 一种功率芯片及其制备方法
US11552189B2 (en) * 2019-09-25 2023-01-10 Stmicroelectronics S.R.L. High electron mobility transistor (HEMT) devices and methods

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103730490A (zh) * 2012-10-16 2014-04-16 浙江大学苏州工业技术研究院 一种具有垂直导电沟道的半导体装置及其制备方法
CN106601808A (zh) * 2016-12-19 2017-04-26 苏州捷芯威半导体有限公司 一种半导体器件及其制备方法

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