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CN111834453B - 一种半导体器件及其制备方法 - Google Patents

一种半导体器件及其制备方法 Download PDF

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CN111834453B CN202010285914.2A CN202010285914A CN111834453B CN 111834453 B CN111834453 B CN 111834453B CN 202010285914 A CN202010285914 A CN 202010285914A CN 111834453 B CN111834453 B CN 111834453B
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Abstract

本发明涉及一种半导体器件及其制造方法；所述半导体器件包括：第一沟道层；第一势垒层，其在第一沟道层与第一势垒层之间形成第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG；第一成核层，其经配置以用于从异质衬底生成所述第一沟道层，其中，所述第一沟道层位于所述第一成核层的上方；第一电极，其与所述第一异质结的2DEG或2DHG电接触；以及第二电极，其与所述第一异质结的2DEG或2DHG电接触。本发明的半导体器件的导电沟道远离衬底，能够减少衬底对半导体器件耐压的影响，提高器件的性能。

Description

一种半导体器件及其制备方法
技术领域
本发明涉及一种半导体器件，特别地涉及一种氮化物半导体器件。
背景技术
III族氮化物半导体是重要的半导体材料，主要包括AlN、GaN、InN及这些材料的化合物如AlGaN、InGaN、AlInGaN等。由于具有直接带隙、宽禁带、高击穿电场强度等优点，以GaN为代表的III族氮化物半导体在发光器件、电力电子、射频器件等领域具有广阔的应用前景。
与传统的Si等非极性半导体材料不同，III族氮化物半导体具有极性，即是极性半导体材料。极性半导体具有许多独特的特性。尤为重要的是，在极性半导体的表面或两种不同的极性半导体界面处存在固定极化电荷。这些固定极化电荷的存在可吸引可移动的电子或空穴载流子，从而形成二维电子气2DEG或二维空穴气2DHG。这些二维电子气2DEG或二维空穴气2DHG的产生不需要附加电场，也不依赖于半导体内的掺杂效应，是自发产生的。极性半导体界面处的二维电子气或二维空穴气可以具有较高的面电荷密度。同时，由于不需要掺杂，二维电子气或二维空穴气受到的离子散射等作用也大大减少，因此具有较高的迁移率。较高的面电荷密度和迁移率使得这种界面处自发产生的二维电子或空穴气体具有良好的导通能力和很高的响应速度。
结合氮化物半导体本身固有的高击穿电场强度等优点，这种二维电子气或二维空穴气可被用于制作高迁移率晶体管,在高能量、高电压或高频率的应用中性能显著优于传统的Si或GaAs器件。然而，现有的结构却存在较多缺陷，严重制约了其应用范围。
发明内容
针对现有技术中存在的问题，提出一种半导体器件，包括：第一沟道层；第一势垒层，其在第一沟道层与第一势垒层之间形成第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG；第一成核层，其经配置以用于从异质衬底生成所述第一沟道层，其中，所述第一沟道层位于所述第一成核层的上方；第一电极，其与所述第一异质结的2DEG或2DHG电接触；以及第二电极，其与所述第一异质结的2DEG或2DHG电接触。
如上所述的半导体器件，其中第一电极与第一沟道层和/或第一势垒层为欧姆接触；第二电极与第一沟道层和/或第一势垒层为肖特基接触。
如上所述的半导体器件，进一步包括第三电极，其经配置以控制所述第一电极和第二电极之间的电流。
如上所述的半导体器件，进一步包括：第一沟道层和/或第一势垒层下方的屏蔽层。
如上所述的半导体器件，进一步包括：异质衬底，其中，所述第一成核层形成于所述异质衬底的垂直界面上。
如上所述的半导体器件，进一步包括：分隔层，其覆盖于所述异质衬底的水平界面。
如上所述的半导体器件，其中所述第一沟道层或第一势垒层经由第一成核层上方的沟槽限定。
如上所述的半导体器件，其中所述第二电极从所述第三电级中穿出，并与导体互联层电连接。
如上所述的半导体器件，其中所述第三电极从所述第一电极中穿出，并与另一导体互联层电连接。
如上所述的半导体器件，进一步包括：第二沟道层；第二势垒层，其在第二沟道层与第二势垒层之间形成第二异质结，在所述第二异质结内形成垂直的2DEG或2DHG；第二成核层，其经配置以用于从异质衬底生成所述第二沟道层，其中，所述第二沟道层位于所述第二成核层的上方。
如上所述的半导体器件，其中所述第二沟道层或第二势垒层经由第二成核层上方的沟槽限定。
如上所述的半导体器件，其中所述第一电极与所述第一异质结和所述第二异质结的2DEG或2DHG电接触；所述第二电极与所述第一异质结和所述第二异质结的2DEG或2DHG电接触。
根据本发明的另一个方面，提出一种半导体器件，包括：第一成核层，其包括上表面；第一沟道层，其从所述第一成核层的上表面生长；第一势垒层，其在第一沟道层与第一势垒层之间形成第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG；第一电极，其与所述第一异质结的2DEG或2DHG电接触；以及第二电极，其与所述第一异质结的2DEG或2DHG电接触。
如上所述的半导体器件，进一步包括第三电极，其经配置以控制所述第一电极和第二电极之间的电流。
如上所述的半导体器件，其中所述第一成核层从异质衬底的垂直表面生长。
根据本发明的另一个方面，提出一种半导体器件，包括：第一层，其包括第一成核层；第二层，其包括第一沟道层和第一势垒层，其中在第一沟道层与第一势垒层之间形成第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG，其中，所述第二层在所述第一层的上方；第三层，其包括多个导体互联层，其中所述第三层在所述第二层的上方；第一电极，其至少部分在所述第二层，经配置与所述第一异质结的2DEG或2DHG电接触；以及第二电极，其至少部分在所述第二层，经配置与所述第一异质结的2DEG或2DHG电接触；其中，所述第一电极与所述第三层中的第一导体层电连接；所述第二电极与所述第三层中的第二导体层电连接。
如上所述的半导体器件，进一步包括第三电极，其经配置以控制所述第一电极和第二电极之间的电流；其中所述第三电极与所述第三层中的第三导体层电连接。
如上所述的半导体器件，其中所述第一层包括异质衬底或其取代物。
根据本发明的另一个方面，提出一种半导体器件，包括：在绝缘材料中形成的沟槽；第一沟道层，其位于所述沟槽内；第一势垒层，其位于第一沟道层一侧，所述第一势垒层与所述第一沟道层之间形成第一异质结，所述第一异质结包括垂直的2DEG或2DHG；第一电极，与所述第一异质结的2DEG或2DHG电接触；第二电极，与所述第一异质结的2DEG或2DHG电接触；第三电极，其位于第一电极和第二电极之间，经配置以控制所述第一电极与第二电极之间的电流强度。
如上所述的半导体器件，进一步包括衬底，其中所述沟槽形成于所述衬底的上方。
根据本发明的另一个方面，提出一种半导体器件的制造方法，包括：在衬底上形成第一沟槽；在所述第一沟槽内形成第一成核层；形成第一屏蔽层，其中所述第一屏蔽层的高度高于所述第一成核层；在所述屏蔽层上形成第二沟槽，所述第二沟槽曝露所述第一成核层，其中所述第二沟槽的底面高于所述第一沟槽；在所述第二沟槽内从所述第一成核层外延生长第一沟道层；以及在所述第一沟道层侧面外延生长第一势垒层，其中所述第一势垒层与所述第一沟道层之间形成第一异质结，所述第一异质结内包括垂直的2DEG或2DHG。
如上所述的方法，进一步包括：在所述第一沟槽的底部形成第一分隔层。
如上所述的方法，进一步包括：在所述第一沟槽内形成第一成核层同时，在所述第一沟槽内形成第二成核层；形成曝露所述第二成核层的另一第二沟槽；在所述第二沟槽内从所述成核层外延生长第一沟道层的同时，在所述另一第二沟槽内从所述第二成核层外延生长第二沟道层；以及在所述第二沟道层侧面外延生长第二势垒层，其中所述第二势垒层与所述第二沟道层之间形成第二异质结，所述第二异质结内包括垂直的2DEG或2DHG。
如上所述的方法，进一步包括：在所述第一势垒层与所述第二势垒层之间形成第二电极和第三电极，其中所述第二电极和所述第三电极之间包括绝缘材料。
如上所述的方法，进一步包括：在所述第一异质结和第二异质结上方形成第一电极。
本发明的半导体器件的导电沟道远离衬底，能够减少衬底对半导体器件耐压的影响，提高器件的性能。
附图说明
下面，将结合附图对本发明的优选实施方式进行进一步详细的说明，其中：
图1A是根据本发明一个实施例的单通道HEMT俯视结构示意图；
图1B是根据本发明一个实施例的单通道HEMT截面结构示意图；
图2A是根据本发明一个实施例的单通道HHMT俯视结构示意图；
图2B是根据本发明一个实施例的单通道HHMT截面结构示意图；
图3是根据本发明一个实施例的双通道HEMT截面结构示意图；
图4是本发明一个实施例高空穴迁移率晶体管HHMT结构示意图；以及
图5AA-图5RB为根据本发明一个实施例的双通道HHMT的制备方法流程示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。
本发明提出了一种半导体器件。在一些实施例中，该半导体器件可以在异质衬底上形成。通过成核层作为中介，不但可以避免使用昂贵的同质衬底，同时可以将垂直的异质结与异质衬底之间的距离增加，从而提高半导体器件的耐压能力。进一步地，在一些实施例中，异质衬底可以被除去，以进一步提高半导体器件的性能。异质衬底为GaN本征半导体之外的衬底，包括但不限于硅Si衬底、蓝宝石(Al2O3)、碳化硅SiC衬底。
本发明所提出的半导体器件可以是肖特基二极管、HEMT、HHMT或者其他半导体器件。以下以HEMT和HHMT为例进行说明。
图1A是根据本发明一个实施例的单通道HEMT的俯视结构示意图；图1B是根据本发明一个实施例的单通道HEMT的截面结构示意图。HEMT100包括衬底101以及衬底101上形成的成核层102A。在本实施例中，衬底为硅Si衬底。在其他一些实施例中，衬底也可以为蓝宝石Al2O3衬底、SiC衬底、或者GaN本征衬底。衬底101的垂直表面的晶格具有六角对称性，以使得随后能够外延生长氮化物半导体晶体。例如，被曝露的衬底101的垂直界面可以是Si(111)面。成核层102A形成在衬底101垂直界面123上。从水平高度上看，衬底101与成核层102A在同一水平高度，即HEMT100的第一层。在一些实施例中，成核层102A可以略高一点，然而其整体仍在第一层。在一些实施例中，成核层102A可以为AlN。在本文中，成核层还可以包括缓冲层(未示出)。缓冲层可以具有单层或多层结构，包括AlN、GaN、AlGaN、InGaN、AlInN和AlGaInN中一种或多种。在一些实施例中，在HEMT100还包括与成核层102A水平并列设置的分隔层112。分隔层112为电绝缘的，包括氧化硅、氮化硅等中的一种或多种。分隔层112与成核层102A具有相同的水平高度，也位于HEMT的第一层。在一些实施例中，衬底101的水平表面包括绝缘的阻断层，将衬底101与器件的其他部分相分隔，从而进一步提高耐压能力。
在本实施例中，HEMT100进一步包括：沟道层103A和势垒层104A。势垒层104A形成在沟道层103A右侧，二者水平排列并在二者之间形成第一异质结，并且在第一异质结内形成垂直的2DEG。在通常的生长条件下，在Si(111)面生长的沟道层和势垒层其表面是(0001)面，也就是从Si衬底到沟道层和势垒层的方向是<0001>晶向。在这样的晶向下，沟道层内靠近沟道层和势垒层界面处有2DEG。他们的相反方向，也就是<000-1>方向的沟道层内靠近沟道层和势垒层界面处有2DHG(参见图2A和图2B)。
在本实施例中，沟道层103A和势垒层104A形成于成核层102A上方。从水平高度上看，沟道层103A和势垒层104A在同一水平高度，即HEMT100的第二层。由此，二者之间垂直的2DEG 105A(第二层)也形成在衬底101上方(第一层)。这种结构相较2DEG与成核层在同一水平高度的HEMT结构，其导电沟道进一步远离衬底，进一步减弱衬底对器件耐压性的影响。同时，由于沟道层103A和势垒层104A和成核层102A整体位于衬底上方，在形成器件时可以更为方便地去除衬底104A和/或成核层102A，可以消除异质衬底(例如Si)耐压性差的弊端。
在本实施例中，还可以包括第一电极107和第二电极108。第一电极107和第二电极108与2DEG 105A电接触。在一些实施例中，第一电极107和第二电极108中一者与沟道层103A和/或势垒层104A为欧姆接触；另一者与沟道层103A和/或势垒层104A为肖特基接触，由此可以形成肖特基二极管结构。
在本实施例中，HEMT 100还包括第三电极109。第三电极109，提供在第一电极107和第二电极108之间，其作为栅电极，能够控制在第一电极107与第二电极108之间的电流强度，形成HEMT结构。在本实施例中，第一电极107与第二电极108与沟道层103A和/或势垒层104A为欧姆接触。具体而言，第三电极109电压可控制沟道层-势垒层形成的异质结势阱的深度，控制势阱中2DEG的面电荷密度，进而控制第一电极107和第二电极108之间的工作电流。在一些实施例中，第三电极109水平延伸的长度不低于2DEG 105A长度，以实现对第一电极107和第二电极108之间电流通路的控制。优选地，第二电极108接作漏极接入高电压情况下，第三电极109位于第一电极107和第二电极108之间，更靠近第一电极107(源极)。这样的设置增大了漏极和栅极之间的距离，能有效提升半导体器件100的耐压性。
在一些实施例中，沟道层103A可以由沟槽定义。图1B中示出了衬底101和成核层102A之上的屏蔽层113，即屏蔽层113也位于HEMT100的第二层。在屏蔽层113上可以形成沟槽124。沟槽124向下延伸，曝露成核层102A。进一步地，可以从成核层102的上表面外延生长沟道层103A。沟道层103A生长并填充沟槽124。由此，沟道层103A的形状可以由沟槽124限定。进一步地，可以在屏蔽层113上形成另一个沟槽(未示出)，并通过这个沟槽曝露沟道层103A的侧面；然后，可以在该沟槽中曝露的沟道层103A的侧面外延生长势垒层104A，并填充该沟槽。由此，势垒层104A的形状也可以由沟槽限定。由于沟道层103A和势垒层104A具有不同的能带带隙，在沟槽123内形成具有垂直界面141的异质结。异质结内形成垂直的二维电子气2DEG 105A。
本发明所涉及的由沟槽定义的异质结结构有着如下的优点：可以根据实际需求，先形成一个可以符合需求的沟槽结构，再在沟槽内逐步形成常规手段很难实现的器件。举例而言，现有技术中通过外延生长形成低高宽比的结构是容易的；然而，形成高高宽比的结构却通常是困难。例如，图1B中的结构当其垂直高度较高而其宽度较小时，传统外延生长的方法就很难实现。如本发明的一些实施例所揭示的，这样的结构却可以通过本发明所提出的沟槽结构容易地实现。另一方面，通过沟槽限定可以形成高度较高的2DEG 105A。这样形成的HEMT，在电极间水平投影距离不变的情况下，源极和漏级间的导通电流更大，从而更容易得到高功率的HEMT。
在一些实施例中，本发明半导体器件的沟道层与势垒层的高宽比可以为2:1，5:1，或者20:1。例如，沟道层103A和势垒层104A二者底部的宽度为1μm(微米)，而沟道层103和势垒层104的高度可以为2um，5μm，20μm。实际上，经过沟槽的定义，任意所希望的高宽比都可以在沟槽的辅助下实现。
在一般的应用中，沟道层103A和势垒层104A低于或等于其定义的沟槽的高度。在一些特殊的应用中，沟道层103A和势垒层104A也可以延伸高出这些沟槽。然而，由于失去了沟槽的限制，沟道层103A和势垒层104A的生长可能更加难以控制。因此，即使沟道层103A和势垒层104A高出这些沟槽，高出的高度也是将有限的。
图1B示出了HEMT 100三个电极的一种布置方式。第一电极107位于第一异质结的上方。第二电极108设置在势垒层104A之外的靠下位置。第三电极109设置在势垒层104A之外电极108的上方。参考图1A，从水平投影上看，第二电极108和第三电极109的位置重合。这样，能够减少占用的芯片面积，提高集成度。而且，三个电极都位于器件的侧面，在面积相同情况下，可以增加器件耐压性。
在一些实施例中，HEMT100包括分隔层111A，其覆盖在衬底101在成核层102A下方的水平面上，沿水平方向延伸，其材料可以为SiO2等绝缘材料。分隔层111A将衬底101的水平面保护起来，能够避免衬底101对于器件性能产生影响，同时降低器件形成过程中其他部分对衬底的影响。对于提高耐压和减小暗电流都有明显帮助。
在一些实施例中，HEMT100可以包括分隔层111B，其覆盖在衬底101在成核层102A上方的水平面上，沿水平方向延伸，其材料可以为SiO2等绝缘材料。分隔层111B将衬底水平面保护起来，能够避免衬底101对于器件性能产生影响，同时降低器件形成过程中其他部分对衬底的影响。对于提高耐压和减小暗电流都有明显帮助。
在一些实施例中，在势垒层104A侧面，电极107和电极109之间包括绝缘层114A。绝缘层114A水平横向延伸，其材料可以为SiO2等绝缘材料。在一些实施例中，屏蔽层114A可以作为栅绝缘层，部分填充至势垒层104A和电极109之间。
在一些实施例中，在屏蔽层113上包括绝缘层114B。屏蔽层114B水平横向延伸，其材料可以为SiO2等绝缘材料。屏蔽层114B将沟道层103A上表面与外界隔离，能够减少外界对于器件性能产生影响。
在一些实施例中，在势垒层104A的一侧，电极109上方包括屏蔽层115。屏蔽层115也水平横向延伸，其材料可以为SiO2等绝缘材料。屏蔽层115将势垒层104A侧面与外界隔离，能够避免外界对于器件性能产生影响。
在一些实施例中，在图1A和图1B所示的半导体器件上方可以包括钝化层以保护下方的半导体结构。进一步地，在钝化层中，可以包括第一导体互联层、第二导体互联层和第三导体互联层，其分别与第一电极107、第二电极108和第三电极109电连接。这些都是本领域技术人员所熟知，这里不再赘述。
在一些实施例中，第一电极、第二电极和第三电极也可以水平排布。在一些实施例中，为了减少占用的芯片面积，所述第二电极从所述第三电极中穿出，再与第二导体互联层电连接。也就是说，第三电极在外侧与第三导体互联层电连接，第二电极在里侧与第二导体互联层电连接。第二电极和第三电极之间可以包括绝缘材料以将二者电绝缘。在一些实施例中，第二电极也可以从衬底一侧与第二导体互联层连接，从而形成双侧导电互联结构。
在一些实施例中，所述第三电极从所述第一电极中穿出，并与第三导体互联层电连接。也就是说，第一电极在外侧与第一导体互联层电连接，第三电极在里侧与第三导体互联层电连接。第二电极和第三电极之间可以包括绝缘材料以将二者电绝缘。
在一些实施例中，第二电极和第三电极都在第一电极所限定的芯片表面区域实现电路互联，不占用更多的芯片面积，从而能够提高半导体器件的集成度。
如本领域技术人员所知，以上的描述仅仅是示例性的说明HEMT的结构。本申请所涉及器件还存在着多种其他的结构或者在这些结构上的改进、变更、或者变型，以提供不同的特性或者功能。这些结构及其改进、变更或变型在本发明的技术构思之下，也可以应用于本发明的方案中。
在一些实施例中，类似结构同样可以形成具有2DHG的高空穴迁移率晶体管HHMT。图2A是根据本发明一个实施例的HHMT俯视结构示意图，图2B是根据本发明一个实施例的单通道HHMT截面结构示意图；其中，与图1A和图1B中结构类似的部分在此不再赘述。
如图所示，HHMT 200包括成核层202A，其从衬底201垂直界面上形成。沟槽层203A形成在成核层202A的上方。本实施例与图1A和图1B所示实施例的不同之处在于势垒层204A形成在沟道层203A的左侧，进而电极208和209也形成在异质结的左侧。通过成核层202A可以了解沟道层203A与势垒层204A的晶体生长方向，由此可以确定二者之间导电沟道为2DHG。
在一些实施例中，沟道层203A和势垒层204A可以由沟槽定义。图2B中示出了衬底201和成核层202A之上的屏蔽层213。在屏蔽层213上可以形成沟槽224。沟槽224向下延伸，曝露成核层202A的上表面。进一步地，可以从成核层202A的上表面外延生长沟道层203A并填充沟槽224。由此，沟道层203A的形状可以由沟槽224限定。进一步地，可以在屏蔽层213上形成另一个沟槽(未示出)，并通过这个沟槽曝露沟道层203A的侧面，再外延生长势垒层204A并填充该沟槽。由此，势垒层204A的形状也可以由沟槽限定。
在一些实施例中，HHMT 200包括第一电极207、第二电极208和第三电极209。第一电极207和第二电极208为HHMT的源极和漏极。第三电极209为栅电极，其位于势垒层204A之外。如图2A所示，电极207形成在异质结的上方，也靠近沟道层203A的左侧，从而和电极208一起均位于成核层202A同一侧(即成核层202A中线左侧)。
本实施例中，HHMT的衬底和成核层均位于沟道层和势垒层下方，对导电沟道影响较小，器件的性能能够得到进一步的提高。
在前述结构基础上，本发明还提出一种双通道的结构。该结构包括双侧的2DEG或2DHG，能够具有更大的接触面积，从而具有更高的功率。
图3是根据本发明一个实施例的双通道HEMT截面结构示意图。图3中所示HEMT300也可以认为是两个如图1A和1B所示半导体器件100组合而成；其中，与前述结构相似的部分，在此不再赘述。
如图所示，HEMT 300的第一层包括衬底中形成的沟槽321，成核层302A和302B分别从硅衬底301的垂直界面上形成。进一步地，第一层还包括成核层302A和302B之间的屏蔽层312。
HEMT300的第二层包括屏蔽层311B中形成的沟槽322。在沟槽322内，成核层302A上设置有沟道层303A，成核层302B上设置有沟道层303B。沟道层303A右侧设置有势垒层304A，沟道层303B左侧设置有势垒层304B。由于沟道层303A、303B和势垒层304A和304B具有不同的能带带隙，在沟槽322内形成具有垂直界面的第一异质结和第二异质结。在第一和第二异质结内形成垂直的二维电子气2DEG 105A和2DEG 105B。
在第一异质结和第二异质结上部和下部形成与2DEG 305A和305B同时电接触的第一电极307(源极)和第二电极308(漏极)。在势垒层304A和304B之间形成第三电极309(栅极)。
在本实施例中，HEMT 300包括两个导电沟道，即2DEG 305A和305B。增加的导电沟道可以增大导通电流，从而有着更高的功率；并且，双导电通道相较单导电通道的耐压和耐热性能也更优。而且，双导电沟道结构的相同属性电极可以共用，而无需分别形成两个电极，这样节省了空间，也能够显著节省了制造成本和制造工时。
在一些实施例中，沟槽321内，可以包括分隔层311A和311B，其覆盖在衬底301在成核层302A和302B下方和上方的水平面上，沿水平方向延伸，其材料可以为SiO2等绝缘材料。
在一些实施例中，在势垒层304A和304B之间，电极307和电极309之间包括屏蔽层314A。在一些实施例中，在屏蔽层313上包括屏蔽层314B。屏蔽层314B也水平横向延伸将沟道层303A和303B上面与外界隔离，能够避免外界对于器件性能产生影响。在一些实施例中，在势垒层304A和304B之间，电极309上包括屏蔽层315。
在本实施例中，HEMT的两个通道是在同一沟槽322内形成的，二者可以共用成核层302A和302B以及第一电极307、309。在一些实施例中，同一沟槽321内可以包括多个HEMT结构。这样做的好处可以节约制造成本，节省制造工时。而且，由于上下位置关系的器件之间的距离变小了，能实现更高的集成度，对于衬底的利用率也更高。
与图3所示的实施例类似，本发明也可以形成双通道的HHMT结构。图4为本发明一个实施例高空穴迁移率晶体管HHMT结构示意图。其中与图1A和1B中相同或类似的结构在此不再赘述。
在图4的实施例中，相较图3所示结构，HHMT400的势垒层404A和404B分别形成于沟道层403A和403B右侧和左侧；进而，在第一异质结和第二异质结内形成二维空穴气2DHG405A和405B。HHMT400包括在第一和第二异质结上部和下部分别与2DHG 404A和404B电接触的第一电极407(源极)和第二电极408(漏极)，以及与势垒层404A和404B电接触的第三电极409(栅极)，进而形成高空穴迁移率晶体管HHMT。在一些实施例中，由于第一和第二异质结的下方与衬底之间的距离太短，容易影响器件的耐压。优选地，去除HHMT400第一层中的成核层402A和402B之间的衬底并填充绝缘材料，形成绝缘层412，从而降低衬底的影响，提高器件的耐压性能。
在本发明的一些实施例中，半导体器件内还可以同时包括2DEG和2DHG；其中，2DEG与2DHG既可以共同构成同一半导体器件，也可以单独构成半导体器件，各自发挥作用。这些结构与以上介绍的结构类似，这里不再赘述。
本发明还包括一种半导体器件的制造方法。下面以一种双通道HEMT的制造流程为例，说明本发明的半导体器件的制造方法，其他结构的半导体器件也可以采用类似的方法制造。
图5AA-图5RB为根据本发明一个实施例的一种高电子迁移率晶体管的制备方法流程图；其中图5AA-图5RA为根据本发明一个实施例的一种高电子迁移率晶体管的制备方法各个步骤的俯视图，图5AB-图5RB为根据本发明一个实施例的一种高电子迁移率晶体管的制备方法各个步骤的截面图。在本实施例中，在硅衬底上制作半导体器件。如本领域技术人员所理解，其他衬底如本征GaN、Al2O3(蓝宝石)、SiC等，也可以实现类似结构。
如图所示，HEMT的制备方法500包括：在步骤5001，如图5AA和5AB所示，提供Si衬底501。
在步骤5002，在衬底上形成多个第一沟槽，如图5BA和5BB所示。例如，通过光刻技术蚀刻衬底501，衬底501上形成多个矩形第一沟槽521，曝露衬底501的垂直界面541和542；其中，第一沟槽521内衬底垂直界面541和542是Si衬底的(111)面。本领域中也存在其他方式得到第一沟槽521，这些方法也可以应用于此。
在一些实施例中，同一衬底设置的第一沟槽的个数视具体集成度、耐压性等要求而定，这里仅以3条沟槽为例进行说明。本发明所涉及方法可以根据实际需求预先构造沟槽的形状和尺寸，例如形成耐压比较高的半导体器件时，沟槽深度也较深。
在步骤5003，在衬底及衬底上的第一沟槽表面形成保护层531，如图5CA和5CB所示。在衬底501上使用LPCVD等技术生长SiN保护层531，覆盖衬底501和多个沟槽521的表面。
在步骤5004，去除第一沟槽底面和衬底上表面水平延伸的保护层531，保留第一沟槽侧壁的保护层531，如图5DA和5DB所示。通过具有垂直取向的蚀刻技术，仅保留在垂直界面541和542上的SiN形成的保护层531，曝露沟槽521底面的Si衬底501。保护层531覆盖衬底沟槽521的衬底垂直界面541和542。
在步骤5005，在衬底和第一沟槽上形成第一分隔层，如图5EA和5EB所示。在第一沟槽521的底面上覆盖分隔层511。在一些实施例中，可以使用氧化技术形成SiO2，从而在衬底501上形成第一分隔层511。由于衬底501的垂直界面541和542上覆盖有保护层531，衬底501的垂直界面541和542上基本没有生长分隔层511。
在步骤5006，去除沟槽侧壁的保护层，如图5FA和5FB所示。在衬底501上方的分隔层511覆盖掩膜，通过光刻技术部分蚀刻第一沟槽521侧壁上的保护层531。例如，蚀刻可以包括去除部分第一沟槽521的侧壁。蚀刻后，衬底501的垂直界面541和542曝露。本领域中还存在其他方法以去除保护层而曝露衬底的垂直界面。这些方法也可以应用于此。
在步骤5007，在垂直界面形成第一成核层和第二成核层，如图5GA和5GB所示。衬底501曝露的垂直表面541和542上生长第一和第二成核层502A和502B。成核层502A和502B包括AlN。在一些实施例中，在形成AlN后，可以进一步生长AlN、GaN、AlGaN、InGaN、AlInN和AlGaInN中一种或多种缓冲材料。在一些实施例中，成核层在水平延伸生长的同时，也会在垂直方向上生长(未示出)。通过工艺参数的控制，可以使得成核层的生长尽量沿水平方向。尽管存在垂直方向上的生长，但是并不会对器件结构产生影响。
在步骤5008，在整个器件的表面形成屏蔽层，如图5HA和5HB所示。在图5GA和5GB所示结构上，通过沉积工艺形成SiO2屏蔽层512。屏蔽层512填充沟槽521并在衬底上形成一定高度的SiO2屏蔽层512。在一些实施例中，如果希望形成高宽比较大的半导体器件，屏蔽层512的高度也就会相应增加。
在步骤5009，图形化屏蔽层，形成多个第二沟槽，如图5IA和图5IB所示。通过垂直蚀刻技术，在屏蔽层512上蚀刻垂直的第二沟槽523和524。基本上，第二沟槽523和524定义了半导体器件第二层的高度，并将成核层的高度限制在第一层。在沟槽523和524底部，曝露出成核层502A和502B的上表面。
本领域技术人员应当注意，成核层502A和502B形成在Si衬底(111)面，因此，成核层502A和502B具有六角对称性。曝露成核层502A和502B的上表面后，沟槽523和524内形成的其他结构也具有六角对称性。
在步骤5010，在多个第二沟槽内生长第一和第二沟道层，如图5JA和图5JB所示。成核层502上通过外延生长形成沟道层503A和503B。对于传统外延生长，其水平方向生长状况不易控制，因此半导体结构很难保持完全垂直生长，可能出现多个生长面。本发明所涉及结构能保持同一面的连续生长，提升了器件的电学特性。
在步骤5011，在第一沟道层和第二沟道层之间形成第三沟槽，如图5KA和5KB所示。在一些实施例中，蚀刻成核层503A和503B之间的屏蔽层512，形成第三沟槽525。由于第三沟槽525是在两个第二沟槽523和524之间形成的，可以认为第三沟槽525和第二沟槽523和524共同构成一个更大的以屏蔽层为侧壁的沟槽。
在步骤5012，在第三沟槽内，第一沟道层和第二沟道层的一侧分别形成第一势垒层和第二势垒层，如图5LA和5LB所示。在第三沟槽525内通过外延生长形成势垒层504A和504B。在一些实施例中，可以生长势垒层填满第三沟槽525，然后再通过蚀刻势垒层504A和504B形成势垒层504A和504B。在一些实施例中，势垒层可以与沟道层高度相同。在优选的实施例中，为了节省流程以及避免不必要的蚀刻对晶体结构造成破坏，选择从第三沟槽525两侧的沟道层分别外延生长两个势垒层，保留两个势垒层之间的空间。这样，如图所示，部分势垒层也会形成在沟道层的上表面。
在步骤5013，在第一势垒层和第二势垒层之间，形成第二电极508，如图5MA和5MB所示。通过电极沉积方法在势垒层之间位置形成第二电极508。在一些实施例中，电极508作为漏极更靠近下方设置，例如直接设置在屏蔽层112上或者部分进入屏蔽层112中。电极507作为漏极，通常接入高压，这样由于下方屏蔽层的存在，整体耐压性更佳。
在步骤5014，在整个器件上形成第二分隔层，如图5NA和5NB所示。通过沉积工艺将SiO2沉积在半导体器件上，使其填充电极507上方部分并覆盖沟道层与势垒层，形成第二分隔层514。
在步骤5015，图形化第二分隔层，去除第一势垒层和第二势垒层之间的部分第二分隔层，如图5OA和5OB所示。通过垂直蚀刻技术部分去除位于第一势垒层和第二势垒层之间的部分第二分隔层513。根据半导体器件栅极与漏极之间绝缘的需求，决定保留的第二分隔层的高度。
在步骤5016，在第一势垒层和第二势垒层之间，形成第三电极，如图5PA和5PB所示。通过电极沉积方法在第一和第二势垒层之间保留的分隔层513上形成第三电极509。在一些实施例中，电极509作为栅极设置在更靠近上方位置，电极509作为栅极尽量远离第二电极508(漏极)，以提升器件整体耐压性。
在步骤5017，在第三电极上形成第三分隔层，如图5QA和5QB所示。通过沉积工艺将SiO2沉积在第三电极509上，使其填充第三电极509上方第一势垒层与第二势垒层之间的空间，形成第三分隔层515。
在步骤5018，曝露第一异质结和第二异质结的上表面，并在第一异质结和第二异质结上形成第一电极507，如图5RA和5RB所示。如图所示，通过图案化去除第一异质结和第二异质结上方的第二分隔层以及可能存在的水平延伸的第一势垒层和第二势垒层，曝露第一异质结和第二异质结的上表面。在一些实施例中，可以进一步去除部分第一和第二沟道层和第一和第二势垒层，以保证良好的电接触。接下来，填充电极材料形成第一电极507。虽然图中示出的第一电极507包括分别接触第一异质结和第二异质结的两个部分，但是这两个部分都电连接到同一互联层，因此可以被认为是同一个电极。
在一些实施例中，后续步骤包括形成第一导体互联层、第二导体互联层和第三导体互联层，其分别电连接到第一电极、第二电极和第三电极。这些步骤都是本领域技术人员所熟知的，这里不再赘述。
本发明前述结构只是示例性的说明了本发明的技术方案。在一些实施例中，同一沟槽中可以包括更多的半导体结构，从而形成一种集成度更高的方案。
上述实施例仅供说明本发明之用，而并非是对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明范围的情况下，还可以做出各种变化和变型，因此，所有等同的技术方案也应属于本发明公开的范畴。

Claims (22)

1.一种半导体器件，包括：
第一沟道层；
第一势垒层，其在第一沟道层与第一势垒层之间形成第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG；
第一成核层，其经配置以用于从异质衬底生成所述第一沟道层，其中，所述第一沟道层位于所述第一成核层的上方；
第一电极，其与所述第一异质结的2DEG或2DHG电接触；以及
第二电极，其与所述第一异质结的2DEG或2DHG电接触；
所述半导体器件还包括位于第一成核层上方的第一屏蔽层，所述第一屏蔽层上形成有曝露所述第一成核层的沟槽，所述第一沟道层通过在所述沟槽内从所述第一成核层外延生长形成；所述第一势垒层通过在所述第一沟道层侧面外延生长形成。
2.如权利要求1所述的半导体器件，其中第一电极与第一沟道层和/或第一势垒层为欧姆接触；第二电极与第一沟道层和/或第一势垒层为肖特基接触。
3.如权利要求1所述的半导体器件，进一步包括第三电极，其经配置以控制所述第一电极和第二电极之间的电流。
4.如权利要求1所述的半导体器件，进一步包括：第一沟道层和/或第一势垒层下方的屏蔽层。
5.如权利要求1所述的半导体器件，进一步包括：异质衬底，其中，所述第一成核层形成于所述异质衬底的垂直界面上。
6.如权利要求5所述的半导体器件，进一步包括：分隔层，其覆盖于所述异质衬底的水平界面。
7.如权利要求3所述的半导体器件，其中所述第二电极从所述第三电极中穿出，并与导体互联层电连接。
8.如权利要求3所述的半导体器件，其中所述第三电极从所述第一电极中穿出，并与另一导体互联层电连接。
9.如权利要求1所述的半导体器件，进一步包括：
第二沟道层；
第二势垒层，其在第二沟道层与第二势垒层之间形成第二异质结，在所述第二异质结内形成垂直的2DEG或2DHG；
第二成核层，其经配置以用于从异质衬底生成所述第二沟道层，其中，所述第二沟道层位于所述第二成核层的上方；
所述第一屏蔽层上形成有曝露所述第二成核层的沟槽，所述第二沟道层通过在所述沟槽内从所述第二成核层外延生长形成；所述第二势垒层通过在所述第二沟道层侧面外延生长形成。
10.如权利要求9所述的半导体器件，其中所述第一电极与所述第一异质结和所述第二异质结的2DEG或2DHG电接触；所述第二电极与所述第一异质结和所述第二异质结的2DEG或2DHG电接触。
11.一种半导体器件，包括：
第一成核层，其包括上表面；
第一沟道层，其从所述第一成核层的上表面生长；
第一势垒层，其在第一沟道层与第一势垒层之间形成第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG；
第一电极，其与所述第一异质结的2DEG或2DHG电接触；以及
第二电极，其与所述第一异质结的2DEG或2DHG电接触；
所述半导体器件还包括位于第一成核层上方的第一屏蔽层，所述第一屏蔽层上形成有曝露所述第一成核层的沟槽，所述第一沟道层通过在所述沟槽内从所述第一成核层外延生长形成；所述第一势垒层通过在所述第一沟道层侧面外延生长形成。
12.如权利要求11所述的半导体器件，进一步包括第三电极，其经配置以控制所述第一电极和第二电极之间的电流。
13.如权利要求11所述的半导体器件，其中所述第一成核层从异质衬底的垂直表面生长。
14.一种半导体器件，包括：
第一层，其包括第一成核层；
第二层，其包括第一沟道层和第一势垒层，其中在第一沟道层与第一势垒层之间形成第一异质结，在所述第一异质结内形成垂直的2DEG或2DHG，其中，所述第二层在所述第一层的上方；
第三层，其包括多个导体互联层，其中所述第三层在所述第二层的上方；
第一电极，其至少部分在所述第二层，经配置与所述第一异质结的2DEG或2DHG电接触；以及
第二电极，其至少部分在所述第二层，经配置与所述第一异质结的2DEG或2DHG电接触；
其中，所述第一电极与所述第三层中的第一导体层电连接；所述第二电极与所述第三层中的第二导体层电连接；
所述第二层还包括第一屏蔽层，所述第一屏蔽层上形成有曝露所述第一成核层的沟槽，所述第一沟道层通过在所述沟槽内从所述第一成核层外延生长形成；所述第一势垒层通过在所述第一沟道层侧面外延生长形成。
15.如权利要求14所述的半导体器件，进一步包括第三电极，其经配置以控制所述第一电极和第二电极之间的电流；其中所述第三电极与所述第三层中的第三导体层电连接。
16.如权利要求14所述的半导体器件，其中所述第一层包括异质衬底或其取代物。
17.一种半导体器件，包括：
在绝缘材料中形成的沟槽；
第一沟道层，其位于所述沟槽内；
第一势垒层，其位于第一沟道层一侧，所述第一势垒层与所述第一沟道层之间形成第一异质结，所述第一异质结包括垂直的2DEG或2DHG；
第一电极，与所述第一异质结的2DEG或2DHG电接触；
第二电极，与所述第一异质结的2DEG或2DHG电接触；
第三电极，其位于第一电极和第二电极之间，经配置以控制所述第一电极与第二电极之间的电流强度；
所述半导体器件还包括衬底，所述绝缘材料包括第一屏蔽层，所述第一屏蔽层、所述第一沟道层和所述第一势垒层位于所述衬底上方，所述第一屏蔽层开设有所述沟槽，所述第一沟道层通过在所述沟槽内外延生长形成；所述第一势垒层通过在所述第一沟道层侧面外延生长形成。
18.一种半导体器件的制备方法，包括：
在衬底上形成第一沟槽；
在所述第一沟槽内形成第一成核层；
形成第一屏蔽层，其中所述第一屏蔽层的高度高于所述第一成核层；
在所述屏蔽层上形成第二沟槽，所述第二沟槽曝露所述第一成核层，其中所述第二沟槽的底面高于所述第一沟槽；
在所述第二沟槽内从所述第一成核层外延生长第一沟道层；以及
在所述第一沟道层侧面外延生长第一势垒层，其中所述第一势垒层与所述第一沟道层之间形成第一异质结，所述第一异质结内包括垂直的2DEG或2DHG。
19.根据权利要求18所述的方法，进一步包括：在所述第一沟槽的底部形成第一分隔层。
20.根据权利要求18所述的方法，进一步包括：在所述第一沟槽内形成第一成核层同时，在所述第一沟槽内形成第二成核层；形成曝露所述第二成核层的另一第二沟槽；在所述第二沟槽内从所述成核层外延生长第一沟道层的同时，在所述另一第二沟槽内从所述第二成核层外延生长第二沟道层；以及在所述第二沟道层侧面外延生长第二势垒层，其中所述第二势垒层与所述第二沟道层之间形成第二异质结，所述第二异质结内包括垂直的2DEG或2DHG。
21.根据权利要求20所述的方法，进一步包括：在所述第一势垒层与所述第二势垒层之间形成第二电极和第三电极，其中所述第二电极和所述第三电极之间包括绝缘材料。
22.根据权利要求21所述的方法，进一步包括：在所述第一异质结和第二异质结上方形成第一电极。
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