CN111816705A - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，所述形成方法包括：提供半导体衬底；在所述半导体衬底内形成漂移区；在所述漂移区形成隔离结构；在所述半导体衬底的表面形成栅极结构，并在形成所述栅极结构之后，在所述半导体衬底内形成体区，所述体区与所述漂移区邻接且与所述隔离结构之间具有间隔，所述栅极结构的一端在宽度方向上与所述体区有交叠，所述栅极结构的另一端在宽度方向上与所述隔离结构有交叠。本发明方案有助于降低半导体器件的源漏导通电阻。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
横向扩散金属氧化物半导体(Laterally Diffused Metal OxideSemiconductor，LDMOS)晶体管主要应用于功率集成电路，例如面向移动电话基站的射频功率放大器，也可以应用于高频(HF)、特高频(VHF)与超高频(UHF)广播传输器以及微波雷达与导航系统等。LDMOS技术为新一代基站放大器带来较高的功率峰均比、更高的增益与线性度，同时为多媒体服务带来更高的数据传输率。
对于LDMOS晶体管而言，源区(Source)和漏区(Drain)之间的导通电阻(Ron)和击穿电压(Breakdown Voltage，BV)是衡量性能的两个重要指标。
亟需一种半导体器件及其形成方法，有效地降低Ron，提高器件性能。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，有助于降低半导体器件的源漏导通电阻Ron。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供半导体衬底；在所述半导体衬底内形成漂移区；在所述漂移区形成隔离结构；在所述半导体衬底的表面形成栅极结构，并在形成所述栅极结构之后，在所述半导体衬底内形成体区，所述体区与所述漂移区邻接且与所述隔离结构之间具有间隔，所述栅极结构的一端在宽度方向上与所述体区有交叠，所述栅极结构的另一端在宽度方向上与所述隔离结构有交叠；其中，所述宽度方向平行于载流子的移动方向。
可选的，在所述半导体衬底的表面形成栅极结构，以及在所述半导体衬底内形成体区包括：在所述半导体衬底的表面形成栅极材料层；对所述栅极材料层进行刻蚀，以将保留区域以外的栅极材料层移除，所述保留区域指的是所述栅极结构以及体区在所述半导体衬底表面占据的区域；形成第一掩膜层，所述第一掩膜层暴露出所述体区在所述半导体衬底表面占据的区域；以所述第一掩膜层为掩膜，对所述栅极材料层进行刻蚀，以形成所述栅极结构；以所述第一掩膜层为掩膜，进行第一离子注入，以形成所述体区。
可选的，所述的半导体器件的形成方法还包括：以所述第一掩膜层为掩膜，进行第二离子注入，以形成自对准区；其中，所述自对准区位于所述体区的顶部，所述自对准区的掺杂离子的类型与所述体区的掺杂离子的类型不同。
可选的，所述自对准区的掺杂离子的原子量大于所述体区的掺杂离子的原子量。
可选的，所述体区的掺杂离子为B离子，所述自对准区的掺杂离子为As离子；或者，所述体区的掺杂离子为P离子，所述自对准区的掺杂离子为In离子。
可选的，所述的半导体器件的形成方法还包括：去除所述第一掩膜层；对所述半导体衬底进行第一热处理。
可选的，在所述半导体衬底中形成漂移区包括：对所述半导体衬底进行第三离子注入，以形成漂移区；对所述漂移区的至少一部分区域进行第四离子注入，形成浅层重掺杂区；其中，所述浅层重掺杂区位于所述漂移区的顶部；所述浅层重掺杂区的掺杂离子的类型与所述漂移区的掺杂离子的类型相同；所述浅层重掺杂区的掺杂离子的原子量大于所述漂移区的掺杂离子的原子量。
可选的，所述漂移区的掺杂离子为P离子，所述浅层重掺杂区的掺杂离子为As离子；或者，所述漂移区的掺杂离子为B离子，所述浅层重掺杂区的掺杂离子为In离子。
可选的，对所述漂移区的至少一部分区域进行第四离子注入，形成浅层重掺杂区之前，所述的半导体器件的形成方法还包括：对所述半导体衬底进行第二热处理。
可选的，所述半导体器件为LDMOS。
为解决上述技术问题，本发明实施例提供一种半导体器件，包括：半导体衬底；栅极结构，位于所述半导体衬底的表面；漂移区，位于所述半导体衬底内；隔离结构，位于所述漂移区；体区，位于所述半导体衬底内，所述体区与所述漂移区邻接且与所述隔离结构之间具有间隔，所述栅极结构的一端在宽度方向上与所述体区有交叠，所述栅极结构的另一端在宽度方向上与所述隔离结构有交叠；其中，所述宽度方向平行于载流子的移动方向。
可选的，所述的半导体器件还包括：自对准区，位于所述体区的顶部，所述自对准区的掺杂离子的类型与所述体区的掺杂离子的类型不同。
可选的，所述自对准区的掺杂离子的原子量大于所述体区的掺杂离子的原子量。
可选的，所述的半导体器件还包括：浅层重掺杂区，位于所述漂移区的顶部；其中，所述浅层重掺杂区的掺杂离子的类型与所述漂移区的掺杂离子的类型相同；所述浅层重掺杂区的掺杂离子的原子量大于所述漂移区的掺杂离子的原子量。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在本发明实施例中，提供半导体衬底；在所述半导体衬底内形成漂移区；在所述漂移区形成隔离结构；在所述半导体衬底的表面形成栅极结构，并在形成所述栅极结构之后，在所述半导体衬底内形成体区，所述体区与所述漂移区邻接且与所述隔离结构之间具有间隔，所述栅极结构的一端在宽度方向上与所述体区有交叠，所述栅极结构的另一端在宽度方向上与所述隔离结构有交叠；其中，所述宽度方向平行于载流子的移动方向。采用上述方案，通过先形成隔离结构与栅极结构，并在形成所述栅极结构之后形成体区，可以更准确地确定体区的离子注入位置，提高栅极结构与体区之间的距离的可控性，从而有机会设置体区具有更小的宽度，由于体区的顶部为源区与漏区之间的沟道，减小其宽度有助于降低器件的源漏导通电阻Ron。
进一步，通过采用同一掩膜层，也即第一掩膜层形成栅极结构和体区，相比于采用不同的掩膜层形成栅极结构和体区，可以使所述栅极结构与所述体区的位置的可控性更强，从而进一步有机会设置体区的宽度更小。
进一步，在所述体区进行第二离子注入，形成自对准区，由于自对准区位于所述体区的顶部，且与所述体区的掺杂离子的类型不同，可以占据一部分体区的沟道区域，从而形成更短的沟道，有助于进一步减小源漏导通电阻。
进一步，所述自对准区的掺杂离子的原子量大于所述体区的掺杂离子的原子量，在后续对半导体衬底进行热处理时，由于体区内的掺杂离子的原子量较小，容易扩散，而自对准区内的掺杂离子的原子量较大，不容易扩散，因此不会影响半导体衬底较深区域的掺杂结构，并且在自对准区与体区的掺杂面积一致时，仍然可以通过扩散形成沟道区，避免使自对准区与漂移区穿通，并且由于采用扩散方式形成所述半导体器件的沟道，因此沟道宽度非常小，有机会获得非常小的源漏导通电阻。
进一步，对所述漂移区的至少一部分区域进行第四离子注入，形成浅层重掺杂区，由于浅层重掺杂区位于所述漂移区的顶部，且与所述漂移区的掺杂离子的类型相同，且原子量较大，不容易扩散，有助于提供更多的载流子，进一步减小源漏导通电阻，并且由于浅层重掺杂区位于所述漂移区的顶部，不会对隔离结构的底部区域的掺杂情况产生影响，也即有助于保持击穿电压(Breakdown Voltage)，避免由于增加的掺杂工艺导致击穿的发生。
附图说明
图1是现有技术中一种半导体器件的剖面结构示意图；
图2是本发明实施例中一种半导体器件的形成方法的流程图；
图3至图10是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图。
具体实施方式
在现有的LDMOS制造工艺中，先通过离子注入形成体区(Body Implant Area)，再形成隔离结构和栅极(Gate)结构，导致器件受到制造工艺的限制，Ron通常较大，影响运算速度。
参照图1，图1是现有技术中一种半导体器件的剖面结构示意图。
所述半导体器件可以包括半导体衬底100、漂移区110、体区120、隔离结构102、栅极结构130，还可以包括位于体区120的体端(B)133、源端(S)134以及位于漂移区110的漏端(D)135。
在具体实施中，可以首先采用离子注入工艺，在所述半导体衬底100内分别形成漂移区110以及体区120，然后在所述漂移区110内形成隔离结构102，进而形成栅极结构130，所述栅极结构130的一端在宽度方向上与所述体区120有交叠，所述栅极结构130的另一端在宽度方向上与所述隔离结构102有交叠。
图1示出的虚线用于表示所述半导体器件内的电流方向，由于在体区120内形成的沟道区域T较宽，且漂移区110的掺杂浓度较小或者由于热处理导致扩散后的掺杂浓度较小，导致载流子移动速度减慢，也即源漏导通电阻Ron较大。
本发明的发明人经过研究发现，在现有技术中，先通过离子注入形成体区120，再形成隔离结构102和栅极结构130，则在形成体区120时，并不能够以隔离结构102和栅极结构130的位置作为参考，容易导致体区120与后续形成的栅极结构130之间的距离不可控，因此为了保证栅极结构130与体区120顶部表面的一部分能够接触，通常设置体区120的宽度较大，进而由于体区120的掺杂类型与漂移区110的掺杂类型不同，导致半导体器件的源漏导通电阻Ron较大。
需要指出的是，在现有技术中，由于是采用离子注入工艺，在所述半导体衬底100内分别形成的漂移区110以及体区120，因此所述漂移区110以及体区120之间通常具有间隔，从而进一步导致半导体器件的宽度较大，以及源漏导通电阻Ron较大。
本发明的发明人经过研究进一步发现，对于高压横向扩散晶体管(LaterallyDiffused Metal Oxide Semiconductor，LDMOS)，为满足高击穿电压(Breakdown Voltage)的需求，需要对漂移区110进行轻掺杂和长时间热处理(Long Thermal Process)，但这对Ron的改进不利。
在本发明实施例中，提供半导体衬底；在所述半导体衬底内形成漂移区；在所述漂移区形成隔离结构；在所述半导体衬底的表面形成栅极结构，并在形成所述栅极结构之后，在所述半导体衬底内形成体区，所述体区与所述漂移区邻接且与所述隔离结构之间具有间隔，所述栅极结构的一端在宽度方向上与所述体区有交叠，所述栅极结构的另一端在宽度方向上与所述隔离结构有交叠；其中，所述宽度方向平行于载流子的移动方向。采用上述方案，通过先形成隔离结构与栅极结构，并在形成所述栅极结构之后形成体区，可以更准确地确定体区的离子注入位置，提高栅极结构与体区之间的距离的可控性，从而有机会设置体区具有更小的宽度，由于体区的顶部为源区与漏区之间的沟道，减小其宽度有助于降低器件的源漏导通电阻。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参照图2，图2是本发明实施例中一种半导体器件的形成方法的流程图。所述半导体器件的形成方法可以包括步骤S21至步骤S24：
步骤S21：提供半导体衬底；
步骤S22：在所述半导体衬底内形成漂移区；
步骤S23：在所述漂移区形成隔离结构；
步骤S24：在所述半导体衬底的表面形成栅极结构，并在形成所述栅极结构之后，在所述半导体衬底内形成体区，所述体区与所述漂移区邻接且与所述隔离结构之间具有间隔，所述栅极结构的一端在宽度方向上与所述体区有交叠，所述栅极结构的另一端在宽度方向上与所述隔离结构有交叠。
其中，所述宽度方向平行于载流子的移动方向。
下面结合图3至图10对上述各个步骤进行说明。
图3至图10是本发明实施例中一种半导体器件的形成方法中各步骤对应的器件剖面结构示意图。
参照图3，提供半导体衬底200，对所述半导体衬底进行第三离子注入，以形成漂移区210，对所述漂移区210的至少一部分区域进行第四离子注入，形成浅层重掺杂区212。
其中，所述浅层重掺杂区212可以位于所述漂移区210的顶部，所述浅层重掺杂区212的掺杂离子的类型可以与所述漂移区210的掺杂离子的类型相同，所述浅层重掺杂区212的掺杂离子的原子量可以大于所述漂移区210的掺杂离子的原子量。
在具体实施中，所述半导体衬底200可以为硅衬底，或者所述半导体衬底200的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等适当的应用于半导体器件的材料，所述半导体衬底200还可以为绝缘体表面的硅衬底或者绝缘体表面的锗衬底，或者是生长有外延层(Epitaxy layer，Epi layer)的衬底。
进一步地，所述漂移区210以及所述浅层重掺杂区212可以采用离子注入工艺形成。
具体地，所述浅层重掺杂区212的掺杂离子的类型与所述漂移区210的掺杂离子的类型可以相同，例如均为P型离子或均为N型离子，且所述浅层重掺杂区212的掺杂离子的原子量可以大于所述漂移区210的掺杂离子的原子量。
在本发明实施例中，对所述漂移区210的至少一部分区域进行第四离子注入，形成浅层重掺杂区212，由于浅层重掺杂区212位于所述漂移区210的顶部，且与所述漂移区210的掺杂离子的类型相同，且原子量较大，不容易扩散，有助于提供更多的载流子，进一步减小源漏导通电阻Ron，并且由于浅层重掺杂区212位于所述漂移区210的顶部，不会对后续形成的隔离结构的底部区域的掺杂情况产生影响，也即有助于保持击穿电压，避免由于增加的掺杂工艺导致击穿的发生。
进一步地，所述浅层重掺杂区212的掺杂离子的类型与所述漂移区210的掺杂离子的类型可以均为N型，且所述漂移区210的掺杂离子可以为P离子，所述浅层重掺杂区212的掺杂离子可以为As离子。
在本发明实施例中，通过设置漂移区210的掺杂离子为P离子，所述浅层重掺杂区212的掺杂离子为As离子，可以实现浅层重掺杂区212原子量较大，不容易扩散，从而不容易对后续形成的隔离结构的底部区域的掺杂情况产生影响。
进一步地，所述浅层重掺杂区212的掺杂离子的类型与所述漂移区210的掺杂离子的类型可以均为P型，且所述漂移区210的掺杂离子可以为B离子，所述浅层重掺杂区212的掺杂离子可以为In离子。
在本发明实施例中，通过设置漂移区210的掺杂离子为B离子，所述浅层重掺杂区212的掺杂离子为In离子，可以实现浅层重掺杂区212原子量较大，不容易扩散，从而不容易对后续形成的隔离结构的底部区域的掺杂情况产生影响。
对所述漂移区210的至少一部分区域进行第四离子注入，形成浅层重掺杂区212之前，还包括：对所述半导体衬底200进行第二热处理。
具体地，对所述半导体衬底200进行第二热处理也即对所述半导体衬底200以及所述漂移区210进行热处理，可以使得掺杂离子扩散至半导体衬底200的更深处，提高半导体器件的性能。
在本发明实施例中，在进行第二热处理之后，才对所述漂移区210的至少一部分区域进行第四离子注入，形成浅层重掺杂区212，容易使得浅层重掺杂区212的掺杂浓度大于所述漂移区210的掺杂浓度，进而由于存在浓度差，使得与后续形成的栅极结构更近的区域存在更多的载流子，从而进一步降低半导体器件的源漏导通电阻Ron。
参照图4，在所述漂移区210形成隔离结构202。
在具体实施中，所述隔离结构202有助于提高击穿电压，降低半导体器件被击穿的可能性。
进一步地，所述隔离结构202的深度大于所述浅层重掺杂区212的深度。其中，所述深度方向垂直于所述半导体衬底200的表面。
在本发明实施例中，通过设置隔离结构202的深度较大，可以增大载流子绕过隔离结构202的底部区域的难度，有助于使半导体器件保持较高的击穿电压。
参照图5，在所述半导体衬底200的表面形成栅极材料层231，在所述栅极材料层231的表面形成第二掩膜层262，以所述第二掩膜层262为掩膜，对所述栅极材料层进行刻蚀，以将保留区域以外的栅极材料层231移除，所述保留区域指的是所述栅极结构在所述半导体衬底200表面占据的区域A以及体区在所述半导体衬底200表面占据的区域B。
其中，所述栅极材料层231的材料可以包括介质材料以及栅极主体材料，所述介质材料例如可以为氧化硅(SiO2)，以形成栅氧化层；所述栅极主体材料例如可以为多晶硅(Poly)。
参照图6，形成第一掩膜层261，所述第一掩膜层261暴露出所述体区在所述半导体衬底表面占据的区域B，以所述第一掩膜层261为掩膜，对所述栅极材料层231(参照图5)进行刻蚀，以形成所述栅极结构230。
需要指出的是，在本发明实施例中，所述第一掩膜层261覆盖所述栅极结构230以及部分非栅极结构的区域，且暴露出体区，因此在对体区进行离子注入时，所述第一掩膜层261可以继续作为掩膜使用，如果仅形成覆盖所述栅极结构230的掩膜层，则在对体区进行离子注入时需要以所述栅极结构230作为掩膜，容易对所述栅极结构230产生损伤。采用本发明实施例的方案，有助于更好的对栅极结构230进行保护。
参照图7，以所述第一掩膜层261为掩膜，进行第一离子注入，以形成初始体区221。
其中，所述初始体区221的掺杂离子的类型与所述漂移区210的掺杂离子的类型不同。
在本发明实施例中，通过采用同一掩膜层，也即第一掩膜层261形成栅极结构230和初始体区221，相比于采用不同的掩膜层分别形成栅极结构和体区，可以使所述栅极结构230与所述初始体区221的位置的可控性更强，从而进一步有机会设置后续形成的体区的宽度更小。
参照图8，以所述第一掩膜层261为掩膜，进行第二离子注入，以形成初始自对准区223。
其中，所述初始自对准区223位于所述初始体区221的顶部，所述初始自对准区223的掺杂离子的类型与所述初始体区221的掺杂离子的类型不同。
在本发明实施例中，在所述初始体区221进行第二离子注入，形成初始自对准区223，由于初始自对准区223位于所述初始体区221的顶部，且与所述初始体区221的掺杂离子的类型不同，可以占据一部分初始体区221的沟道区域，从而形成更短的沟道，有助于进一步减小源漏导通电阻Ron。
进一步地，所述初始自对准区223的掺杂离子的原子量可以大于所述初始体区221的掺杂离子的原子量。
在本发明实施例中，所述初始自对准区223的掺杂离子的原子量大于所述初始体区221的掺杂离子的原子量，在后续对半导体衬底200进行热处理时，由于初始体区221内的掺杂离子的原子量较小，容易扩散，而初始自对准区223内的掺杂离子的原子量较大，不容易扩散，因此不会影响半导体衬底200较深区域的掺杂结构，并且在初始自对准区223与初始体区221的掺杂面积一致时，仍然可以通过扩散形成沟道区，避免使初始自对准区223与漂移区210穿通，并且由于采用扩散方式形成所述半导体器件的沟道，因此沟道宽度非常小，有机会获得非常小的源漏导通电阻Ron。
进一步地，所述初始体区221的掺杂离子的类型可以为P型，所述初始自对准区223的掺杂离子的类型可以为N型，且所述初始体区221的掺杂离子可以为B离子，所述初始自对准区223的掺杂离子可以为As离子。
在本发明实施例中，通过设置所述初始体区221的掺杂离子可以为B离子，所述初始自对准区223的掺杂离子可以为As离子，可以实现初始自对准区223原子量较大，不容易扩散，从而不容易与初始体区221一起扩散，影响沟道的形成，且提高击穿的危险。
进一步地，所述初始体区221的掺杂离子的类型可以为N型，所述初始自对准区223的掺杂离子的类型可以为P型，且所述初始体区221的掺杂离子可以为P离子，所述初始自对准区223的掺杂离子可以为In离子。
在本发明实施例中，通过设置初始体区221的掺杂离子可以为P离子，所述初始自对准区223的掺杂离子可以为In离子，可以实现浅层重掺杂区212原子量较大，不容易扩散，从而不容易对后续形成的隔离结构的底部区域的掺杂情况产生影响。
参照图9，去除所述第一掩膜层261(参照图8)，对所述半导体衬底200进行第一热处理，以在扩散后，形成体区220以及自对准区222。
具体地，由于自对准区222的掺杂离子的原子量大于所述体区220的掺杂离子的原子量，因此在扩散后，自对准区222的扩散宽度小于所述体区220的扩散宽度，从而可以在体区220内形成沟道区域L。
在本发明实施例中，通过扩散形成沟道区域L，可以使得体区220内的沟道区域L尽可能小，从而满足极小的源漏导通电阻Ron的需求。
参照图10，形成位于体区220的体端(B)233、源端(S)234以及位于漂移区210的漏端(D)235。
图10示出的虚线用于表示所述半导体器件内的电流方向，在体区220内形成的沟道区域L较窄，尤其是相对于图1中的沟道区域T，沟道区域L的宽度显著减小。且浅层重掺杂区212的掺杂浓度较大，有助于提高载流子移动速度，也即有效地降低了源漏导通电阻Ron。
在本发明实施例中，通过先形成隔离结构202与栅极结构230，并在形成所述栅极结构230之后形成体区220，可以更准确地确定体区220的离子注入位置，提高栅极结构230与体区220之间的距离的可控性，从而有机会设置体区220具有更小的宽度，由于体区220的顶部为源区与漏区之间的沟道，减小其宽度有助于降低器件的源漏导通电阻Ron。
进一步地，所述半导体器件可以为LDMOS，尤其是高压LDMOS。
在本发明实施例中，通过设置沟道区域L较窄以及浅层重掺杂区212的掺杂浓度较大，可以降低器件的源漏导通电阻Ron以及保持较高的击穿电压，更好地满足高压LDMOS的需求。
在本发明实施例中，还提供了一种半导体器件，如图10所示，可以包括：半导体衬底200；栅极结构230，位于所述半导体衬底200的表面；漂移区210，位于所述半导体衬底200内；隔离结构202，位于所述漂移区210；体区220，位于所述半导体衬底200内，所述体区220与所述漂移区210邻接且与所述隔离结构202之间具有间隔，所述栅极结构230的一端在宽度方向上与所述体区220有交叠，所述栅极结构230的另一端在宽度方向上与所述隔离结构202有交叠；其中，所述宽度方向平行于载流子的移动方向。
需要指出的是，在现有技术中，由于是在所述半导体衬底内先分别形成的漂移区以及体区，再形成隔离结构与栅极结构，因此所述漂移区以及体区之间通常具有间隔。
而在本发明实施例中，由于先形成漂移区210、隔离结构202与栅极结构230，并在形成所述栅极结构230之后形成体区220，因此所述体区220与所述漂移区210邻接。
在本发明实施例中，通过先形成隔离结构202与栅极结构230，并在形成所述栅极结构230之后形成体区220，可以更准确地确定体区220的离子注入位置，提高栅极结构230与体区220之间的距离的可控性，从而有机会设置体区220具有更小的宽度，由于体区220的顶部为源区与漏区之间的沟道，减小其宽度有助于降低器件的源漏导通电阻Ron。
进一步，所述的半导体器件还可以包括：自对准区222，位于所述体区220的顶部，所述自对准区222的掺杂离子的类型与所述体区220的掺杂离子的类型不同。
进一步，所述自对准区222的掺杂离子的原子量大于所述体区220的掺杂离子的原子量。
进一步，所述的半导体器件还可以包括：浅层重掺杂区212，位于所述漂移区210的顶部；其中，所述浅层重掺杂区212的掺杂离子的类型与所述漂移区210的掺杂离子的类型相同；所述浅层重掺杂区212的掺杂离子的原子量大于所述漂移区210的掺杂离子的原子量。
进一步地，所述半导体器件可以为LDMOS。
关于该半导体器件的原理、具体实现和有益效果请参照前文及图2至图10示出的关于半导体器件的形成方法的相关描述，此处不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (14)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底；
在所述半导体衬底内形成漂移区；
在所述漂移区形成隔离结构；
在所述半导体衬底的表面形成栅极结构，并在形成所述栅极结构之后，在所述半导体衬底内形成体区，所述体区与所述漂移区邻接且与所述隔离结构之间具有间隔，所述栅极结构的一端在宽度方向上与所述体区有交叠，所述栅极结构的另一端在宽度方向上与所述隔离结构有交叠；
其中，所述宽度方向平行于载流子的移动方向。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述半导体衬底的表面形成栅极结构，以及在所述半导体衬底内形成体区包括：
在所述半导体衬底的表面形成栅极材料层；
对所述栅极材料层进行刻蚀，以将保留区域以外的栅极材料层移除，所述保留区域指的是所述栅极结构以及体区在所述半导体衬底表面占据的区域；
形成第一掩膜层，所述第一掩膜层暴露出所述体区在所述半导体衬底表面占据的区域；
以所述第一掩膜层为掩膜，对所述栅极材料层进行刻蚀，以形成所述栅极结构；
以所述第一掩膜层为掩膜，进行第一离子注入，以形成所述体区。
3.根据权利要求2所述的半导体器件的形成方法，其特征在于，还包括：
以所述第一掩膜层为掩膜，进行第二离子注入，以形成自对准区；
其中，所述自对准区位于所述体区的顶部，所述自对准区的掺杂离子的类型与所述体区的掺杂离子的类型不同。
4.根据权利要求3所述的半导体器件的形成方法，其特征在于，所述自对准区的掺杂离子的原子量大于所述体区的掺杂离子的原子量。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，
所述体区的掺杂离子为B离子，所述自对准区的掺杂离子为As离子；
或者，
所述体区的掺杂离子为P离子，所述自对准区的掺杂离子为In离子。
6.根据权利要求4所述的半导体器件的形成方法，其特征在于，还包括：
去除所述第一掩膜层；
对所述半导体衬底进行第一热处理。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，在所述半导体衬底中形成漂移区包括：
对所述半导体衬底进行第三离子注入，以形成漂移区；
对所述漂移区的至少一部分区域进行第四离子注入，形成浅层重掺杂区；
其中，所述浅层重掺杂区位于所述漂移区的顶部；
所述浅层重掺杂区的掺杂离子的类型与所述漂移区的掺杂离子的类型相同；
所述浅层重掺杂区的掺杂离子的原子量大于所述漂移区的掺杂离子的原子量。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，
所述漂移区的掺杂离子为P离子，所述浅层重掺杂区的掺杂离子为As离子；
或者，
所述漂移区的掺杂离子为B离子，所述浅层重掺杂区的掺杂离子为In离子。
9.根据权利要求7所述的半导体器件的形成方法，其特征在于，对所述漂移区的至少一部分区域进行第四离子注入，形成浅层重掺杂区之前，还包括：对所述半导体衬底进行第二热处理。
10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体器件为LDMOS。
11.一种半导体器件，其特征在于，包括：
半导体衬底；
栅极结构，位于所述半导体衬底的表面；
漂移区，位于所述半导体衬底内；
隔离结构，位于所述漂移区；
体区，位于所述半导体衬底内，所述体区与所述漂移区邻接且与所述隔离结构之间具有间隔，所述栅极结构的一端在宽度方向上与所述体区有交叠，所述栅极结构的另一端在宽度方向上与所述隔离结构有交叠；
其中，所述宽度方向平行于载流子的移动方向。
12.根据权利要求11所述的半导体器件，其特征在于，还包括：
自对准区，位于所述体区的顶部，所述自对准区的掺杂离子的类型与所述体区的掺杂离子的类型不同。
13.根据权利要求12所述的半导体器件，其特征在于，所述自对准区的掺杂离子的原子量大于所述体区的掺杂离子的原子量。
14.根据权利要求11所述的半导体器件，其特征在于，还包括：
浅层重掺杂区，位于所述漂移区的顶部；
其中，所述浅层重掺杂区的掺杂离子的类型与所述漂移区的掺杂离子的类型相同；
所述浅层重掺杂区的掺杂离子的原子量大于所述漂移区的掺杂离子的原子量。
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