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CN111403407A - 三维存储器及其控制方法、控制装置和存储介质 - Google Patents

三维存储器及其控制方法、控制装置和存储介质 Download PDF

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CN111403407A
CN111403407A CN202010186524.XA CN202010186524A CN111403407A CN 111403407 A CN111403407 A CN 111403407A CN 202010186524 A CN202010186524 A CN 202010186524A CN 111403407 A CN111403407 A CN 111403407A
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CN
China
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dimensional memory
layer
memory
layers
gate
Prior art date
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Application number
CN202010186524.XA
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王迪
周文犀
夏志良
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Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
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Abstract

本发明提供一种三维存储器及其控制方法、控制装置和存储介质，该三维存储器包括半导体衬底；半导体材料层，位于所述半导体衬底上；堆叠结构，位于所述半导体材料层上，所述堆叠结构包括交替叠置的介电层和栅极层；存储串，穿过所述堆叠结构和半导体材料层；其中，所述堆叠结构的最底部的至少两层所述栅极层作为底部选择管的栅极层。利用本发明，通过在三维存储器中设计使用多层底部选择管，在进行数据操作(包括编程、读取及参数操作)时可以更好的实现下选择管的关断以及打开的操作，提高三维存储器的整体性能。

Description

三维存储器及其控制方法、控制装置和存储介质
技术领域
本发明属于半导体技术领域，特别是涉及三维存储器及其控制方法、控制装置和存储介质。
背景技术
传统的三维存储器中，一般采用硅选择性外延生长(Silicon Epitaxy Growth，简称SEG)技术于沟道孔的底部形成与沟道层连接的单晶硅外延层，该单晶硅外延层与其下方的半导体衬底中的P阱(也可以是N阱)共同构成底部选择管的L型沟道，也即在SEG技术中，所述底部选择管由L型SEG晶体管构成，底部选择管BSG的L型沟道为缺陷态较少的单晶硅，单层的底部选择管BSG就可以实现正常的关断和打开操作。
但是随着三维存储器中栅极层的层数增加，例如当层数大于96以后，和硅选择性外延生长SEG结合的SONO(硅-氧化硅-氮化硅-氧化硅)刻蚀工艺窗口越来越边缘化(Margin)，不能满足工艺需求，此时侧壁多晶硅外延生长(Sidewall SEG，简称SWS)技术被引入，在SWS中，采用的全部是缺陷态较多晶硅沟道，在对三维存储器进行数据操作(包括编程、读取及参数操作)时，单层的底部选择管BSG难以实现正常的关断和打开操作，这将影响三维存储器的存储性能。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器及其控制方法、控制装置和存储介质，用于解决现有技术中采用SWS技术的三维存储器，在进行数据操作时不能很好的实现关断和打开操作的技术问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器，所述三维存储器包括：
半导体衬底；
半导体材料层，位于所述半导体衬底上；
堆叠结构，位于所述半导体材料层上，所述堆叠结构包括交替叠置的介电层和栅极层；
存储串，穿过所述堆叠结构和半导体材料层；
其中，所述堆叠结构的最底部的至少两层所述栅极层作为底部选择管的栅极层。
在一可选实施例中，所述存储串包括沿径向向内的方向依次设置的功能侧壁层和沟道层.
在一可选实施例中，所述存储串还包括高介电常数介质层，所述高介电常数介质层包围所述功能侧壁层。
在一可选实施例中，所述功能侧壁层包括：
阻挡层，形成于所述沟道孔的侧壁表面；
存储层，形成于所述阻挡层的表面；以及
隧穿层，形成于所述存储层的表面。
在一可选实施例中，所述三维存储器结构还包括填充绝缘层，所述填充绝缘层形成于所述沟道层表面，并填充于所述沟道孔内。
在一可选实施例中，所述填充绝缘层中还形成有绝缘间隙。
在一可选实施例中，所述半导体材料层位于所述沟道层的外围并与所述沟道层的侧壁相接触。
在一可选实施例中，所述半导体材料层的材料包括多晶硅。
在一可选实施例中，所述三维存储器还包括虚拟栅极层，位于所述堆叠结构与所述半导体材料层之间，所述存储串穿过所述虚拟栅极层。
在一可选实施例中，所述三维存储器包括三维NAND型存储器。
在一可选实施例中，所有的所述底部选择管的所述栅极层公共连接。
为实现上述目的及其他相关目的，本发明还提供一种上述任意一项所述的三维存储器的控制方法，所述控制方法包括：
所述三维存储器的半导体衬底上设置有掺杂阱，所述掺杂阱通过所述半导体材料层与所述存储串连接；所述三维存储器控制方法包括擦除操作，在进行擦除操作时：
向所述三维存储器的所述半导体衬底的所述掺杂阱上施加擦除电压；
施加所述擦除电压一预设时段后，向所述三维存储器的所有的底部选择管的栅极层上施加开启电压；其中，在所述预设时段内，所述三维存储器的所有的所述底部选择管的栅极层上的栅极电压为零。
在一可选实施例中，所述擦除电压大于所述开启电压。
在一可选实施例中，所述掺杂阱包括P阱或者N阱。
在一可选实施例中，所述三维存储器控制方法还包括编程操作，在进行编程操作时，所述三维存储器的所有的所述底部选择管的栅极层的栅极电压为零，以利用所述三维存储器的所有的所述底部选择管实现关断。
在一可选实施例中，所述三维存储器控制方法还包括数据读取操作，在进行数据读取时，同时于所述三维存储器的所有的所述底部选择管的栅极层上施加开启电压。
为实现上述目的及其他相关目的，本发明还提供一种控制装置，所述控制装置包括：
通信器，用于与外部通信；
存储器，用于存储计算机程序；
处理器，连接所述通信器及存储器，用于运行所述计算机程序以执行上述任意一项所述的三维存储器控制方法。
为实现上述目的及其他相关目的，本发明还提供一种计算机可读存储介质，存储有计算机程序；所述计算机程序运行时执行上述任意一项所述的三维存储器控制方法。
利用本发明，通过在三维存储器中设计使用多层底部选择管BSG，在进行数据操作(包括编程、读取及参数操作)时可以更好的实现下选择管的关断以及打开的操作，提高三维存储器的整体性能；
在进行擦除时，通过P阱(也可以是N阱)擦除电压和底部选择管BSG的栅极电压的延时产生的虹吸效应可以实现更好的擦除，同时多层底部选择管BSG可以更加有效的实现关断，有效防止在延时期间的空穴上行对擦除效率的影响；
在对一选定存储单元进行编程时，多层底部选择管BSG的良好关断效果，可以有降低对于与该选定单元位于同一字线上的其他未选定存储单元的栅极干扰(Disturb)，同时在读取时，多层底部选择管BSG也可以实现充分打开，几乎不影响三维存储器的读取性能。
附图说明
图1显示为一种示例的三维存储器的结构示意图。
图2显示为本发明的三维存储器的结构示意图。
图3显示为图2的三维存储器的一个存储块的等效电路的部分电路图。
图4显示为本发明的三维存储器的控制方法中进行擦除操作时P阱电压和底部选择管的栅极电压的实施示意图。
图5示出了图2的三维存储器的一个存储块在进行编程时的等效电路的部分电路图。
图6显示为图1的三维存储器的一个存储块在进行编程时的等效电路的部分电路图。
图7显示为本发明的三维存储器的控制装置的结构框图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。
图1示出了一种三维存储器的局部结构示意图，如图1所示，所述三维存储器结构包括：半导体衬底110、半导体材料层190，堆叠结构130及存储串(图1中只示出了具有一个存储串的情形，实际中一般包含多个。所述半导体材料层190位于所述半导体衬底110和所述堆叠结构130之间；所述堆叠结构130形成于所述半导体衬底110上，且所述堆叠结构130中形成有沟道孔，其中，所述堆叠结构130包括交替叠置的栅极层132及绝缘介质层131，所述沟道孔贯穿所述堆叠结构130、所述半导体材料层190并延伸至所述半导体衬底110中；所述存储串形成于所述沟道孔中，所述存储串由所述沟道孔的由中心向外依次包括填充绝缘层170、沟道层160、功能侧壁层150以及高介电常数介质层140；所述功能侧壁层150自所述沟道孔的侧壁至中心的方向依次包括阻挡层151、存储层152和隧穿层153。需要说明的是，为了以示区别图1中的标号“1xx”的结构分别对应下文实施例一的“2xx”，详见下文相关部分描述，在此不做赘述。
请参阅图1，在该示例中，所述半导体材料层190的上表面与所述堆叠结构130中的绝缘介质层131接触。所述沟道孔贯穿所述半导体材料层190，且所述半导体材料层190位于所述沟道层160的外围并于所述沟道层160的侧壁相接触，沟道层160通过半导体材料层190与形成于半导体衬底110中的阱层(例如P阱或N阱)连接。具体地，请参阅图1，所述高介电常数介质层140及所述功能侧壁层150对应于所述半导体材料层190的位置形成有外延沉积凹槽，所述半导体材料层190形成于所述外延沉积凹槽中，与所述沟道层160的外侧壁相接触，所述半导体材料层190包覆这部分高介电常数介质140及功能侧壁层150部分，所述半导体材料层190的材料可以是多硅层，可以采用但不仅限于选择性外延工艺(SelectiveEpitaxy Growth，简称SEG)来形成。
图1所示的三维存储器中，将所述堆叠结构130的最底层的一层栅极层132作为底部选择管BSG的栅极层132，也即采用该三维存储器采用单层底部选择管BSG，由于沟道层160采用多晶硅，而半导体材料层190也采用多晶硅，由于多晶硅材质的沟道层具有较多缺陷态，在对三维存储器进行数据操作时，单层BSG难以实现正常的关断和打开操作。基于此，如图2所示，本发明提供一种三维存储器，通过设计使用多层底部选择管，可以更好的实现三维存储器在进行数据操作时的关断和打开操作。
实施例一
图2示出了本发明的实施例的三维存储器的局部结构示意图。请参阅图2，所述三维存储器结构包括：半导体衬底210，半导体材料层290，堆叠结构230及存储串(图1中只示出了具有一个存储串的情形，实际中一般包含多个。所述半导体材料层290位于所述半导体衬底210和所述堆叠结构230之间；所述堆叠结构230形成于所述半导体衬底210上，且所述堆叠结构230中形成有沟道孔，其中，所述堆叠结构230包括交替叠置的栅极层232及绝缘介质层231，所述沟道孔贯穿所述堆叠结构230、所述半导体材料层290并延伸至所述半导体衬底210中；所述存储串形成于所述沟道孔中，也即所述存储串穿过所述堆叠结构和半导体材料层，所述存储串至少包括沿径向向内的方向依次设置的功能侧壁层250和沟道层260，所述功能侧壁层250形成于所述沟道孔的内壁上(侧壁及底部)，所述沟道层260形成于所述功能侧壁层250的表面。
具体地，在本发明中，所述半导体衬底210可以根据器件的实际需求进行选择，所述半导体衬底210可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述半导体衬底210还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底210还可以为叠层结构，例如硅/锗硅叠层等，本实施例中，所述半导体衬底210包括单晶硅衬底。另外，所述半导体衬底210可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂，所述半导体衬底210中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或pn结二极管等，所述半导体衬底210中还可以具有外围电路。
具体地，请参阅图2，在本发明中，所述堆叠结构230包括在垂直方向(垂直于所述衬底的延伸面)上堆叠的多个栅极层232，以及位于相邻栅极层232之间起到隔离作用的多个绝缘介质层231，所述栅极层232的数目可以根据需要进行选择，作为示例，作为字线WL的栅极层232的层数例如可为8、16、32层、64、层、128层等。作为示例，所述栅极层232例如可采用导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合；所述绝缘介质层231采用绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅中的任意一种或其任何组合。
需要说明的是，所述功能侧壁层250可以直接形成于所述沟道孔的侧壁及底部，也可以通过其他材料层形成于所述沟道孔的侧壁表面及所述沟道孔的底部，也即所述沟道孔的侧壁表面及所述沟道孔的底部与所述功能侧壁层250之间还形成有其他材料层。请参阅图2，在本实施例中，所述沟道孔的侧壁及底部形成有高介电常数介质层240，所述功能侧壁层250形成于所述高介电常数介质层240表面，换句话说，所述高介电常数介质层包围所述功能侧壁层。作为示例，所述功能侧壁层250自所述沟道孔的侧壁至中心的方向依次包括阻挡层251、存储层252和隧穿层253。作为示例，所述阻挡层251包括横向交替叠置的氧化物层及氮氧化物层；所述存储层252包括横向交替叠置的氮化物层及氮氧化物层；所述隧穿层253包括横向间隔排布的氧化物层及位于所述氧化物层之间的氮氧化物层。作为示例，所述阻挡层251可以包括但不仅限于氧化硅层，所述存储层252可以包括但不仅限于氮化硅层，所述隧穿层253可以包括但不仅限于氧化硅层。在一具体示例中，所述阻挡层251包括氧化硅层，所述存储层252包括氮化硅层，所述隧穿层253包括氧化硅层，从而形成ONO结构的功能侧壁层250。
请参阅图2，在一可选实施例中，所述存储串还包括填充绝缘层，所述填充绝缘层形成于所述沟道层260表面，并填充于所述沟道孔内；可通过控制所述填充绝缘层的形成工艺参数来于所述填充绝缘层中形成有绝缘间隙280，绝缘间隙280可以释放所述绝缘间隙280周围材料层的应力，并有利于所述堆叠结构230的层数的提高。
请参阅图2，在本实施例中，所述半导体材料层290的上表面与所述堆叠结构230中的绝缘介质层231接触。可以理解的是，在其他实施例中，也可在所述半导体材料层290与所述堆叠结构230之间形成额外的氧化层，譬如氧化硅层等。具体地，所述沟道孔贯穿所述半导体材料层290，且所述半导体材料层290位于所述沟道层260的外围并与所述沟道层260的侧壁相接触，沟道层260通过半导体材料层290与形成于半导体衬底210中的掺杂阱(例如P阱或N阱)连接。具体地，请参阅图2，所述高介电常数介质层240及所述功能侧壁层250对应于所述半导体材料层290的位置形成有外延沉积凹槽，所述半导体材料层290形成于所述外延沉积凹槽中，与所述沟道层260的外侧壁相接触，所述半导体材料层290包覆这部分高介电常数介质及功能侧壁层250部分，所述半导体材料层290的材料可以是硅层，可以采用但不仅限于选择性外延工艺SEG来形成。
需要说明的是，在本实施例中，位于将堆叠结构230最底部的至少两层栅极层232作为两层底部选择管BSG的栅极层232，也即将堆叠结构230最底部的至少两层栅极层232与所述三维存储器的源极选择线GSL(例如图3和图5中的GSL1和GSL2)，而将底部选择管BSG的栅极层232上方的其他栅极层232作为存储层252，也就是说本发明的半导体结构中每个存储串至少具有两个底部选择管BSG，从而在对所述三维存储器进行数据操作时，所有的所述底部选择管BSG同步处于关断或打开状态，利用多个底部选择管BSG可以更好的实现关断及打开操作，提高三维存储器的擦除、编程及读取时的性能，这将在下文展开具体描述，在此不做赘述。所述存储串的上方还具有与其一一对应连接的顶部选择管TSG，所述存储串通过所述顶部选择管TSG与相应的位线连接。
在本实施例中，所有的所述底部选择管的所述栅极层232公共连接，从而可以实现同时控制对应的底部选择管BSG的栅极层232的栅极电压，实现底部选择管BSG的打开或关闭。在一实施例中所有的所述底部选择管的所述栅极层232也可以是彼此不连接的，在进行控制时，通过在各所述底部选择管的栅极层232上施加相同的所需的栅极电压也同样可以实现本发明的目的。
图3示出了本实施例的三维存储器的等效电路图，具体示出了三维存储器中一个存储块Block的等效电路的相关部分的电路图。请参阅图3，存储串(下文称为NAND串)NAND串NS11和NS21布置在第一位线BL1与公共源极线ACS之间；NAND串NS12、NS22布置在第二位线BL2与公共源极线ACS(Array common Source,阵列共源极)之间。用于每个NAND串NS的顶部选择管TSG连接至对应的位线BL；用于每个NAND串NS的底部选择管BSG连接至公共源极线ACS，存储单元MC布置在每个NAND串NS的顶部选择管TSG与底部选择管BSG之间。
在下文中，将以行和列为单位定义NAND串NS。共同连接至一个位线BL的NAND串NS形成一列，因此，NAND串NS11、NS21连接至对应于第一列的第一位线BL1；NAND串NS12、NS22连接至对应于第二列的第二位线BL2；连接至一个串选择线SSL的NAND串NS形成一行，因此，NAND串NS11、NS12连接至对应于第一行的第一串选择线SSL1；NAND串NS21、NS22连接至对应于第二行的第二串选择线SSL2。同一行的NAND串NS共享一个串选择线SSL；不同行的NAND串NS分别连接至不同的串选择线SSL，也即图中的SSL1及SSL2。在同一行上的NAND串NS中具有相同高度的存储单元MC共享一个字线WL，在相同高度上，不同行上的NAND串NS的字线WL被公共连接。
如图3中所示，具有相同高度的字线WL公共连接，因此，当选择了特定字线WL时，连接至该特定字线WL的所有NAND串NS都被选择。不同行的NAND串NS连接至不同的串选择线SSL，不同列的NAND串NS连接至不同的位线BL，因此，可以通过串选择线SSL1和SSL2、位线BL1和BL2、以及字线WL1-WL4来选择某一具体的NAND串NS的一存储单元。
在一可选实施例中，所述三维存储器还包括虚拟栅极层(未图示)，位于所述堆叠结构与所述半导体材料层290之间，所述存储串穿过所述虚拟栅极层。所述虚拟栅极层的上表面与所述堆叠结构230中的绝缘介质层231接触，所述虚拟栅极层与所述半导体材料层290之间通过一额外的氧化层(譬如氧化硅或其它绝缘介质层)进行隔离。
需要说明的是，在图3以及下文将要介绍的图5及图6中，为了简化，只示出了包含四个存储串NS11、NS21、NS12和NS22，两条位线(BL1，BL2)，四条字线(WL1，WL2，WL3，WL4)，两条串选择线(SSL1和SSL2)，位于不同层的两条源选择线(GSL1和GSL2)的情形，在实际应用中，所述存储串、位线、字线、串选择线及源选择线的个数可以根据需要进行设置，不以此为限；同样可以理解，每个存储串中的底部选择管BSG也可以包括三个及以上，每个存储串中的存储单元MC也可以根据需要调整个数。作为示例，每个存储单元可以是一位存储单元或者多位存储单元。
实施例二
本发明的实施例还提供了一种图2所示的三维存储器的控制方法，所述三维存储器的控制方法包括擦除方法、编程方法以及读取方法，下面将从三个方面展开，并且下文中都是以三维存储器包含一个存储块Block的情况进行说明，可以理解的是，下述控制方法同样也可适用于包含多个存储块Block的三维存储器中的一个存储块Block的擦除，编程及读取操作。
所述三维存储器的半导体衬底210上设置有掺杂阱，所述掺杂阱通过所述半导体材料层与所述存储串的沟道层连接；所述三维存储器控制方法包括擦除操作步骤，在进行擦除操作时，一般是以一个存储块Block为单位来执行擦除操作。在本实施例中，在进行擦除操作时：首先向所述三维存储器的半导体衬底210的掺杂阱上施加擦除电压；接着在施加所述擦除电压一预设时间段后，通过源极选择线GSL于所述三维存储器(假设只包含一个存储块Block)的所有的底部选择管的栅极层232上施加开启电压；其中，在预设时间段内，所述三维存储器的存储块的所述底部选择管的栅极层232上的栅极电压为零；需要说明的是，在擦除操作时，三维存储器中各字线WL的电压在擦除过程中为零，也即在擦除操作时，在所有存储层252上均不施加开启电压。需要说明的是，该预设时间段的长短可以根据实际情况进行调整。
下面将结合图4来进行具体说明擦除过程。在进行擦除时，通过半导体衬底210中的P阱(在一些实施例中也可以是N阱)施加擦除电压PW Vers；在施加所述擦除电压一预设时间段后于所有底部选择管BSG的栅极层232上的施加开启电压Vers-α，其中，在预设时间段内，所有底部选择管BSG的栅极层232上的栅极电压为0，也即在预设时间段内，所有底部选择管BSG处于关断状态；通过PW Vers与BSG Vers-α的延时产生的虹吸效应可以更好的实现擦除，在预设时间段内，利用多层BSG可以更加有效的实现关断，防止在延时期间有空穴的上行，对擦除效率产生影。作为示例，在擦除过程中，擦除电压PW Vers需要保持大于施加在底部选择管BSG的栅极层232上施加的开启电压Vers-α。作为示例，所述预设时间段小于所述擦除电压PW Vers的上升期的时间。
在编程操作(也可以理解为写数据)期间，根据字线编程顺序或其它的编程规则来编程存储单元。例如，编程可以从存储块的源极侧处的字线处开始，并且继续到存储块的漏极侧处的字线。在一个编程规则中，每个字线被编程完成后再进入下一个字线的编程(即以页为单位进行编程)。在进行编程时，选择所述三维存储器中的一层作为选择层；向所述选择层施加编程电压，不向所述选择串所对应的位线施加位线电压，也即所述选择串所对应的位线接地，以对该选择串进行编程操作，而对其他存储串进行抑制操作。
根据编程命令中的写入数据后，每个存储器单元将处于某种数据状态，存储器单元处于已擦除状态，或者已编程状态。同时，不同位数的存储单元管的数据状态存在区别。例如，在一位存储单元管(SLC，Single-Level Cell)中，存在已擦除状态L0和已编程状态L1的两个数据状态。在两位存储单元管(MLC，Multi-Level Cell)中，存在已擦除状态L0和三个更高的数据状态的四个数据状态，该三个更高的数据状态称为L1、L2和L3数据状态。在三位存储单元管(TLC，Trinary-Level Cell)中，存在包含已擦除状态L0和七个更高的数据状态的八个数据状态，该七个更高的数据状态称为L1、L2、L3、L4、L5、L6、L7数据状态。
图5显示为图3的三维存储器的一个存储块在进行编程时的等效电路的部分电路图。作为示例，以对NAND串NS21中的存储单元A进行编程为例，在进行编程时，按照图5所示，在位线BL1施加0V，在位线BL2上施加电源电压Vcc，在串选择线SSL1上施加0V、在串选择线SSL2上施加电源电压Vcc，从而可以唯一的选择NAND串NS21作为选择串，而其他存储串(例如NAND串NS11、NS12、NS22)作为非选择串(或者称为抑制串)，在存储单元A所对应的字线WL2上施加编程电压Vpgm，而在与存储单元A不同层的其他层252所对应的字线WL1，WL3及WL4上施加通过电压Vpass，以完成对存储单元A的编程。其中，在编程的过程中，各存储串的底部的至少两层(图中只示出了两层的情形，在其他实施例可以多于两层，例如三层，四层等)底部选择管BSG的栅极层232通过源极选择线GSL1和GSL2接地(也即各存储串的底部的至少两层底部选择管BSG的栅极层232上的栅极电压为零)，也即位于各存储串底部的至少两层底部选择管BSG处于关断状态，通过至少两层底部选择管BSG可以更好的实现关断效果，有效防止在对存储单元A编程时对存储单元B，C，D的干扰(Disturb)。需要说明的是，对于其他存储单元，也可以利用类似存储单元A相似的方法进行编程，在此不做赘述。
作为对比，图6示出了图1的三维存储器的一个存储块在进行编程时的等效电路的部分电路图，按照图5所述的相似方法施加电压，也可以完成对存储单元A的编程，但是由于各存储串底部只有一层底部选择管BSG，通过前文分析可知，单层的底部选择管BSG不能有效的实现关断，这会造成在对存储单元A编程时，空穴上行对与存储单元A同一层的其他存储单元B，C，D造成弱编程，也即在对存储单元A编程时会对存储单元B，C，D的造成干扰。而本实施例中图2所示的设计多层底部选择管BSG可以更好的实现关断，可以有效阻止编程期间的空穴上行，有效降低对存储单元A进行编程时，对于存储单元B，C，D的干扰。
在本实施例中，对存储器单元进行编程操作之后，可以通过读取操作读取编程操作写入的数据，例如在进行读取操作时，通过在选中的字线上施加读取电压、在未选中的字线上施加读通过电压后，然后通过相应位线读取出存储器存储的数据，其中，在进行数据读取时，同时于所述三维存储器的所有底部选择管的栅极层232上的施加开启电压，以使所述三维存储器的对应的底部选择管BSG处于开启状态，几乎不影响三维存储器的读取性能。
实际应用时，上述的三维存储器的控制方法可以通过如图7所示控制装置的处理器来实现，所述控制装置包括：通信器12，用于与外部通信；存储器13，用于存储计算机程序；处理器11，连接所述通信器12及存储器13，用于运行所述计算机程序以执行上述的三维存储器的控制方法。所述控制装置中的各个组件通过总线系统(图7中的水平粗线)耦合在一起。可理解，总线系统用于实现这些组件之间的连接通信。总线系统除包括数据总线之外，还包括电源总线、控制总线和状态信号总线。但是为了清楚说明起见，在图7中将各种总线都标为总线系统。
在示例性实施例中，本发明实施例还提供了一种存储介质，是计算机可读存储介质，例如包括计算机程序的存储器，上述计算机程序可由3D存储器的控制装置的处理器执行，以完成前述方法所述步骤。计算机可读存储介质可以是移动存储设备、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种三维存储器，其特征在于，所述三维存储器包括：
半导体衬底；
半导体材料层，位于所述半导体衬底上；
堆叠结构，位于所述半导体材料层上，所述堆叠结构包括交替叠置的介电层和栅极层；
存储串，穿过所述堆叠结构和半导体材料层；
其中，所述堆叠结构的最底部的至少两层所述栅极层作为底部选择管的栅极层。
2.根据权利要求1所述的三维存储器，其特征在于，所述存储串包括沿径向向内的方向依次设置的功能侧壁层和沟道层。
3.根据权利要求2所述的三维存储器，其特征在于，所述存储串还包括高介电常数介质层，所述高介电常数介质层包围所述功能侧壁层。
4.根据权利要求2中所述的三维存储器，其特征在于，所述半导体材料层位于所述沟道层的外围并与所述沟道层的侧壁相接触。
5.根据权利要求4中所述的三维存储器，其特征在于，所述半导体材料层的材料包括多晶硅。
6.根据权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括虚拟栅极层，位于所述堆叠结构与所述半导体材料层之间，所述存储串穿过所述虚拟栅极层。
7.根据权利要求1所述的三维存储器，其特征在于，所有的所述底部选择管的所述栅极层公共连接。
8.根据权利要求1-7中任意一项所述的三维存储器，其特征在于，所述三维存储器包括三维NAND型存储器。
9.一种如权利要求1-8中任意一项所述的三维存储器控制方法，特征在于，所述三维存储器的半导体衬底上设置有掺杂阱，所述掺杂阱通过所述半导体材料层与所述存储串连接；所述三维存储器控制方法包括擦除操作，在进行擦除操作时：
向所述三维存储器的所述半导体衬底的所述掺杂阱上施加擦除电压；
施加所述擦除电压一预设时段后，向所述三维存储器的所有的底部选择管的栅极层上施加开启电压；其中，在所述预设时段内，所述三维存储器的所有的所述底部选择管的栅极层上的栅极电压为零。
10.根据权利要求9所述的三维存储器控制方法，其特征在于，所述擦除电压大于所述开启电压。
11.根据权利要求9所述的三维存储器控制方法，其特征在于，所述掺杂阱包括P阱或者N阱。
12.据权利要求9所述的三维存储器控制方法，其特征在于，所述三维存储器控制方法还包括编程操作，在进行编程操作时，所述三维存储器的所有的所述底部选择管的栅极层的栅极电压为零，以利用所述三维存储器的所有的所述底部选择管实现关断。
13.据权利要求9所述的三维存储器控制方法，其特征在于，所述三维存储器控制方法还包括数据读取操作，在进行数据读取时，同时于所述三维存储器的所有的所述底部选择管的栅极层上施加开启电压。
14.一种控制装置，其特征在于，所述控制装置包括：
通信器，用于与外部通信；
存储器，用于存储计算机程序；
处理器，连接所述通信器及存储器，用于运行所述计算机程序以执行如权利要求9至13中任意一项所述的三维存储器的控制方法。
15.一种计算机可读存储介质，其特征在于，存储有计算机程序；所述计算机程序运行时执行如权利要求9至13中任意一项所述的三维存储器的控制方法。
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