[go: up one dir, main page]

TWI792353B - 半導體裝置以及形成半導體裝置的方法 - Google Patents

半導體裝置以及形成半導體裝置的方法 Download PDF

Info

Publication number
TWI792353B
TWI792353B TW110121855A TW110121855A TWI792353B TW I792353 B TWI792353 B TW I792353B TW 110121855 A TW110121855 A TW 110121855A TW 110121855 A TW110121855 A TW 110121855A TW I792353 B TWI792353 B TW I792353B
Authority
TW
Taiwan
Prior art keywords
type transistor
coupled
type
layers
terminal
Prior art date
Application number
TW110121855A
Other languages
English (en)
Other versions
TW202243187A (zh
Inventor
丁榕泉
王世鈺
陳紹岐
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Publication of TW202243187A publication Critical patent/TW202243187A/zh
Application granted granted Critical
Publication of TWI792353B publication Critical patent/TWI792353B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/921—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs characterised by the configuration of the interconnections connecting the protective arrangements, e.g. ESD buses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs

Landscapes

  • Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明提供一種半導體裝置以及形成半導體裝置的方法。在一個態樣中，半導體裝置包含半導體基板、配置於半導體基板上的一或多個放電電路、導電耦接至一或多個放電電路的一或多個共同源極線（CSL）層以及具有配置於一或多個CSL層上的多個垂直通道中的記憶體單元的三維（3D）陣列的記憶體陣列。多個垂直通道中的每一者包含各別的記憶體單元串，且一或多個CSL層中的每一者導電耦接至對應的記憶體單元串。一或多個放電電路中的每一者包含由穿過記憶體陣列的一或多個對應導電線停用的一或多個電晶體。

Description

半導體裝置以及形成半導體裝置的方法
本發明是有關於一種記憶體裝置及其製造方法，且特別是有關於一種半導體裝置及其製造方法。
記憶體裝置（例如，高密度NAND快閃記憶體裝置）可具有各種結構以增大晶片上的記憶體單元及線的密度。舉例而言，三維（three-dimensional；3D）NAND結構由於藉由在類似覆蓋面積內堆疊更多層來增大陣列密度的其能力而為有吸引力的。然而，多階半導體裝置中的共同現象為在裝置製造的電漿處理步驟期間的電荷累積。局部化電荷累積的一個有害效應為電弧作用，其可損害金屬化線且毀壞半導體組件、電路以及晶片。
本發明描述用於記憶體裝置中的放電電路（例如，用於自行保護免於過程內充電效應）的方法、系統以及技術。
本發明的一個態樣的特徵在於一種半導體裝置，包含：半導體基板；一或多個放電電路，配置於半導體基板上；一或多個共同源極線（common source line；CSL）層，導電耦接至一或多個放電電路；以及記憶體陣列，具有配置於一或多個CSL層上的多個垂直通道中的記憶體單元的三維（3D）陣列，多個垂直通道中的每一者包括各別的記憶體單元串，一或多個CSL層中的每一者導電耦接至對應的記憶體單元串。一或多個放電電路中的每一者包含由穿過記憶體陣列的一或多個對應導電線停用的一或多個電晶體。
在一些實施例中，一或多個電晶體包含：一或多個p型電晶體及n型電晶體。一或多個p型電晶體中的每一者的閘極端子及源極端子由穿過記憶體陣列的對應第一導電線導電耦接在一起以停用p型電晶體。n型電晶體具有由穿過記憶體陣列的第二導電線導電耦接至接地或負電壓以停用n型電晶體的閘極端子。
在一些實施例中，一或多個放電電路中的每一者更包含具有下述者的第二n型電晶體：汲極端子，經由第二導電線導電耦接至n型電晶體的閘極端子；閘極端子，耦接至正電壓；以及源極端子，耦接至接地或負電壓。
在一些實施例中，一或多個p型電晶體包含：多個p型電晶體，串聯耦接，多個p型電晶體中的每一者的閘極端子耦接至p型電晶體的基極端子（bulk terminal），多個p型電晶體當中的開始p型電晶體具有耦接至一或多個CSL層的對應CSL層的源極端子，且多個p型電晶體當中的結尾p型電晶體具有耦接至n型電晶體的閘極端子的汲極端子。n型電晶體的汲極端子耦接至對應CSL層。
在一些實施例中，第一p型電晶體的汲極端子耦接至緊接在多個p型電晶體當中的第一p型電晶體之後的第二p型電晶體的源極端子。
在一些實施例中，第一p型電晶體及第二p型電晶體中的每一者的源極端子及閘極端子由對應第一導電線耦接在一起。
在一些實施例中，半導體基板包含n型井區及p型井區，且結尾p型電晶體的汲極端子在n型井區中，且n型電晶體的源極端子在p型井區中。
在一些實施例中，多個p型電晶體的源極端子及汲極端子在n型井區中，且n型電晶體的源極端子及汲極端子在p型井區中。
在一些實施例中，一或多個放電電路在半導體基板上的記憶體陣列周邊。
在一些實施例中，半導體裝置包含半導體基板上的積體電路，積體電路包含一或多個放電電路，且一或多個CSL層經配置於積體電路的頂部上。
在一些實施例中，記憶體陣列包含由多個經填充溝槽分離的多個區塊，多個區塊中的每一者在兩個相鄰經填充溝槽之間且包含：導電層，由絕緣層彼此分離；以及垂直通道，正交穿過導電層及絕緣層。垂直通道及兩個相鄰經填充溝槽耦接至區塊的對應CSL層，且記憶體單元的每一頁耦接至各別字元線，且每一記憶體單元串導電耦接至各別位元線。
本發明的另一態樣的特徵在於一種半導體裝置，包含：半導體基板；一或多個放電電路，配置於半導體基板上；一或多個共同源極線（CSL）層，導電耦接至一或多個放電電路；以及多個垂直通道，延伸穿過多個層且配置於一或多個CSL層上，一或多個CSL層中的每一者導電耦接至多個垂直通道的對應垂直通道。一或多個放電電路中的每一者包含：多個p型電晶體，串聯耦接至一或多個CSL的對應CSL層，多個p型電晶體中的每一者具有耦接在一起的基極端子及閘極端子；以及n型電晶體，具有耦接至對應CSL層的汲極端子。多個p型電晶體當中的開始p型電晶體具有耦接至對應CSL層的源極端子，且多個p型電晶體當中的結尾p型電晶體具有耦接至n型電晶體的閘極端子的汲極端子。
在一些實施例中，多個層包含多個交替對導電層及絕緣層。
在一些實施例中，多個p型電晶體中的每一者的源極端子及閘極端子由穿過多個層的對應第一導電線導電耦接以停用p型電晶體。n型電晶體的閘極端子由穿過多個層的第二導電線導電耦接至接地或負電壓以停用n型電晶體。
在一些實施例中，第一p型電晶體的汲極端子耦接至緊接在多個p型電晶體當中的第一p型電晶體之後的第二p型電晶體的源極端子。
在一些實施例中，一或多個放電電路中的每一者更包含具有下述者的第二n型電晶體：汲極端子，經由第二導電線導電耦接至n型電晶體的閘極端子；閘極端子，耦接至正電壓；以及源極端子，耦接至接地或負電壓。
在一些實施例中，半導體基板包含n型井區及p型井區，且結尾p型電晶體的汲極端子在n型井區中，且n型電晶體的源極端子在p型井區中。
在一些實施例中，一或多個放電電路在半導體基板上的多個層周邊。
在一些實施例中，半導體裝置包含半導體基板上的積體電路，積體電路包含一或多個放電電路。一或多個CSL可配置於積體電路的頂部上。
在一些實施例中，半導體裝置包含：記憶體陣列，具有配置於多個垂直通道中的記憶體單元的三維（3D）陣列，多個垂直通道中的每一者包含各別的記憶體單元串，一或多個CSL層中的每一者導電耦接至對應的記憶體單元串。記憶體陣列包含由多個經填充溝槽分離的多個區塊，多個區塊中的每一者在兩個相鄰經填充溝槽之間。垂直通道及兩個相鄰經填充溝槽耦接至區塊的對應CSL層，且記憶體單元的每一頁耦接至各別字元線，且每一記憶體單元串導電耦接至各別位元線。
本發明的另一態樣的特徵在於一種形成半導體裝置的方法。方法包含：在半導體基板上形成一或多個放電電路，一或多個放電電路中的每一者包含一或多個電晶體；形成導電耦接至一或多個放電電路的一或多個共同源極線（CSL）層；在一或多個CSL層上形成正交穿過多個層的多個垂直通道以導電耦接至一或多個CSL層，其中一或多個CSL層中的每一者經組態以導電耦接至多個垂直通道的對應垂直通道，使得一或多個放電電路釋放在對應垂直通道中產生的電荷；以及在形成多個垂直通道之後，形成穿過多個層的一或多個導電線以停用一或多個放電電路。
在一些實施例中，多個層包含多個交替對導電層及絕緣層。
在一些實施例中，一或多個電晶體包含：多個p型電晶體，串聯耦接；以及n型電晶體。多個p型電晶體中的每一者的基極端子及閘極端子耦接在一起。多個p型電晶體當中的開始p型電晶體的源極端子及n型電晶體的汲極端子耦接至一或多個CSL層的對應CSL層。多個p型電晶體當中的結尾p型電晶體的汲極端子耦接至n型電晶體的閘極端子。
在一些實施例中，形成穿過多個層的導電線以停用一或多個放電電路包含：形成穿過多個層的對應第一導電線以將多個p型電晶體中的每一者的閘極端子及源極端子耦接在一起以停用p型電晶體；以及形成穿過多個層的第二導電線以將n型電晶體耦接至接地或負電壓以停用n型電晶體。
在一些實施例中，一或多個放電電路中的每一者包含具有下述者的第二n型電晶體：閘極端子，耦接至正電壓；源極端子，耦接至接地或負電壓；以及汲極端子。形成穿過多個層的第二導電線以將n型電晶體耦接至接地或負電壓可包含：形成第二導電線以將第二n型電晶體的汲極端子導電耦接至n型電晶體的閘極端子。
在一些實施例中，半導體基板包含n型井區及p型井區。在半導體基板上形成一或多個放電電路可包含：在n型井區中形成結尾p型電晶體的汲極端子且在p型井區中形成n型電晶體的源極端子。
在一些實施例中，在半導體基板上形成一或多個放電電路包含：至少部分地在n型井區中形成多個p型電晶體中的每一者，及至少部分地在p型井區中形成n型電晶體。
本發明的另一態樣的特徵在於一種的形成半導體裝置方法，包含：在半導體基板上形成一或多個放電電路，一或多個放電電路中的每一者包含串聯耦接的多個p型電晶體及耦接至多個p型電晶體的n型電晶體；形成導電耦接至一或多個放電電路的一或多個共同源極線（CSL）層；以及在一或多個CSL層上形成正交穿過多個層的多個垂直通道以導電耦接至一或多個CSL層，一或多個CSL層中的每一者導電耦接至多個垂直通道的對應垂直通道。對於一或多個放電電路中的每一者，多個p型電晶體中的每一者的基極端子及閘極端子耦接在一起，多個p型電晶體當中的開始p型電晶體的源極端子及n型電晶體的汲極端子耦接至一或多個CSL層的對應CSL層，且多個p型電晶體當中的結尾p型電晶體的汲極端子耦接至n型電晶體的閘極端子。
在一些實施例中，半導體基板包含n型井區及p型井區。在半導體基板上形成一或多個放電電路可包含：在n型井區中形成結尾p型電晶體的汲極端子且在p型井區中形成n型電晶體的源極端子。
在一些實施例中，在半導體基板上形成一或多個放電電路包含：至少部分地在n型井區中形成多個p型電晶體中的每一者，及至少部分地在p型井區中形成n型電晶體。
在一些實施例中，方法更包含形成導電線以停用一或多個放電電路。
在一些實施例中，形成導電線以停用一或多個放電電路包含：形成穿過多個層的對應第一導電線以將多個p型電晶體中的每一者的閘極端子及源極端子耦接在一起以停用p型電晶體；以及形成穿過多個層的第二導電線以將n型電晶體耦接至接地或負電壓以停用n型電晶體。
在一些實施例中，一或多個放電電路中的每一者包含具有下述者的第二n型電晶體：閘極端子，耦接至正電壓；源極端子，耦接至接地或負電壓；以及汲極端子。形成穿過多個層的第二導電線以將n型電晶體耦接至接地或負電壓可包含：形成第二導電線以將第二n型電晶體的汲極端子導電耦接至n型電晶體的閘極端子。
本發明中實施的技術可提供記憶體裝置（例如，3D NAND記憶體裝置）中的用於自行保護免於過程內充電效應的放電電路。舉例而言，技術可避免或消除垂直通道（vertical channel；VC）介電蝕刻的主要挑戰，例如，晶圓電弧作用或相位損害現象，且可快速地釋放在製造記憶體裝置期間的所累積電荷，其亦可穩定電漿且使製造製程平滑化。技術可保護3D記憶體陣列或導電共同源極線（CSL）層下的金屬化線或半導體組件、電路以及晶片且藉此提高記憶體裝置的良率及可靠性。技術可停用放電電路的功能而不影響記憶體裝置的內部電路，其可在記憶體裝置的正常操作期間最小化放電電路的存在的效應。技術可藉由使用n型電晶體（例如，n型金屬氧化物半導體（metal-oxide-semiconductor；MOS）（或NMOS）電晶體）以及p型電晶體（例如，PMOS電晶體）來減小放電電路的總體面積。放電電路可配置於記憶體裝置中的任何合適的位置中，例如，記憶體陣列周邊。
本發明中實施的技術可應用於例如在製造及/或操作裝置期間需要移除裝置中的非所要電荷的任何裝置。本發明中實施的技術可應用於各種記憶體類型，諸如單階單元（single-level cell；SLC）裝置、多階單元（multi-level cell；MLC）裝置，如2階單元裝置、三階單元（triple-level cell；TLC）裝置或四階單元（quad-level cell；QLC）裝置。技術可應用於記憶體系統的各種尺寸，諸如三維（3D）記憶體系統。技術可應用於各種類型的非揮發性記憶體系統，諸如遮罩唯讀記憶體、可程式化唯讀記憶體、可抹除可程式化唯讀記憶體、電可抹除可程式化唯讀記憶體以及快閃記憶體。快閃記憶體可包含NAND快閃記憶體、NOR快閃記憶體以及其他。另外或替代地，技術可應用於各種類型的裝置及系統，諸如安全數位（secure digital；SD）卡、嵌入型多媒體卡（embedded multimedia cards；eMMC）或固態磁碟機（solid-state drives；SSD）、嵌入型系統、媒體播放器、行動裝置以及其他。
以下隨附圖式及描述中闡述一或多個所揭露實施方案的細節。其他特徵、態樣以及優點將自描述、圖式及申請專利範圍變得顯而易見。
圖1A說明用於抹除及/或程式化資料的系統100的實例。系統100包含裝置110及主機裝置120。裝置110包含裝置控制器112及記憶體116。裝置控制器112包含處理器113及內部記憶體114。在一些實施方案中，裝置110包含耦接至裝置控制器112的多個記憶體116。
在一些實施方案中，裝置110為儲存裝置。舉例而言，裝置110可為嵌入型多媒體卡（eMMC）、安全數位（SD）卡、固態磁碟機（SSD）或一些其他合適的儲存器。在一些實施方案中，裝置110為智慧型手錶、數位相機或媒體播放器。在一些實施方案中，裝置110為耦接至主機裝置120的用戶端裝置。舉例而言，裝置110為數位相機或媒體播放器中的SD卡，所述數位相機或媒體播放器為主機裝置120。
裝置控制器112為通用微處理器或特殊應用微控制器。在一些實施方案中，裝置控制器112為裝置110的記憶體控制器。以下部分基於裝置控制器112為記憶體控制器的實施方案來描述各種技術。然而，描述於以下部分中的技術亦適用於裝置控制器112為不同於記憶體控制器的另一類型的控制器的實施方案中。
處理器113經組態以執行指令且處理資料。指令包含分別作為韌體碼及/或其他程式碼儲存於輔助記憶體中的韌體指令及/或其他程式指令。資料包含對應於由處理器執行的韌體及/或其他程式的程式資料，以及其他合適的資料。在一些實施方案中，處理器113為通用微處理器或特殊應用微控制器。處理器113亦稱為中央處理單元（central processing unit；CPU）。
處理器113自內部記憶體114存取指令及資料。在一些實施方案中，內部記憶體114為靜態隨機存取記憶體（Static Random Access Memory；SRAM）或動態隨機存取記憶體（Dynamic Random Access Memory；DRAM）。舉例而言，在一些實施方案中，當裝置110為eMMC、SD卡或智慧型手錶時，內部記憶體114為SRAM。在一些實施方案中，當裝置110為數位相機或媒體播放器時，內部記憶體114為DRAM。
在一些實施方案中，內部記憶體為包含於裝置控制器112中的快取記憶體，如圖1A中所展示。內部記憶體114儲存對應於由處理器113執行的指令的指令碼，及/或在運行時間期間由處理器113請求的資料。
裝置控制器112將來自記憶體116的指令碼及/或資料轉移至內部記憶體114。記憶體116可為半導體裝置。在一些實施方案中，記憶體116為經組態以長期儲存指令及/或資料的非揮發性記憶體，例如，NAND快閃記憶體裝置或一些其他合適的非揮發性記憶體裝置。在記憶體116為NAND快閃記憶體的實施方案中，裝置110為快閃記憶體裝置，例如，快閃記憶體卡，且裝置控制器112為NAND快閃控制器。舉例而言，在一些實施方案中，當裝置110為eMMC或SD卡時，記憶體116為NAND快閃；在一些實施方案中，當裝置110為數位相機時，記憶體116為SD卡；且在一些實施方案中，當裝置110為媒體播放器時，記憶體116為硬碟機。
記憶體116包含具有多個區塊的記憶體陣列。記憶體116可為二維（2D）記憶體或三維（3D）記憶體，且因此每一對應區塊可為2D區塊或3D區塊。
圖1B說明當記憶體116為2D記憶體時的2D記憶體區塊140的實例組態。區塊140包含記憶體單元141，所述記憶體單元141串聯耦接至行位元線BL 0、行位元線BL 1、…、行位元線BL n-1以及行位元線BL n以形成數個單元串144，且耦接至列字元線WL 0、列字元線WL 1、…、列字元線WL n-1以及列字元線WL n以形成數個單元頁142。
區塊中的每一記憶體單元包含具有閘極、汲極、源極以及限定於汲極與源極之間的基極的電晶體結構。每一記憶體單元定位於字元線與位元線之間的相交點處，其中閘極連接至字元線，汲極連接至位元線，且源極連接至源極線，所述源極線轉而連接至共同接地。在一些實例中，快閃記憶體單元的閘極具有雙重閘極結構，包含控制閘極及浮動閘極，其中浮動閘極懸置於兩個氧化層之間以捕獲程式化所述單元的電子。
單元串144可包含串聯連接的數個記憶體單元141、串選擇電晶體（string select transistor；SST）143以及接地選擇電晶體（ground select transistor；GST）145。SST 143的閘極連接至串選擇線（string select line；SSL）146。不同串中的SST的閘極亦連接至同一SSL。記憶體單元141的閘極分別連接至字元線WL 0、字元線WL 1、…、字元線WL n-1、字元線WL n。單元串144或記憶體單元141經由GST 145連接至共同源極線（CSL）149。CSL 149可耦接至接地。GST 145的閘極連接至接地選擇線（ground select line；GSL）148。不同串中的GST的閘極亦連接至同一GSL 148。
單元頁142可包含數個記憶體單元141。單元頁142中的記憶體單元141的閘極串聯耦接至各別字元線（word line；WL）。當將輸入電壓施加至字元線時，亦將輸入電壓施加至單元頁142中的記憶體單元141的閘極。為在讀取操作中讀取區塊140中的特定單元頁142，將較低電壓施加至對應於特定單元頁142的字元線上。同時，將較高電壓施加至區塊140中的其他單元頁上。
裝置110可包含快閃轉譯層（Flash Translation Layer；FTL）以管理讀取、寫入以及抹除操作。FTL可儲存於裝置控制器112中，例如，內部記憶體114中。FTL使用儲存自邏輯區塊中的邏輯頁映射至實體區塊中的實體頁的邏輯至實體（logical-to-physical；L2P）位址映射表。
圖1C說明當記憶體116為3D記憶體時的實例3D記憶體區塊150。記憶體單元157經配置於三維中，例如，XYZ座標系統中，且耦接至數個字元線以形成數個單元頁152且耦接至數個位元線以形成數個單元串154。
單元頁152可為例如在XY平面中的層，且同一層上的記憶體單元157可耦接至一個字元線且具有相同電壓。單元串154包含在垂直通道（VC）中沿著Z方向垂直地串聯連接的數個記憶體單元157。在單元串154中，記憶體單元可經組態為耦接至串選擇線（SSL）156的SST，且記憶體單元可經組態為耦接至接地選擇線（GSL）158的GST。記憶體單元157的單元串154經由GST連接至共同源極線（CSL）160。CSL 160可為形成於3D記憶體的基板上的導電層。CSL 160可耦接至接地。
3D記憶體區塊可限定於兩個相鄰經填充溝槽之間（例如，沿著Z方向）。相鄰經填充溝槽可導電耦接至形成於基板上的共同源極線（CSL）層。CSL層可由多晶矽、磊晶（Epi）或金屬（例如，鎢W）中的任一者製成。在一些情況下，相鄰經填充溝槽及CSL層一起共同視為CSL。
為在諸如晶圓的基板上形成記憶體單元的3D陣列，多個垂直通道（VC）可首先沿著垂直方向（例如，Z方向）穿過多個層形成。VC可包含高縱橫比孔，所述高縱橫比孔可藉由各向異性蝕刻（例如，反應性離子蝕刻（reactive ion etching；RIE）或電漿蝕刻）形成。然而，晶圓電弧作用或電漿損害現象可在蝕刻製程期間發生。在電漿處理期間的電荷（例如，離子及/或電子）可累積以形成電壓，例如，晶圓上的水平直流電（direct current；DC）電壓，其可導致電漿不穩性或晶圓電弧作用。電弧損害可接近金屬化線及下伏於及/或包圍晶圓上的共同源極線（CSL）層下的區發生。電弧作用可不僅損害已形成於晶圓上的電路及/或晶片且亦使得進一步處理不切實際。因此，對晶圓的電弧作用損害就晶圓良率及可靠性而言可為昂貴的。
本發明的實施方案提供方法及技術以避免對在基板上形成3D記憶體中的垂直通道（VC）蝕刻的以上晶圓電弧作用或電漿損害問題。在一些實施方案中，一或多個放電電路導電耦接至3D記憶體的邊界或周邊區域上的CSL層，例如，如在圖2A至圖2B中利用其他細節所描述，使得在處理期間累積的電荷可自VC快速地移除或釋放至基板中的摻雜區，例如，如在圖3A至圖3C中利用其他細節所描述。
在完成處理流程之後，3D記憶體上方的金屬化佈線可連接貫穿陣列觸點（through-array contacts；TAC）以停用放電電路而不影響3D記憶體的內部電路，例如，如在圖4A至圖4B中利用其他細節所描述。每一放電電路可包含用於釋放正離子的多個p型電晶體（例如，PMOS電晶體）及用於在同一時間將負電子釋放至基板的至少一個n型電晶體（例如，NMOS電晶體）。因為存在n型電晶體，故每一p型電晶體的大小（例如，面積）可顯著收縮，其可使得放電電路的總體面積更小。多個p型電晶體（例如，兩個或大於兩個PMOS電晶體）串聯耦接，其可例如在抹除操作期間避免施加在3D記憶體上的高電壓。
圖2A至圖2B說明根據本發明的一或多個實施例的實例3D記憶體裝置200。3D記憶體裝置200可實施為圖1A的記憶體116。3D記憶體裝置200可藉由使用圖5中說明的製程形成。
記憶體裝置200可形成於基板202上。基板202可包含任何下伏材料或在其上可形成裝置、電路、磊晶層或半導體的材料。基板202可包含下伏於半導體裝置或甚至形成半導體裝置的基底層的層。基板可包含矽、鍺、矽鍺、半導體化合物或其他半導體材料中的一者或任何組合，且可包括p摻雜、n摻雜或未摻雜的一或多個區。舉例而言，基板202可包含矽基板，例如，矽晶圓。基板202可包含一或多個摻雜區，例如，p型井區及n型井區。
記憶體裝置200可包含形成於基板202上的積體電路210。積體電路210可包含用於記憶體裝置200的任何電路、晶片及/或半導體組件。在一些實施方案中，積體電路210包含解碼器212，例如，X-解碼器（或列解碼器）及/或Y-解碼器（或行解碼器）。每一記憶體單元可經由各別字元線耦接至X-解碼器且經由各別位元線耦接至Y-解碼器。因此，每一記憶體單元可由X-解碼器及Y-解碼器選擇以經由各別字元線及各別位元線進行讀取操作或寫入操作。積體電路210亦可包含下述者中的至少一者：介面（例如，用於與諸如圖1A的裝置控制器112的記憶體控制器通信）、資料暫存器、資料緩衝器、位址產生器、時脈產生器、模式邏輯、狀態機、感測放大器或高電壓（high voltage；HV）產生器。
記憶體裝置200包含形成於積體電路210上的例如具有記憶體單元的3D陣列的記憶體陣列220。記憶體陣列220可導電耦接至積體電路210。記憶體陣列220可包含多個區塊。如圖2B中所說明，記憶體陣列220可包含形成於兩個相鄰經填充溝槽222a、經填充溝槽222b（通常稱為經填充溝槽222且個別地稱為經填充溝槽222）之間的數個垂直通道（VC）232。兩個相鄰經填充溝槽222可限定記憶體陣列220的一部分230。部分230可為區塊，例如，圖1C的區塊150。
每一VC 232包含記憶體單元串，例如，圖1C的單元串144或圖1D的單元串154，且經由對應導通孔254耦接至對應位元線（bit line；BL）252。部分230中的VC 232及經填充溝槽222導電耦接至形成於積體電路210上的共同源極線（CSL）層234。每一部分可具有對應CSL層。在一些實施方案中，CSL層234包含導電耦接至VC 232及經填充溝槽222且由絕緣材料隔離的多個CSL（例如，圖1B的CSL 149）。CSL層234可耦接至接地。
VC 232延伸穿過可由例如氧化矽（或簡稱為氧化物或OX）的介電材料製成的多個交替對導電層及絕緣層235。導電層可由導電材料（例如，金屬，諸如鎢（W））製成。導電層可形成一或多個SSL（例如，SSL 236）、一或多個字元線（WL）（例如，WL0 240-0、…、WLn 240-n（通常稱為WL 240且個別地稱為WL 240））以及一或多個GSL 238。導電層亦可包含一或多個虛設（DMY）層，例如，DMY0 237a及DMY1 237b（通常稱為DMY 237且個別地稱為DMY 237）。包圍VC 232的外表面的WL 240的導電層充當記憶體單元的閘極。如圖2B中所說明，在讀取操作中，選擇SSL 236允許位元線252選擇區塊230中的VC 232。來自位元線252的讀取電壓進入選定VC 232及CSL層234中且隨後進入可耦接至記憶體裝置200的周邊（例如，積體電路210中的記憶體介面）的經填充溝槽222a中。
如上所指出，為形成記憶體陣列220，一或多個CSL層234可首先形成於基板202上的積體電路210上。舉例而言，導電層可首先延伸跨越積體電路210而形成且隨後圖案化成用於對應部分或區塊的個別CSL層。個別CSL層彼此隔離。隨後，多個層形成於一或多個CSL層234上，所述多個層包含多個交替對兩個不同介電層，例如，氧化矽（如OX 235）及氮化矽（SIN）。可形成穿過多個層的多個垂直孔（或開口）。孔可形成於矩陣或陣列中。孔可藉由例如使用反應性離子蝕刻（reactive ion etching；RIE）或電漿蝕刻沿著諸如Z方向的垂直方向穿過多個層各向異性蝕刻至一或多個CSL層234來形成。隨後VC 232可藉由在孔中填充來形成。孔可填充有絕緣體/捕獲（trapping）或捕獲/絕緣體組合中的任一者，或僅多晶矽（poly）或多晶矽/絕緣體組合中的任一者。在一些實例中，VC 232包含形成於孔的內表面上的多個層氧化物/氮化物/氧化物（oxide/nitride/oxide；ONO）及在孔的中間中填充的多晶矽。每一VC中的經填充材料可沿著垂直方向形成記憶體單元串。位元線襯墊（bit line pad；BLP）可形成於VC的頂部上以密封VC，使得VC的內部在以下處理步驟期間與外部環境分離。BLP為導電的且可經由導通孔254耦接至位元線，例如，位元線252。
隨後，可形成源極線溝槽（source line trenches；SLT）以將多個VC 232分離為多個部分230（例如，區塊）。兩個相鄰SLT限定對應部分230。此後，例如藉由使用濕式蝕刻用諸如H 3PO 4的蝕刻溶液選擇性地移除一種類型的介電層，例如，SIN，且其他類型的介電層OX 235及VC 232保留。可沈積導電材料（例如，鎢W）以填充介電層OX 235之間剩餘的空間。導電材料形成相鄰介電層OX 235之間的導電層。導電材料可形成記憶體單元的閘極。導電層可形成連接至記憶體單元的閘極的字元線240。導電材料亦可形成於SLT的內表面上以形成經填充溝槽222。經填充溝槽222可藉由例如OX的隔離材料與例如SSL 236、WL 240以及GSL 238的導電層隔離。
如上所指出，在蝕刻多個介電層（例如，OX及SIN）以形成VC 232的孔期間，電荷可沿著垂直方向累積在孔中。為移除在蝕刻製程期間累積的電荷，如在圖3A至圖3C中利用其他細節所論述，可形成一或多個放電電路214a、放電電路214b、放電電路214c（通常稱為放電電路214且個別地稱為放電電路214）。舉例而言，在形成記憶體陣列220之前，一或多個放電電路214可形成於積體電路210中。一或多個放電電路214可在記憶體陣列220周邊。如圖2A中所說明，三個放電電路214a、放電電路214b、放電電路214c可在記憶體陣列220的邊界上。雖然展示三個放電電路214，但可實施一個、兩個、四個或大於四個放電電路以用於記憶體裝置200中的記憶體陣列220。
一或多個放電電路214中的每一者可導電耦接至記憶體陣列220中的一或多個CSL層234。每一CSL層234可導電耦接至對應區塊中的多個VC 232，且可導電耦接至一或多個放電電路214。
圖3A至圖3C說明根據本發明的一或多個實施例的在製造3D記憶體裝置期間的實例半導體裝置300。3D記憶體裝置可為圖2A至圖2B的記憶體裝置200。半導體裝置300可為3D記憶體裝置的過程內裝置。半導體裝置300可包含一或多個放電電路320a、放電電路320b、放電電路320c（通常稱為放電電路320且個別地稱為放電電路320）。放電電路320經組態以釋放在製造製程期間累積的過程內電荷以因此避免晶圓電弧作用。放電電路320可實施為圖2A至圖2B的放電電路214。
半導體裝置300可形成於基板372（如圖3C中所說明）（例如，圖2A至圖2B的基板202）上。半導體裝置300包含可包含數個區塊310的記憶體陣列。記憶體陣列可類似於圖2A的記憶體陣列220。區塊310可類似於圖2B的部分230或圖1C的區塊150。每一區塊310可包含配置於多個垂直通道302中的多個記憶體單元312（例如，圖1B的記憶體單元141或圖1C的記憶體單元157）。每一垂直通道302（例如，圖2B的VC 232）包含可導電耦接至各別位元線BL0、位元線BL1、…、或位元線BLn（例如，圖2B的位元線252）的記憶體單元串。
每一VC 302延伸正交穿過區塊310中的多個層。多個層可包含交替對導電層及隔離層。每一隔離層（例如，圖2B的氧化層OX 235）可在兩個相鄰導電層之間。導電層可包含SSL 316（例如，圖2B的SSL 236）、多個字元線WL0、字元線WL1、…、字元線WLn 318（例如，圖2B的字元線240）、虛設層315（例如圖2B的虛設層237）以及GSL 317（例如，圖2B的GSL 238）。
多個層形成於區塊310中的CSL層314（例如，圖2B的CSL層234）上。每一VC 302導電耦接至CSL層314。CSL層314可形成於積體電路（例如，圖2A至圖2B的積體電路210）上，所述積體電路形成於基板上。放電電路320可包含於積體電路中。CSL層314可經由導電線321導電耦接至一或多個放電電路320以用於釋放電荷301。舉例而言，如圖3A中所說明，在處理VC 302期間沿著導電路徑311積聚於VC 302中的電荷301可流動至CSL層314且隨後由放電電路320a、放電電路320b、放電電路320c經由各別放電路徑313a、放電路徑313b、放電路徑313c（通常稱為放電路徑313且個別地稱為放電路徑313）釋放。導電線321可自CSL層314的邊緣延伸以將電荷橫向地自記憶體陣列以下的區攜載至記憶體陣列的邊緣處的放電電路320中（例如，如由圖2A中的記憶體陣列220以及放電電路214a至放電電路214c的位置所展示）。
每一放電電路320可相同。每一放電電路320可包含一或多個電晶體，例如，一或多個p型電晶體，諸如PMOS電晶體，及一或多個n型電晶體，諸如NMOS電晶體。如在圖4A至圖4B中利用其他細節所描述，串聯耦接的兩個或大於兩個p型電晶體可實施於放電電路320中以避免在3D記憶體裝置的正常操作（例如，抹除操作）期間崩潰。
在一些實例中，如在圖3A至圖3B中所說明，每一放電電路320包含三個p型電晶體（P1）322、p型電晶體（P2）324、p型電晶體（P3）326以及n型電晶體（N1）328。p型電晶體322、p型電晶體324、p型電晶體326串聯耦接且經組態以釋放自耦接至CSL層314的導電線321流動通過導電路徑323的離子。n型電晶體328經組態以釋放自CSL層314經由導電線321流動通過導電路徑325的電子。n型電晶體328可亦耦接至p型電晶體326。因此，所累積電荷可例如在同一時間或同時由p型電晶體322、324、326經由導電路徑323及由n型電晶體328經由導電路徑325釋放。因此，所累積電荷可比在無n型電晶體328的情況下更有效地及快速地釋放。另外，在存在用以釋放電子的n型電晶體328的情況下，可使得每一p型電晶體322、p型電晶體324、p型電晶體326的大小更小，其可減小3D記憶體裝置中的放電電路320的總體面積。
圖3B展示圖3A的放電電路320的等效電路圖350，且圖3C展示等效電路圖370的部分。每一p型電晶體可為浮動電晶體，且可包含閘極端子（G）、源極端子（S）、汲極端子（D）以及基極端子（B）。基板372可包含n型井區（或N井）374及p型井區（或P井）376。p型電晶體322、p型電晶體324、p型電晶體326以及n型電晶體328可例如分別在n型井區374中及在p型井區376中至少部分地形成於基板372中。舉例而言，p型電晶體322、p型電晶體324、p型電晶體326的汲極端子及源極端子可形成於n型井區374中，且n型電晶體328的汲極端子及源極端子可形成於p型井區376中。
參考圖3B，開始p型電晶體（例如，p型電晶體322）的源極端子經由導電路徑323耦接至CSL層314。相鄰p型電晶體藉由將前述p型電晶體的汲極端子與後繼p型電晶體的源極端子連接來耦接在一起。n型電晶體328的汲極端子經由導電路徑325耦接至CSL層314。n型電晶體328的閘極端子耦接至結尾p型電晶體（例如，p型電晶體326）的汲極端子。
每一p型電晶體322、p型電晶體324、p型電晶體326的閘極端子（G）及基極端子（B）可導電耦接在一起，使得開始p型電晶體322可在所累積電荷產生高於p型電晶體的臨限電壓Vt的電壓Vgs時接通。舉例而言，臨限電壓Vt可為約1伏。在接通p型電晶體322之後，後繼p型電晶體324、p型電晶體326可依序接通以將離子釋放至基板372中的n型井區374。二極體（或p-n接面）325可形成於n型井區374與p型電晶體326之間。
由於p型電晶體326的汲極端子耦接至n型電晶體328的閘極端子，在p型電晶體326接通之後，n型電晶體328可接通以將電子釋放至基板372中的p型井區376。二極體（或p-n接面）327可形成於p型井區376與n型電晶體328之間。
放電電路320可包含第二n型電晶體（N2）330。如下文利用其他細節所論述，當3D記憶體裝置將要完成時，例如，當記憶體陣列完成時，第二n型電晶體330經組態以停用n型電晶體328。第二n型電晶體330可與放電電路中的其他電晶體（例如，p型電晶體322、p型電晶體324、p型電晶體326以及n型電晶體328）一起形成。然而，在記憶體陣列完成之前及在處理半導體裝置300期間，如圖3B中所說明，第二n型電晶體330的閘極端子及汲極端子不耦接至n型電晶體328。第二n型電晶體330的源極端子可在p型井區376中，且二極體（或p-n接面）329可形成於p型井區376與第二n型電晶體330之間。
圖4A說明具有經停用放電電路的實例3D記憶體裝置400，且圖4B為圖4A的經停用放電電路的等效電路圖450。3D記憶體裝置400可為圖3A的半導體裝置300的最終產品。3D記憶體裝置400可為圖2A至圖2B的記憶體裝置200且可實施為圖1A的記憶體116。
在3D記憶體裝置400的記憶體陣列（例如，圖2A的記憶體陣列220）完成之後，放電電路320可經停用以變為經停用放電電路420。在一些實施方案中，多個p型電晶體322、p型電晶體324、p型電晶體326中的每一者的源極端子及閘極端子可藉由形成穿過記憶體陣列的對應第一導電線402、第一導電線404、第一導電線406來導電耦接以停用p型電晶體322、p型電晶體324、p型電晶體326。每一第一導電線402、第一導電線404、第一導電線406可包含穿過記憶體陣列的貫穿陣列觸點（TAC）及記憶體陣列的頂部上的金屬佈線。由於每一p型電晶體322、p型電晶體324、p型電晶體326的源極端子、閘極端子以及基極端子經連接，故p型電晶體322、p型電晶體324、p型電晶體326經停用且其作為放電電路的功能停止工作。
在一些實施方案中，n型電晶體328藉由由穿過記憶體陣列的第二導電線430導電耦接至接地或負電壓來停用。第二導電線430亦可包含穿過記憶體陣列的貫穿陣列觸點（TAC）及記憶體陣列的頂部上的金屬佈線。如在圖4A至圖4B中所說明，n型電晶體328可由第二導電線430耦接至第二n型電晶體330。第二n型電晶體330的閘極端子耦接至正電壓VDD，且第二n型電晶體330的源極端子耦接至接地或負電壓VSS。第二n型電晶體330的汲極端子經由第二導電線430導電耦接至n型電晶體328的閘極端子。因此，第二n型電晶體330可經由第二導電線430將接地或負電壓傳送至n型電晶體328的閘極以關閉n型電晶體328。
由於p型電晶體326的汲極端子耦接至n型電晶體328的閘極端子，故p型電晶體326的汲極端子亦耦接至接地或負電壓。因此，當施加來自CSL層314的電壓時，例如，在3D記憶體裝置400上的抹除操作期間，電壓可分佈於p型電晶體當中。若p型電晶體相同，則電壓可均勻地分佈。舉例而言，如圖4B中所說明，當施加在CSL層314上的電壓為約20伏（V）時，每一p型電晶體僅保持有比所述電壓小得多的所述電壓的三分之一，例如，6.6伏。雖然放電電路420中的p型電晶體經停用且並不工作，但p型電晶體可受在記憶體陣列上的正常抹除操作期間施加在CSL層314上的高電壓困擾。因此，串聯耦接兩個或大於兩個p型電晶體（例如，p型電晶體322、p型電晶體324、p型電晶體326）可避免p型電晶體的崩潰。n型電晶體可具有比p型電晶體更高的崩潰電壓。因此，一個n型電晶體328可實施於導電路徑325中。在一些實施方案中，若施加在CSL層314中的電壓高，則兩個或大於兩個n型電晶體可亦用於導電路徑325中。
圖5為根據本發明的一或多個實施例的形成具有一或多個放電電路的半導體裝置的製程500的流程圖。半導體裝置可為圖1A的記憶體116、圖2A至圖2B的3D記憶體裝置200、圖3A至圖3C的半導體裝置300或圖4A至圖4B的3D記憶體裝置400。半導體裝置可包含記憶體陣列，例如，圖2A至圖2B的記憶體陣列220。一或多個放電電路可為圖2A至圖2B的放電電路214、圖3A至圖3B的放電電路320或圖4A至圖4B的放電電路420。
在步驟502處，一或多個放電電路形成於半導體基板上。半導體基板可為圖2A至圖2B的基板202或圖3C的基板372。由於記憶體陣列形成於中心區中，且一或多個放電電路可配置於半導體基板的周邊區上，例如，如圖2A中所說明。積體電路（例如，圖2A至圖2B的積體電路210）可形成於半導體基板上，且積體電路可包含一或多個放電電路及一或多個其他電路、半導體組件或晶片。積體電路可形成為製造放電電路的相同製程步驟的部分。
一或多個放電電路中的每一者可包含串聯耦接的多個p型電晶體（例如，圖3A至圖3C以及圖4A至圖4B的p型電晶體322、p型電晶體324、p型電晶體326）以及耦接至多個p型電晶體的n型電晶體（例如，圖3A至圖3C以及圖4A至圖4B的n型電晶體328）。多個p型電晶體中的每一者的基極端子及閘極端子可耦接在一起。多個p型電晶體當中的開始p型電晶體（例如，p型電晶體322）的源極端子及n型電晶體的汲極端子可耦接在一起。多個p型電晶體當中的結尾p型電晶體（例如，p型電晶體326）的汲極端子可耦接至n型電晶體的閘極端子。對於相鄰第一p型電晶體及第二p型電晶體，第一p型電晶體的汲極端子耦接至緊接在多個p型電晶體當中的第一p型電晶體之後的第二p型電晶體的源極端子。
半導體基板可包含n型井區，例如，圖3C的n型井區374，及p型井區，例如，圖3C的p型井區376。在半導體基板上形成一或多個放電電路可包含在n型井區中形成結尾p型電晶體的汲極端子且在p型井區中形成n型電晶體的源極端子。在一些實施例中，多個p型電晶體中的每一者及n型電晶體可分別至少部分地在n型井區及p型井區中。舉例而言，多個p型電晶體的源極端子及汲極端子可形成於n型井區中，且n型電晶體的源極端子及汲極端子可形成於p型井區中。
在步驟504處，一或多個共同源極線（CSL）層經形成以導電耦接至一或多個放電電路。一或多個CSL層可形成於積體電路上，例如，如在圖2A至圖2B中所說明。每一CSL層可為圖1C的CSL層160、圖2B的CSL層、圖3A至圖3B的CSL層或圖4A至圖4B的CSL層。每一CSL層導電耦接至一或多個放電電路，例如，如圖3A中所說明。
在步驟506處，多個層形成於一或多個CSL層上。多個層可包含多個交替對介電層或隔離層，例如，OX及SIN。在步驟508處，多個垂直通道（VC）經形成以正交穿過多個層以導電耦接至一或多個CSL層。為形成VC，穿過多個層的多個垂直孔（或開口）可首先例如藉由沿著垂直方向穿過多個層各向異性蝕刻至一或多個CSL層來形成。蝕刻可由反應性離子蝕刻（RIE）或電漿蝕刻執行。隨後，VC可藉由在孔中填充有絕緣體/捕獲（trapping）或捕獲/絕緣體組合中的任一者或僅多晶矽（poly）或多晶矽/絕緣體組合中的任一者來形成。具有經填充材料的VC可沿著垂直方向形成記憶體單元串。
在蝕刻製程步驟（及/或任何其他以下製程步驟）期間，電荷可沿著垂直方向積聚於VC中，所述電荷可經由一或多個放電電路釋放至半導體基板，例如，如在圖3A及圖3B中所說明。在一些實施方案中，如在圖3B及圖3C中所說明，離子經由p型電晶體釋放至半導體基板中的n型井區中，且電子經由n型電晶體釋放至半導體基板中的p型井區中。以此方式，可避免或消除晶圓電弧作用或電漿損害現象。同時，由於n型電晶體可釋放電子，故放電速度可增大。亦在存在n型電晶體的情況下，可使得p型電晶體的大小（例如，面積）更小以藉此減小一或多個放電電路的總體面積及半導體裝置的總體面積。
在一些實施方案中，在以下製程步驟中，一種類型的介電層（例如，SIN）經蝕刻及經導電材料（例如，金屬）替換。多個VC可由多個經填充溝槽分離。每一兩個相鄰經填充溝槽限定各別區塊。每一區塊可包含由絕緣層（另一種類型的介電層，諸如OX）彼此分離的導電層（由導電材料製成）及正交穿過導電層及絕緣層的垂直通道。垂直通道及兩個相鄰經填充溝槽耦接至區塊的對應CSL。記憶體單元的每一頁可耦接至各別字元線（例如，圖2B的WL 240或圖3A或圖4A的WL 318），且每一記憶體單元串可導電耦接至各別位元線（例如，圖2B的BL 252）。
在步驟510處，在半導體裝置即將完成之後，穿過多個層的導電線經形成以停用一或多個放電電路，如在圖4A至圖4B中所說明。舉例而言，在記憶體陣列完成之後，例如，當在記憶體陣列上存在待完成的一或多個頂部層或金屬佈線時，可形成導電線。導電線可包含貫穿陣列觸點（TAC）及連接TAC的一或多個頂部層上的金屬佈線。
為停用每一p型電晶體，對應導電線（例如，圖4A至圖4B的第一導電線402、第一導電線404、第一導電線406）可經形成以連接p型電晶體的閘極端子及源極端子，使得閘極端子、源極端子以及基極端子均連接在一起以關閉p型電晶體的功能。
為停用n型電晶體，每一放電電路可包含第二n型電晶體，例如，圖4A至圖4B的第二n型電晶體330。第二n型電晶體可與其他p型電晶體及n型電晶體一起形成於步驟502處，例如，如在圖3A至圖3B中所說明，但第二n型電晶體在彼時間不耦接至其他p型電晶體及n型電晶體。
在步驟510處，對應導電線（例如，圖4A至圖4B的第二導電線430）可經形成以將第二n型電晶體的汲極端子連接至n型電晶體的閘極端子，而第二n型電晶體的閘極端子耦接至正電壓VDD且第二n型電晶體的源極端子耦接至接地或負電壓VSS。因此，第二n型電晶體可經由導電線將接地或負電壓傳送至n型電晶體的閘極以關閉n型電晶體。同時，由於結尾p型電晶體（例如，圖4A至圖4B的p型電晶體326）的汲極端子耦接至n型電晶體的閘極端子，p型電晶體的汲極端子亦耦接至接地或負電壓。因此，當在半導體裝置（例如，3D記憶體裝置）上的抹除操作期間施加來自CSL層314的電壓時，電壓可例如均勻地分佈於串聯耦接的p型電晶體當中。以此方式，p型電晶體可避免在抹除操作期間的崩潰。
所揭露及其他的實例可實施為一或多個電腦程式產品，例如在電腦可讀媒體上編碼的電腦程式指令的一或多個模組，所述一或多個模組藉由資料處理設備執行或控制資料處理設備的操作。電腦可讀媒體可為機器可讀儲存裝置、機器可讀儲存基板、記憶體裝置或其中的一或多者的組合。術語「資料處理設備」涵蓋用於處理資料的所有設備、裝置以及機器，包含例如可程式化處理器、電腦或多個處理器或電腦。除了硬體之外，設備可包含形成所討論的電腦程式的執行環境的程式碼，例如構成處理器韌體、協定堆迭、資料庫管理系統、操作系統或其中的一或多者的組合的程式碼。
系統可涵蓋用於處理資料的所有設備、裝置以及機器，包含例如可程式化處理器、電腦或多個處理器或電腦。除了硬體之外，系統可包含形成所討論的電腦程式的執行環境的程式碼，例如構成處理器韌體、協定堆迭、資料庫管理系統、操作系統或其中的一或多者的組合的程式碼。
電腦程式（亦稱為程式、軟體、軟體應用程式、指令碼或程式碼）可以程式化語言的任何形式寫入，包含編譯或解譯語言，且其可以任何形式展開，包含作為獨立程式或作為模組、組件、次常式或適用於計算環境的其他單元。電腦程式未必對應於檔案系統中的檔案。程式可儲存於保持其他程式或資料（例如，儲存於標示語言文件中的一或多個指令碼）的檔案的一部分中、儲存於專用於所討論的程式的單個檔案中，或儲存於多個經協調檔案（例如，儲存一或多個模組、子程式或部分程式碼的檔案）中。電腦程式可經部署以在一個電腦上執行或在位於一個位點或跨越多個位點分佈且由通信網路互連的多個電腦上執行。
此文件中描述的製程及邏輯流程可由執行一或多個電腦程式的一或多個可程式化處理器執行以執行本文中所描述的功能。製程及邏輯流程亦可由專用邏輯電路執行，且設備亦可經實施為專用邏輯電路，所述專用邏輯電路例如場可程式化閘陣列（field programmable gate array；FPGA）或特殊應用積體電路（application specific integrated circuit；ASIC）。
適用於執行電腦程式的處理器包含例如通用微處理器及專用微處理器兩者，及任何種類的數位電腦的任何一或多個處理器。通常，處理器將自唯讀記憶體或隨機存取記憶體或兩者接收指令及資料。電腦的基本元件可包含用於執行指令的處理器及用於儲存指令及資料的一或多個記憶體裝置。通常，電腦亦可包含用於儲存資料的一或多個大容量儲存裝置，例如磁碟、磁光碟或光碟，或以操作方式耦接至所述一或多個大容量儲存裝置以自其接收資料，或將資料轉移至所述一或多個大容量儲存裝置，或二者皆有。然而，電腦無需具有此類裝置。適用於儲存電腦程式指令及資料的電腦可讀媒體可包含所有形式的非揮發性記憶體、媒體以及記憶體裝置，包含例如半導體記憶體裝置，例如，EPROM、EEPROM以及快閃記憶體裝置；磁碟。處理器及記憶體可由專用邏輯電路補充或併入於專用邏輯電路中。
雖然此文件可描述許多特性，但這些特性不應解釋為對本發明的所主張或可主張的範疇的限制，而是解釋為描述對特定實施例特定的特徵。在此文件中描述於單獨實施例的上下文中的某些特徵亦可在單個實施例中以組合形式實施。相反，描述於單獨實施例的上下文中的各種特徵亦可單獨地或以任何合適的子組合在多個實施例中實施。此外，儘管上文可將特徵描述為以某些組合起作用且最初甚至按此來主張，但來自所主張組合的一或多個特徵在一些情況下可自所述組合刪除，且所主張的組合可針對子組合或子組合的變化。類似地，儘管在圖式中以特定次序來描繪操作，但不應將此理解為需要以所展示的特定次序或以順序次序執行此類操作，或需要執行所有所說明操作以達成合乎需要的結果。
揭露僅少數實例及實施方案。對所描述實例及實施方案以及其他實施方案的變化、修改以及增強可基於所揭露的內容而進行。
100:系統 110:裝置 112:裝置控制器 113:處理器 114:內部記憶體 116:記憶體 120:主機裝置 140:2D記憶體區塊 141、157、312:記憶體單元 142、152:單元頁 143:串選擇電晶體（SST） 144、154:單元串 145:接地選擇電晶體（GST） 146、156、236、316:串選擇線（SSL） 148、158、238、317:接地選擇線（GSL） 149:共同源極線（CSL） 150:3D記憶體區塊 160:共同源極線（CSL） 200、400:3D記憶體裝置 202、372:基板 210:積體電路 212:解碼器 214、214a、214b、214c、320、320a、320b、320c:放電電路 220:記憶體陣列 222、222a、222b:經填充溝槽 230:部分 232、302:垂直通道（VC） 234、314:共同源極線層（CSL層） 235:交替對導電層及絕緣層 237、315:虛設層（DMY） 237a:DMY0 237b:DMY1 240、318:WL 240-0:WL0 240-n:WLn 252、BL0、BL1、BLn:位元線 254:導通孔 300:半導體裝置 301:電荷 310:區塊 311、323:導電路徑 313、313a、313b、313c:放電路徑 321:導電線 322、324、326:p型電晶體 325:二極體/導電路徑 327、329:二極體 328:n型電晶體 330:第二n型電晶體 350、370、450:等效電路圖 374:n型井區 376:p型井區 402、404、406:第一導電線 420:經停用放電電路 430:第二導電線 500:製程 502、504、506、508、510:步驟 BL 0、BL 1、BL n-1、BL n:行位元線 VDD:正電壓 Vgs:電壓 VSS:負電壓 Vt:臨限電壓 WL 0、WL 1、WL n-1、WL n:列字元線
圖1A說明根據本發明的一或多個實施例的包含記憶體裝置的系統的實例。 圖1B說明根據本發明的一或多個實施例的二維（two-dimensional；2D）記憶體的實例區塊。 圖1C說明根據本發明的一或多個實施例的三維（3D）記憶體的實例區塊。 圖2A說明根據本發明的一或多個實施例的具有放電電路的實例3D記憶體裝置的俯視圖。 圖2B說明根據本發明的一或多個實施例的圖2A的實例3D記憶體裝置的交叉側視圖。 圖3A說明根據本發明的一或多個實施例的在製造3D記憶體裝置期間具有放電電路的實例半導體裝置。 圖3B為根據本發明的一或多個實施例的圖3A的放電電路的等效電路圖。 圖3C為根據本發明的一或多個實施例的放電電路的等效電路圖的部分。 圖4A說明根據本發明的一或多個實施例的具有經停用放電電路的在製造之後的實例3D記憶體裝置。 圖4B為根據本發明的一或多個實施例的圖4A的經停用放電電路的等效電路圖。 圖5為根據本發明的一或多個實施例的形成具有一或多個放電電路的半導體裝置的製程的流程圖。 各種圖式中相同圖式編號及名稱均指示相同元件。亦應理解，圖式中展示的各種例示性實施方案僅為說明性表示且未必按比例繪製。
200:3D記憶體裝置 202:基板 210:積體電路 212:解碼器 214a、214b、214c:放電電路 220:記憶體陣列

Claims (20)

  1. 一種半導體裝置，包括：半導體基板；一或多個放電電路，配置於所述半導體基板上；一或多個共同源極線(CSL)層，導電耦接至所述一或多個放電電路；以及記憶體陣列，具有配置於所述一或多個共同源極線層上的多個垂直通道中的記憶體單元的三維(3D)陣列，所述多個垂直通道中的每一者包括各別的記憶體單元串，所述一或多個共同源極線層中的每一者導電耦接至對應的記憶體單元串，其中所述一或多個放電電路中的每一者包括由穿過所述記憶體陣列的一或多個對應導電線停用的一或多個電晶體。
  2. 如請求項1所述的半導體裝置，其中所述一或多個電晶體包括：一或多個p型電晶體，其中所述一或多個p型電晶體中的每一者的閘極端子及源極端子由穿過所述記憶體陣列的對應第一導電線導電耦接在一起以停用所述p型電晶體；以及n型電晶體，具有由穿過所述記憶體陣列的第二導電線導電耦接至接地或負電壓以停用所述n型電晶體的閘極端子。
  3. 如請求項2所述的半導體裝置，其中所述一或多個放電電路中的每一者更包括第二n型電晶體，所述第二n型電晶體具有：汲極端子，經由所述第二導電線導電耦接至所述n型電晶體的所述閘極端子； 閘極端子，耦接至正電壓；以及源極端子，耦接至所述接地或所述負電壓。
  4. 如請求項2所述的半導體裝置，其中所述一或多個p型電晶體包括：多個p型電晶體，串聯耦接，所述多個p型電晶體中的每一者的所述閘極端子耦接至所述p型電晶體的基極端子，其中所述多個p型電晶體當中的開始p型電晶體具有耦接至所述一或多個共同源極線層的對應共同源極線層的源極端子，且所述多個p型電晶體當中的結尾p型電晶體具有耦接至所述n型電晶體的所述閘極端子的汲極端子，且其中所述n型電晶體的汲極端子耦接至所述對應共同源極線層。
  5. 如請求項4所述的半導體裝置，其中第一p型電晶體的汲極端子耦接至緊接在所述多個p型電晶體當中的所述第一p型電晶體之後的第二p型電晶體的源極端子。
  6. 如請求項4所述的半導體裝置，其中所述半導體基板包括n型井區及p型井區，且其中所述結尾p型電晶體的所述汲極端子在所述n型井區中，且所述n型電晶體的源極端子在所述p型井區中。
  7. 如請求項1所述的半導體裝置，其中所述一或多個放電電路在所述半導體基板上的所述記憶體陣列周邊。
  8. 如請求項1所述的半導體裝置，更包括所述半導體基板上的積體電路，所述積體電路包括所述一或多個放電電路，其中所述一或多個共同源極線層經配置於所述積體電路的頂 部上。
  9. 如請求項1所述的半導體裝置，其中所述記憶體陣列包括由多個經填充溝槽分離的多個區塊，所述多個區塊中的每一者在兩個相鄰經填充溝槽之間且包括：導電層，由絕緣層彼此分離；以及垂直通道，正交穿過所述導電層及所述絕緣層，其中所述垂直通道及所述兩個相鄰經填充溝槽耦接至所述區塊的對應共同源極線層，且其中所述記憶體單元的每一頁耦接至各別的字元線，且每一記憶體單元串導電耦接至各別的位元線。
  10. 一種半導體裝置，包括：半導體基板；一或多個放電電路，配置於所述半導體基板上；一或多個共同源極線(CSL)層，導電耦接至所述一或多個放電電路；以及多個垂直通道，延伸穿過多個層且配置於所述一或多個共同源極線層上，所述多個層包含多個交替對導電層及絕緣層，所述一或多個共同源極線層中的每一者導電耦接至所述多個垂直通道的對應垂直通道，其中所述一或多個放電電路中的每一者包括：多個p型電晶體，串聯耦接至所述一或多個共同源極線的對應共同源極線層，所述多個p型電晶體中的每一者具有耦接在一起的基極端子及閘極端子，以及n型電晶體，具有耦接至所述對應共同源極線層的汲極端 子，其中所述多個p型電晶體當中的開始p型電晶體具有耦接至所述對應共同源極線層的源極端子，且所述多個p型電晶體當中的結尾p型電晶體具有耦接至所述n型電晶體的閘極端子的汲極端子。
  11. 如請求項10所述的半導體裝置，其中所述多個p型電晶體中的每一者的源極端子及所述閘極端子由穿過所述多個層的對應第一導電線導電耦接以停用所述p型電晶體；且其中所述n型電晶體的所述閘極端子由穿過所述多個層的第二導電線導電耦接至接地或負電壓以停用所述n型電晶體。
  12. 如請求項11所述的半導體裝置，其中所述一或多個放電電路中的每一者更包括第二n型電晶體，所述第二n型電晶體：汲極端子，經由所述第二導電線導電耦接至所述n型電晶體的所述閘極端子；閘極端子，耦接至正電壓；以及源極端子，耦接至所述接地或所述負電壓。
  13. 如請求項10所述的半導體裝置，其中所述半導體基板包括n型井區及p型井區，且其中所述結尾p型電晶體的所述汲極端子在所述n型井區中，且所述n型電晶體的源極端子在所述p型井區中。
  14. 如請求項10所述的半導體裝置，其中所述一或多個放電電路在所述半導體基板上的所述多個層周邊。
  15. 如請求項10所述的半導體裝置，包括： 記憶體陣列，具有配置於所述多個垂直通道中的記憶體單元的三維(3D)陣列，所述多個垂直通道中的每一者包括各別的記憶體單元串，所述一或多個共同源極線層中的每一者導電耦接至對應的記憶體單元串，其中所述記憶體陣列包括由多個經填充溝槽分離的多個區塊，所述多個區塊中的每一者在兩個相鄰經填充溝槽之間，其中所述垂直通道及所述兩個相鄰經填充溝槽耦接至所述區塊的對應共同源極線層，且其中所述記憶體單元的每一頁耦接至各別的字元線，且每一記憶體單元串導電耦接至各別的位元線。
  16. 一種形成半導體裝置的方法，所述方法包括：在半導體基板上形成一或多個放電電路，所述一或多個放電電路中的每一者包括一或多個電晶體；形成導電耦接至所述一或多個放電電路的一或多個共同源極線(CSL)層；在所述一或多個共同源極線層上形成正交穿過多個層的多個垂直通道以導電耦接至所述一或多個共同源極線層，其中所述多個層包含多個交替對導電層及絕緣層，所述一或多個共同源極線層中的每一者經組態以導電耦接至所述多個垂直通道的對應垂直通道，使得所述一或多個放電電路釋放在所述對應垂直通道中產生的電荷；以及在形成所述多個垂直通道之後，形成穿過所述多個層的一或多個導電線以停用所述一或多個放電電路。
  17. 如請求項16所述的形成半導體裝置的方法，其中所 述一或多個電晶體包括：多個p型電晶體，串聯耦接，以及n型電晶體，其中所述多個p型電晶體中的每一者的基極端子及閘極端子耦接在一起，其中所述多個p型電晶體當中的開始p型電晶體的源極端子及所述n型電晶體的汲極端子耦接至所述一或多個共同源極線層的對應共同源極線層，且其中所述多個p型電晶體當中的結尾p型電晶體的汲極端子耦接至所述n型電晶體的閘極端子。
  18. 如請求項17所述的形成半導體裝置的方法，其中形成穿過所述多個層的所述導電線以停用所述一或多個放電電路包括：形成穿過所述多個層的對應第一導電線以將所述多個p型電晶體中的每一者的所述閘極端子及所述源極端子耦接在一起以停用所述p型電晶體；以及形成穿過所述多個層的第二導電線以將所述n型電晶體耦接至接地或負電壓以停用所述n型電晶體。
  19. 如請求項18所述的形成半導體裝置的方法，其中所述一或多個放電電路中的每一者包括第二n型電晶體，所述第二n型電晶體具有：閘極端子，耦接至正電壓；源極端子，耦接至所述接地或所述負電壓；以及汲極端子， 其中形成穿過所述多個層的所述第二導電線以將所述n型電晶體耦接至所述接地或所述負電壓包括：形成所述第二導電線以將所述第二n型電晶體的所述汲極端子導電耦接至所述n型電晶體的所述閘極端子。
  20. 如請求項17所述的形成半導體裝置的方法，其中所述半導體基板包括n型井區及p型井區，且其中在所述半導體基板上形成所述一或多個放電電路包括：在所述n型井區中形成所述結尾p型電晶體的所述汲極端子且在所述p型井區中形成所述n型電晶體的源極端子。
TW110121855A 2021-04-29 2021-06-16 半導體裝置以及形成半導體裝置的方法 TWI792353B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/244,343 US11817449B2 (en) 2021-04-29 2021-04-29 Memory devices with discharging circuits
US17/244,343 2021-04-29

Publications (2)

Publication Number Publication Date
TW202243187A TW202243187A (zh) 2022-11-01
TWI792353B true TWI792353B (zh) 2023-02-11

Family

ID=83745009

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110121855A TWI792353B (zh) 2021-04-29 2021-06-16 半導體裝置以及形成半導體裝置的方法

Country Status (3)

Country Link
US (1) US11817449B2 (zh)
CN (1) CN115274681B (zh)
TW (1) TWI792353B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022123284A1 (en) * 2020-12-09 2022-06-16 Micron Technology, Inc. Memory apparatus and methods for accessing and manufacturing the same
WO2024058846A1 (en) * 2022-09-16 2024-03-21 Sandisk Technologies Llc Semiconductor device having edge seal and method of making thereof without metal hard mask arcing
US12394668B2 (en) 2022-09-16 2025-08-19 SanDisk Technologies, Inc. Semiconductor device having edge seal and method of making thereof without metal hard mask arcing
US12519013B2 (en) 2022-09-16 2026-01-06 SanDisk Technologies, Inc. Semiconductor device having edge seal and method of making thereof without metal hard mask arcing

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160005481A1 (en) * 2011-05-05 2016-01-07 Macronix International Co., Ltd. Memory page buffer
US20170053923A1 (en) * 2015-08-19 2017-02-23 Chul-Jin Hwang Non-volatile memory device and non-volatile memory system including the same
TW201931356A (zh) * 2017-12-29 2019-08-01 旺宏電子股份有限公司 避免記憶胞受到製程期間電荷所影響的方法、記憶體系統的製造方法與積體電路
TW202018707A (zh) * 2018-11-02 2020-05-16 南韓商愛思開海力士有限公司 半導體裝置和該半導體裝置的操作方法
US20210091113A1 (en) * 2019-09-24 2021-03-25 Samsung Electronics Co., Ltd. Memory device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56162860A (en) * 1980-05-19 1981-12-15 Toshiba Corp Semiconductor device
US7026174B2 (en) 2002-09-30 2006-04-11 Lam Research Corporation Method for reducing wafer arcing
US6914007B2 (en) 2003-02-13 2005-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ discharge to avoid arcing during plasma etch processes
US7728390B2 (en) 2005-05-06 2010-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-level interconnection memory device
KR101558851B1 (ko) * 2009-01-06 2015-10-19 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
JP2011258776A (ja) * 2010-06-09 2011-12-22 Toshiba Corp 不揮発性半導体メモリ
KR101329586B1 (ko) * 2011-08-01 2013-11-14 서울대학교산학협력단 가중치 전극을 갖는 3차원 수직형 메모리 셀 스트링, 이를 이용한 메모리 어레이 및 그 제조 방법
US9698153B2 (en) * 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9490249B2 (en) 2014-04-30 2016-11-08 Macronix International Co., Ltd. Antenna effect discharge circuit and manufacturing method
KR102535855B1 (ko) * 2016-02-01 2023-05-24 에스케이하이닉스 주식회사 반도체 장치
US9595535B1 (en) * 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
US10110121B2 (en) * 2016-10-19 2018-10-23 Fortemedia, Inc. Charge pump with a rapid-discharge path
KR20180122847A (ko) * 2017-05-04 2018-11-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102392661B1 (ko) * 2017-07-18 2022-04-29 삼성전자주식회사 비휘발성 메모리 장치의 전압 생성기, 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
US10395697B1 (en) * 2018-02-08 2019-08-27 Micron Technology, Inc. Self-referencing sensing schemes with coupling capacitance
US10622367B1 (en) * 2018-09-26 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device including three-dimensional bit line discharge transistors and method of making the same
KR102654488B1 (ko) * 2019-05-20 2024-04-05 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102668092B1 (ko) * 2019-05-31 2024-05-23 에스케이하이닉스 주식회사 반도체 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160005481A1 (en) * 2011-05-05 2016-01-07 Macronix International Co., Ltd. Memory page buffer
US20170053923A1 (en) * 2015-08-19 2017-02-23 Chul-Jin Hwang Non-volatile memory device and non-volatile memory system including the same
TW201931356A (zh) * 2017-12-29 2019-08-01 旺宏電子股份有限公司 避免記憶胞受到製程期間電荷所影響的方法、記憶體系統的製造方法與積體電路
TW202018707A (zh) * 2018-11-02 2020-05-16 南韓商愛思開海力士有限公司 半導體裝置和該半導體裝置的操作方法
US20210091113A1 (en) * 2019-09-24 2021-03-25 Samsung Electronics Co., Ltd. Memory device

Also Published As

Publication number Publication date
TW202243187A (zh) 2022-11-01
CN115274681A (zh) 2022-11-01
CN115274681B (zh) 2025-07-29
US11817449B2 (en) 2023-11-14
US20220352146A1 (en) 2022-11-03

Similar Documents

Publication Publication Date Title
TWI792353B (zh) 半導體裝置以及形成半導體裝置的方法
TWI657567B (zh) 反或型快閃記憶體
US20160329340A1 (en) Nonvolatile memory device
CN112154507B (zh) 3d nand闪速存储器的擦除方法
CN101651144A (zh) 包括竖直立柱的存储器件及制造和操作该存储器件的方法
TW201428899A (zh) 具有垂直單元堆疊結構的反及快閃記憶體及其製造方法
US12131781B2 (en) Semiconductor devices and data storage systems including the same
US11087844B2 (en) Non-volatile memory device
US20150048434A1 (en) Structure and Method of Manufacturing a Stacked Memory Array for Junction-Free Cell Transistors
CN111799272A (zh) 非易失性存储器件
US12274057B2 (en) Methods of forming integrated circuit structures comprising isolation structures with different depths
TWI813101B (zh) 半導體記憶裝置及其製造方法
US9543139B2 (en) In-situ support structure for line collapse robustness in memory arrays
WO2023130203A1 (en) Semiconductor devices, memory devices, and methods for forming the same
TW202324706A (zh) 記憶體裝置及製造記憶體裝置的方法
US9356105B1 (en) Ring gate transistor design for flash memory
US20250221024A1 (en) Semiconductor device, method for designing the same, and method for manufacturing the same
US10872669B2 (en) Semiconductor device and a manufacturing method of the semiconductor device
CN110364198B (zh) 编码型快闪存储器及其制造方法
CN109994142B (zh) 避免制程期间电荷所影响的方法、制造方法与集成电路
TW202312457A (zh) 半導體記憶裝置
US11074977B2 (en) Three-dimensional non-volatile memory device and method of manufacturing the same
CN116981350A (zh) 装置和存储器装置