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CN111029406A - 一种半导体器件及其制备方法 - Google Patents

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CN111029406A
CN111029406A CN201911112942.8A CN201911112942A CN111029406A CN 111029406 A CN111029406 A CN 111029406A CN 201911112942 A CN201911112942 A CN 201911112942A CN 111029406 A CN111029406 A CN 111029406A
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CN
China
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fin
semiconductor device
silicon substrate
gate
etching
Prior art date
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Application number
CN201911112942.8A
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李永亮
程晓红
张青竹
殷华湘
王文武
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Original Assignee
Institute of Microelectronics of CAS
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Abstract

本发明公开了一种半导体器件，包括：硅衬底；若干鳍状结构，形成在硅衬底上，且沿第一方向延伸；浅槽隔离，位于若干鳍状结构之间；栅堆叠，与若干鳍状结构相交，且沿第二方向延伸，其沿第一方向两侧的侧壁上形成有第一侧墙；源/漏区，形成在若干鳍状结构上，且位于栅堆叠沿第一方向上的两侧；沟道区，包括位于第一侧墙之间的鳍状结构；其中，鳍状结构与硅衬底之间具有向内凹入的凹口结构，凹口结构内形成有隔离物，能够将鳍状结构与硅衬底隔离。本发明提供的半导体器件在硅衬底上方，且在Ge等高迁移率沟道下方的凹口结构内具有氧化物进行隔离，可以在保持高性能的条件下降低漏电流，从而改善器件特性。本发明还提供一种半导体器件的制备方法。

Description

一种半导体器件及其制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种半导体器件及其制备方法。
背景技术
随着器件特征尺寸进入到5纳米技术节点，小尺度量子效应造成迁移率退化，以及器件不断微缩带来的应变工程出现饱和效应，使得器件的性能随着器件尺寸的微缩，而逐步退化；SiGe或Ge高迁移率沟道材料因具有更高的载流子迁移率，成为了新型三维器件研究的热点。
但是，由于Ge等高迁移率材料的禁带宽度较小，存在比硅基沟道更严重的漏电问题，从而降低了器件性能。
发明内容
为了克服现有技术中由硅基沟道，或，Ge等高迁移率沟道材料制备的器件存在严重漏电的技术问题，本发明提供一种半导体器件及其制备方法。
本发明所述的半导体器件，包括：硅衬底；
若干鳍状结构，若干鳍状结构形成在硅衬底上，且沿第一方向延伸；
浅槽隔离，浅槽隔离位于若干鳍状结构之间；
栅堆叠，栅堆叠与若干鳍状结构相交，且沿第二方向延伸，栅堆叠沿第一方向两侧的侧壁上形成有第一侧墙；
源/漏区，源/漏区形成在若干鳍状结构上，且位于栅堆叠沿第一方向上的两侧；
沟道区，沟道区包括位于第一侧墙之间的鳍状结构；
其中，鳍状结构与硅衬底之间具有向内凹入的凹口结构，凹口结构内形成有隔离物，隔离物能够将鳍状结构与硅衬底隔离。
优选地，隔离物为氧化物，其中，氧化物的夹断高度大于3nm。
优选地，半导体器件为FinFET器件，鳍状结构为Si1-xGex，或，Si1-yGey与Si1-zGez的叠层；其中，0≤x≤1，0.1≤y≤0.8，0.3≤z≤1。
优选地，半导体器件为纳米线/片环栅器件；鳍状结构为Si1-xGex，其中，0≤x≤1。
优选地，半导体器件为纳米线/片环栅器件；鳍状结构为Si1-zGez；其中，0.3≤z≤1。
优选地，在硅衬底与凹口结构之间具有第一鳍部，第一鳍部为第一应变缓冲结构或第一硅刻蚀结构；其中，第一应变缓冲结构为Si1-cGec，0.1≤c≤0.8。
优选地，鳍状结构与凹口结构之间具有第二应变缓冲结构或第二硅刻蚀结构；其中，第二应变缓冲结构为Si1-dGed，0.1≤d≤0.8。
同时，本发明还提供一种半导体器件的制备方法，包括以下步骤：
提供硅衬底，并沿第一方向在硅衬底上形成若干第二鳍部；
刻蚀硅衬底，形成凹口结构；
在凹口结构内形成隔离物，以将第二鳍部和硅衬底隔离；
在已形成的结构上沉积浅槽隔离，并对浅槽隔离进行第一平坦化处理；
对若干第二鳍部进行替代鳍处理，以在替代区域内形成第二硅刻蚀结构，以及位于所述第二硅刻蚀结构上的鳍状结构；
沿第二方向，在若干鳍状结构，或，若干鳍状结构和第二硅刻蚀结构上形成牺牲栅，以及牺牲栅两侧的第一侧墙；
在第一侧墙两侧的鳍状结构，或，鳍状结构和第二硅刻蚀结构上刻蚀并生长源漏外延层，形成源/漏区；
进行替代栅处理，以形成半导体器件。
优选地，刻蚀硅衬底，形成凹口结构的步骤包括：
对若干第二鳍部进行O2等离子体钝化处理；
采用偏各向同性刻蚀工艺，刻蚀硅衬底，形成凹口结构。
优选地，刻蚀硅衬底，形成凹口结构的步骤包括：
在若干第二鳍部沿第一方向和第二方向的侧壁上形成第二侧墙；
采用偏各向同性刻蚀工艺，刻蚀硅衬底，形成凹口结构。
优选地，在形成凹口结构后，并在形成隔离物前，继续向下刻蚀硅衬底，形成第一鳍部。
优选地，在凹口结构内形成隔离物的步骤包括：
在O2基气氛中，对第二鳍部、凹口结构和第一鳍部进行氧化处理；
循环上述操作若干次，在凹口结构内形成隔离物，以将第二鳍部和硅衬底隔离。
优选地，氧化处理的氧化温度为850至1150℃，氧化时间为15至60min，循环次数为1次。
优选地，氧化处理的氧化温度为800至1100℃，氧化时间为15至60s，循环次数为1至5次。
优选地，对若干第二鳍部进行替代鳍处理的步骤包括：
对浅槽隔离进行第一腐蚀处理，以露出第二鳍部的顶部；
对第二鳍部进行第二腐蚀处理，以去除替代区域内的第二鳍部，形成第二硅刻蚀结构；其中，替代区域的高度小于第二鳍部的高度；
在替代区域内选择性外延生长高迁移率材料，形成导入结构，并对导入结构进行第二平坦化处理，形成外延结构；
对浅槽隔离进行第三腐蚀处理，形成鳍状结构。
优选地，高迁移率材料为Si1-xGex，或，Si1-yGey与Si1-zGez的叠层；其中，0≤x≤1，0.1≤y≤0.8，0.3≤z≤1；外延结构包括第一外延结构，或，第一外延结构，以及位于第一外延结构下方的第二外延结构。
优选地，进行替代栅处理的步骤包括：
在已形成的结构上沉积氧化介质层，并对氧化介质层进行第三平坦化处理；
去除牺牲栅；
在栅极区域内，依次形成栅极介质层和栅极。
优选地，进行替代栅处理的步骤包括：
在已形成的结构上沉积氧化介质层，并对氧化介质层进行第三平坦化处理；
去除牺牲栅；并去除栅极区域内的第二外延结构，和/或，第二硅刻蚀结构，形成沟道区；
在沟道区上依次形成栅极介质层和栅极。
综上所述，本发明所述的半导体器件，提供了一种新的高迁移率沟道FinFET和纳米线/片环栅器件结构，具体地，在硅衬底上方，且在硅基沟道，或，Ge等高迁移率沟道下方的凹口结构内形成有氧化物进行隔离，可以在保持高性能的条件下降低漏电流，从而改善器件特性。
本发明提供的半导体器件的制备方法，同样具有可将硅基沟道，或，Ge等高迁移率沟道，通过其下方凹口结构内的氧化物，与硅衬底进行隔离，在保持高性能的条件下降低漏电流的优点。
附图说明
图1至图15是本发明涉及的半导体器件的制备方法每一步骤对应的结构图。
图16是本发明涉及的FinFET器件一种具体实施例的结构剖视图；
图17至图20是本发明涉及的纳米线/片环栅器件的四种具体实施例的结构剖视图；
图21是本发明涉及的半导体器件的制备方法流程图。
其中，1为硅衬底，2为鳍状结构，20为第一外延结构，21为第二外延结构，3为浅槽隔离，4为栅极介质层，5为栅极，6为沟道区，7为凹口结构，8为氧化物，9为第二鳍部，10为第一鳍部，11为第二侧墙，12为导入结构，13为第一侧墙，14为第二硅刻蚀结构，15为第二应变缓冲结构。
具体实施方式
下面结合附图说明根据本发明的具体实施方式。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明并不限于下面公开的具体实施例的限制。
随着器件特征尺寸进入到5纳米技术节点，小尺度量子效应造成迁移率退化，以及器件不断微缩带来的应变工程出现饱和效应，使得器件的性能随着器件尺寸的微缩，而逐步退化；SiGe或Ge高迁移率沟道材料因具有更高的载流子迁移率，成为了新型三维器件研究的热点。
但是，由于Ge等高迁移率材料的禁带宽度较小，存在比硅基沟道更严重的漏电问题，从而降低了器件性能。
为了克服现有技术中由硅基沟道，或，Ge等高迁移率沟道材料制备的器件存在严重漏电的技术问题，本发明提供一种半导体器件及其制备方法，其中，通过在硅衬底上方，且在硅基沟道，或，Ge等高迁移率沟道下方的凹口结构内，形成有氧化物进行隔离，可以在保持高性能的条件下降低漏电流，从而改善器件特性。
具体地，本发明所述的半导体器件，如图14至图20所示，包括：硅衬底1；
若干鳍状结构2，若干鳍状结构2形成在硅衬底1上，且沿第一方向延伸；
浅槽隔离3，浅槽隔离3位于若干鳍状结构2之间；
栅堆叠，栅堆叠与若干鳍状结构2相交，且沿第二方向延伸，栅堆叠沿第一方向两侧的侧壁上形成有第一侧墙13；
源/漏区，源/漏区形成在若干鳍状结构2上，且位于栅堆叠沿第一方向上的两侧；
沟道区6，沟道区6包括位于第一侧墙13之间的鳍状结构2；
其中，鳍状结构2与硅衬底1之间具有向内凹入的凹口结构7，凹口结构7内形成有隔离物，隔离物能够将鳍状结构2与硅衬底1隔离。
本实施例中，在平行于衬底所在平面内，凹口结构7可以为沿垂直于鳍状结构2延伸的方向，在鳍状结构2和硅衬底1之间，形成的由两侧向内凹入的对称结构；当然，也可以为非对称结构；栅堆叠包括：栅极介质层4，以及位于栅极介质层4上的栅极5。
进一步地，隔离物为氧化物8，其中，氧化物8的夹断高度大于3nm。
本实施例中，隔离物为氧化物8，对形成的凹口结构7进行氧化处理，以在凹口结构7上形成氧化物8，即将凹口结构7进行氧化夹断；具体地，可以将凹口结构7整体氧化形成氧化物8，也可仅将凹口结构7中宽度较小的部分氧化形成氧化物8，其中，氧化物8的夹断高度应大于3nm，才能将鳍状结构2和硅衬底1隔离，优选地，氧化物8的夹断高度为10nm。
进一步地，如图14和图15所示，半导体器件为FinFET器件，鳍状结构2为Si1-xGex，或，Si1-yGey与Si1-zGez的叠层；其中，0≤x≤1，0.1≤y≤0.8，0.3≤z≤1。
进一步地，如图17所示，半导体器件为纳米线/片环栅器件；鳍状结构2为Si1-xGex；其中，0≤x≤1。
进一步地，图18和图19所示，半导体器件为纳米线/片环栅器件；鳍状结构2为Si1- zGez，其中，0.3≤z≤1。
本实施例中，无论是FinFET器件，还是纳米线/片环栅器件，当鳍状结构2为Si1- xGex时，且当x等于0时，鳍状结构2为Si，当x等于1时，鳍状结构2为Ge，当x大于0且小于1时，鳍状结构2为具有一定浓度的Ge，即沟道区6可以为硅基沟道，也可以为Ge等高迁移率材料沟道。
进一步地，在硅衬底1与凹口结构7之间具有第一鳍部10，第一鳍部10为第一应变缓冲结构或第一硅刻蚀结构；其中，第一应变缓冲结构为Si1-cGec，0.1≤c≤0.8。
下面给出本发明涉及的半导体器件的几个具体实施例：
实施例一
半导体器件为FinFET器件，且在采用STI first工艺制备FinFET器件的情况下；在提供硅衬底1之后，未在硅衬底1上形成应变缓冲层，同时，在形成凹口结构7后，继续向下刻蚀硅衬底1，则会在硅衬底1与凹口结构7之间，具有刻蚀硅衬底1形成的第一鳍部10，即第一硅刻蚀结构；并且，若在后续进行替代鳍处理时，选择性外延生长的高迁移率材料为单一的Si1- xGex，则形成的具体结构如图14所示；若在后续进行替代鳍处理时，选择性外延生长的高迁移率材料为Si1-yGey与Si1-zGez的叠层，则形成的具体结构如图15所示。
实施例二
半导体器件为FinFET器件，如图16所示，与实施例一不同的是实施例二中的FinFET器件采用STI last工艺制备；并且，在提供硅衬底1之后，在硅衬底1上形成了应变缓冲层，凹口结构7和第一鳍部10均由刻蚀应变缓冲层形成。
实施例三
如图17至图19所示，半导体器件为纳米线/片环栅器件，且在采用STI first工艺制备纳米线/片环栅器件的情况下；在提供硅衬底1之后，未在硅衬底1上形成应变缓冲层的情况下，若在形成凹口结构7后，继续向下刻蚀硅衬底1，则会在硅衬底1与凹口结构7之间，具有刻蚀硅衬底1形成的第一鳍部10，即第一硅刻蚀结构；
实施例四
半导体器件为纳米线/片环栅器件，如图20所示，与实施例三不同的是实施例四中的纳米线/片环栅器件采用STI last工艺制备，并且提供硅衬底1之后，在硅衬底1上形成了应变缓冲层，凹口结构7和第一鳍部10均由刻蚀应变缓冲层形成。
需要说明的是，无论FinFET器件，还是纳米线/片环栅器件，在形成凹口结构7后，均可以不再继续向下刻蚀硅衬底1或应变缓冲层，这样，不会在硅衬底1和凹口结构7之间形成对应的第一鳍部10，即第一硅刻蚀结构或第一应变缓冲结构。
进一步地，鳍状结构2与凹口结构7之间具有第二应变缓冲结构15或第二硅刻蚀结构14；其中，第二应变缓冲结构15为Si1-dGed，0.1≤d≤0.8。
本实施例中，对于上述实施例一和实施例三中所述的半导体器件，采用STI first工艺制备，具体地，在进行替代鳍处理过程中，为便于后续选择性外延生长高迁移率材料，替代区域的高度小于第二鳍部9的高度，这样在第二次腐蚀处理后，会在凹口结构7和鳍状结构2之间，剩余部分高度的第二鳍部9，即形成第二硅刻蚀结构14；同时，对于实施例三中所述的纳米线/片环栅器件来说，若在进行释放时，未去除掉第二硅刻蚀结构14，则会在最终形成器件的凹口结构7和鳍状结构2之间，保留第二硅刻蚀结构14；
对于上述实施例二和实施例四中所述的半导体器件，采用STI last工艺制备，具体地，若在提供硅衬底1之后，在硅衬底1上形成了应变缓冲层，则刻蚀应变缓冲层，会在相应区域对应形成凹口结构7，以及凹口结构7上的第二应变缓冲结构15；同时，对于实施例四中所述的纳米线/片环栅器件来说，若在进行释放时，未完全去除掉第二应变缓冲结构15，则会在最终形成器件的凹口结构7和鳍状结构2之间，保留第二应变缓冲结构15。
采用上述技术方案，在硅衬底1上方，且在硅基沟道，或，Ge等高迁移率沟道下方的凹口结构7内形成有氧化物8进行隔离，可以在保持高性能的条件下降低漏电流，从而改善器件特性。
同时，本发明还提供一种半导体器件的制备方法，如图21所示，包括以下步骤：
S1、提供硅衬底1，并沿第一方向在硅衬底1上形成若干第二鳍部9，形成的结构参见图1；
本步骤中，可以采用硬掩膜的方式，通过各向异性刻蚀工艺，刻蚀硅衬底1，直至刻蚀到凹口结构7的顶部；以沿第一方向，在硅衬底1上形成若干第二鳍部9；或者，还可以采用任意一种现有方式在硅衬底1上形成第二鳍部9。
S2、刻蚀硅衬底1，形成凹口结构7；
其中，具体地，刻蚀硅衬底1，形成凹口结构7的步骤包括：
S211、对若干第二鳍部9进行O2等离子体钝化处理；
本步骤中，对若干第二鳍部9进行O2等离子体钝化处理，以在第二鳍部9的外侧形成保护层，避免后续刻蚀形成凹口结构7时，损伤第二鳍部9。
S212、如图2所示，采用偏各向同性刻蚀工艺，刻蚀硅衬底1，形成凹口结构7。
本步骤中，采用偏各向同性刻蚀工艺，向下刻蚀硅衬底1，以形成凹口结构7；为便于后续操作，待凹口结构7形成后，可以采用HF溶液去除因在步骤S1中，刻蚀硅衬底1在第二鳍部9顶部形成的硬掩膜。
在其他可选实施例中，刻蚀硅衬底1，形成凹口结构7的步骤还可以为：
S221、如图5所示，在若干第二鳍部9沿第一方向和第二方向的侧壁上形成第二侧墙11；
本步骤中，在若干第二鳍部9沿第一方向和第二方向的侧壁上形成第二侧墙11，以在第二鳍部9的外侧形成保护层，避免后续刻蚀凹口结构7时，损伤第二鳍部9；其中，具体地，在已形成的结构上沉积第二侧墙材料，并通过各向异性刻蚀工艺形成第二侧墙11，优选地，第二侧墙11的材料为SiN，形成后的第二侧墙11底部的宽度范围为5至20nm。
S222、如图6所示，采用偏各向同性刻蚀工艺，刻蚀硅衬底1，形成凹口结构7。
本步骤中，采用偏各向同性刻蚀工艺，在硅衬底1上形成凹口结构7的具体操作，与步骤S212中大致相同，在此不再赘述，不同的是，采用本步骤形成凹口结构7后，需要去除掉第二鳍部9侧壁上的第二侧墙11，具体地，可以通过H3PO4溶液高选择比地去除掉位于第二鳍部9侧壁上，且材料为SiN的第二侧墙11。
进一步地，在形成凹口结构7后，并在形成隔离物前，即在步骤S212后，或在步骤S222后，且在步骤S3前；如图3和图7所示，继续向下刻蚀硅衬底1，形成第一鳍部10。
需要说明的是，若需要在硅衬底1上形成第一鳍部10，则无论是步骤S212中，去除第二鳍部9顶部的硬掩膜；还是步骤S222中，去除第二鳍部9侧壁上的第二侧墙11，以及第二鳍部9顶部的硬掩膜，均须在形成第一鳍部10后进行，以避免第二鳍部9在刻蚀过程中损伤，形成后的具体结构如图4所示。
S3、在凹口结构7内形成隔离物，以将第二鳍部9和硅衬底1隔离；
其中，具体地，在凹口结构7内形成隔离物的步骤包括：
S31、在O2基气氛中，对第二鳍部9、凹口结构7和第一鳍部10进行氧化处理；
S32、循环上述操作若干次，在凹口结构7内形成隔离物，以将第二鳍部9和硅衬底1隔离，形成的结构如图8所示。
在步骤S31和步骤S32中，氧化处理的氧化温度可为850至1150℃，氧化时间可为15至60min，在这样的氧化处理条件下，循环步骤S31和步骤S32中的操作1次，即可在第二鳍部9和硅衬底1之间形成氧化物8，即可将第二鳍部9和硅衬底1通过之间的氧化物8进行完全隔离。
在其他可选实施例中，氧化处理的氧化温度还可为800至1100℃，氧化时间还可为15至60s，循环步骤S31和步骤S32中的操作1至5次，具体的循环次数可根据具体情况设置，直至将第二鳍部9和硅衬底1通过之间的氧化物8进行完全隔离。
需要说明的是，若在步骤S212或S222之后，并在步骤S3之前，未在硅衬底1上形成第一鳍部10，则步骤S31，需要改为仅在O2基气氛中，对第二鳍部9和凹口结构7进行氧化处理。
S4、如图9所示，在已形成的结构上沉积浅槽隔离3，并对浅槽隔离3进行第一平坦化处理；
本步骤中，在已形成的结构上沉积浅槽隔离3，其中，浅槽隔离3的材料可为SiN、Si3N4、SiO2或SiCO，其沉积的厚度应足以埋入突出的第二鳍部9，为方便后续操作，采用化学机械抛光等工艺对浅槽隔离3进行第一平坦化处理，以使得后续对浅槽隔离3进行第一腐蚀处理后，各区域内的浅槽隔离3对应的腐蚀深度相同。
S5、对若干第二鳍部9进行替代鳍处理，以在替代区域内形成第二硅刻蚀结构14，以及位于第二硅刻蚀结构14上的鳍状结构2；
其中，具体地，对若干第二鳍部9进行替代鳍处理的步骤包括：
S51、对浅槽隔离3进行第一腐蚀处理，以露出第二鳍部9的顶部；
本步骤中，可以采用DHF溶液或BOE溶液对浅槽隔离3进行第一腐蚀处理，露出的各个第二鳍部9顶部的高度可根据具体情况设置。
S52、如图10所示，对第二鳍部9进行第二腐蚀处理，以去除替代区域内的第二鳍部9，形成第二硅刻蚀结构14；其中，替代区域的高度小于第二鳍部9的高度。
本步骤中，采用TMAH溶液，对第二鳍部9进行第二腐蚀处理，以去除替代区域内的第二鳍部9；其中，替代区域的高度小于第二鳍部9的高度，即在采用TMAH溶液，对第二鳍部9进行第二腐蚀处理过程中，仅去除掉部分高度的第二鳍部9，剩余的第二鳍部9形成第二硅刻蚀结构14；具体去除第二鳍部9的高度可根据具体情况设置，在此不作具体限定。
在其他可选实施例中，还可以采用干法刻蚀工艺对第二鳍部9进行第二腐蚀处理，例如：可以采用HCl气体对第二鳍部9进行第二腐蚀处理；与采用TMAH溶液进行第二腐蚀处理会形成类似于V型的形貌不同，采用HCl气体等干法刻蚀进行第二腐蚀处理会形成较为平整的界面。
S53、如图11所示，在替代区域内选择性外延生长高迁移率材料，形成导入结构12，并对导入结构12进行第二平坦化处理，形成外延结构；
本步骤中，可以采用减压外延生长等工艺，在替代区域内选择性外延生长高迁移率材料；可选地，高迁移率材料为Si1-xGex，其中，0≤x≤1，优选0.25≤x≤0.5，此时，对应形成的外延结构仅包括第一外延结构20；
或者，高迁移率材料还可以为Si1-yGey与Si1-zGez的叠层；其中，0.1 ≤ y≤0.8，0.3≤z≤1，优选0.3 ≤ y≤0.75；此时，对应形成的外延结构包括材料为Si1-zGez的第一外延结构20，以及位于第一外延结构20下方，且材料为Si1-yGey的第二外延结构21；因为有第二外延结构Si1-yGey的存在，可以给沟道区域提供应力，而且比直接在硅衬底1上选择性外延生长第一外延结构20的Ge含量更高，可以进一步提升载流子的迁移率和半导体器件的性能，具体的Si1-yGey与Si1-zGez的叠层中，Si1-yGey与Si1-zGez各自对应的层厚根据具体情况设置；同时，第一外延结构20和第二外延结构21的外延生长方式可以为同步外延或异步外延；
具体地，选择性外延生长高迁移率材料时，当高迁移率材料的生长高度高于替代区域的沟槽深度后，高迁移率材料继续生长，此时，其两侧不会再有限制，则会导致生长的形状不规则，为方便后续操作，则需要采用化学机械抛光等工艺，按照工作要求对形成在沟槽外的导入结构12进行第二平坦化处理，直至浅槽隔离3的顶部；以在替代区域内形成具有高迁移率特点、且形状规则的外延结构。
S54、如图12和图13所示，对浅槽隔离3进行第三腐蚀处理，形成鳍状结构2。
本步骤中，可以采用DHF溶液或BOE溶液对浅槽隔离3进行第三腐蚀处理，以露出部分高度或全部高度的外延结构，从而形成鳍状结构2，以便于后期器件的制备；其中，第三腐蚀处理后，露出外延结构的高度可根据实际情况设置。
具体地，若选择性外延生长的高迁移率材料为单一的Si1-xGex，则外延结构仅包括第一外延结构20；若选择性外延生长的高迁移率材料为Si1-yGey与Si1-zGez的叠层，则外延结构包括第一外延结构20，以及位于第一外延结构20下方的第二外延结构21。
需要说明的是，纳米线/片环栅器件在进行替代鳍处理后，在对浅槽隔离3进行第三腐蚀处理时，相比于FinFET器件，要刻蚀较深的深度，具体地，若在选择性外延生长后，外延结构仅包括第一外延结构20，则浅槽隔离3在进行第三腐蚀处理后，其顶部的高度应低于第二硅刻蚀结构14的顶部高度；
若在选择性外延生长后，外延结构包括第一外延结构20和第二外延结构21，则浅槽隔离3在进行第三腐蚀处理后，其顶部的高度应低于第二外延结构21的顶部高度。
S6、沿第二方向，在若干鳍状结构2，或，若干鳍状结构2和第二硅刻蚀结构14上形成牺牲栅，以及牺牲栅两侧的第一侧墙13；
本步骤中，若在对浅槽隔离3进行第三腐蚀处理时，未露出第二硅刻蚀结构14，则沿第二方向，在若干鳍状结构2上形成牺牲栅的栅极材料；若在对浅槽隔离3进行第三腐蚀处理时，露出了第二硅刻蚀结构14，则沿第二方向，在若干第二硅刻蚀结构14和鳍状结构2上沉积牺牲栅的栅极材料，其中，栅极材料可以为多晶硅；然后可以采用湿法刻蚀或干法刻蚀工艺，刻蚀栅极材料形成牺牲栅；再沉积第一侧墙13的第一侧墙材料，之后可以采用湿法刻蚀或干法刻蚀工艺，刻蚀第一侧墙材料形成第一侧墙13。
S7、在第一侧墙13两侧的鳍状结构2，或，鳍状结构2和第二硅刻蚀结构14上刻蚀并生长源漏外延层，形成源/漏区；
本步骤中，先刻蚀牺牲栅两侧的鳍状结构2，或，鳍状结构2和第二硅刻蚀结构14，形成凹陷区；再在牺牲栅两侧的凹陷区生长源漏区材料，形成源区/漏区。
需要说明的是，对于纳米线/片环栅器件，若在选择性外延生长后，外延结构包括第一外延结构20和第二外延结构21，则步骤S6中应在若干鳍状结构2和第二外延结构21，或，若干鳍状结构2、第二外延结构21和第二硅刻蚀结构14上形成牺牲栅，以及牺牲栅两侧的第一侧墙13；并且，步骤S7中应在第一侧墙13两侧的鳍状结构2和第二外延结构21，或，鳍状结构2、第二外延结构21和第二硅刻蚀结构14上刻蚀并生长源漏外延层，形成源/漏区。
S8、进行替代栅处理，以形成半导体器件。
其中，具体地，若半导体器件为FinFET器件，则进行替代栅处理的步骤包括：
S811、在已形成的结构上沉积氧化介质层，并对氧化介质层进行第三平坦化处理；
本步骤中，在已形成的结构上沉积一层氧化介质层，氧化介质层的材料可为SiO2，其厚度应足以埋入突出的牺牲栅，沉积之后，在对其进行第三平坦化处理，以露出牺牲栅的顶部。
S812、去除牺牲栅；
本步骤中，可以采用干法或湿法刻蚀工艺，去除牺牲栅。
S813、如图14和图15所示，在栅极区域内，依次形成栅极介质层4和栅极5。
本步骤中，在去除牺牲栅之后，在栅极区域内沉积一层栅极介质层4，其中，优选地，栅极介质层4为高介电常数层，具体地，高介电常数层可HfO2（二氧化铪）、ZrO2（二氧化锆）、TiO2（二氧化钛）或Al2O3（三氧化二铝）等介电常数较高的材料，沉积之后，并在栅极介质层4上形成栅极5，其中，栅极5可为TaN（氮化钽）、TiN(氮化钛)、TiAlC（碳铝钛）等满足要求的任意一种或几种物质的叠层；其中，栅极介质层4和栅极5的层厚可根据具体情况设置。
在其他可选实施例中，若半导体器件为纳米线/片环栅器件，则进行替代栅处理的步骤包括：
S821、在已形成的结构上沉积氧化介质层，并对氧化介质层进行第三平坦化处理；
本步骤与步骤S811中的具体操作大致相同，在此不再赘述。
S822、去除牺牲栅；并去除栅极区域内的第二外延结构21，和/或，第二硅刻蚀结构14，形成沟道区6；
本步骤中，采用干法或湿法刻蚀等工艺，去除牺牲栅后；若在替代区域内选择性外延生长高迁移率材料时，高迁移率材料仅为Si1-xGex，则需要在去除掉牺牲栅之后，一并去除栅极区域内的第二硅刻蚀结构14，形成沟道区6；
若在替代区域内外延生长高迁移率材料时，高迁移率材料为Si1-yGey与Si1-zGez的叠层，则需要在去除掉牺牲栅之后，一并去除栅极区域内第二硅刻蚀结构14和第二外延结构Si1-yGey，或，仅去除第二外延结构Si1-yGey，形成沟道区6。
需要说明的是，上述几种情况中，如图19所示，在去除栅极区域内的第二外延结构21，和/或，第二硅刻蚀结构14时，可以仅去除需要去掉的部分第二外延结构21，和/或，部分第二硅刻蚀结构14，并不是必须要将二者全部去除，只要能够将沟道区6进行释放，不会在沟道区6和源/漏区处有对应残留，且不会影响后续栅极介质层4和栅极5的制备既可；对去除后剩余的第二外延结构21，和/或，第二硅刻蚀结构14，可以在形成栅极介质层4和栅极5前，对其进行掺杂，以避免在后续工作中出现寄生沟道现象，影响器件性能。
S823、如图17和图18所示，在沟道区6上依次形成栅极介质层4和栅极5。
本步骤中，在沟道区6上依次形成栅极介质层4和栅极5，其中栅极介质层4和栅极5的制备材料可参考步骤S813中所列举的材料，与步骤S813不同的是，步骤S823是以环绕沟道区6的方式，在沟道区6上依次形成栅极介质层4和栅极5，以形成纳米线/片环栅器件。
综上所述，本发明提供的半导体器件的制备方法，是以STI first工艺为基础的半导体器件的制备方法，具有与上述半导体器件相同的优点，即可将硅基沟道，或，Ge等高迁移率沟道，通过其下方凹口结构7内的氧化物8，与硅衬底1进行隔离，在保持高性能的条件下降低漏电流的优点。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (18)

1.一种半导体器件，其特征在于，包括：硅衬底；
若干鳍状结构，若干所述鳍状结构形成在所述硅衬底上，且沿第一方向延伸；
浅槽隔离，所述浅槽隔离位于若干所述鳍状结构之间；
栅堆叠，所述栅堆叠与若干所述鳍状结构相交，且沿第二方向延伸，所述栅堆叠沿第一方向两侧的侧壁上形成有第一侧墙；
源/漏区，所述源/漏区形成在若干所述鳍状结构上，且位于所述栅堆叠沿第一方向上的两侧；
沟道区，所述沟道区包括位于所述第一侧墙之间的鳍状结构；
其中，所述鳍状结构与硅衬底之间具有向内凹入的凹口结构，所述凹口结构内形成有隔离物，所述隔离物能够将所述鳍状结构与硅衬底隔离。
2.根据权利要求1所述的半导体器件，其特征在于，所述隔离物为氧化物，其中，所述氧化物的夹断高度大于3nm。
3.根据权利要求1所述的半导体器件，其特征在于，半导体器件为FinFET器件，所述鳍状结构为Si1-xGex，或，Si1-yGey与Si1-zGez的叠层；其中，0≤x≤1，0.1≤y≤0.8，0.3≤z≤1。
4.根据权利要求1所述的半导体器件，其特征在于，半导体器件为纳米线/片环栅器件；所述鳍状结构为Si1-xGex，其中，0≤x≤1。
5.根据权利要求1所述的半导体器件，其特征在于，半导体器件为纳米线/片环栅器件；所述鳍状结构为Si1-zGez；其中，0.3≤z≤1。
6.根据权利要求1所述的半导体器件，其特征在于，在所述硅衬底与凹口结构之间具有第一鳍部，所述第一鳍部为第一应变缓冲结构或第一硅刻蚀结构；其中，所述第一应变缓冲结构为Si1-cGec，0.1≤c≤0.8。
7.根据权利要求1所述的半导体器件，其特征在于，所述鳍状结构与所述凹口结构之间具有第二应变缓冲结构或第二硅刻蚀结构；其中，所述第二应变缓冲结构为Si1-dGed，0.1≤d≤0.8。
8.一种半导体器件的制备方法，其特征在于，包括以下步骤：
提供硅衬底，并沿第一方向在所述硅衬底上形成若干第二鳍部；
刻蚀所述硅衬底，形成凹口结构；
在所述凹口结构内形成隔离物，以将所述第二鳍部和硅衬底隔离；
在已形成的结构上沉积浅槽隔离，并对所述浅槽隔离进行第一平坦化处理；
对若干所述第二鳍部进行替代鳍处理，以在替代区域内形成第二硅刻蚀结构，以及位于所述第二硅刻蚀结构上的鳍状结构；
沿第二方向，在若干所述鳍状结构，或，若干所述鳍状结构和第二硅刻蚀结构上形成牺牲栅，以及所述牺牲栅两侧的第一侧墙；
在所述第一侧墙两侧的鳍状结构，或，鳍状结构和第二硅刻蚀结构上刻蚀并生长源漏外延层，形成源/漏区；
进行替代栅处理，形成鳍状结构和半导体器件。
9.根据权利要求8所述的半导体器件的制备方法，其特征在于，刻蚀所述硅衬底，形成所述凹口结构的步骤包括：
对若干所述第二鳍部进行O2等离子体钝化处理；
采用偏各向同性刻蚀工艺，刻蚀所述硅衬底，形成所述凹口结构。
10.根据权利要求8所述的半导体器件的制备方法，其特征在于，刻蚀所述硅衬底，形成所述凹口结构的步骤包括：
在若干所述第二鳍部沿第一方向和第二方向的侧壁上形成第二侧墙；
采用偏各向同性刻蚀工艺，刻蚀所述硅衬底，形成所述凹口结构。
11.根据权利要求8所述的半导体器件的制备方法，其特征在于，在形成所述凹口结构后，并在形成所述隔离物前，继续向下刻蚀所述硅衬底，形成第一鳍部。
12.根据权利要求11所述的半导体器件的制备方法，其特征在于，在所述凹口结构内形成所述隔离物的步骤包括：
在O2基气氛中，对所述第二鳍部、凹口结构和第一鳍部进行氧化处理；
循环上述操作若干次，在所述凹口结构内形成隔离物，以将所述第二鳍部和硅衬底隔离。
13.根据权利要求12所述的半导体器件的制备方法，其特征在于，所述氧化处理的氧化温度为850至1150℃，氧化时间为15至60min，循环次数为1次。
14.根据权利要求12所述的半导体器件的制备方法，其特征在于，所述氧化处理的氧化温度为800至1100℃，氧化时间为15至60s，循环次数为1至5次。
15.根据权利要求8所述的半导体器件的制备方法，其特征在于，对若干所述第二鳍部进行所述替代鳍处理的步骤包括：
对所述浅槽隔离进行第一腐蚀处理，以露出所述第二鳍部的顶部；
对所述第二鳍部进行第二腐蚀处理，以去除所述替代区域内的所述第二鳍部，形成第二硅刻蚀结构；其中，所述替代区域的高度小于所述第二鳍部的高度；
在所述替代区域内选择性外延生长高迁移率材料，形成导入结构，并对所述导入结构进行第二平坦化处理，形成外延结构；
对所述浅槽隔离进行第三腐蚀处理，形成所述鳍状结构。
16.根据权利要求15所述的半导体器件的制备方法，其特征在于，所述高迁移率材料为Si1-xGex，或，Si1-yGey与Si1-zGez的叠层；其中，0≤x≤1，0.1≤y≤0.8，0.3≤z≤1；所述外延结构包括第一外延结构，或，第一外延结构，以及位于所述第一外延结构下方的第二外延结构。
17.根据权利要求8所述的半导体器件的制备方法，其特征在于，进行所述替代栅处理的步骤包括：
在已形成的结构上沉积氧化介质层，并对所述氧化介质层进行第三平坦化处理；
去除所述牺牲栅；
在栅极区域内，依次形成栅极介质层和栅极。
18.根据权利要求16所述的半导体器件的制备方法，其特征在于，进行所述替代栅处理的步骤包括：
在已形成的结构上沉积氧化介质层，并对所述氧化介质层进行第三平坦化处理；
去除所述牺牲栅；并去除栅极区域内的所述第二外延结构，和/或，所述第二硅刻蚀结构，形成沟道区；
在所述沟道区上依次形成栅极介质层和栅极。
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