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TWI889227B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

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TWI889227B
TWI889227B TW113108008A TW113108008A TWI889227B TW I889227 B TWI889227 B TW I889227B TW 113108008 A TW113108008 A TW 113108008A TW 113108008 A TW113108008 A TW 113108008A TW I889227 B TWI889227 B TW I889227B
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layer
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林哲宇
程健家
張智強
郭建億
游明華
李啟弘
章勳明
羅唯仁
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台灣積體電路製造股份有限公司
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Abstract

本揭露提供一種半導體裝置及其形成方法。根據本揭露之一個實施例的方法包括在基板上方形成堆疊；藉由對堆疊及基板進行圖案化來形成鰭形結構；使鰭形結構凹陷以形成源極/汲極溝槽；在源極/汲極溝槽中沉積介電膜，介電膜之頂表面在鰭形結構中低於基板之頂表面；及在介電膜上方形成磊晶特徵。磊晶特徵之底表面在鰭形結構中在基板之頂表面之下。

Description

半導體裝置及其製造方法
本揭露有關於半導體裝置與製造半導體裝置的方法。
半導體積體電路(integrated circuit，IC)行業已經歷指數級增長。IC材料及設計之技術進步產生了一代又一代的積體電路，其中每一代均具有比上一代更小且更複雜的電路。在IC演進的過程中，功能密度(即，每一晶片面積的互連裝置之數目)普遍增加，而幾何尺寸(即，可使用製造製程產生的最小組件(或接線))減小。這種規模縮小的過程一般藉由提高生產效率及降低相關成本來提供益處。此類規模縮小亦增加了處理及製造IC的複雜性。
舉例而言，隨著IC技術朝向更小節點發展，已引入了多閘極金屬氧化物半導體場效電晶體(多閘極MOSFET、或多閘極裝置)，藉由增加閘極-通道耦合、減 少關斷狀態電流、及減少短通道效應(short-channel effect，SCE)來改善閘極控制。多閘極裝置一般是指具有設置於通道區的一個以上側面上的閘極結構、或其一部分的裝置。鰭狀場效電晶體(fin-like field effect transistor，FinFET)及多橋通道(multi-bridge-channel，MBC)電晶體是多閘極裝置之實例，其已成為高性能及低洩漏應用的流行及有前途的候選者。FinFET具有由閘極包覆於一個以上側面上的升高通道(舉例而言，閘極包覆自基板延伸的半導體材料之「鰭片」的頂部及側壁)。MBC電晶體具有可部分地或完全地在通道區周圍延伸以在兩個或兩個以上側面上提供對通道區之存取的閘極結構。因為其閘極結構環繞通道區，所以MBC電晶體亦可稱為環繞閘極電晶體(surrounding gate transistor，SGT)或閘極全環繞(gate-all-around，GAA)電晶體。
為了提高MBC電晶體之性能，人們致力於開發應變通道並提供降低電阻的磊晶特性。雖然習知磊晶特徵一般足以達到其預期目的，但其在所有態樣中均不令人滿意。
本揭露關於一種製造半導體裝置的方法。方法包括在基板上方形成堆疊，堆疊包括由複數個犧牲層交錯的複數個通道層；對堆疊及基板之頂部部分進行圖案化以形成 鰭形結構，鰭形結構包括通道區及源極/汲極區；在鰭形結構之通道區上方形成虛設閘極堆疊；在虛設閘極堆疊上方沉積閘極間隔層；使源極/汲極區凹陷以形成曝露複數個通道層及複數個犧牲層之側壁的源極/汲極溝槽；選擇性地及部分地使複數個犧牲層凹陷以形成複數個內部間隔凹槽；在複數個內部間隔凹槽中形成複數個內部間隔特徵；在源極/汲極溝槽中沉積介電膜，介電膜之頂表面在鰭形結構中基板之頂表面之下；在介電膜上方形成磊晶特徵，磊晶特徵與複數個通道層接觸，磊晶特徵之底表面在鰭形結構中基板之頂表面之下；在形成磊晶結構之後，移除虛設閘極堆疊，釋放通道區中的複數個通道層作為複數個通道構件；及形成包覆於複數個通道構件中之各者周圍的閘極結構。
本揭露關於一種製造半導體裝置的方法。方法包括形成設置於鰭形基板上方的複數個通道構件；形成與複數個通道構件交錯的複數個內部間隔特徵；在鰭形基板、複數個內部間隔特徵、及複數個通路構件之側壁上沉積介電材料層；回蝕介電材料層以形成介電膜，介電膜之頂表面在鰭形基板之頂表面之下；在介電膜上方沉積第一磊晶層，第一磊晶層與複數個通道構件接觸；在第一磊晶層上方沉積第二磊晶層，第二磊晶層與複數個內部間隔特徵及第一磊晶層接觸，及形成包覆於複數個通道構件中之各者周圍的閘極結構。第一磊晶層及第二磊晶層包含矽鍺。第二磊晶層之鍺含量大於第一磊晶層之鍺含量。
本揭露是關於一種半導體裝置。半導體裝置包括自 基板突出的鰭形基座；設置於鰭形基座之頂表面上方的複數個通道構件；與複數個通道構件交錯的複數個內部間隔特徵；包覆於複數個通道構件中之各者周圍的閘極結構；與複數個通道構件及複數個內部間隔特徵接觸的源極/汲極特徵，源極/汲極特徵之底表面在鰭形基座之頂表面下方；及在源極/汲極徵直接下方的介電膜，介電膜之頂表面在鰭形基座之頂表面下方。
100:方法
102~126:方塊
200:工件
202:基板
202T:平面
204:堆疊
206:犧牲層
208:通道層/通道構件
212:鰭形結構
212B:鰭形基座
212C:通道區
212SD:源極/汲極區
212':鰭形結構
214:隔離特徵/STI特徵
216:虛設介電層
218:虛設電極層
220:虛設閘極堆疊
222:閘極頂部硬遮罩層
223:氧化矽層
224:氮化矽層
226:閘極間隔層
226':鰭片間隔層
228:源極/汲極溝槽
230:內部間隔凹槽
232:內部間隔材料
234:內部間隔特徵
236:基座磊晶層
236':基座磊晶層
240:介電膜
240':介電膜
242:第一磊晶層
242B:第一基板部分
242T:第一通道側壁部分
244:第二磊晶層
244':第二磊晶層
246:源極/汲極特徵或磊晶特徵
246':源極/汲極特徵
248:接點蝕刻終止層(CESL)
250:層間介電(ILD)層
252:閘極溝槽
254:空間
256:閘極結構
258:閘極介電層
260:閘電極層
262:空隙
280:電晶體
300:清洗製程
400:退火製程
500:區
600:區
BTK(D):底部厚度
BTK(SG):底部厚度
HDF:垂直距離
STK(SG):側壁厚度
WDF:間隙寬度
θ(D):角度
θ(H):角度
θ(SG):角度
X,Y,Z:方向
本揭露在與隨附諸圖一起研讀時自以下詳細描述內容來最佳地理解。應強調，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的維度可為了論述清楚經任意地增大或減小。
第1圖圖示根據本揭露的一或多個態樣的用於形成半導體裝置的方法之流程圖。
第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16圖、第17圖、第18圖、第19圖、第20圖、第21圖、及第22圖圖示根據本揭露的一或多個態樣的根據第1圖之方法的製造製程期間的工件之局部橫截面圖。
第23A圖、第23B圖、第23C圖、第23D圖、第23E圖、及第23F圖圖示根據本揭露的一或多個態樣的工件的 替代實施例之局部橫截面圖。
第24A圖、第24B圖、第24C圖、第24D圖、第24E圖、第24F圖、第24G圖、第24H圖、及第24I圖圖示根據本揭露的一或多個態樣的包括工件之源極/汲極特徵的區的替代實施例之局部橫截面圖。
第25A圖、第25B圖、第25C圖、第25D圖、第25E圖、第25F圖、第25G圖、第25H圖、第25I圖、第25J圖、及第25K圖圖示根據本揭露的一或多個態樣的包括工件之源極/汲極特徵的區的替代實施例之局部橫截面圖。
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。這一重複是出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本揭露中可使用空間相對術語，諸如「在......下方」、「在......之下」、「下部」、 「在......之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本揭露中所使用之空間相對描述符可類似地加以相應解釋。
此外，當用「約」、「大約」、及類似者來描述數目或數目範圍時，該術語旨在涵蓋合理範圍內的數目，考慮到一般技藝人士所理解的製造期間固有出現的變化。舉例而言，基於與製造具有與數目相關聯特性的特徵相關聯的已知製造容許度，數目或數目範圍涵蓋包括所描述數目的合理範圍，諸如在所描述數目之+/-10%內。舉例而言，具有「約5nm」厚度的材料層可涵蓋自4.25nm至5.75nm的維度範圍，其中與沉積材料層相關聯的製造容許度是一般技藝人士已知的+/-15%。仍然進一步地，本揭露可在各種實例中重複參考數字及/或字母。這一重複是出於簡單及清楚之目的，且其本身並不表面所討論之各種實施例及/或組態之間的關係。
本揭露一般是關於多閘極電晶體及製造方法，更具體地，是關於MBC電晶體之多層磊晶特徵。MBC電晶體之通道區可設置於奈米線通道構件、條形通道構件、奈米片通道構件、奈米結構通道構件、柱形通道構件、桿形通道構件、及/或其他適合的通道組態中。取決於通道構件之形狀，MBC電晶體亦可稱為奈米線電晶體或奈米片電晶體。 不管形狀如何，MBC電晶體的通道構件中之各者在兩個源極/汲極特徵之間延伸並耦合至兩個源極/汲極特徵。MBC電晶體之理想源極/汲極特徵對通道構件引入應變並提供低電阻。在MBC電晶體之形成期間，插入與包含通道構件的磊晶堆疊之底表面平齊的介電膜可幫助將源極/汲極特徵與基板隔離開，從而抑制洩漏電流進入基板中。儘管此類介電膜有助於提高AC性能，但其可能會隨著電阻的增加而劣化p型FET的DC性能。p型FET中DC性能之劣化可歸因於受限於介電膜之位置的源極/汲極特徵之體積減小。此外，p型FET中DC性能之劣化亦可歸因於源極/汲極特徵之體積減小而導致的壓應變損失。
本揭露提供一種半導體裝置之實施例，其中p型FET中源極/汲極特徵下方的半導體裝置之介電膜定位於其上懸置通道構件的基板之頂表面之下。介電膜的相對較低的位置允許源極/汲極特徵延伸至基板中，這會擴展源極/汲極特徵之體積，從而用源極/汲極特徵之擴展體積來保證令人滿意的壓應變水準。此外，基座磊晶層可以可選地形成於基板與介電膜之間。基座磊晶層可為無摻雜的，以增加其電阻，這會進一步提高對自源極/汲極特徵進入基板中的洩漏電流之抑制。
現在將參考諸圖更詳細地描述本揭露的各個態樣。為此，第1圖是圖示根據本揭露的實施例的由工件形成半導體裝置的方法100之流程圖。方法100僅是實例，並不旨在將本揭露限制於方法100中明確說明的內容。可在方 法100之前、期間及之後提供額外的步驟，且針對方法的額外實施例，所描述的一些步驟可經替換、消除、或四處移動。出於簡單的原因，本揭露並未詳細描述所有步驟。以下結合第2圖至第22圖、第23A圖至第23F圖、第24A圖至第24I圖、及第25A圖至第25K圖來描述方法100，這些圖是根據第1圖中方法100之實施例的工件200在不同製造階段之局部橫截面圖。因為工件200將製造成半導體裝置，所以根據上下文需要，工件200在本揭露中可稱為半導體裝置200。為了避免歧義，第2圖至第22圖、第23A圖至第23F圖、第24A圖至第24I圖、及第25A圖至第25K圖中的X、Y及Z方向彼此垂直。貫穿本揭示內容，除非另外說明，否則相同的參考數字表示相同的特徵。
參考第1圖及第2圖，方法100包括方塊102，其中在工件200上方形成交替半導體層之堆疊204。如第2圖中所示，工件200包括基板202。在一些實施例中，基板202可為諸如矽(Si)基板的半導體基板。根據本領域已知的設計要求，基板202可包括各種摻雜組態。在半導體裝置為p型的實施例中，可在基板202上形成n型摻雜輪廓(即，n型井或n井)。在一些實施例中，用於形成n型井的n型摻雜劑可包括磷(P)或砷(As)。在半導體裝置為n型的實施例中，可在基板202上形成p型摻雜輪廓(即，p型井或p井)。在一些實施例中，用於形成p型井的p型摻雜劑可包括硼(B)或鎵(Ga)。適合的摻雜可包括摻雜劑 之離子植入及/或擴散製程。基板202亦可包括其他半導體，諸如鍺(Ge)、碳化矽(SiC)、矽鍺(SiGe)、或金剛石。或者，基板202可包括化合物半導體及/或合金半導體。此外，基板202可以可選地包括磊晶層(epi層)，可經應變以用於性能增強，可包括絕緣體上矽(silicon-on-insulator，SOI)或絕緣體上鍺(germanium-on-insulator，GeOI)結構，及/或可具有其他適合的增強特徵。
在一些實施例中，堆疊204包括與第二半導體組合物之通道層208交錯的第一半導體組合物之犧牲層206。第一半導體組合物與第二半導體組合物可為不同的。在一些實施例中，犧牲層206包括矽鍺(SiGe)，通道層208包括矽(Si)。應注意，如第2圖中所示，三(3)層的犧牲層206與三(3)層的通道層208交替配置，這僅用於說明的目的，並不旨在限制超出本揭露中明確列舉的內容。應理解，可在堆疊204中形成任意數目之磊晶層。層之數目取決於用於半導體裝置200的通道構件之所需數目。在一些實施例中，通道層208之數目在1與20之間。
在一些實施例中，所有犧牲層206可具有在約3nm與約10nm之間的實質上均勻的第一厚度，且通道層208中之全部可具有在約3nm與約15nm之間的實質上均勻的第二厚度。第一厚度與第二厚度可相同或不同。如以下更詳細地描述的，通道層208或其部分可用作用於隨後形成之多閘極裝置的通道構件，且通道層208中之各者的厚度基於裝置性能考慮來選擇。通道區中的犧牲層206 最終可經移除，並用於界定隨後形成之多閘極裝置的相鄰通道區之間的垂直距離，且犧牲層206中之各者的厚度基於裝置性能考慮來選擇。
堆疊204中的層可使用分子束磊晶(molecular beam epitaxy，MBE)製程、氣相沉積(vapor phase deposition，VPE)製程、及/或其他適合的磊晶生長製程來沉積。因此，堆疊204亦稱為磊晶堆疊204。如上所述，在至少一些實例中，犧牲層206包括磊晶生長之矽鍺(SiGe)層，通道層208包括磊晶生長之矽(Si)層。在一些實施例中，犧牲層206及通道層208實質上不含摻雜劑(即，具有自約0cm-3至約1x1017cm-3的外質摻雜劑濃度)，其中舉例而言，在堆疊204的磊晶生長製程期間不執行有意摻雜。在一些實施例中，基板202之頂表面在(100)晶面中，因此堆疊204中之每一層具有(100)頂表面。在一些替代實施例中，基板之頂表面在(110)晶面中，因此堆疊204中之每一層具有(110)頂表面。
參考第1圖、第2圖、及第3圖，方法100包括方塊104，其中自對堆疊204及基板202進行圖案化來形成鰭形結構212。為了對堆疊204進行圖案化，可在堆疊204上方沉積硬遮罩層210(如第2圖中所示)以形成蝕刻遮罩。硬遮罩層210可為單層或多層。舉例而言，硬遮罩層210可包括襯墊氧化物層及襯墊氧化物層上方的襯墊氮化物層。鰭形結構212可使用微影術製程及蝕刻製程圖案化自堆疊204及基板202。微影術製程可包括光阻劑塗佈 (例如，旋裝塗佈)、軟烘烤、遮罩對準、曝光、曝光後烘烤、光阻劑顯影、沖洗、乾燥(例如，旋轉乾燥及/或硬烘烤)、其他適合的微影技術、及/或其組合。在一些實施例中，蝕刻製程可包括乾式蝕刻(例如，RIE蝕刻)、濕式蝕刻、及/或其他蝕刻方法。如第3圖中所示，方塊104處的蝕刻製程形成延伸穿過堆疊204及基板202之一部分的溝槽。溝槽界定鰭形結構212。在一些實施例中，可使用雙重圖案化或多重圖案化製程來界定鰭形結構，該鰭形結構具有例如比使用單一直接光學微影術製程可獲得的更小的節距。舉例而言，在一個實施例中，在基板上方形成材料層，並使用光學微影術製程對其進行圖案化。使用自對準製程在經圖案化材料層旁邊形成間隔物。接著移除材料層，接著可使用剩餘的間隔物(或心軸)藉由蝕刻堆疊204及基板202之頂部部分來對鰭形結構212進行圖案化。基板202之經圖案化頂部部分亦表示為鰭形基座212B。包含堆疊204與鰭形基座212B之間介面的水平面表示為平面202T，其標記堆疊204之底表面及/或鰭形基座212B之頂表面的位置。根據上下文需要，鰭形基座212B仍然可視為基板202之頂部部分。因此，平面202T亦可視為標記基板202之頂表面的位置。如第3圖中所示，包括經圖案化堆疊204及鰭形基座212B的鰭形結構212沿著Z方向垂直延伸，並沿著X方向縱向延伸。在一些情況下，鰭形結構212沿著Y方向量測為約6nm與約80nm之間的寬度，且兩個相鄰鰭形結構的相對側壁之間的距離沿 著Y方向量測為約6nm與約115nm之間。
相鄰於鰭形結構212形成隔離特徵214。在一些實施例中，隔離特徵214可形成於溝槽中，以將鰭形結構212與鄰近主動區隔離開。隔離特徵214亦可稱為淺溝槽隔離(shallow trench isolation，STI)特徵214。舉例而言，在一些實施例中，首先在基板202上方沉積介電層，用介電層填充溝槽。在一些實施例中，介電層可包括氧化矽、氮化矽、氧氮化矽、氟矽玻璃(FSG)、低k介電質、其組合、及/或其他適合材料。在各種實例中，介電層可藉由CVD製程、次常壓CVD(subatmospheric CVD，SACVD)製程、可流動CVD製程、旋裝塗佈製程、及/或其他適合的製程來沉積。沉積之介電材料接著例如藉由化學機械研磨(chemical mechanical polishing，CMP)製程來減薄及平坦化。藉由乾式蝕刻製程、濕式蝕刻製程、及/或其組合使經平坦化介電層進一步凹陷或拉回，從而形成STI特徵214。在凹陷之後，鰭形結構212上升至STI特徵214之上。STI特徵214之凹陷頂表面可與平面202T平齊或在平面202T之下。
參考第1圖、第4圖、及第5圖，方法100包括方塊106，其中在鰭形結構212之通道區212C上方形成虛設閘極堆疊220。第5圖是沿著第4圖中A-A'線截取的橫截面圖。在一些實施例中，採用閘極替換製程(或後閘極製程)，其中虛設閘極堆疊220(如第4圖及第5圖中所示)用作預留位置以經歷各種製程，並待由功能閘極結構移 除及替換。其他製程及組態亦是可能的。在第5圖中所示的一些實施例中，虛設閘極堆疊220形成於鰭形結構212上方，且鰭形結構212可分割成下伏虛設閘極堆疊220的通道區212C及非下伏虛設閘極堆疊220的源極/汲極區212SD。通道區212C與源極/汲極區212SD相鄰。如第5圖中所示，通道區212C沿著X方向設置於兩個源極/汲極區212SD之間。
虛設閘極堆疊220之形成可包括在虛設閘極堆疊220中沉積層並對這些層進行圖案化。參考第4圖，虛設介電層216、虛設電極層218、及閘極頂部硬遮罩層222可坦覆沉積於工件200上方。在一些實施例中，可使用化學氣相沉積(chemical vapor deposition，CVD)製程、ALD製程、氧電漿氧化製程、或其他適合的製程在鰭形結構212上形成虛設介電層216。在一些情況下，虛設介電層216可包括氧化矽。此後，可使用CVD製程、ALD製程、或其他適合的製程在虛設介電層216上方沉積虛設電極層218。在一些情況下，虛設電極層218可包括多晶矽。出於圖案化的目的，可使用CVD製程、ALD製程、或其他適合的製程將閘極頂部硬遮罩層222沉積於虛設電極層218上。接著可對閘極頂部硬遮罩層222、虛設電極層218及虛設介電層216進行圖案化以形成虛設閘極堆疊220，如第5圖中所示。舉例而言，圖案化製程可包括微影術製程(例如，光學微影術或e束微影術)，微影術製程可進一步包括光阻劑塗佈(例如，旋裝塗佈)、軟烘烤、遮罩對準、 曝光、曝光後烘烤、光阻劑顯影、沖洗、乾燥(例如，旋轉乾燥及/或硬烘烤)、其他適合的微影技術、及/或其組合。在一些實施例中，蝕刻製程可包括乾式蝕刻(例如，RIE蝕刻)、濕式蝕刻、及/或其他蝕刻方法。在一些實施例中，閘極頂部硬遮罩層222可包括氧化矽層223及在氧化矽層223上方的氮化矽層224。如第5圖中所示，沒有虛設閘極堆疊220設置於鰭形結構212之源極/汲極區212SD上方。
參考第1圖及第6圖，方法100包括方塊108，其中在虛設閘極堆疊220上方沉積閘極間隔層226。在一些實施例中，閘極間隔層226共形地沉積於工件200上方，包括虛設閘極堆疊220之頂表面及側壁上方。為了便於描述在各個區上方具有實質上均勻厚度的層，本揭露可使用術語「共形」。閘極間隔層226可為單層或多層。閘極間隔層226中之至少一個層可包括碳氮化矽、氧碳化矽、氧碳氮化矽、或氮化矽。閘極間隔層226可使用諸如CVD製程、次常壓CVD(subatmospheric CVD，SACVD)製程、ALD製程、或其他適合製程的製程沉積於虛設閘極堆疊220上方。在一個實施例中，閘極間隔層226包括第一層及設置於第一層上方的第二層。第一層可包括氧氮化矽，第二層可包括氮化矽。在一些情況下，閘極間隔層226沿著X方向量測為約3nm與約8nm之間的厚度。
參考第1圖及第7圖，方法100包括方塊110，其中使鰭形結構212之源極/汲極區212SD凹陷以形成源 極/汲極溝槽228。在一些實施例中，未由虛設閘極堆疊220及閘極間隔層226覆蓋的源極/汲極區212SD藉由乾式蝕刻或適合的蝕刻製程來蝕刻，以形成源極/汲極溝槽228。舉例而言，乾式蝕刻製程可實施含氧氣體、含氟氣體(例如，CF4、SF6、CH2F2、CHF3、及/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4、及/或BCl3)、含溴氣體(例如，HBr及/或CHBR3)、含碘氣體、其他適合的氣體及/或電漿、及/或其組合。在第7圖中所示的一些實施例中，使鰭形結構212之源極/汲極區212SD凹陷，以曝露犧牲層206及通道層208之側壁。在一些實施例中，源極/汲極溝槽228在堆疊204之下延伸至基板202中(在平面202T之下)。第7圖圖示在源極/汲極區212SD處沿著Y方向觀察的工件200之橫截面圖。如第7圖中所示，在方塊110處，源極/汲極區212SD中的犧牲層206及通道層208經移除，從而曝露基板202。
參考第1圖、第8圖、第9圖、及第10圖，方法100包括方塊112，其中形成內部間隔特徵234。雖然未明確顯示，方塊112處的操作可包括選擇性地及部分地移除犧牲層206以形成內部間隔凹槽230、在工件200上方沉積內部間隔材料232、及回蝕內部間隔材料232以在內部間隔凹槽230中形成內部間隔特徵234。使曝露於源極/汲極溝槽228(如第8圖中所示)中的犧牲層206選擇性地及部分地凹陷以形成內部間隔凹槽230，而閘極間隔層226、基板202之曝露部分、及通道層208實質上未蝕刻。 在通道層208主要由矽(Si)組成且犧牲層206主要由矽鍺(SiGe)組成的實施例中，犧牲層206之選擇性凹陷可使用選擇性濕式蝕刻製程或選擇性乾式蝕刻製程來執行。犧牲層206之選擇性及部分凹陷可包括SiGe氧化製程，接著是SiGe氧化物移除。在該實施例中，SiGe氧化製程可包括使用臭氧。在一些其他實施中，選擇性乾式蝕刻製程可包括使用一或多個基於氟的蝕刻劑，諸如氟氣或氫氟碳化合物。選擇性濕式蝕刻製程可包括APM蝕刻(例如，氫氧化氨-過氧化氫-水混合物)。
形成內部間隔凹槽230後，在工件200上方，包括內部間隔凹槽230上方沉積內部間隔材料232，如第9圖中所示。內部間隔材料232可包括金屬氧化物、氧化矽、氧碳氮化矽、氮化矽、氧氮化矽、富碳碳氮化矽、或低k介電材料。金屬氧化物可包括氧化鋁、氧化鋯、氧化鉭、氧化釔、氧化鈦、氧化鑭、或其他適合的金屬氧化物。雖然未明確顯示，但內部間隔材料232可為單層或多層。在一些實施例中，可使用CVD、PECVD、SACVD、ALD或其他適合的方法來沉積內部間隔材料232。內部間隔材料232沉積至內部間隔凹槽230中以及通道層208的曝露於源極/汲極溝槽228中的側壁上方。參考第10圖，沉積之內部間隔材料232接著經回蝕，以自通道層208之側壁移除內部間隔材料232，從而在內部間隔凹槽230中形成內部間隔特徵234。在方塊112處，亦可自閘極頂部硬遮罩層222及閘極間隔層226之頂表面及/或側壁移除內 部間隔材料232。在一些實施例中，在方塊112處執行的回蝕操作可包括使用氟化氫(HF)、氟(F2)、氫(H2)、氨(NH3)、三氟化氮(NF3)、或其他基於氟的蝕刻劑。如第10圖中所示，內部間隔特徵234中之各者與凹陷之犧牲層206直接接觸，並設置於兩個相鄰通道層208之間。在一些情況下，內部間隔特徵234中之各者沿著X方向量測為約3nm與約5nm之間的厚度。在所描繪的實施例中，內部間隔特徵234中之各者具有面對個別源極/汲極溝槽228的凹側壁表面(即，朝向個別犧牲層206向內彎曲)。另外，側壁表面可為平坦的(例如，實質上垂直的)或凸的(即，朝向個別源極/汲極溝槽228向外彎曲)。如第10圖中所示，雖然方塊112處的選擇性蝕刻製程及回蝕製程對犧牲層206及內部間隔材料232是選擇性的，但通道層208經適度蝕刻並具有圓角末端。在所描繪的實施例中，源極/汲極溝槽228延伸一深度D1至基板202中(自平面202T量測)，且深度D1在約3nm與約115nm之間。源極/汲極溝槽228之寬度(例如，沿著X方向在相鄰虛設閘極堆疊220上的閘極間隔層226之相對側壁之間量測)在約9nm與約32nm之間。
參考第1圖及第11圖，方法100包括執行清洗製程300的方塊114。清洗製程300可包括乾式清洗、濕式清洗、或其組合。在一些實例中，濕式清洗可包括使用標準清洗劑1(RCA SC-1，即，去離子(deionized，DI)水、氫氧化銨、及過氧化氫之混合物)、標準清洗劑2 (RCA SC-2，即，DI水、鹽酸、及過氧化氫之混合物)、SPM(硫酸-過氧化物混合物)、及/或氫氟酸來移除氧化物。乾式清洗製程可包括在約250℃與約550℃之間的溫度及約75毫托與約155毫托之間的壓力下的氦(He)及氫(H2)處理。氫處理可將表面上的矽轉化為矽烷(SiH4)，矽烷可泵出以供移除。在一些實施例中，清洗製程用以選擇性地移除或修整通道層之一部分，而不實質上移除內部間隔特徵234。清洗製程300可移除表面氧化物及碎屑，從而確保乾淨的半導體表面，這有助於方塊116處的基座磊晶層之生長。
參考第1圖及第12圖，方法100包括方塊116，其中在源極/汲極溝槽228之底部中沉積基座磊晶層236。在一些實施例中，除摻雜條件(摻雜元素及/或摻雜濃度)以外，基座磊晶層236包括與基板202及通道層208相同的材料，諸如矽(Si)。舉例而言，基座磊晶層236由無摻雜矽製成，基板202由摻雜矽製成且通道層208由無摻雜或摻雜矽製成。在一些實施例中，基座磊晶層236包括與犧牲層206相同的材料，諸如矽鍺(SiGe)，其中鍺(Ge)含量彼此相同或不同。在一些實施例中，基座磊晶層236包括SixGe1-x，其中x在約0.1與1之間。鍺含量的範圍並非微不足道。當鍺含量大於約90%時，矽與鍺之間的晶格失配可能在基座磊晶層236與基板202之間的介面處引起過多的缺陷。在其他實施例中，基座磊晶層236、通道層208、及犧牲層206由彼此不同的半導體材料製成。 在各種實施例中，基座磊晶層236是不含摻雜劑的，其中舉例而言，在磊晶生長製程期間不執行有意摻雜。作為比較，在一種情況下，基板202在用於形成PFET的p型區中輕摻雜有n型摻雜劑，且因此具有比基座磊晶層236更高的摻雜濃度。無摻雜基座磊晶層236提供了自隨後形成之源極/汲極特徵至基板202的高電阻路徑，從而抑制了進入基板202中的洩漏電流。
方塊116的適合磊晶製程包括氣相磊晶(vapor phase deposition，VPE)、分子束磊晶(molecular beam epitaxy，MBE)、選擇性CVD、及/或其他適合製程。可調諧各種沉積參數以選擇性地將半導體材料沉積於源極/汲極溝槽228中曝露之半導體表面上，諸如沉積氣體組合物、載氣組合物、沉積氣體流動速率、載氣流動速率、沉積時間、沉積壓力、沉積溫度、源功率、RF偏置電壓、DC偏置電壓、RF偏置功率、DC偏置功率、其他適合的沉積參數、或其組合。在一些實施例中，當形成基座磊晶層236時，工件200曝露於包括DCS及/或SiH4(含矽前驅物)、H2(載子前驅物)、及HCl(含蝕刻劑前驅物)的沉積混合物。在一些實施例中，選擇性CVD製程實施約600℃至約750℃的沉積溫度。在一些實施例中，選擇性CVD製程實施約10托至約100托的沉積壓力。在一些實施例中，選擇性CVD製程組態為由下而上沉積製程，使得基座磊晶層236自源極/汲極溝槽228之底部處的曝露之半導體表面生長，而非自通道層208的曝露之末端部 分生長。基座磊晶層236之生長在時間控制下使得基座磊晶層236之頂表面在鰭形基座212B之頂表面之下(即，在平面202T之下)。在一些實施例中，在選擇性CVD製程之後執行沉積後蝕刻，以使基座磊晶層236凹陷至平面202T之下，並移除基座磊晶層236之半導體材料，其可保留於通道層208之末端部分(若有)上。沉積後蝕刻包括乾式蝕刻、濕式蝕刻、其他適合的蝕刻製程、或其組合。在一些實施例中，基座磊晶層236具有小於約113nm的厚度(在Z方向上量測)，使得自基座磊晶層236之頂表面至平面202T的垂直距離D2為至少約2nm。厚度範圍並非微不足道。當基座磊晶層236厚於約113nm時，在源極/汲極溝槽228中可能沒有足夠的上部空間來確保隨後形成之源極/汲極特徵的足夠大體積。
參考第1圖、第13圖、及第14圖，方法100包括方塊118，其中在源極/汲極溝槽228之底部中及基座磊晶層236之上形成介電膜240。雖然未明確顯示，但方塊118處的操作可包括在工件200上方沉積介電材料238，並回蝕介電材料238以在源極/汲極溝槽228之底部中形成介電膜240。如第13圖中所示，介電材料238沉積於工件200上方，包括源極/汲極溝槽228之側壁及底表面上方以及虛設閘極堆疊220之側壁及頂表面上方。在一些實施例中，介電材料238可包括金屬氧化物或金屬氮化物，諸如La2O3、Al2O3、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Y2O3、AlON、TaCN、其他適 合材料、或其組合。在一些實施例中，介電材料238可包括氧化矽、氧碳氮化矽、氮化矽、氧氮化矽、富碳碳氮化矽、或低k介電材料。選擇介電材料238，使得其具有與內部間隔特徵234不同的蝕刻選擇性，從而允許回蝕介電材料238而不引起內部間隔特徵234的蝕刻損失。在一些實施例中，介電材料238可使用定向沉積製程來沉積，諸如PECVD或其他適合的方法。定向沉積製程形成具有較厚水平部分(例如，在源極/汲極溝槽228之底表面上及虛設閘極堆疊220之頂表面上)及較薄垂直部分(例如，在虛設閘極堆疊220及鰭形結構212之側壁上)的介電材料238。
參考第14圖，接著對沉積之介電材料238進行回蝕，以自虛設閘極堆疊220及鰭形結構212之側壁移除較薄垂直部分。在一些實施例中，在方塊118處執行的回蝕操作可包括使用氟化氫(HF)、氟氣(F2)、氫(H2)、氨(NH3)、三氟化氮(NF3)、或其他基於氟的蝕刻劑。由於負載效應，虛設閘極堆疊220頂部的較厚水平部分亦可經移除，而源極/汲極溝槽228之底部中的較厚水平部分經減薄，但仍然保留為覆蓋基座磊晶層236的介電膜240。在一些實施例中，介電膜240具有小於約114nm的厚度(在Z方向上量測)。介電膜240之頂表面在平面202T之下，使得鰭形基座212B的側壁之頂部部分曝露於源極/汲極溝槽228中。鰭形基座212B之側壁的曝露部分沿著Z方向量測具有至平面202T的垂直距離(D3)，在約1nm與約 114nm之間。使介電膜240之頂表面在平面202T之下允許隨後形成之源極/汲極特徵向下延伸至基板202中並受益於增大之體積。在所描繪的實施例中，介電膜240之頂表面具有凹形輪廓。
參考第1圖及第15圖，方法100包括方塊120，其中沉積第一磊晶層242。第一磊晶層242可自通道層208之曝露側壁及基板202之曝露側壁(在介電膜240之上)磊晶地且選擇性地形成，同時犧牲層206之側壁保持由內部間隔特徵234覆蓋。方塊120的適合磊晶製程包括氣相磊晶(vapor phase deposition，VPE)、超高真空CVD(ultra-high vacuum CVD，UHV-CVD)、分子束磊晶(molecular beam epitaxy，MBE)、及/或其他適合的製程。方塊120處的磊晶生長製程可使用氣體前驅物，其與基板202以及通道層208之組合物交互作用。在一些實施例中，選擇方塊120處磊晶生長製程之參數，使得第一磊晶層242不會磊晶沉積於內部間隔特徵234上。根據本揭露，在方塊120處的操作結束時，至少一些內部間隔特徵234保持曝露。亦即，至少一些內部間隔特徵234未由第一磊晶層242完全覆蓋。在一些情況下，第一磊晶層242包括矽鍺(SiGe)並摻雜有p型摻雜劑，諸如硼(B)。在一些實施例中，第一磊晶層242包括在約10%與約40%之間的鍺(Ge)含量及約90%與約60%之間的矽(Si)含量。這一鍺(Ge)含量範圍並非微不足道。當鍺含量大於約40%時，矽與鍺之間的晶格失配可能在第一磊晶層242與通道 層208之間的介面處引起過多的缺陷，這可能導致電阻增加或裝置故障。當鍺含量小於約10%時，通道層208可能沒有足夠的應變來改善電洞移動率。第一磊晶層242中的p型摻雜劑之濃度可在約1x1020原子/cm3與約2x1021原子/cm3之間。這一p型摻雜劑濃度範圍亦非微不足道的。當第一磊晶層242中p型摻雜劑之摻雜濃度低於約1x1020原子/cm3時，第一磊晶層242中的電阻可阻止令人滿意的驅動電流(即，導通電流)。當第一磊晶層242中p型摻雜劑之摻雜劑濃度大於約2x1021原子/cm3時，晶格間隙中的p型摻雜劑亦可在第一磊晶層242與通道層208之間的介面處引起過多的缺陷，這可導致電阻增加。
仍然參考第15圖，第一磊晶層242可包括設置於基板202上的第一基板部分242B及與通道層208之圓角末端接觸的第一通道側壁部分242T。第一通道側壁部分242T包覆於圓角末端上方並具有彎曲形狀。在這些實施例中，第一通道側壁部分242T形成為使圓角末端完全覆蓋的厚度。在一些情況下，第一通道側壁部分242T中之各者沿著X方向具有在約1nm與約6nm之間的厚度。在第15圖中所描繪的實施例中，第一基板部分242B不與第一通道側壁部分242T聚結或合併。如此，內部間隔特徵234中之各者未由第一磊晶層242完全覆蓋。亦即，當內部間隔特徵234可與第一磊晶層242接觸時，內部間隔特徵234中之各者中之至少一部分保持曝露。第一基板部分242B的一部分在基板202之上升起並覆蓋鰭形基座 212B之頂表面。第一基板部分242B之另一部分沿著鰭形基座212B之側壁延伸並到達介電膜240之頂表面。在第15圖中所描繪的實施例中，在方塊120結束時，先前曝露於源極/汲極溝槽228中的鰭形基座212B之側壁由第一基板部分242B完全覆蓋。
參考第1圖、第16圖、及第17圖，方法100包括方塊122，其中在第一磊晶層242上方沉積第二磊晶層244。第17圖是沿著第16圖中A-A'線截取的橫截面圖。在一些實施例中，第二磊晶層244可自第一磊晶層242磊晶地並選擇性地形成。方塊122的適合磊晶製程包括氣相磊晶(vapor phase deposition，VPE)、超高真空CVD(ultra-high vacuum CVD，UHV-CVD)、分子束磊晶(molecular beam epitaxy，MBE)、及/或其他適合的製程。磊晶生長製程在方塊122處可使用氣體前驅物，其與第一磊晶層242之組合物交互作用。第二磊晶層244允許在內部間隔特徵234上方過度生長及合併，並實質上填充源極/汲極溝槽228。第二磊晶層244之頂表面可在鰭形結構212之頂表面(即，最頂通道層208之頂表面)之上生長，並與閘極間隔層226之側壁相交。在一些實施例中，第二磊晶層244包括矽鍺(SiGe)，摻雜有諸如硼(B)的p型摻雜劑。第二磊晶層244用作低電阻層，且包括大於第一磊晶層242中摻雜濃度的摻雜濃度。在一些情況下，第二磊晶層244中的摻雜濃度可在約1x1020原子/cm3與約3x1021原子/cm3之間。當第二磊晶層244中 p型摻雜劑之摻雜濃度低於1x1020原子/cm3時，第二磊晶層244可能不足以導電以達成令人滿意的驅動電流(即，導通電流)。此外，p型摻雜劑在第二磊晶層244中的溶解性可防止p型摻雜劑之摻雜濃度超過3x1021原子/cm3。第二磊晶層244中的摻雜濃度由硼(B)在第二磊晶層244的溶解度所限制。與第一磊晶層242相比，第二磊晶層244包括更大的鍺含量以增強通道層208上的應變。在一些實施例中，第二磊晶層244包括在約20%與約70%之間的鍺含量及在約80%與約30%之間的矽含量。與第二磊晶層244相比，基座磊晶層236可包括更大的鍺含量。在替代實施例中，與第一磊晶層242相比，基座磊晶層236可包括較少的鍺含量。根據本揭露，第二磊晶層244之體積大於第一磊晶層242之體積。在這方面，第二磊晶層244可比第一磊晶層242厚。在一些實施例中，第二磊晶層244可具有沿著X方向量測的在約9nm與約32nm之間的寬度。
在第16圖中所描繪的實施例中，第二基板部分244B之底部部分沿著第一基板部分242B之側壁延伸，並到達介電膜240之頂表面。第二磊晶層244藉由第一磊晶層242與通道層208分離或間隔開，並藉由介電膜240與基座磊晶層236分離或間隔開。源極/汲極區212SD中的第一磊晶層242與第二磊晶層244可統稱為源極/汲極特徵246。在一些實施例中，沿著Z方向自頂至底量測的源極/汲極特徵246之高度(H1)在約20nm與105nm 之間，且平面202T之下的源極/汲極特徵246的一部分具有沿著Z方向量測的在約1nm與約20nm之間的高度(H2)。
在第17圖中所描繪的實施例中，在PFET區(其中形成p型電晶體)中，形成於方塊108處的閘極間隔層226亦沉積於鰭形結構212的在源極/汲極區212SD中的側壁上。閘極間隔層226的在源極/汲極區212SD中的部分亦稱為鰭片間隔層226'。鰭片間隔層226'限制第二磊晶層244之磊晶生長。在方塊110處使鰭形結構212凹陷及在方塊122處磊晶生長第二磊晶層244之後，鰭片間隔層226'在第二磊晶層244之側壁上方。方塊110處的蝕刻製程亦使STI特徵214凹陷。鰭片間隔層226'可保護STI特徵214的在其直接下方的一部分免受蝕刻損失，而STI特徵214中之其他部分凹陷。基座磊晶層236之底表面可在STI特徵214之凹陷頂表面之上。介電膜240之頂表面可在STI特徵214之最頂部分之下及STI特徵214之凹陷頂表面之上。為了清楚空間關係，第17圖中通道區中的通道層208與犧牲層206重疊，如虛線框所示。
仍然參考第17圖，為了進行比較，亦描繪了穿過NFET區(其中形成n型電晶體)中源極/汲極區截取的橫截面圖。鰭形結構212在NFET區中。在NFET區中基座磊晶層236'及介電膜240'定位為高於其在PFET區中的個別對應物。舉例而言，NFET區中的介電膜240'之頂表面可與最底通道層208之底表面對準，使得NFET區中源 極/汲極特徵246'(包含第二磊晶層244’)之高度(H1')自最底通道層208之底表面開始量測且小於PFET區中的高度H1。因此，NFET區中的源極/汲極特徵246'在平面202T之上。NFET區中源極/汲極特徵246'之體積亦可小於PFET區中的源極/汲極特徵246。PFET區中源極/汲極特徵246之較大體積有助於維持對p型電晶體中通道層208的壓應變。
參考第1圖及第18圖，方法100包括方塊124，其中工件200在退火製程400中退火。在一些實施例中，退火製程400可包括快速熱退火(rapid thermal anneal，RTA)製程、雷射尖峰退火製程、快閃退火製程、或爐退火製程。退火製程400可包括在約900℃與約1000℃之間的尖峰退火溫度。在這些實施中，尖峰退火溫度可保持以秒或微秒量測的持續時間。經由退火製程400，可獲得半導體基質中諸如矽鍺(SiGe)或鍺(Ge)的p型摻雜劑之所需電子貢獻。退火製程400可產生空位，空位有助於p型摻雜劑自間隙位置移動至替代晶格位置，並減少半導體基質之晶格中的損傷或缺陷。
參考第1圖及第19圖至第22圖，方法100包括方塊126，其中執行進一步製程。此類進一步製程可包括，舉例而言，在工件200上方沉積接點蝕刻終止層(contact etch stop layer，CESL)248(如第19圖中所示)，在CESL 248上方沉積層間介電(interlayer dielectric，ILD)層250(如第19圖中所示)、移除虛 設閘極堆疊220(如第20圖中所示)、選擇性地移除通道區212C中的犧牲層206以釋放通道層208作為通道構件(如第21圖中所示)、及在通道區212C上方形成閘極結構256(如第21圖中所示)。現在參考第19圖，在形成ILD層250之前形成CESL 248。在一些實例中，CESL 248包括氮化矽、氧氮化矽、及/或本領域已知的其他材料。CESL 248可藉由ALD、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition，PECVD)製程及/或其他適合的沉積製程來形成。接著在CESL 248上方沉積ILD層250。在一些實施例中，ILD層250包括諸如正矽酸四乙酯(TEOS)氧化物、無矽玻璃或矽摻雜氧化材料，諸如硼磷矽玻璃(BPSG)、熔融矽玻璃(FSG)、磷矽玻璃(PSG)、硼矽玻璃(BSG)、及/或其他適合的介電材料。ILD層250可藉由PECVD製程或其他適合的沉積技術來沉積。在一些實施例中，在形成ILD層250之後，工件200可經退火以提高ILD層250之完整性。如第19圖中所示，CESL 248直接設置於源極/汲極特徵246之頂表面上。
參考第19圖及第20圖，在沉積CESL 248及ILD層250之後，可藉由平坦化製程對工件200進行平坦化，以曝露虛設閘極堆疊220。舉例而言，平坦化製程可包括化學機械平坦化(chemical mechanical polishing，CMP)製程。在CMP製程之後，自虛設閘極堆疊220之頂表面至最頂通道層208之頂表面的距離沿著 Z方向可量測為5nm與約50nm之間。如第20圖中所示，曝露虛設閘極堆疊220允許移除虛設閘極堆疊220並釋放通道層208。在一些實施例中，移除虛設閘極堆疊220導致通道區212C上方的閘極溝槽252。移除虛設閘極堆疊220可包括對虛設閘極堆疊220的材料具有選擇性的一或多個蝕刻製程。舉例而言，可使用對虛設閘極堆疊220具有選擇性的選擇性濕式蝕刻、選擇性乾式蝕刻、或其組合來執行虛設閘極堆疊220之移除。在移除虛設閘極堆疊220之後，在閘極溝槽252中曝露通道區212C中的通道層208及犧牲層206之側壁。
參考第21圖，在移除虛設閘極堆疊220之後，方法100可包括選擇性移除通道區212C中通道層208之間的犧牲層206的操作。犧牲層206之選擇性移除釋放通道層208以形成通道構件(亦稱為208)。犧牲層206之選擇性移除亦在通道構件208之間留下空間254。犧牲層206之選擇性移除可藉由選擇性乾式蝕刻、選擇性濕式蝕刻、或其他選擇性蝕刻製程來實施。實例選擇性乾式蝕刻製程可包括使用一或多個基於氟的蝕刻劑，諸如氟氣或氫氟碳化合物。實例選擇性濕式蝕刻製程可包括APM蝕刻(例如，氫氧化氨-過氧化氫-水混合物)。
參考第22圖，方法100可包括用以形成包覆於通道構件208中之各者周圍的閘極結構256的進一步操作。在一些實施例中，閘極結構256形成於閘極溝槽252內並進入藉由移除犧牲層206而留下的空間254中。在這方面， 閘極結構256包覆於通道構件208中之各者周圍。閘極結構256包括閘極介電層258及在閘極介電層258上方的閘電極層260。在一些實施例中，雖然諸圖中未明確顯示，但閘極介電層258包括介面層及高K閘極介電層。本揭露使用及描述的高K介電材料包括具有高介電常數的介電材料，舉例而言，大於熱氧化矽(~3.9)的介電常數。介面層可包括介電材料，諸如氧化矽、矽酸鉿、或氧氮化矽。介面層可藉由化學氧化、熱氧化、原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、及/或其他適合的方法來形成。高K閘極介電層可包括氧化鉿。或者，高K閘極介電層可包括其他高K介電材料，諸如氧化鈦(TiO2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta2O5)、氧化鉿矽(HfSiO4)、二氧化鋯(ZrO2)、氧化鋯矽(ZrSiO2)、氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鋯(ZrO)、氧化釔(Y2O3)、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、(Ba，Sr)TiO3(BST)、氮化矽(SiN)、氧氮化矽(SiON)、其組合、或其他適合材料。高K閘極介電層可藉由ALD、物理氣相沉積(physical vapor deposition，PVD)、CVD、氧化、及/或其他適合的方法形成。
閘極結構256之閘電極層260可包括單層或多層結構，諸如具有被選功函數以增強裝置性能的金屬層(功函 數金屬層)、襯裡層、潤濕層、黏附層、金屬合金或金屬矽化物的各種組合。舉例而言，閘電極層260可包括氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁(TaAlC)、碳氮化鉭(TaCN)、鋁(Al)、鎢(W)、鎳(Ni)、鈦(Ti)、釕(Ru)、鈷(Co)、鉑(Pt)、碳化鉭(TaC)、氮化鉭矽(TaSiN)、銅(Cu)、其他難熔金屬、或其他適合的金屬材料或其組合。在各種實施例中，閘電極層260可藉由ALD、PVD、CVD、e束蒸發、或其他適合的製程來形成。在各種實施例中，可執行CMP製程以移除過量的金屬，從而提供閘極結構256之實質上平坦頂表面。閘極結構256包括插入通道區212C中的通道構件208之間的部分。
仍然參考第22圖，在方塊126之操作結束後，實質上形成了電晶體280，特別是p型電晶體280。電晶體280包括沿著Z方向垂直堆疊的通道構件208。通道構件208中之各者由閘極結構256包覆於周圍。通道構件208沿著X方向延伸或夾在兩個源極/汲極特徵246之間。源極/汲極特徵246中之各者包括與鰭形基座212B及通道構件208之側壁接觸的第一磊晶層242，與第一磊晶層242接觸的第二磊晶層244。第二磊晶層244藉由第一磊晶層242與通道構件208間隔開。在源極/汲極特徵246下方是介電膜240及基座磊晶層236。介電膜240及基座磊晶層236表現出高電阻率，因此提供自源極/汲極特徵246至基板202的高電阻路徑，從而抑制洩漏電流進入基 板202中。介電膜240及基座磊晶層236在平面202T(亦認為是鰭形基座212B之頂表面，或基板202之頂表面)之下沿著Z方向一定距離，允許源極/汲極特徵246之底部部分進一步向下延伸並在平面202T之下。源極/汲極特徵246之體積因此膨脹，且提供至通道構件208的壓應變未受損害。
電晶體280之替代實施例如第23A圖中所示。第22圖與第23A圖中電晶體280之許多態樣是相同或相似的。為了清楚及便於參考，用於相同或相似特徵的參考數字經重複。一個區別是，針對如第23A圖中所描繪的實施例，方塊122處的磊晶生長製程可在第二磊晶層244與介電膜240之間留下空隙(或稱為氣穴)262。在方塊122的磊晶生長製程期間，第二磊晶層244可自第一基板部分242B之半導體表面表現出更快的生長速率並自介電膜240之頂表面表現出慢得多或實質上為零的生長速率，使得來自第一基板部分242B之兩個相對側的第二磊晶層244可在介電膜240之上合併並密封其下方的空隙262。空隙262可具有沿著Z方向量測的為約1nm至約10nm之間的高度(D4)。在第23A圖中所描繪的實施例中，第二磊晶層244藉由空隙262與介電膜240間隔開。曝露於空隙262中的第二磊晶層244之底表面可具有向上彎曲的凹形輪廓。
電晶體280之替代實施例如第23B圖中所示。第22圖與第23B圖中的電晶體280的許多態樣是相同或相 似的。為了清楚及便於參考，用於相同或相似特徵的參考數字經重複。一個區別是，針對第23B圖中所示的實施例，兩個相對的第一基板部分242B可合併並完全覆蓋介電膜240之頂表面。合併的第一基板部分242B沿著Z方向具有在約1nm與約30nm之間的厚度(D5)。第二磊晶層244藉由第一基板部分242B與介電膜240間隔開。第二磊晶層244之底部部分仍然可在平面202T下方延伸。
電晶體280之替代實施例如第23C圖中所示。第23B圖與第23C圖中的電晶體280之許多態樣是相同或相似的。為了清楚及便於參考，用於相同或相似特徵的參考數字經重複。一個區別是，針對如第23C圖中所示的實施例，方塊120處的磊晶生長製程可在合併之第一基板部分242B與介電膜240之間留下空隙(或稱為氣穴)262。在方塊120的磊晶生長製程期間，第一基板部分242B可自鰭形基座212B之半導體側壁表面表現出更快的生長速率並自介電膜240之頂表面表現出慢得多或實質上為零的生長速率，使得來自鰭形基座212B之相對側壁的兩個第一基板部分242B可在介電膜240之上合併並密封其下方的空隙262。空隙262可具有沿著Z方向量測的為約1nm至約10nm之間的高度(D6)。在第23C圖中所示的實施例中，曝露於空隙262中，合併之第一基板部分242B之底表面可具有向上彎曲的凹形輪廓。
電晶體280之替代實施例如第23D圖中所示。第22圖與第23D圖中的電晶體280之許多態樣是相同或相 似的。為了清楚及便於參考，用於相同或相似特徵的參考數字經重複。一個區別是，針對第23D圖中所示的實施例，第一基板部分242B可與最底第一通道側壁部分242T合併，與最底通道層208接觸。藉由在基板202與最底通道層208之間延伸，第一基板部分242B亦完全覆蓋最底內部間隔特徵234。亦如第23D圖中所描繪的，兩個相鄰第一通道側壁部分242T亦可合併並完全覆蓋其間的個別內部間隔特徵234。另外，儘管第23D圖中未描繪，但兩個相對的第一基板部分242B亦可如第23B圖中所示地合併，且亦可形成空隙262，如第23A圖及第23C圖中所示。
電晶體280之替代實施例如第23E圖中所示。第22圖與第23E圖中的電晶體280之許多態樣是相同或相似的。為了清楚及便於參考，用於相同或相似特徵的參考數字經重複。一個區別是，針對第23E圖中所示的實施例，在方塊120處的磊晶生長製程之前使通道層208側向凹陷。在通道層208主要由矽(Si)組成且犧牲層206主要由矽鍺(SiGe)組成的實施例中，通道層208之選擇性凹陷可使用經調諧以具有矽與矽鍺之間的蝕刻對比度的選擇性濕式蝕刻製程或選擇性乾式蝕刻製程來執行。通道層208之側向凹陷會縮短通道層208之長度，使得通道層208在閘極結構256'之有效控制下的部分增加，這會改善通道區之閘極控制。通道層208之側向凹陷將通道層208的原本圓角末端轉換為向內朝向閘極結構256彎曲的凹形輪廓。如第23A圖至第23D圖中所示的磊晶特徵246的變化亦可 應用於如第23E圖中所示的所描繪之實施例。
電晶體280之替代實施例如第23F圖中所示。第22圖與第23F圖中的電晶體280之許多態樣是相同或相似的。為了清楚及便於參考，用於相同或相似特徵的參考數字經重複。一個區別是，針對如第23F圖中所示的實施例，跳過了在方塊116處形成基座磊晶層236，使得介電膜240直接形成於源極/汲極溝槽228之底部中及基板202之頂表面上。如第23A圖至第23E圖中所示的源極/汲極特徵246及通道層208的變化亦可應用於如第23F圖中所示的所描繪之實施例。
第24A圖至第24I圖圖示第22圖(以及第23A圖至第23E圖)中區500之替代實施例。區500包括在最底內部間隔特徵234之下的源極/汲極溝槽228之底部部分，以及形成於其中的基座磊晶層236及介電膜240。為了清楚及便於參考，源極/汲極特徵246在第24A圖至第24I圖中經省略，但仍然存在。在每一替代實施例中，源極/汲極溝槽228之側壁相對於平面202T具有量測為約45°與約180°之間的角度θ(H)；基座磊晶層236具有相對於平面202T形成量測為約0°與約90°之間角度θ(SG)的頂表面；基座磊晶層236具有相對於平面202T形成量測為約0°與約90°之間角度θ(D)的側壁表面；基座磊晶層236具有量測為約1nm與約115nm之間的底部厚度(或中心厚度)BTK(SG)；基座磊晶層236具有在約0.5nm與約32nm之間的側壁厚度STK(SG)；介電膜240具有 在約0.5nm與約115nm之間的底部厚度(或中心厚度)BTK(D)。源極/汲極溝槽228可具有U形輪廓、V形輪廓、U形與V形之間的過渡輪廓、或其他形狀。V形輪廓可顯示矽晶體之(111)或(110)小平面。V形輪廓可藉由各向異性蝕刻製程來形成，其中自由基在(111)平面或(110)平面上方選擇性地蝕刻(100)平面。在一些情況下，(100)平面之蝕刻速度可為(111)平面之蝕刻速度的約三倍。由於這一選擇性，在第二個圖案化製程期間，自由基的蝕刻可能傾向於沿著矽的(111)平面或(110)平面減慢或停止，從而形成V形輪廓。在每一替代實施例中，介電膜240之頂表面在平面202T之下，允許源極/汲極特徵246延伸至平面202T之下。
在第24A圖中，源極/汲極溝槽228具有V形輪廓。基座磊晶層236可完全覆蓋源極/汲極溝槽228之側壁。介電膜240設置於基座磊晶層236之凹形輪廓中。基座磊晶層236之邊緣部分可在介電膜240之最頂部之上。基座磊晶層236之底部厚度BTK(SG)大於源極/汲極溝槽228之深度的一半。基座磊晶層236之底部厚度BTK(SG)大於介電膜240之底部厚度BTK(D)。
在第24B圖中，源極/汲極溝槽228具有V形輪廓。基座磊晶層236可完全覆蓋源極/汲極溝槽228之側壁。介電膜240設置於基座磊晶層236之凹形輪廓中。基座磊晶層236之邊緣部分可在介電膜240之最頂部分之上。基座磊晶層236之底部厚度BTK(SG)小於源極/汲極溝槽 228之深度的一半。基座磊晶層236之底部厚度BTK(SG)大於介電膜240之底部厚度BTK(D)。
在第24C圖中，源極/汲極溝槽228具有V形與U形之間的過渡輪廓。基座磊晶層236可完全覆蓋源極/汲極溝槽228之側壁。介電膜240設置於基座磊晶層236之凹形輪廓中。基座磊晶層236之邊緣部分可在介電膜240之最頂部分之上。基座磊晶層236之底部厚度BTK(SG)大於源極/汲極溝槽228之深度的一半。基座磊晶層236之底部厚度BTK(SG)大於介電膜240之底部厚度BTK(D)。
在第24D圖中，源極/汲極溝槽228具有V形與U形之間的過渡輪廓。基座磊晶層236並不完全覆蓋源極/汲極溝槽228之側壁。介電膜240設置於基座磊晶層236之凹形輪廓中。基座磊晶層236之邊緣部分可與介電膜240之最頂部分平齊。基座磊晶層236之底部厚度BTK(SG)大於源極/汲極溝槽228之深度的一半。基座磊晶層236之底部厚度BTK(SG)大於介電膜240之底部厚度BTK(D)。
在第24E圖中，源極/汲極溝槽228具有U形輪廓。基座磊晶層236可完全覆蓋源極/汲極溝槽228之側壁。介電膜240設置於基座磊晶層236之凹形輪廓中。基座磊晶層236之邊緣部分可在介電膜240之最頂部分之上。基座磊晶層236之底部厚度BTK(SG)大於源極/汲極溝槽228之深度的一半。基座磊晶層236之底部厚度BTK(SG) 大於介電膜240之底部厚度BTK(D)。
在第24F圖中，源極/汲極溝槽228具有U形輪廓。基座磊晶層236並不完全覆蓋源極/汲極溝槽228之側壁。介電膜240設置於基座磊晶層236之頂表面上方並完全覆蓋基座磊晶層236之頂表面。基座磊晶層236之底部厚度BTK(SG)小於源極/汲極溝槽228之深度的一半。基座磊晶層236之底部厚度BTK(SG)小於介電膜240之底部厚度BTK(D)。
在第24G圖中，源極/汲極溝槽228具有U形輪廓。基座磊晶層236並不完全覆蓋源極/汲極溝槽228之側壁。介電膜240設置於基座磊晶層236之凹形輪廓中。基座磊晶層236之邊緣部分可在介電膜240之最頂部分之上。基座磊晶層236之底部厚度BTK(SG)小於源極/汲極溝槽228之深度的一半。基座磊晶層236之底部厚度BTK(SG)大於介電膜240之底部厚度BTK(D)。
在第24H圖中，源極/汲極溝槽228具有U形輪廓。基座磊晶層236可完全覆蓋源極/汲極溝槽228之側壁。介電膜240設置於基座磊晶層236之凹形輪廓中。基座磊晶層236之邊緣部分可在介電膜240之最頂部分之上。基座磊晶層236之底部厚度BTK(SG)小於源極/汲極溝槽228之深度的一半。基座磊晶層236之底部厚度BTK(SG)小於介電膜240之底部厚度BTK(D)。
在第24I圖中，源極/汲極溝槽228具有U形輪廓。基座磊晶層236並不完全覆蓋源極/汲極溝槽228之 側壁。介電膜240設置於基座磊晶層236之頂表面上方。基座磊晶層236之底部厚度BTK(SG)小於源極/汲極溝槽228之深度的一半。基座磊晶層236之底部厚度BTK(SG)小於介電膜240之底部厚度BTK(D)。此外，在介電膜240之回蝕製程期間，介電膜240可蝕刻穿過並分割成兩個部分。在一些實施例中，兩個部分之間的間隙寬度(WDF)在約0.1nm與32nm之間。空隙可密封於源極/汲極特徵246下方且側向位於介電膜240之分割部分之間。源極/汲極特徵246亦可向下延伸至介電膜240之分割部分之間的間隙中。
第25A圖至第25K圖圖示第23F圖中區600之替代實施例。區600包括在最底內部間隔特徵234之下的源極/汲極溝槽228之底部部分以及形成於底部部分中的介電膜240。由於跳過了方塊116，所以不形成基座磊晶層236。在一些實施例中，介電膜240之底部厚度BTK(D)在約1nm與約114nm之間。為了清楚及便於參考，源極/汲極特徵246在第25A圖至第25K圖中經省略，但仍然存在。類似於以上結合第24A圖至第24I圖的討論，源極/汲極溝槽228可具有U形輪廓、V形輪廓、U形與V形之間的過渡輪廓、或其他形狀。
在第25A圖中，源極/汲極溝槽228具有U形輪廓。介電膜240設置於源極/汲極溝槽228之底部中。介電膜240並不完全覆蓋源極/汲極溝槽228之側壁。介電膜240之底部厚度BTK(D)小於源極/汲極溝槽228之深 度的一半。介電膜240之頂表面具有凹形輪廓。
在第25B圖中，源極/汲極溝槽228具有U形輪廓。介電膜240設置於源極/汲極溝槽228之底部中。介電膜240並不完全覆蓋源極/汲極溝槽228之側壁。介電膜240之底部厚度BTK(D)大於源極/汲極溝槽228之深度的一半。介電膜240之頂表面具有凹形輪廓。
在第25C圖中，源極/汲極溝槽228具有U形輪廓。介電膜240設置於源極/汲極溝槽228之底部中。介電膜240並不完全覆蓋源極/汲極溝槽228之側壁。介電膜240之底部厚度BTK(D)大於源極/汲極溝槽228之深度的一半。介電膜240之頂表面具有凸形輪廓。凸形輪廓是由於在回蝕製程中應用的特定參數而形成的。
在第25D圖中，源極/汲極溝槽228具有碟形輪廓。介電膜240設置於源極/汲極溝槽228之底部中。介電膜240並不完全覆蓋源極/汲極溝槽228之側壁。介電膜240之底部厚度BTK(D)小於或大於源極/汲極溝槽228之深度的一半。介電膜240之頂表面具有凹形輪廓。
在第25E圖中，源極/汲極溝槽228具有V形輪廓。介電膜240設置於源極/汲極溝槽228之底部中。介電膜240並不完全覆蓋源極/汲極溝槽228之側壁。介電膜240之底部厚度BTK(D)小於源極/汲極溝槽228之深度的一半。介電膜240之頂表面實質上是平坦的。
在第25F圖中，源極/汲極溝槽228具有矩形輪廓。介電膜240設置於源極/汲極溝槽228之底部中。介 電膜240並不完全覆蓋源極/汲極溝槽228之側壁。介電膜240之底部厚度BTK(D)小於或大於源極/汲極溝槽228之深度的一半。介電膜240之頂表面實質上是平坦的。
在第25G圖中，源極/汲極溝槽228具有矩形輪廓。介電膜240設置於源極/汲極溝槽228之底部中。介電膜240可完全覆蓋源極/汲極溝槽228之側壁。介電膜240之底部厚度BTK(D)大致等於源極/汲極溝槽228之深度。介電膜240之頂表面實質上是平坦的。此外，在介電膜240之回蝕製程期間，介電膜240可蝕刻穿過並分割成兩個部分。在一些實施例中，兩個部分之間的間隙寬度(WDF)在約0.1nm與32nm之間。分割部分之相對側壁可為實質上垂直的。空隙可密封於源極/汲極特徵246下方且側向位於介電膜240之分割部分之間。源極/汲極特徵246亦可向下延伸至介電膜240之分割部分之間的間隙中。
在第25H圖中，源極/汲極溝槽228具有矩形輪廓。介電膜240設置於源極/汲極溝槽228之底部中。介電膜240並不完全覆蓋源極/汲極溝槽228之側壁。介電膜240之底部厚度BTK(D)小於或大於源極/汲極溝槽228之深度的一半。介電膜240之頂表面實質上是平坦的。此外，在介電膜240之回蝕製程期間，介電膜240可蝕刻穿過並分割成兩個部分。在一些實施例中，兩個部分之間的間隙寬度(WDF)在約0.1nm與32nm之間。分割部分 之相對側壁可相對於平面202T傾斜量測為約80°與約179°之間的一角度。空隙可密封於源極/汲極特徵246下方且側向位於介電膜240之分割部分之間。源極/汲極特徵246亦可向下延伸至介電膜240之分割部分之間的間隙中。
在第25I圖中，源極/汲極溝槽228具有U形輪廓。介電膜240設置於源極/汲極溝槽228之底部中。介電膜240並不完全覆蓋源極/汲極溝槽228之側壁。介電膜240之底部厚度BTK(D)大於源極/汲極溝槽228之深度的一半。介電膜240之頂表面具有凸形輪廓。此外，在介電膜240之回蝕製程期間，介電膜240可蝕刻穿過並分割成兩個部分。在一些實施例中，兩個部分之間的間隙寬度(WDF)在約0.1nm與32nm之間。分割部分之相對側壁可為實質上垂直的。空隙可密封於源極/汲極特徵246下方且側向位於介電膜240之分割部分之間。源極/汲極特徵246亦可向下延伸至介電膜240之分割部分之間的間隙中。
在第25J圖中，源極/汲極溝槽228具有U形輪廓。介電膜240設置於源極/汲極溝槽228之底部中。介電膜240可完全覆蓋源極/汲極溝槽228之側壁。介電膜240之底部厚度BTK(D)小於源極/汲極溝槽228之深度的一半。介電膜240之頂表面具有凹形輪廓。此外，在介電膜240之回蝕製程期間，介電膜240可蝕刻穿過並分割成兩個部分。在一些實施例中，兩個部分之間的間隙寬度 (WDF)在約0.1nm與32nm之間。空隙可密封於源極/汲極特徵246下方且側向位於介電膜240之分割部分之間。源極/汲極特徵246亦可向下延伸至介電膜240之分割部分之間的間隙中，甚至可由於第25J圖中所描繪實施例中介電膜240之小厚度而與基板202實體接觸。
在第25K圖中，源極/汲極溝槽228具有U形輪廓。介電膜240設置於源極/汲極溝槽228之底部中。介電膜240並不完全覆蓋源極/汲極溝槽228之側壁。介電膜240之底部厚度BTK(D)小於或大於源極/汲極溝槽228之深度的一半。此外，在介電膜240之回蝕製程期間，介電膜240可蝕刻穿過並分割成三個部分，其中側面部分比中間部分高量測為約0.1nm與約114nm之間的一垂直距離(HDF)。在一些實施例中，兩個相鄰部分之間的間隙寬度(WDF)在約0.1nm與32nm之間。空隙可密封於源極/汲極特徵246下方且側向位於介電膜240之分割部分之間。源極/汲極特徵246亦可向下延伸至介電膜240之分割部分之間的間隙中，使得源極/汲極特徵246之底表面可橫跨介電膜240之中間部分。
儘管並非旨在限制，但本揭露之一或多個實施例為半導體裝置及其形成提供了許多益處。舉例而言，本揭露之實施例提供一電晶體，特別是p型電晶體，其包括在兩個源極/汲極特徵之間延伸的通道構件與在通道構件直接下方的基板之頂表面之下延伸的源極/汲極特徵之垂直堆疊。源極/汲極特徵藉由介電膜及/或無摻雜磊晶層與基板 間隔開。介電膜及/或無摻雜磊晶層會抑制基板電流洩漏。藉由在基板之頂表面之下延伸，源極/汲極特徵具有增大的體積，其對通道構件保持適當量的應變。
在一個例示性態樣中，本揭露是關於一種方法。方法包括在基板上方形成堆疊，堆疊包括由複數個犧牲層交錯的複數個通道層；對堆疊及基板之頂部部分進行圖案化以形成鰭形結構，鰭形結構包括通道區及源極/汲極區；在鰭形結構之通道區上方形成虛設閘極堆疊；在虛設閘極堆疊上方沉積閘極間隔層；使源極/汲極區凹陷以形成曝露複數個通道層及複數個犧牲層之側壁的源極/汲極溝槽；選擇性地及部分地使複數個犧牲層凹陷以形成複數個內部間隔凹槽；在複數個內部間隔凹槽中形成複數個內部間隔特徵；在源極/汲極溝槽中沉積介電膜，介電膜之頂表面在鰭形結構中基板之頂表面之下；在介電膜上方形成磊晶特徵，磊晶特徵與複數個通道層接觸，磊晶特徵之底表面在鰭形結構中基板之頂表面之下；在形成磊晶結構之後，移除虛設閘極堆疊，釋放通道區中的複數個通道層作為複數個通道構件；及形成包覆於複數個通道構件中之各者周圍的閘極結構。在一些實施例中，方法亦包括在沉積介電膜之前，在源極/汲極溝槽中沉積基座磊晶層。在一些實施例中，磊晶特徵之摻雜劑濃度大於基座磊晶層之摻雜劑密度。在一些實施例中，基座磊晶層是不含摻雜劑的。在一些實施例中，磊晶特徵用硼(B)摻雜。在一些實施例中，磊晶特徵及基座磊晶層包含矽鍺。在一些實施例中，磊晶特徵之鍺含 量大於基座磊晶層之鍺含量。在一些實施例中，磊晶特徵之鍺含量小於基座磊晶層之鍺含量。在一些實施例中，源極/汲極溝槽曝露基板之側壁，且磊晶特徵與基板之側壁實體接觸。在一些實施例中，沉積介電膜包括在基座磊晶層之頂表面以及複數個通道層及複數個犧牲層之側壁上沉積介電材料層，及回蝕介電材料層以自複數個通道層及複數個犧牲層之側壁移除介電材料。介電材料層之一部分作為介電膜保留於基座磊晶層之頂表面上。
在另一例示性態樣中，本揭露是關於一種方法。方法包括形成設置於鰭形基板上方的複數個通道構件；形成與複數個通道構件交錯的複數個內部間隔特徵；在鰭形基板、複數個內部間隔特徵、及複數個通路構件之側壁上沉積介電材料層；回蝕介電材料層以形成介電膜，介電膜之頂表面在鰭形基板之頂表面之下；在介電膜上方沉積第一磊晶層，第一磊晶層與複數個通道構件接觸；在第一磊晶層上方沉積第二磊晶層，第二磊晶層與複數個內部間隔特徵及第一磊晶層接觸，及形成包覆於複數個通道構件中之各者周圍的閘極結構。第一磊晶層及第二磊晶層包含矽鍺。第二磊晶層之鍺含量大於第一磊晶層之鍺含量。在一些實施例中，第一磊晶層之底表面在鰭形基板之頂表面之下。在一些實施例中，第一磊晶層與介電膜實體接觸，且第一磊晶層將第二磊晶層與介電膜分隔開。在一些實施例中，第一磊晶層及第二磊晶層中之各者與介電膜實體接觸。在一些實施例中，第二磊晶層覆蓋介電膜與第二磊晶層之間 的空隙。在一些實施例中，方法亦包括在沉積介電材料層之前，沉積與鰭形基板之側壁實體接觸的無摻雜磊晶層。在一些實施例中，介電膜包含金屬氧化物或金屬氮化物。
在又另一例示性態樣中，本揭露是關於一種半導體裝置。半導體裝置包括自基板突出的鰭形基座；設置於鰭形基座之頂表面上方的複數個通道構件；與複數個通道構件交錯的複數個內部間隔特徵；包覆於複數個通道構件中之各者周圍的閘極結構；與複數個通道構件及複數個內部間隔特徵接觸的源極/汲極特徵，源極/汲極特徵之底表面在鰭形基座之頂表面下方；及在源極/汲極特徵直接下方的介電膜，介電膜之頂表面在鰭形基座之頂表面下方。在一些實施例中，半導體裝置亦包括在介電膜直接下方及基板之上的無摻雜磊晶層。在一些實施例中，源極/汲極特徵與鰭形基座之側壁實體接觸。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本揭露中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本揭露中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
200:工件 202:基板 202T:平面 208:通道層 212B:鰭形基座 212C:通道區 212SD:源極/汲極區 226:閘極間隔層 234:內部間隔特徵 236:基座磊晶層 240:介電膜 242:第一磊晶層 242B:第一基板部分 242T:第一通道側壁部分 244:第二磊晶層 246:源極/汲極特徵或磊晶特徵 248:接點蝕刻終止層(CESL) 250:層間介電(ILD)層 256:閘極結構 258:閘極介電層 260:閘電極層 280:電晶體 500:區 X,Y,Z:方向

Claims (10)

  1. 一種製造半導體裝置的方法，包含： 在一基板上方形成一堆疊，該堆疊包含由複數個犧牲層交錯的複數個通道層； 對該堆疊及該基板之一頂部部分進行圖案化以形成一鰭形結構，該鰭形結構包含一通道區及一源極/汲極區； 在該鰭形結構的該通道區上方形成一虛設閘極堆疊； 在該虛設閘極堆疊上方沉積一閘極間隔層； 使該源極/汲極區凹陷以形成曝露該些通道層及該些犧牲層之多個側壁的一源極/汲極溝槽； 選擇性地且部分地使該些犧牲層凹陷以形成複數個內部間隔凹槽； 在該些內部間隔凹槽中形成複數個內部間隔特徵； 在該源極/汲極溝槽中沉積一介電膜，該介電膜之一頂表面在該鰭形結構中該基板之一頂表面之下； 在該介電膜上方形成一磊晶特徵，該磊晶特徵與該些通道層接觸，該磊晶特徵之一底表面在該鰭形結構中該基板之該頂表面之下； 在該形成該磊晶特徵之後，移除該虛設閘極堆疊； 將該通道區中該些通道層釋放為複數個通道構件； 形成包覆於該些通道構件中之每一者周圍的一閘極結構；以及 在該沉積該介電膜之前，在該源極/汲極溝槽中沉積一基座磊晶層。
  2. 如請求項1所述之方法，其中該磊晶特徵的一摻雜劑濃度大於該基座磊晶層的一摻雜劑密度。
  3. 如請求項1所述之方法，其中該源極/汲極溝槽曝露該基板之一側壁，且其中該磊晶特徵與該基板之該側壁實體接觸。
  4. 如請求項1所述之方法，其中該沉積該介電膜包括： 在該基座磊晶層之一頂表面以及該些通道層及該些犧牲層之該些側壁上沉積一介電材料層；以及 回蝕該介電材料層以自該些通道層及該些犧牲層之該些側壁移除該介電材料層，其中該介電材料層的一部分作為該介電膜保留於該基座磊晶層之該頂表面上。
  5. 一種製造半導體裝置的方法，包含： 形成設置於一鰭形基板上方的複數個通道構件； 形成與該些通道構件交錯的複數個內部間隔特徵； 在該鰭形基板、該些內部間隔特徵、及該些通道構件之多個側壁上沉積一介電材料層； 回蝕該介電材料層以形成一介電膜，該介電膜之一頂表面在該鰭形基板之一頂表面之下； 在該介電膜上方沉積一第一磊晶層，該第一磊晶層與該些通道構件接觸； 在該第一磊晶層上方沉積一第二磊晶層，該第二磊晶層與該些內部間隔特徵及該第一磊晶層接觸；以及 形成包覆於該些通道構件中之每一者周圍的一閘極結構， 其中該第一磊晶層及該第二磊晶層包含矽鍺， 其中該第二磊晶層的一鍺含量大於該第一磊晶層的一鍺含量， 其中在該沉積該介電材料層之前，沉積與該鰭形基板之該側壁實體接觸的一無摻雜磊晶層。
  6. 如請求項5所述之方法，其中該第一磊晶層之一底表面在該鰭形基板之該頂表面之下。
  7. 如請求項5所述之方法，其中該第二磊晶層覆蓋該介電膜與該第二磊晶層之間的一空隙。
  8. 如請求項5所述之方法，進一步包含： 該介電膜包含一金屬氧化物或一金屬氮化物。
  9. 一種半導體裝置，其包含： 一鰭形基座，自一基板突出； 複數個通道構件，設置於該鰭形基座之一頂表面上方； 複數個內部間隔特徵，與該些通道構件交錯； 一閘極結構，包覆該些通道構件中之每一者周圍； 一源極/汲極特徵，接觸該些通道構件及該些內部間隔特徵，該源極/汲極特徵之一底表面在該鰭形基座之該頂表面下方； 一介電膜，直接在該源極/汲極特徵下方，該介電膜之一頂表面在該鰭形基座之該頂表面下方；以及 一無摻雜磊晶層，直接在該介電膜下方及在該基板之上。
  10. 如請求項9所述之半導體裝置，其中該源極/汲極特徵與該鰭形基座之一側壁實體接觸。
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