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CN111312818A - 一种半导体器件的制备方法 - Google Patents

一种半导体器件的制备方法 Download PDF

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Publication number
CN111312818A
CN111312818A CN201911112770.4A CN201911112770A CN111312818A CN 111312818 A CN111312818 A CN 111312818A CN 201911112770 A CN201911112770 A CN 201911112770A CN 111312818 A CN111312818 A CN 111312818A
Authority
CN
China
Prior art keywords
fin
silicon substrate
forming
layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911112770.4A
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English (en)
Inventor
李永亮
程晓红
张青竹
殷华湘
王文武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201911112770.4A priority Critical patent/CN111312818A/zh
Publication of CN111312818A publication Critical patent/CN111312818A/zh
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H—ELECTRICITY
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Abstract

本发明公开了一种半导体器件的制备方法，包括以下步骤：硅衬底上形成材料层；在硅衬底上形成若干第一鳍部，以及位于若干第一鳍部上的若干鳍状结构；在硅衬底上形成凹口结构；在凹口结构上形成隔离物，以将第一鳍部和硅衬底隔离；在若干第一鳍部和鳍状结构上形成牺牲栅，以及牺牲栅两侧的第一侧墙；在第一侧墙两侧的鳍状结构，或，鳍状结构和第一鳍部上刻蚀并生长源漏外延层，形成源/漏区；进行替代栅处理，形成半导体器件；在形成第一鳍部和鳍状结构以后，在硅衬底上形成了凹口结构，并且，在凹口结构内形成有隔离物，能够将由Ge等高迁移率材料制备的鳍状结构，与硅衬底进行隔离；可以在保持高性能的条件下降低漏电流，改善器件特性。

Description

一种半导体器件的制备方法
技术领域
本发明涉及半导体技术领域，具体涉及一种半导体器件的制备方法。
背景技术
随着器件特征尺寸进入到5纳米技术节点，小尺度量子效应造成迁移率退化，以及器件不断微缩带来的应变工程出现饱和效应，使得器件的性能随着器件尺寸的微缩，而逐步退化；SiGe或Ge高迁移率沟道材料因具有更高的载流子迁移率，成为了新型三维器件研究的热点。
但是，由于Ge等高迁移率材料的禁带宽度较小，存在比硅基沟道更严重的漏电问题，从而降低了器件性能。
发明内容
为了克服现有技术中由Ge等高迁移率沟道材料制备的器件存在严重漏电的技术问题，本发明提供一种半导体器件的制备方法。
本发明所述的半导体器件制备方法，包括以下步骤：
提供硅衬底，并在硅衬底上形成材料层；
沿第一方向，在硅衬底上形成若干第一鳍部，以及位于若干第一鳍部上的若干鳍状结构；
在硅衬底上形成凹口结构；
在凹口结构上形成隔离物，以将第一鳍部和硅衬底隔离；
沿第二方向，在若干第一鳍部和鳍状结构上形成牺牲栅，以及牺牲栅两侧的第一侧墙；
在第一侧墙两侧的鳍状结构，或，鳍状结构和第一鳍部上刻蚀并生长源漏外延层，形成源/漏区；
进行替代栅处理，形成半导体器件。
优选地，在硅衬底上形成材料层前，在硅衬底上形成应变缓冲层，其中，应变缓冲层为Si1-xGex，0.1≤x≤0.75，层厚为0.5至3.5μm。
优选地，硅衬底上形成材料层后，并在形成第一鳍部和鳍状结构前，在材料层上形成硅层；其中，硅层的层厚为0至10nm。
优选地，在硅衬底上形成凹口结构的步骤包括：
对若干第一鳍部和鳍状结构进行O2等离子体钝化处理；
采用偏各向同性刻蚀工艺，在硅衬底上形成凹口结构。
优选地，在硅衬底上形成凹口结构的步骤包括：
在若干第一鳍部和鳍状结构沿第一方向和第二方向的侧壁上形成第二侧墙；
采用偏各向同性刻蚀工艺，在硅衬底上形成凹口结构。
优选地，在硅衬底上形成凹口结构后，并在凹口结构上形成隔离物前，在硅衬底上形成第二鳍部。
优选地，在凹口结构上形成隔离物的步骤包括：
在O2基气氛中，对第一鳍部、鳍状结构、凹口结构和第二鳍部进行氧化处理；
循环上述操作若干次，在凹口结构上形成隔离物，以将第一鳍部和硅衬底隔离。
优选地，氧化处理的氧化温度为600至900℃，氧化时间为30至60s，循环次数为1至5次。
优选地，进行替代栅处理的步骤包括：
在已形成的结构上沉积氧化介质层，并对氧化介质层进行平坦化处理；
去除牺牲栅；
在栅极区域内，依次形成栅极介质层和栅极。
优选地，进行替代栅处理的步骤包括：
在已形成的结构上沉积氧化介质层，并对氧化介质层进行平坦化处理；
去除牺牲栅；并去除栅极区域内的所述第一鳍部，形成沟道区；
在沟道区上依次形成栅极介质层和栅极。
优选地，材料层为Si1-yGey，材料层的层厚为8至35nm；其中，0≤y≤1。
综上所述，本发明提供的半导体器件的制备方法，在形成第一鳍部和鳍状结构以后，在硅衬底上形成了凹口结构，并且，凹口结构内形成有隔离物，隔离物能够将由Ge等高迁移率材料制备的鳍状结构，与硅衬底进行隔离；可以在保持高性能的条件下降低漏电流，从而改善器件特性。
附图说明
图1是本发明涉及的半导体器件的制备方法流程图；
图2至图32是本发明涉及的半导体器件的制备方法每一步骤对应的结构图。
其中，1为硅衬底，2为材料层，3为第一鳍部，4为鳍状结构，5为凹口结构，6为隔离物，7为第一侧墙，8为应变缓冲层，9为硅层，10为第二侧墙，11为第二鳍部，12为硅刻蚀结构，13为浅槽隔离，14为沟道区，15为栅极介质层，16为栅极。
具体实施方式
下面结合附图说明根据本发明的具体实施方式。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明并不限于下面公开的具体实施例的限制。
随着器件特征尺寸进入到5纳米技术节点，小尺度量子效应造成迁移率退化，以及器件不断微缩带来的应变工程出现饱和效应，使得器件的性能随着器件尺寸的微缩，而逐步退化；SiGe或Ge高迁移率沟道材料因具有更高的载流子迁移率，成为了新型三维器件研究的热点。
但是，由于Ge等高迁移率材料的禁带宽度较小，存在比硅基沟道更严重的漏电问题，从而降低了器件性能。
为了克服现有技术中由Ge等高迁移率沟道材料制备的器件存在严重漏电的技术问题，本发明提供一种半导体器件的制备方法；其中，在硅衬底上外延生长具有高迁移率特点的材料层，并形成鳍状结构后，通过在硅衬底上方，且在Ge等高迁移率沟道下方的凹口结构内，形成有隔离物，将二者进行隔离，可以在保持高性能的条件下降低漏电流，从而改善器件特性。
本发明所述的半导体器件的制备方法，如图1所示，包括以下步骤：
S1、如图2所示，提供硅衬底1，并在硅衬底1上形成材料层2；
本步骤中，可以采用减压外延或分子束外延工艺，先在硅衬底1上外延生长一层材料层2。
具体地，材料层2为Si1-yGey，材料层2的层厚为8至35nm，其中，0≤y≤1；
优选地，材料层2为Si1-yGey时，其优选层厚为10至20nm；优选的y值范围为：0.2≤y≤0.75。
在其他可选实施例中，如图3所示，在硅衬底1上形成材料层2前，可以通过外延生长的方法先形成应变缓冲层8，即在硅衬底1上依次形成应变缓冲层8和材料层2，相比于在硅衬底1上直接形成材料层2的方式，应变缓冲层8的存在可以为沟道区14提供应力。
具体地，应变缓冲层8为Si1-xGex，0.1≤x≤0.75，层厚为0.5至3.5μm；同时，为方便后续操作，在应变缓冲层8外延生长后，采用化学机械抛光等工艺对其进行平坦化，改善其表面的粗糙度。
示例地，应变缓冲层8中Ge的浓度可以为均匀分布，还可以是越远离硅衬底1，Ge的浓度越高。
优选地，Ge的厚度每增加1μm，应变缓冲层8中Ge的浓度增加10%。
在其他可选实施例中，硅衬底1上形成材料层2后，并在形成第一鳍部3和鳍状结构4前，可以在材料层2上形成硅层9，即如图4所示，在硅衬底1上依次形成材料层2和硅层9；或者，如图5所示，在硅衬底1上依次形成应变缓冲层8、材料层2和硅层9。
具体地，形成后的硅层9的层厚为0至10nm。
采用上述技术方案，相比于如图2示出的仅在硅衬底1上形成材料层2，以及如图3示出的仅在硅衬底1上依次形成应变缓冲层8和材料层2的方式；硅层9的存在可以保护沟道区域在后续制备过程中，不受刻蚀、清洗等工艺的影响，以及可以在后续进行替代栅处理过程中，便于栅极结构的制备。
S2、沿第一方向，在硅衬底1上形成若干第一鳍部3，以及位于若干第一鳍部3上的若干鳍状结构4；
本步骤中，若未在硅衬底1上形成应变缓冲层8，同时，如图6所示，未在材料层2上形成硅层9，则可以采用干法各向异性刻蚀材料层2和硅衬底1，对应形成若干第一鳍部3，以及位于若干第一鳍部3上的若干鳍状结构4；具体地，第一鳍部3是刻蚀硅衬底1形成的突出结构部分，鳍状结构4是刻蚀材料层2形成的突出结构部分；如图8所示，若在材料层2上形成了硅层9，则需要刻蚀硅层9、材料层2和硅衬底1，对应形成第一鳍部3和鳍状结构4，以及因刻蚀硅层9形成的硅刻蚀结构12。
本步骤中，若在硅衬底1上形成材料层2前，在硅衬底1上形成了应变缓冲层8，同时，如图7所示，未在材料层2上形成硅层9，则可以采用干法各向异性刻蚀材料层2和应变缓冲层8，对应形成若干第一鳍部3，以及位于若干第一鳍部3上的若干鳍状结构4；具体地，第一鳍部3是刻蚀应变缓冲层8形成的突出结构部分，鳍状结构4是刻蚀材料层2成的突出结构部分；如图9所示，若在材料层2上形成了硅层9，则需要刻蚀硅层9、材料层2和应变缓冲层8，对应形成第一鳍部3和鳍状结构4，以及因刻蚀硅层9形成的硅刻蚀结构12。
S3、在硅衬底1上形成凹口结构5；
其中，具体地，在硅衬底1上形成凹口结构5的步骤包括：
S311、对若干第一鳍部3和鳍状结构4进行O2等离子体钝化处理；
本步骤中，对若干第一鳍部3和鳍状结构4进行O2等离子体钝化处理；以在第一鳍部3和鳍状结构4的外侧形成保护层，避免后续刻蚀凹口结构5时，损伤第一鳍部3和鳍状结构4。
需要说明的是，若在硅衬底1上形成材料层2后，在材料层2上形成了硅层9，则在步骤S311中需要对若干第一鳍部3、鳍状结构4和硅刻蚀结构12进行O2等离子体钝化处理。
S312、采用偏各向同性刻蚀工艺，在硅衬底1上形成凹口结构5。
本步骤中，如图10和图12所示，若未在硅衬底1上形成应变缓冲层8，则采用偏各向同性刻蚀工艺，向下刻蚀硅衬底1，以在硅衬底1上形成凹口结构5；如图11和图13所示，若在硅衬底1上形成材料层2前，在硅衬底1上形成了应变缓冲层8，则采用偏各向同性刻蚀工艺，向下刻蚀应变缓冲层8，以形成凹口结构5；待凹口结构5形成后，可以采用HF溶液去除因形成鳍状结构4和第一鳍部3，沉积在鳍状结构4，或，硅刻蚀结构12顶部的硬掩膜。
在其他可选实施例中，在硅衬底1上形成凹口结构5的步骤还可以为：
S321、如图18所示，在若干第一鳍部3和鳍状结构4沿第一方向和第二方向的侧壁上形成第二侧墙10；
本步骤中，在若干第一鳍部3和鳍状结构4沿第一方向和第二方向的侧壁上形成第二侧墙10；以避免后续刻蚀凹口结构5时，损伤第一鳍部3和鳍状结构4。具体地，在已形成的结构上沉积第二侧墙材料，并通过各向异性刻蚀工艺形成第二侧墙10。
优选地，第二侧墙10的材料为SiN，形成后第二侧墙10底部的宽度范围为5至20nm。
需要说明的是，若在硅衬底1上形成材料层2后，在材料层2上形成了硅层9，则同时也需要在硅刻蚀结构12的侧壁上形成第二侧墙10。
S322、如图19所示，采用偏各向同性刻蚀工艺，在硅衬底1上形成凹口结构5。
本步骤中，采用偏各向同性刻蚀工艺，在硅衬底1上形成凹口结构5的具体操作，与步骤S312中大致相同，在此不再赘述，不同的是，采用本步骤形成凹口结构5后，需要去除第一鳍部3和鳍状结构4，或者，第一鳍部3、鳍状结构4和硅刻蚀结构12侧壁上的第二侧墙10。
示例的，可以通过H3PO4溶液高选择比地去除掉材料为SiN的第二侧墙10。
在其他可选实施例中，在硅衬底1上形成凹口结构5后，可以继续在硅衬底1上形成第二鳍部11；具体地，如图14、图16和图20所示，未在硅衬底1上形成应变缓冲层8，则在刻蚀硅衬底1，并形成凹口结构5后，继续向下刻蚀硅衬底1，以形成第二鳍部11；如图15和图17所示，在硅衬底1上形成材料层2前，在硅衬底1上形成了应变缓冲层8，则在刻蚀应变缓冲层8，并形成凹口结构5后，继续向下刻蚀应变缓冲层8，以形成第二鳍部11。
需要说明的是，若需要在硅衬底1上形成第二鳍部11，则无论是步骤S312中，去除鳍状结构4或硅刻蚀结构12顶部的硬掩膜；还是步骤S322中，去除第二侧墙10，以及鳍状结构4或硅刻蚀结构12顶部的硬掩膜，均须在形成第二鳍部11后进行，以避免相关结构在刻蚀过程中损伤；
同时，需要说明的是，图18至图20仅示出了未在硅衬底1上形成应变缓冲层8，也未在材料层2上形成硅层9情况下，对应的采用步骤S321和步骤S322在硅衬底1上形成第一鳍部3和鳍状结构4，以及后续形成第二鳍部11的示意图，不代表仅可以在不含应变缓冲层8，也不含硅层9的情况下实现，在剩余三种情况下也可以采用步骤S321和步骤S322，实现在硅衬底1上形成第一鳍部3和鳍状结构4，以及后续形成第二鳍部11。
S4、如图21至图24所示，在凹口结构5上形成隔离物6，以将第一鳍部3和硅衬底1隔离；
其中，具体地，在凹口结构5上形成隔离物6的步骤包括：
S41、在O2基气氛中，对第一鳍部3、鳍状结构4、凹口结构5和第二鳍部11进行氧化处理；
S42、循环上述操作若干次，在凹口结构5上形成隔离物6，以将第一鳍部3和硅衬底1隔离。
步骤S41和步骤S42中，氧化处理的氧化温度可为600至900℃，氧化时间可为30至60s，在这样的氧化处理条件下，循环步骤S41和步骤S42 中的操作1至5次，即可在第一鳍部3和硅衬底1之间形成隔离物6；其中，氧化温度、氧化时间和循环次数，可根据具体情况设置。
其中，可将凹口结构5整体进行氧化夹断，形成隔离物6；也可仅将部分凹口结构5中宽度较小的部分氧化形成隔离物6，只要可将第一鳍部3和硅衬底1通过之间的隔离物6进行完全隔离即可。
具体地，经过氧化处理后，在凹口结构5上形成的隔离物6，其夹断高度应大于3nm，才能将第一鳍部3和硅衬底1隔离，优选地，隔离物6的夹断高度为10nm。
需要说明的是，若在步骤S312或S322之后，并在步骤S4之前，若未在硅衬底1上形成第二鳍部11，则步骤S41，需要改为仅在O2基气氛中，对第一鳍部3、鳍状结构4和凹口结构5进行氧化处理。
还需要说明的是，若在硅衬底上形成材料层2后，在材料层2上形成了硅层9，则步骤S41，需要改为在O2基气氛中，对第一鳍部3、鳍状结构4、凹口结构5、第二鳍部11和硅刻蚀结构12进行氧化处理。
进一步地，在若干第二鳍部11，或，若干第一鳍部3之间的沟槽内淀积浅槽隔离13，并对浅槽隔离13进行平坦化和腐蚀处理；具体地，浅槽隔离13的材料可为SiN、Si3N4、SiO2或SiCO，其沉积的厚度应足以埋入突出的鳍状结构4或硅刻蚀结构12，可以采用化学机械抛光等工艺对其进行平坦化，直至露出鳍状结构4或硅刻蚀结构12的顶部，之后可以采用HF溶液对其进行腐蚀处理，以露出全部或部分高度的鳍状结构4，方便进行后续替代栅处理，形成的具体结构参见图25至28；具体地，露出的鳍状结构4的高度可结合具体情况设置。
需要说明的是，纳米线/片环栅器件在对浅槽隔离13进行腐蚀处理时，相比于FinFET器件，要刻蚀较深的深度，具体地，浅槽隔离13在进行腐蚀处理后，其顶部的高度应低于第一鳍部3的顶部高度；以便于后期进行释放。
S5、沿第二方向，在若干第一鳍部3和鳍状结构4上形成牺牲栅，以及牺牲栅两侧的第一侧墙7；
本步骤中，在若干第一鳍部3和鳍状结构4上沉积牺牲栅的栅极材料；之后可以采用湿法刻蚀或干法刻蚀工艺，刻蚀栅极材料形成牺牲栅；再沉积第一侧墙7的第一侧墙材料，之后可以采用湿法刻蚀或干法刻蚀工艺，刻蚀第一侧墙材料形成第一侧墙7。
需要说明的是，若在形成材料层2后，在材料层2上形成了硅层9，则在步骤S5中需要在若干第一鳍部3、鳍状结构4和硅刻蚀结构12上沉积牺牲栅的栅极材料。
具体地，栅极材料可以为多晶硅；第一侧墙材料可以为SiO2。
S6、在第一侧墙7两侧的鳍状结构4，或，鳍状结构4和第一鳍部3上刻蚀并生长源漏外延层，形成源/漏区；
本步骤中，先刻蚀牺牲栅两侧的鳍状结构4，或，第一鳍部3和鳍状结构4，形成凹陷区；再在牺牲栅两侧的凹陷区内生长源漏区材料，形成源/漏区。
需要说明的是，若在形成材料层2后，在材料层2上形成了硅层9，则步骤S6应改为在第一侧墙7两侧的鳍状结构4和硅刻蚀结构12，或者，在鳍状结构4、第一鳍部3和硅刻蚀结构12上刻蚀并生长源漏外延层，形成源/漏区。
S7、进行替代栅处理，形成半导体器件。
其中，具体地，若半导体器件为FinFET器件，则进行替代栅处理的步骤包括：
S711、在已形成的结构上沉积氧化介质层，并对氧化介质层进行平坦化处理；
本步骤中，在已形成的结构上沉积一层氧化介质层，氧化介质层的材料可为SiO2，其厚度应足以埋入突出的牺牲栅，沉积之后，在对其进行平坦化处理，以露出牺牲栅的顶部。
S712、去除牺牲栅；
本步骤中，可以采用干法或湿法刻蚀工艺，去除牺牲栅。
S713、如图31和图32所示，在栅极区域内，依次形成栅极介质层15和栅极16。
本步骤中，在去除牺牲栅之后，在栅极区域内沉积一层栅极介质层15，其中，优选地，栅极介质层15为高介电常数层，具体地，高介电常数层可HfO2（二氧化铪）、ZrO2（二氧化锆）、TiO2（二氧化钛）或Al2O3（三氧化二铝）等介电常数较高的材料，沉积之后，并在栅极介质层15上形成栅极16，其中，栅极16可为TaN（氮化钽）、TiN(氮化钛)、TiAlC（碳铝钛）等满足要求的任意一种或几种物质的叠层；其中，栅极介质层15和栅极16的层厚可根据具体情况设置。
在其他可选实施例中，若半导体器件为纳米线/片环栅器件，则进行替代栅处理的步骤包括：
S721、在已形成的结构上沉积氧化介质层，并对氧化介质层进行平坦化处理；
本步骤与步骤S711中的具体操作大致相同，在此不再赘述。
S722、去除牺牲栅；并去除栅极区域内的第一鳍部3，形成沟道区14；
本步骤中，采用干法或湿法刻蚀等工艺，去除牺牲栅后；需要一并去除栅极区域内的第一鳍部3，形成沟道区14；其中，具体地，可以采用湿法腐蚀去除栅极区域内的第一鳍部3；或者，还可以采用干法刻蚀去除掉栅极区域内的第一鳍部3。
示例的：可以采用TMAH溶液，在腐蚀温度为室温到70℃的条件下，进行高选择比地去除掉第一鳍部3；或者，可以采用HCl气体实现对栅极区域内的第一鳍部3的高选择比去除。
进一步地，若在硅衬底1上形成材料层2后，在材料层2上形成了硅层9，则在沟道区14上形成栅极介质层15和栅极16前，还需要去除沟道区14上的硅刻蚀结构12。
具体地，可以采用TMAH溶液去除硅刻蚀结构12，或者，还可以采用任意一种现有方法去除沟道区14上的硅刻蚀结构12；需要说明的是，针对硅刻蚀结构12的去除，可以是在采用TMAH溶液去除栅极区域内的第一鳍部3时，一并去除硅刻蚀结构12，也可以是二者分开去除。
S723、如图29和图30所示，在沟道区14上依次形成栅极介质层15和栅极16。
本步骤中，在沟道区14上依次形成栅极介质层15和栅极16；其中，栅极介质层15和栅极16的制备材料可参考步骤S713中所列举的材料，与步骤S713不同的是，步骤S723是以环绕沟道区14的方式，在沟道区14上依次形成栅极介质层15和栅极16，以形成纳米线/片环栅器件。
综上所述，本发明提供的半导体器件的制备方法，在形成第一鳍部3和鳍状结构4以后，在硅衬底1上形成了凹口结构5，并且，凹口结构5内形成有隔离物6，隔离物6能够将由Ge等高迁移率材料制备的鳍状结构4，与硅衬底1进行隔离；可以在保持高性能的条件下降低漏电流，从而改善器件特性。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种半导体器件的制备方法，其特征在于，包括以下步骤：
提供硅衬底，并在所述硅衬底上形成材料层；
沿第一方向，在所述硅衬底上形成若干第一鳍部，以及位于若干所述第一鳍部上的若干鳍状结构；
在所述硅衬底上形成凹口结构；
在所述凹口结构上形成隔离物，以将所述第一鳍部和所述硅衬底隔离；
沿第二方向，在若干所述第一鳍部和鳍状结构上形成牺牲栅，以及所述牺牲栅两侧的第一侧墙；
在所述第一侧墙两侧的鳍状结构，或，所述鳍状结构和第一鳍部上刻蚀并生长源漏外延层，形成源/漏区；
进行替代栅处理，形成半导体器件。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，在所述硅衬底上形成所述材料层前，在所述硅衬底上形成应变缓冲层，其中，所述应变缓冲层为Si1-xGex，0.1≤x≤0.75，层厚为0.5至3.5μm。
3.根据权利要求1或2所述的半导体器件的制备方法，其特征在于，所述硅衬底上形成所述材料层后，并在形成所述第一鳍部和鳍状结构前，在所述材料层上形成硅层；其中，所述硅层的层厚为0至10nm。
4.根据权利要求1至3中任意一项所述的半导体器件的制备方法，其特征在于，在所述硅衬底上形成所述凹口结构的步骤包括：
对若干所述第一鳍部和鳍状结构进行O2等离子体钝化处理；
采用偏各向同性刻蚀工艺，在所述硅衬底上形成所述凹口结构。
5.根据权利要求1至3中任意一项所述的半导体器件的制备方法，其特征在于，在所述硅衬底上形成所述凹口结构的步骤包括：
在若干所述第一鳍部和鳍状结构沿第一方向和第二方向的侧壁上形成第二侧墙；
采用偏各向同性刻蚀工艺，在所述硅衬底上形成所述凹口结构。
6.根据权利要求1至3中任意一项所述的半导体器件的制备方法，其特征在于，在所述硅衬底上形成所述凹口结构后，并在所述凹口结构上形成所述隔离物前，在所述硅衬底上形成第二鳍部。
7.根据权利要求6所述的半导体器件的制备方法，其特征在于，在所述凹口结构上形成所述隔离物的步骤包括：
在O2基气氛中，对所述第一鳍部、鳍状结构、凹口结构和第二鳍部进行氧化处理；
循环上述操作若干次，在所述凹口结构上形成隔离物，以将所述第一鳍部和硅衬底隔离。
8.根据权利要求7所述的半导体器件的制备方法，其特征在于，所述氧化处理的氧化温度为600至900℃，氧化时间为30至60s，循环次数为1至5次。
9.根据权利要求1至3中任意一项所述的半导体器件的制备方法，其特征在于，进行所述替代栅处理的步骤包括：
在已形成的结构上沉积氧化介质层，并对所述氧化介质层进行平坦化处理；
去除所述牺牲栅；
在栅极区域内，依次形成栅极介质层和栅极。
10.根据权利要求1至3中任意一项所述的半导体器件的制备方法，其特征在于，进行所述替代栅处理的步骤包括：
在已形成的结构上沉积氧化介质层，并对所述氧化介质层进行平坦化处理；
去除所述牺牲栅；并去除栅极区域内的所述第一鳍部，形成沟道区；
在所述沟道区上依次形成栅极介质层和栅极。
11.根据权利要求1至3中任意一项所述的半导体器件的制备方法，其特征在于，所述材料层为Si1-yGey，所述材料层的层厚为8至35nm；其中，0≤y≤1。
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