[go: up one dir, main page]

CN1110073C - 半导体集成电路的制造方法 - Google Patents

半导体集成电路的制造方法 Download PDF

Info

Publication number
CN1110073C
CN1110073C CN95109607A CN95109607A CN1110073C CN 1110073 C CN1110073 C CN 1110073C CN 95109607 A CN95109607 A CN 95109607A CN 95109607 A CN95109607 A CN 95109607A CN 1110073 C CN1110073 C CN 1110073C
Authority
CN
China
Prior art keywords
epitaxial layer
semiconductor
semiconductor body
integrated circuit
impurity concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN95109607A
Other languages
English (en)
Other versions
CN1121643A (zh
Inventor
川越纮人
白须辰美
清田省吾
铃木范夫
山田荣一
杉野雄史
北野学
桜井义彦
长沼孝
荒川久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Desella Advanced Technology Co
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of CN1121643A publication Critical patent/CN1121643A/zh
Application granted granted Critical
Publication of CN1110073C publication Critical patent/CN1110073C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/857—Complementary IGFETs, e.g. CMOS comprising an N-type well but not a P-type well
    • H10P14/20—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Semiconductor Memories (AREA)

Abstract

在含有预定导电类型杂质的半导体衬底本体的主表面上形成一个外延层，它含有导电类型与前述杂质相同的杂质而杂质浓度和指定的一种前述杂质的浓度相同。其后，形成一个阱区，其导电类型与上述杂质相同而其杂质浓度沿上述外延层的深度逐渐降低。阱区形成有MISFET的栅隔离膜。

Description

半导体集成电路的制造方法
本发明涉及到一种制造半导体晶片的工艺、一种半导体晶片、一种制造半导体集成电路器件的工艺、以及一种半导体集成电路器件，更确切地说是涉及到一种可用于所谓“处延片制造工艺”以便在半导体衬底表面上形成外延层的技术、一种处延片、一种采用此外延片制造半导体集成电路器件的工艺、以及一种半导体集成电路器件。
外延片是一种在镜面抛光过的半导体镜面晶片的主表面上用外延生长方法形成了一个外延层的半导体晶片。顺便说一下，外延生长方法在例如1983年McGraw-Hill出版并由S.M.Sze主编的“VLSI工艺”的P51-74上有所描述。另一方面，在同一出版物的P39-42上，描述了抛光工艺。
外延片在抑制软错误和抗闭锁方面性能极好，而且待要制作在外延层上的栅隔离膜的击穿特性特别好以大大降低栅隔离膜的缺陷密度，从而促进了外延片在半导体集成电路器件制造技术中的应用。
关于这种外延片，有下列两种技术。日本应用物理学会1991年8月10日发表的“应用物理第60卷第8期”的P761-763上描述了第一种技术。该文描述了一种外延片，其中在p+(或n+)型半导体衬底上形成了一个p(或n)型外延层，该外延层的p(或n)型杂质浓度低于半导体衬底的p(或n)型杂质浓度。
在这种情况下所描述的结构中，在外延层中制作了一个称之为“阱”的半导体区并在其上制作了一个MOSFET。由于此时的阱是通过从外延层表面扩散杂质的方法形成的，阱中的杂质浓度分布为表面高而体内低。
在例如日本专利公开260832/1989中描述了第二种技术，此技术得到的外延片在p型半导体衬底上有一个p型外延层。此时，形成元件制作用扩散层，从外延层表面延伸到半导体衬底的上部。
还描述了一种工艺，其中在形成扩散层时由形成扩散层的杂质对半导体衬底进行掺杂，以致在半导体衬底上生长外延层的同时，半导体衬底上部的杂质可以扩散以形成扩散层。
此时的杂质浓度分布被做成具有一高台的曲线，在外延层和半导体衬底交界处有一峰值，以致杂质浓度在外延层表面侧处低，在外延层同半导体衬底交界处高而在半导体衬底内低。
根据前述第一技术制造的半导体集成电路器件在性能和可靠性方面是优异的，但由于所用的半导体衬底含有高浓度的杂质(p+型或n+型)而在成本方面存在问题，并且由于在半导体衬底上形成了厚度很大的外延层而价格昂贵。
另一方面，根据前述第二技术，用所谓的“上扩散”方法将杂质扩散到半导体衬底上部而形成扩散层。结果，很难确定杂质浓度以致发生扩散层制作精度下降的问题。另一问题是不得不采用所谓的“镜面晶片”来改变LSI(即大规模集成电路)制造工艺。
本发明的一个目的是提供一种可改善半导体集成电路器件性能和可靠性并降低半导体集成电路器件成本的技术。
本发明的一个目的是提供一种在半导体衬底上带有半导体单晶层的半导体晶片上可更容易地控制半导体区的形成的技术。
本发明的目的是提供一种可以采用现成的半导体集成电路器件制造工艺(用所谓“镜面晶片”)的技术。
从下述参照附图进行的描述中，可更清楚地看到本发明的上述和其它的目的和新颖特征。
此处公开的本发明的代表性特点将简要描述如下。
具体地说，根据本发明提供了一种制造半导体集成电路的方法，它包括下列步骤：制备一具有一外延层的半导体本体，其中，所述外延层的膜厚在0.3-5μm的范围内，该外延层具有一个下表面和一个上表面，它形成在所述半导体本体的主表面上使所述外延层的下表面与半导体本体的主表面互相相对；通过由所述外延层的上表面在外延层中引入杂质而在所述外延层和所述半导体本体中形成一个阱区；通过对所述外延层的上表面的热氧化，在该上表面上形成一作MISFET的栅隔离膜用的氧化膜；在栅隔离膜上形成MISFET的栅电极；在所述外延层和所述阱区形成导电类型和阱区相反的MISFET的源区和漏区；其中，所述阱区的杂质浓度大于所述外延层和半导体本体的杂质浓度，使得所述阱区的杂质浓度在所述外延层和半导体本体中从所述外延层穿过其界面部分向半导体本体内逐渐降低；所述阱区的最大杂质浓度大于半导体本体主表面处的杂质浓度，以及所述阱区中形成所述MISFET的沟道区域的那部分的杂质浓度大于所述半导体本体在其主表面处的杂质浓度。
根据本发明的又一种制造半导体集成电路器件的方法，包括下列步骤：制备带有一具有一下表面和一上表面的外延层的半导体本体，其中，它形成在所述半导体本体的主表面上，使得所述外延层的下表面和半导体本体的主表面互相相对；通过由所述外延层的上表面在所述外延层中引入第一种杂质，在所述外延层和半导体本体中形成第一阱区；通过对所述外延层的上表面进行氧化，在该上表面上形成一用作MISFET的栅隔离膜的氧化膜；在所述栅隔离膜上形成第一MISFET的第一栅电极，以及在外延层和第一阱区中形成第一MISFET的一个源区和一个漏区，其中，所述源区和漏区的导电类型与所述第一阱区的相反，所述第一阱区的杂质浓度大于所述外延层和半导体本体的杂质浓度，使得所述阱区的杂质浓度在所述外延层和半导体本体中从所述外延层穿过其界面部分向所述半导体本体内逐渐降低，所述第一阱区中形成MISFET沟道区域的部分的杂质浓度大于所述半导体本体在其主表面处的杂质浓度。
本发明还提供了一种制造半导体集成电路的方法，包括下列步骤：提供一在其整个表面上具有预定杂质浓度的相对低掺杂的第一种导电类型的半导体本体；在所述具有预定杂质浓度的主表面上形成相对低掺杂浓度的第一种导电类型的外延层；在所述外延层内通过其一个表面引入杂质而形成第一阱区；氧化外延层的所述表面，在该表面上形成一用作MISFET的栅隔离膜的氧化膜；在所述第一阱区的所述氧化膜上形成MISFET的栅电极；其中，第一阱区中形成沟道区域的那部分的杂质浓度大于所述外延层的杂质浓度和所述半导体本体的预定杂质浓度。
本发明还提供了一种制造半导体集成电路的方法，包括下列步骤：提供一在其整个表面上具有一预定杂质浓度的第一种导电类型的半导体本体；在所述预定杂质浓度的主表面上形成第一种导电类型的外延层；在所述外延层内通过其一个表面引入杂质，形成第一阱区；氧化所述外延层的所述表面，在该表面上形成一氧化膜，以及在所述第一阱区的所述氧化膜上形成阱区；其中，所述第一阱区的杂质浓度大于所述外延层的杂质浓度和所述半导体本体的预定杂质浓度。
根据前述的本发明半导体集成电路器件制造工艺，借助于在半导体单晶层上形成MOSFET栅隔离膜的方法，可制作具有优良薄膜质量的栅隔离膜，致使栅隔离膜的击穿电压提高以降低隔离膜的缺陷密度。而且，无须使用价高和浓度高的半导体衬底，而半导体单晶层可以减薄以降低具有高的元件特性和可靠性的半导体集成电路器件的成本。
而且，根据前述的本发明半导体集成电路器件制造工艺，当在半导体衬底中制作阱之类的半导体区时，选定杂质浓度和深度的自由度是如此的高，以致可简化制作的控制。结果，就有可能降低废品，从而改善生产成品率。而且可降低半导体集成电路器件的成本。
此外，根据前述的本发明半导体集成电路器件制造工艺，半导体单晶层下方半导体衬底本体的杂质浓度被做成高于半导体单晶层的浓度，致使半导体衬底的电阻可相对地降低以改善抗闭锁性。
而且，根据前述的本发明半导体集成电路器件制造工艺，由于第一半导体区是用离子注入方法和热扩散方法制作的，故当采用半导体衬底本体上带有半导体单晶层的半导体晶片来进行制造时，在设计和制造工艺中无须作任何改变，只要采用与具有所谓“镜面晶片”的半导体集成电路器件相同的方法，就可以制造半导体集成电路器件。
根据前述的本发明半导体集成电路器件制造工艺，由于将动态随机存取存储器的存储单元制作在带有较少的诸如氧沉淀之类缺陷的半导体单晶层上，就有可能降低存储单元的转移MOSFET源区和漏区中结的漏电流。而且，由于存储单元电容器中的漏电荷可被抑制以延长电荷储存时间，故有可能改善刷新特性。结果就可能改善动态随机存取存储器的性能、可靠性和成品率。
而且，根据前述的本发明半导体集成电路器件制造工艺，由于静态随机存取存储器的存储单元被制作在带有较少的诸如氧沉淀之类缺陷的半导体单晶层上，就可以降低组成存储单元的MOSFET的源区和漏区中结的漏电流以改善数据保存水平，从而降低数据保存故障百分比。结果就有可能改善静态随机存取存储器的性能、可靠性和成品率。
此外，根据前述的本发明半导体集成电路器件制造工艺。将可电擦除和数据编程的只读存储器的存储单元制作在带有较少诸如氧沉淀之类缺陷的半导体单晶层上，故可改善数据写入性能并降低数据擦除的分散性。结果就可能改善可电擦除和数据编程的只读存储器的性能、可靠性和成品率。
图1为示出了根据本发明一个实施例的半导体集成电路器件主要部分的剖面图；
图2是一俯视平面图，示出了在制造图1半导体集成电路器件步骤中待要使用的半导体晶片；
图3为示出了在制造图1半导体集成电路器件步骤中的主要部分的剖面图；
图4为示出了在制造图1半导体集成电路器件图3之后步骤中的主要部分；
图5剖面示出了在制造图1半导体集成电路器件图4之后步骤中的主要部分的剖面图；
图6为示出了在制造图1半导体集成电路器件图5之后步骤中的主要部分的剖面图；
图7剖面示出了在制造图1半导体集成电路器件图6之后步骤中的主要部分；
图8剖面示出了在制造图1半导体集成电路器件图7之后步骤中的主要部分；
图9剖面示出了根据本发明另一实施例的半导体集成电路器件的主要部分；
图10剖面示出了在制造图9半导体集成电路器件的步骤中的主要部分；
图11剖面示出了在制造图9半导体集成电路器件图10之后步骤中的主要部分；
图12剖面示出了根据本发明又一实施例的半导体集成电路器件的主要部分；
图13剖面示出了在制造图12半导体集成电路器件的步骤中的主要部分；
图14剖面示出了在制造图12半导体集成电路器件图13之后步骤中的主要部分；
图15剖面示出了在制造图12半导体集成电路器件图14之后步骤中的主要部分；
图16剖面示出了根据本发明另一实施例的半导体集成电路器件的主要部分；
图17是图16半导体集成电路器件中的杂质分布图，横坐标表示从外延层2E表面算起的深度，纵坐标表示杂质浓度；
图18是现有技术中已描述过的半导体集成电路器件中的杂质分布图，横坐标表示从外延层EP1表面算起的深度，纵坐标表示杂质浓度；
图19是现有技术中已描述过的半导体集成电路器件中的杂质分布图，横坐标表示从外延层EP2表面算起的深度，纵坐标表示杂质浓度；
图20剖面示出了在制造图16半导体集成电路器件的步骤中，半导体衬底的主要部分；
图21剖面示出了在制造图16半导体集成电路器件图20之后的步骤中半导体衬底的主要部分；
图22剖面示出了在制造图16半导体集成电路器件图21之后的步骤中半导体衬底的主要部分；
图23剖面示出了在制造图16半导体集成电路器件图22之后的步骤中半导体衬底的主要部分；
图24剖面示出了在制造图16半导体集成电路器件图23之后的步骤中半导体衬底的主要部分；
图25用来解释本发明半导体集成电路器件的效用；
图26(A)剖面示出了根据本发明另一实施例的半导体集成电路器件的主要部分；
图26(B)是一个电路图，示出了图26(A)半导体集成电路器件的一个存储单元；
图27(A)剖面示出了根据本发明又一实施例的半导体集成电路器件的主要部分；
图27(B)是一个电路图，示出了图27(A)半导体集成电路器件的一个存储单元；
图28剖面示出了根据本发明另一实施例的半导体集成电路器件的主要部分；
图29剖面示出了在制造根据本发明又一实施例的半导体集成电路器件的步骤中的主要部分；以及
图30剖面示出了在制造根据本发明另一实施例的半导体集成电路器件图29之后的步骤中的主要部分。
以下参照附图结合其实施例来详细描述本发明。(实施例1)
图1剖面示出了根据本发明一个实施例的半导体集成电路器件的主要部分；图2是待要用于制造图1半导体集成电路器件工艺中的半导体晶片的俯视平面图；图3到8剖面示出了制造图1半导体集成电路器件工艺中的主要部分。
为图1所示，组成本实施例1的半导体集成电路器件1的半导体衬底2，由一个半导体衬底本体2S、一个外延层(即半导体单晶层)2E和一个吸杂(gettering)层(即陷阱区)2G组成。
                                          该吸杂层可通过向半导体本体内导入碳离子或用CVD法在半导体本体的背面形成。
顺便说一下，McGraw-Hill 1983年出版的S.M.Sze主编的“VLSI工艺”中P42-44对吸杂层作了描述。
半导体衬底2S例如由厚度约为500-800μm的p-型硅单晶构成。半导体衬底本体2S用硼(B)之类的p型杂质掺杂成浓度约为1.3×1015原子/cm3。
在半导体衬底本体2S的主表面上，形成了一个例如由p-型硅构成的外延层2E。此外延层2E用诸如硼之类的p型杂质掺杂成等于指定的一个半导体衬底本体2S的浓度，例如1.3×1015原子/cm3。
此处，指定的杂质浓度被用来覆盖允许的数据。具体地说，等于指定的杂质浓度意味着当半导体衬底本体2S的指定杂质浓度由[杂质浓度：A]±[可允许值：α]表示，且其实际杂质浓度为A时，如果外延层2E的实际杂质浓度不为A而在A±α范围内，则半导体衬底本体2S和外延层2E具有相等的杂质浓度。
于是，在本实施例1中，在相对轻掺杂的p-型半导体衬底本体2S上形成了p-型外延层2E，且不采用贵重的重掺杂p+半导体衬底，从而半导体衬底2的成本可降低到将近一半。
倘若带有形成在p+半导体衬底本体上的p-外延层的现有技术的半导体衬底的成本是不带有外延层的普通半导体衬底的2.5-3倍。相反，本实施例1的半导体衬底的成本可压低到普通半导体衬底的1.5倍的范围内。结果就可降低半导体集成电路器件的成本。
外延层2E被做成相当薄，厚度约为1μm。因此可获得下列效果。
首先，容易控制对外延层2E厚度或电阻率的选取。其次，由于第一个理由，不需要具有高的成膜精度的成膜设备来制作外延层，致使设备不必昂贵。第三，可以容易地制作外延层从而可提高产量。第四，第一、第二和第三理由，故有可能降低半导体衬底2的成本。
外延层2E的厚度下限是稍后要描述的MOSFET中栅隔离膜的厚度的一半或一半以上。当考虑到MOSFET的栅隔离膜厚度的一半在制作栅隔离膜时进入半导体衬底2一侧时，进行这一选取。
具体地说，倘若外延层2E制做得比栅隔离膜厚度的一半还薄，当在外延层2E上要制作栅隔离膜时，它整个就被栅隔离膜覆盖住。结果做出的结构使栅隔离膜形成在半导体衬底本体2S上。这种结构失去了栅隔离膜形成在外延层2E上时的效果，亦即失去了制作优良的栅隔离膜以改善其击穿电压的效果。
顺便说一下，为参照图25将要描述的那样，通过对栅隔离膜性能(例如栅击穿电压)的评估，外延层2E厚度的下限常被定为0.3μm。
另一方面，不能笼统地说外延层2E的厚度上限，这是因为它依赖于产品或制造条件，但若考虑以下情况，可能希望小于5μm。
具体地说，首先，外延层2E的上表面可保持平坦。若外延层2E做得较厚，半导体衬底本体2S主表面的平面差就相应增加，但这一范围的厚度不会引起本质的差别。
若主表面有过大的粗糙度，在稍后描述的MIS器件制作步骤的光刻中可能出现大于聚焦深度的高程差别，从而引起光刻无法形成图形的问题。
其次，半导体衬底2或半导体晶片(即稍后描述的外延片)母体材料的成本可压低到低廉的范围内。若加厚外延层2E，如上所述很难控制成膜操作，以致提高半导体晶片(即稍后描述的外延片)的成本。但此厚度范围不引起成本的急剧增加。
第三，可忽略半导体衬底2S主表面上可能存在的粗糙度。由这种数量级的厚度，粗糙度不会造成大的高程差别。
第四，当该外延层要制作在半导体晶片(即稍后要描述的镜面晶片)上时，有可能防止在半导体晶片(即稍后描述的镜面晶片)主表面的外缘附近形成任何粗糙性(即隆起)。倘若在半导体晶片(即稍后描述的镜面晶片)上要制作厚的外延层，在半导体晶片(即稍后描述的镜面晶片)主表面的外缘附近将形成称为隆起的粗糙性。而由这种数量级的厚度，则不会形成粗糙性(或可以忽略)。
考虑到上述各点，外延层2E的厚度最好在0.3μm-5μm范围内。然而常用的范围是0.3μm-3μm，而最佳范围是0.3μm-1.0μm。
在外延层2E主表面上，形成了一个例如由二氧化硅(SiO2)构成的场隔离膜3。顺便说一下，在场隔离膜3下方形成了一个沟道停止区(未示出)。
形成了由场隔离膜3包围的例如带有一个n沟MOSFET(简称nMOS)4N和一个p沟MOSFET(简称pMOS)4P的元件制作区，这些nMOS 4N和pMOS 4P组成一个CMOS(即互补金属氧化物半导体)电路。顺便说一下，以下对MOSFET进行描述，但本发明可自然地修改为MISFET。
在本实施例1中，nMOS 4N和pMOS 4P都具有普通MOS-FET结构，但不限于此，也可以由具有LDD(即轻掺杂漏)结构的MOSFET构成。
nMOS 4N具有下列组成部分。具体地说，nMOS 4N由一对形成在外延层2E上而彼此分隔开的半导体区4Na和4Nb、一个形成在外延层2E上的栅隔离膜4Nc、以及一个形成在栅隔离膜4Nc上的栅电极4Nd所组成。
半导体区4Na和4Nb用于制作nMOS 4N的源-漏区的区域。半导体区4Na和4Nb用磷(P)或砷(As)之类的n型杂质掺杂成约为1×1015原子/cm2的浓度(剂量)。半导体区4Na和4Nb做成约0.5μm深并制作在外延层2E的厚度范围内。
栅隔离膜4Nc由例如约18nm厚的SiO2构成并制作在外延层2E上。结果可达到下列效果。
首先，如上所述，通过在由外延层2E组成的半导体单晶层2E上制MOSFET的栅隔离膜4Nc，可形成具有优良膜质量的栅隔离膜4Nc以改善其击穿电压。其次，可以把栅隔离膜4Nc的缺陷密度(即在预定范围内引起的缺陷数)改善(降低)一个或一个以上的数量级。
栅电极4Nd由例如低电阻的单层多晶硅膜构成。此外，栅电极4Nd不限于低阻单层多晶硅膜，可以有各种修改。例如，栅电极4Nd可用在低阻多晶硅膜上将由硅化钨(WSi2)构成的硅化物膜进行层叠而成。
顺便说一下，形成在外延层2E上的半导体区5Sa是一个用来设定nMOS 4N侧边处的衬底电位的区域。这一半导体区5Sa用诸如硼之类的p型杂质掺杂成约为1×1015原子/cm2的浓度(剂量)。
另一方面，pMOS 4P制作在形成在半导体衬底2上的n阱6中。n阱6用诸如磷或砷之类的n型杂质掺杂成1×1013原子/cm2浓度(剂量)。n阱6深约1.5-4μm并比外延层2E延伸得更深。具体地说，n阱6形成在外延层2E和半导体衬底本体2S中，其深度大于处延层2E的膜厚度。
pMOS 4P具有下列组成部分。具体地说，pMOS 4P由一对形成在外延层2E上且彼此分隔开的半导体区4Pa和4Pb、一个形成在外延层2E上的栅隔离膜4Pc、以及一个形成在栅隔离膜4Pc上的栅电极4Pd所组成。
半导体区4Pa和4Pb是用来制作pMOS 4P的源-漏区的区域。半导体区4Pa和4Pb用诸如硼之类的p型杂质掺杂成约为1×1018原子/cm2的浓度(剂量)。半导体区4Pa和4Pb做成约0.5μm深且制作在外延层2E的厚度范围内。
栅隔离膜4Pc由例如厚约18nm的SiO2构成且制作在外延层2E上。结果可获得与nMOS 4N相同的效果。
首先，可制作具有优良膜质量的栅隔离膜4Pc以改善其击穿电压。其次，栅隔离膜4Pc的缺陷密度可改善(即降低)一个数量级以上。
栅电极4Pd由例如低阻单层多晶硅膜构成。此处，栅电极4Pd并不局限于低阻单层多晶硅膜，可作多种修改。例如，栅电极4Pd可用在低阻多晶硅膜上层叠WSi2硅化物膜的方法来构成。
顺便说一下，形成在外延层2E上的半导体区5Sb是用来设定pMOS 4P侧边处的衬底电位的一个区域。此半导体区5Sb用诸如磷或砷的n型杂质掺杂成约为1×1018原子/cm2的浓度(剂量)。
在半导体衬底2上，沉积了一个例如由SiO2构成的隔离膜7。此隔离膜7形成在预定的位置，带有用来暴露nMOS 4N的半导体区4Na和4Nb、pMOS 4P的半导体区4Pa和4Pb、以及设定衬底电位的半导体区5Sa和5Sb的连接孔8。
上述nMOS 4N的半导体区4Na和4Nb通过连接孔8分别同电极9Na和9Nb电连接。另一方面，pMOS 4P的半导体区4Pa和4Pb通过连接孔8分别同电极9Pa和9Pb电连接。而且、nMOS4N的半导体区4Nb通过连接电极9Nb和9Pb的第一层布线导线10同pMOS 4P的半导体区4Pb电连接。
另一方面，用于衬底电位的半导体区5Sa和5Sb通过连接孔8分别同电极9Sa和9Sb电连接。
电极9Na、9Nb、9Pa、9Pb、9Sa和9Sb以及第一层布线导线10都由例如铝硅铜(Al-Si-Cu)合金构成。
在隔离膜7上，沉积了一个例如由SiO2膜和氮化硅(Si3N4)从下层开始相继叠层而成的表面保护膜11。此表面保护膜11覆盖着电极9Na、9Nb、9Pa、9Pb、9Sa和9Sb以及第一层布线导线10。
另一方面，在半导体衬底2背面形成了一个吸杂层2G。此吸杂层2G是一种用来捕捉诸如铁(Fe)、镍(Ni)、铜(Cu)或铬(Cr)之类的重金属元素的功能层，用例如为半导体多晶硅膜覆盖衬底2的背面的方法来形成。
此处将参照图1-8来描述根据本实施例1的制造半导体集成电路器件的工艺。
首先，用直拉法制备一个具有<100>取向晶面的柱状p-型硅单晶(未绘出)。待采用的杂质以诸如硼之类的p型杂质为例，浓度约为1.3×1015原子/cm3。
接着，将柱状p-型硅单晶切割成片，如有需要则对这些片子进行倒角处理、化学腐蚀之类的表面清洁处理和清除加工损伤的处理。之后，用化学机械抛光之类的方法制作镜面晶片2W，使晶片具有镜面抛光的主表面，如图2和3所示。顺便说一下，镜面片2W是前述半导体衬底本体2S的母体材料。
其次，如图4所示，用CVD(即化学气相淀积)方法在镜面片2W的背面沉积多晶硅以形成吸杂层2G。此吸杂层2G是一种捕捉重金属元素的功能层。
接着，采用CVD方法(例如外延生长方法)，在约980℃用例如正硅烷(SiH4)和氢(H2)气在镜面片2W的主表面(位于镜面表面侧)上形成约1μm厚的由p-型硅单晶构成的外延层2E，从而制成外延片(或半导体片)2WE。
此时，外延层2E中的杂质浓度定为等于指定的一个镜面片2W的杂质浓度。外延层2E用硼之类的p型杂质掺杂成浓度约为1.3×1015原子/cm3。
之后，在外延片2WE上形成一个未示出的离子注入掩模并用来由离子注入方法对图5所示的外延片2WE的预定位置进行诸如磷或砷之类的n型杂质掺杂。然后对外延片2WE进行热处理以形成n阱6。
用来形成此n阱6的离子注入杂质浓度(剂量)约为1×1013原子/cm2，深度约为1.5-4μm，比外延层2E更深。
接下去，如图6所示，用LOCOS之类的方法在外延层2E的主表面上形成由SiO2之类构成的场隔离膜3。之后，用热氧化之类的方法，同时形成由场隔离膜3所包围的元件制作区和由SiO2之类构成厚约180A的栅隔离膜4Nc和4Pc。
在本实施例1中，用将栅隔离膜4Nc和4Pc制作在外延层2E上的方法，可使其具有优良的薄膜质量，以致其击穿电压可得到改善。而且，栅隔离膜4Nc和4Pc的缺陷密度可改善一个数量级以上。
接着，如图7所示，在栅隔离膜4Nc和4Pc上同时形成低阻多晶硅栅隔离膜4Nd和4Pd。此后，用栅隔离膜4Nd和4Pd作为掩模，用不同的离子注入步骤来形成成对的源-漏区4Na和4Nb以及成对的源-漏区4Pa和4Pb，从而在外延层2WE上形成nMOS 4N和pMOS 4P。
之后，在外延层2E的预定位置上分别形成半导体区5Sa和5Sb。然后为图8所示，用CVD之类的方法在外延片2WE上沉积例如由SiO2构成的隔离膜7。
接着，在隔离膜7中形成接触孔8以将nMOS 4N的半导体区4Na和4Nb、pMOS 4P的半导体区4Pa和4Pb以及用于衬底电位的半导体区5Sa和5Sb暴露在外面。之后，用溅射或蒸发的方法在外延片2WE上沉积一个例如由Al-Si-Cu合金构成的导电膜9。
接着，用干法腐蚀之类的方法使导电膜9图形化，同时形成电极9Na、9Nb、9Pa、9Pb、9Sa和9Sb以及第一布线导线10，如图1所示。
之后，例如用CVD之类的方法，借助于相继沉积SiO2隔离膜和Si3N4隔离膜，在外延片2WE上形成表面保护膜11。之后，将外延片2WE分成单个的半导体芯片以制造半导体集成电路器件1，如图1所示。
于是，根据本实施例1，可获得下列效果。(1)由于nMOS 4N的栅隔离膜4Nc和pMOS 4P的栅隔离膜4Pc形成在外延层2E(即半导体单晶层)上，故可制作具有优良薄膜质量的栅隔离膜4Nc和4Pc从而改善其击穿电压。(2)由于前述的效果(1)，有可能大幅度降低栅隔离膜4Nc和4Pc的缺陷密度。(3)由于在p-型半导体衬底本体2S上形成了p-型外延层2E，以致无需采用昂贵的重掺杂p+型半导体衬底本体，故半导体衬底2(即外延片2WE)的成本可降低到一半。(4)由于外延层2E做得相当薄，故容易对外延层2E的厚度设定进行控制，从而使用来形成外延层的淀积设备既不要求精确的淀积控制也不会昂贵，结果就有可能降低半导体衬底2(即外延片2WE)的成本。(5)由于前述的效果(3)和(4)，有可能降低半导体集成电路器件的成本。(6)由于外延层2E做得相当薄，其上表面就可保持平坦。(7)由于前述的效果(1)、(2)和(6)，有可能改善半导体集成电路器件的性能、可靠性和成品率。(实施例2)
图9剖面示出了根据本发明另一实施例的半导体集成电路器件的主要部分，而图10和11剖面示出了制造图9半导体集成电路器件的各步骤中的主要部分。
本实施例2不同于实施例1的是半导体衬底本体2S在其主表面上形成有一个无缺陷层2A，其上形成有外延层2E。
无缺陷层2A基本上既无结构缺陷(例如堆垛层错或位错环)也无氧沉淀，当用光散射方法观察时，前者基本为零而后者约为0.1/cm2。无缺陷层2A由例如p-型硅单晶构成，其杂质含量和浓度与半导体衬底本体2S相等。
此处，参照图9-11来描述制造本实施例2的半导体集成电路器件1的工艺。
首先，如图10所示，如前述实施例1一样地制备镜面片2W。之后将镜面片2W在例如H2气氛中加热(例如加热到1100℃-1200℃，时间为10-60分钟)以便在镜面片2W的主表面上形成无缺陷层2A。
接着，如图11所示，用CVD之类的方法在镜面片2W的背面沉积例如多晶硅以形成吸杂层2G。此吸杂层2G是一种用来捕捉重金属元素的功能层。
此后，例如用CVD方法(例如外延生长方法)，采用SiH4和H2气，在无缺陷层2A上形成厚度相当小(如1μm)的由p-型硅单晶构成的外延层2E。此时，外延层2E中的杂质及其浓度同前述的实施例1相似。而且，后续各步骤也相似于前述的实施例1，故不再赘述。
于是，根据本实施例2，除了前述实施例1所获得的效果外，还可获得下列效果：
具体地说，由于在形成外延层2E之前，在镜面片2W的主表面上形成了无缺陷层2A，故外延层2E在其晶体生长中可得到改善以大幅度地降低缺陷和位错。结果就有可能进一步改善半导体集成电路器件的成品率、性能和可靠性。(实施例3)
图12剖面示出了根据本发明又一实施例的半导体集成电路器件的主要部分，而图13-15剖面示出了制造图12半导体集成电路器件的各步骤中的主要部分。
在本实施例3中，如稍后参照图13结合制作方法所要描述的那样，在半导体衬底本体2S整个主表面的一预定深度(约为1μm)中，形成了一个p+型半导体区(即一个重掺杂半导体区)2B。此p+型半导体区2B用硼之类的p型杂质掺杂成比外延层2E或半导体衬底本体2S更高的浓度，约为1×1018原子/cm3。
此p+型半导体区2B是一种用来抑制CMOS电路闭锁的功能层。具体地说，在本实施例3中，此p+型半导体区2B制作成使衬底表面层侧的电阻能够大幅度降低，以改善CMOS电路的抗闭锁性。
而且，外延层2E比前述实施例1和2更厚，约为5μm。外延层2E的厚度下限设定为比pMOS制作区中n阱6的深度大的值。
这是由于如果外延层2E的厚度做得比n阱6的深度小时，p+型半导体区2B就形成在n阱6之中，使得难以确定n阱6中的杂质浓度。另一方面，外延层2E的厚度上限可能希望小于5μm。其理由与前述实施例1相同。然而，只要成本的增加可以允许，厚度也可超过此值。
此处，参照图13-15来描述制造这种半导体集成电路器件1的工艺。
首先，如图13所示，如前述实施例1那样制备镜面片2W。然后，用硼之类的p型杂质对镜面片2W(即半导体衬底本体2S)进行高精度掺杂，掺杂的深度为从其主表面算起的一个预定深度(例如约1μm)。此时的杂质浓度约为1×1018原子/cm3。
接着，对镜面片2W进行热处理以形成p+型半导体区2B。之后，用CVD之类的方法在镜面片2W的背面上沉积一层例如多晶硅，以形成吸杂层2G。此吸杂层2G是一种用来捕捉重金属元素的功能层。
之后，用CVD方法(即外延生长方法)，例如采用SiH4和H2气，在镜面片2W的主表面(位于镜面表面侧)上形成由p-型硅单晶构成的例如厚度约为5μm的外延层2E(即半导体单晶层)，以形成外延片2WE。
此时，外延层2E中的杂质浓度定为和指定的镜面片2W的相等。此外延层2E用硼之类的p型杂质掺杂成例如约为1.5×1015原子/cm3的浓度。
之后，在外延片2WE上形成未示出的离子注入掩模，并以其作掩模、用离子注入法采用磷或砷之类的n型杂质，对图15所示的外延片2WE的预定位置进行掺杂。之后，对外延片2WE进行热处理以形成n阱6。
在本实施例3中，n阱6的深度约为3μm且形成在外延层2E之中。用来形成n阱6的离子注入杂质浓度(剂量)约为1×1013原子/cm2。后续的各步骤同前述的实施例1相似，故不赘述。
于是，在本实施例3中，除了前述实施例1所述之外，还可获得下列效果。
具体地说，由于p+型半导体区2B制作在p-型半导体衬底本体2S中，故衬底表面侧处的电阻可大幅度降低以改善CMOS电路的抗闭锁性能。结果就有可能进一步改善半导体集成电路器件的性能、可靠性和成品率。(实施例4)
图16剖面示出了根据本发明另一实施例的半导体集成电路器件的主要部分；图17是图16半导体集成电路器件中的杂质分布图；图18和19是在现有技术中已描述过的半导体集成电路器件中的杂质分布图；图20-24剖面示出了在制造半导体集成电路器件的各步骤中的主要部分；图25用来解释本实施例半导体集成电路器件的效果。顺便说一下，与前述实施例1完全相同的那些部分用公共的参考号标示。
如图16所示，组成本实施例4的半导体集成电路器件1的相对轻度掺杂的半导体衬底本体2S由例如p型硅单晶之类构成。半导体衬底本体2S用硼之类的p型杂质掺杂成浓度约为1.5×1015原子/cm3。
半导体衬底本体2S在其主表面上形成有由p-型硅单晶之类构成的外延层2E。外延层2E用硼之类的p型杂质掺杂成其浓度低于指定的半导体衬底本体2S的浓度。
于是，在本实施例4中，p-型外延层2E象前述实施例1那样形成在p型半导体衬底本体2S上，无需采用昂贵的p+型半导体衬底，从而使半导体衬底2的成本降低为大约一半。
而且，由于半导体衬底本体2S的杂质浓度做成高于外延层2E，故可将半导体衬底本体2S的电阻做成低于外延层2E的电阻，从而改善了抗闭锁性能。
如稍后将在图17中指出那样，外延层2E的厚度WE(从外延层2E表面算起)相似于前述的实施例1，例如为约1μm。结果就有可能获得与结合前述实施例1所描述的效果相同的效果。外延层2E的厚度上下限与前述的实施例1类似。
半导体衬底2在其上部形成有一个p阱(即第一半导体区)6p和一个n阱(即第一半导体区)6n。p阱6p用硼之类的p型杂质掺杂。p阱6p中形成有nMOS 4N。另一方面，n阱6n用磷之类的n型杂质掺杂。n阱6n中形成有pMOS 4P。如稍后将在图17中所示，n阱6n和p阱6p的深度WW(即从外延层2E表面算起的深度)大于外延层2E的厚度WE。
顺便说一下，CMOS电路由nMOS 4N和pMOS 4P构成，它们的结构、材料和效果同前述实施例1的相似。另一方面，nMOS4N和pMOS 4P的结构可改变为双漏(即双扩散漏)结构和LDD(即轻掺杂漏)结构。
在隔离膜7上沉积了一个例如SiO2的隔离膜7a，其上沉积了一个整平的隔离膜7b。隔离膜7、7a和7b中制作有接触孔8a，8a延伸到达电极9Nb和9Pb，第二层布线导线10a通过电极9Nb和9Pb与电极9Na和9Pa电连接。
第二层布线导线10a借助于从下层相继沉积一个氮化钛(TiN)势垒层10a1、一个Al-Si-Cu合金导体层10a2和一个氮化钛势垒层10a3的方法来制作。
在隔离膜7b上沉积一个例如SiO2的隔离膜7c以覆盖第二层布线导线10a。在隔离膜7c上沉积了表面保护膜11。此表面保护膜11用从下层相继沉积一个SiO2隔离膜11a和一个例如Si3N4的隔离膜11b的方法来制作。
顺便说一下，在本实施例4中，如图16和17所示，前述的p阱6p和n阱6n制作成从外延层2E的表面延伸到半导体衬底本体2S的上部，且p阱6p和n阱6n的杂质浓度从外延层2E主表面(杂质浓度为NW)沿深度方向逐渐降低。于是，p阱6p的杂质浓度的梯度为从外延层2E表面沿深度方向逐渐降低，致使降低了由α射线造成的载流子(即电子)所引起的影响。具体地说，α射线产生的电子由于浓度梯度而被吸引到了衬底本体2S并防止其进入p阱6p，从而在p阱6p中制作了DRAM MIS存储器之类的情况下可降低软错误。在p阱6p和n阱6n的外延层2E主表面中的杂质浓度NW约为6×1016原子/cm3，致使p阱6p和n阱6n的杂质浓度为5×1015-6×1016原子/cm3。
在图17中，曲线A示出了外延层2E和外延片状态下半导体衬底本体2S的杂质浓度分布，表明如上所述外延层2E的杂质浓度(NE)低于半导体衬底本体2S的浓度(NS)。于是，在p-型外延层2E形成于p型半导体衬底本体2S上之后，形成p阱6p，p阱6p的阱浓度(即阱表面的浓度NW)不受半导体衬底本体2S的p型杂质浓度的影响。具体地说，由于p-型外延层2E制作在半导体衬底本体2S上，p阱6p的阱浓度NW不受半导体衬底本体2S的p型杂质弥散的影响，以致此弥散不引起MISFET阈值电压Vth的起伏。结果，就半导体衬底本体2S的p型杂质浓度弥散而论，比之现有技术，本发明可扩大允许浓度的范围，以致可降低半导体集成电路器件的成本。换言之，在现有技术中，只可使用窄的半导体衬底本体2S的p型杂质浓度范围，从而提高了半导体集成电路器件的成本。
为比较起见，在图18和19中绘出了现有技术上述两种情况的杂质浓度分布。顺便说一下，图18相当于1991年8月10日日本应用物理学会出版的“应用物理”第60卷第8期P761-763上所述的前述技术情况，而图19相当于日本专利公开260832/1989所述的前述技术情况。
在图18所示技术中，半导体衬底本体SB1的杂质浓度NS1高于外延层EP1的浓度。而且，从设定杂质浓度的观点，阱WLL1形成在外延层中。这要求外延层做得比阱WLL1厚，为Wep1。简言之，外延层的厚度Wep1需大于阱WLL1的深度。而且，此时的阱WLL1是通过从其表面把杂质注入到外延层EP1的方法形成的，致使衬底表面的杂质浓度高于衬底内部。
在图19所示技术中，半导体衬底本体SB2和外延层EP2的杂质浓度都设定得低，为NS2。阱WLL2制作成延伸得比外延层EP2的深度Wep2更深，为WW2。此时的阱WLL2用在已掺有制阱用杂质的半导体衬底本体SB2上形成外延层EP2时进行扩散(即半导体衬底本体SB2的杂质从半导体衬底本体扩散到外延层EP2)的方法来制作。结果，在衬底表面的杂质浓度较低，为NS3，而在外延层EP2同半导体衬底本体SB2之间的边界区的浓度高，为NS4，并在半导体衬底本体内部变得更低。
下面，参照图20-24来描述制造本实施例4的半导体集成电路器件的工艺。
首先，如图20所示，在镜面片2W由p型硅单晶构成的半导体衬底本体2S的母体材料的镜面表面上与前述实施例1相似，用采用的SiH4和H2气的CVD方法形成由导电类型与镜面片2W相同且所含杂质的浓度较镜面片2W更低的外延层2E。
此外，镜面片2W的杂质浓度约为1.5×1015原子/cm2。而且，外延层2E的厚度WE约为例如1μm。
接着，在镜面片2W的预定区域制作一个由SiO2构成的隔离膜12a，其厚度约为40nm。此后，用CVD之类的方法在镜面2W的预定区域沉积一层Si3N4构成的厚度例如为50nm的隔离膜(未示出)。
之后，用干法刻蚀之类的方法从Si3N4隔离膜清除n阱制作区中的那部分膜。然后，采用Si3N4隔离膜中p阱制作区的那部分膜和抗蚀剂膜作为掩模，用诸如制作n阱所用的磷等n型杂质离子对外延层2E的暴露部分进行掺杂。此时的离子注入能量约为125Kev，剂量约为2×1013原子/cm2。
此后，用p阱制作区上的那部分Si3N4隔离膜作掩模来形成n阱侧外延层2E上的厚度约为120nm的隔离膜12b。之后，用n阱制作区上的隔离膜作为离子注入掩模，用诸如形成例如p阱的硼等p型杂质对外延层2E的暴露部分进行掺杂。此时的离子注入能量约为60Kev，而剂量约为例如8×1012原子/cm2。
接着，对镜面片2W进行例如3小时的延展扩散的退火处理，以形成例如深度约为3μm的p阱6p和n阱6n。此时的处理温度约为例如1200℃。
在本实施例4的这一退火处理中，p阱6p和n阱6n从外延层2E的表面扩展到镜面片2W的上部且其杂质浓度变为从外延层2E的表面沿深度方向逐渐降低。p阱6p和n阱6n的杂质浓度为5×1015-6×1016原子/cm3。
接着，如图22所示，从下层相继沉积一个衬垫氧化膜12c和未示出的不可氧化的Si3N4隔离膜。之后，清除元件分隔区中的不可氧化的隔离膜而留下元件制作区中的不可氧化隔离膜。
此后，用留下的未被清除的不可氧化隔离膜作为掩模来选择性地在元件分隔区中形成场隔离膜3。之后，如图23所示，在被场隔离膜3所包围的元件制作区中用热氧化方法形成由SiO2构成的厚度约为例如180的栅隔离膜4Nc和4Pc。
于是在本实施例4中，栅隔离膜4Nc和4Pc也由于它们是形成在外延层2E上而被赋予优良的薄膜质量，致使其击穿电压能得以改善。而且，栅隔离膜4Nc和4Pc的缺陷密度可改善一个数量级以上。
接着，在栅隔离膜4Nc和4Pc上同时形成例如低阻n型多晶硅构成的栅电极4Nd和4Pd。之后，用这些栅电极4Nd和4Pd作为掩模，由分别的离子注入步骤形成成对的半导体区4Na和4Nb以及成对的半导体区4Pa和4Pb，从而在外延片2WE上形成的nMOS 4N和pMOS 4P。
此处，栅电极4Nd和4Pd不局限于由元素多晶硅所构成的那些，而可作多种修改。例如，栅电极4Nd和4Pd可有所谓的“多晶硅化物(poly-cide)结构”，其中在低阻多晶硅上沉积了一个难熔金属硅化物膜。
而且，用剂量约为例如1×1015原子/cm2的砷离子进行掺杂的方法，制作nMOS 4N的半导体区4Na。另一方面，用剂量约为例如1×1015原子/cm2的BF2离子进行掺杂的方法，制作pMOS 4P的半导体区4Pa。
顺便说一下，如前所述，半导体区4Na、4Nb、4Pa和4Pb可以是双扩散漏结构或LDD结构。
此后，如图24所示，用CVD之类的方法在外延片2WE上沉积SiO2隔离膜7。此隔离膜7主要由含B2O3和P2O5的BPSG(即硼磷硅化物玻璃)组成。
接着，在隔离膜7中形成连接孔8，用来使nMOS 4N的半导体区4Na和4Nb以及pMOS 4P的半导体区4Pa和4Pb暴露出来。之后，用溅射或蒸发方法在外延片2WE上沉积Al-Si-Cu合金的导电膜9。
接着，用干法刻蚀之类的方法使导电膜9图形化以形成电极9Na、9Nb、9Pa、9Pb、9Sa和9Sb。之后，用CVD之类的方法在外延片2WE上沉积例如SiO2的隔离膜7a。然后，用CVD之类的方法在隔离膜7a上沉积SiO2的整平隔离膜7b。
然后，用CMP(即化学机械抛光)之类的方法展平该整平隔离膜7b。之后，如图16所示，用干法刻蚀方法在隔离膜7、7a和7b中形成接触孔8a。
接着，用溅射或蒸发方法，从下层相继在外延片2WE上沉积例如TiN势垒层10a1、Al-Si-Cu合金导电层10a2以及TiN势垒层10a3。
接着，用干法刻蚀之类的方法对这些势垒层10a1和10a3以及导电层10a2进行图形化以形成第二层布线导线10a。之后，用CVD之类的方法在外延片2WE上沉积例如SiO2隔离膜7C。
此后，用CVD之类的方法在隔离膜7c上沉积SiO2隔离膜11a。然后用CVD或类似方法在隔离膜11a上沉积Si3N4隔离膜11b，以形成表面保护膜11。
之后，从外延片2WE分割出单个的半导体芯片以制造半导体集成电路器件1，如图16所示。
此处，倘若将本实施例4的结构用于4M DRAM(即4兆位动态RAM)，栅隔离膜的性能(例如栅击穿电压)结果示于图25。
图25示出了制造4M DRAM的工艺执行到制作栅隔离膜的步骤后，制备出对其栅击穿电压进行评估的MOS电容器的情况下的栅隔离膜的性能。
此处假设：栅隔离膜的厚度约为18nm；栅电极的面积约为4.8mm2；栅电极由掺磷的多晶硅构成。
横坐标表示外延层厚度WE。另一方面，纵坐标表示测量半导体晶片(即外延片)上大约200个MOS电容器的击穿特性，然后根据下列标准确定好坏品的方法，从下述方程计算得到的缺陷密度。然而，密度一般表示为参照不带外延层的MOSFET的镜面片的相对值。
确定击穿电压无问题产品的标准是电场＞10mV/cm。此处的电流密度约为1μA。对于栅缺陷密度D、所测电容器的数目P和废品电容器的数目N，D＝(100/4.8)ln((P-N)/P)。
由于图25所见的本实施例4的结构，可确认，比起栅隔离膜形成在镜面片上的情况，缺陷密度可再降低一个数量级以上，从而提供了优良的栅击穿性能。
如此前所述，根据本实施例4，除了前述实施例1所获得的效果外还可获得以下效果。(1)可采用与在镜面片上制作CMOS电路完全相同的工艺来制造半导体集成电路器件。结果，在设计或制造工艺中无需任何改变就可制作在外延片2WE上带有CMOS电路的半导体集成电路器件。(2)由于外延层2E的杂质浓度做成低于半导体衬底本体2S的浓度，半导体衬底本体2S的电阻就可做成低于外延层2E的电阻以改善抗闭锁性能。(实施例5)
图26(A)剖面示出了根据本发明另一实施例的半导体集成电路器件的主要部分。
如图26(A)所示，本实施例5的半导体集成电路器件1以16M DRAM为例。图26(B)是一电路图，示出了DRAM的一个存储单元。在图26(A)中，左边示出了存储单元区而右边示出了外围电路区。顺便说一下，此外围电路区的结构与实施例4的相同，故不再赘述。
在本实施例5中，同前述实施例4一样，外延层2E的杂质浓度也做成低于半导体衬底本体2S的浓度。
如图26(A)和26(B)所示，一个存储单元由一个转移MOSFET 13和一个电容器14构成。
转移MOSFET 13由一对形成在p阱6p1中的半导体区13a和13b、一个形成在外延层2E上的栅隔离膜13C、以及一个形成在栅隔离膜13C上的栅电极13d所组成。
此处在存储单元区中，p阱6p1也制作成从外延层2E表面延伸到半导体衬底本体2S的上部，位于比外延层2E更深处。而且，如在前述实施例4中那样，p阱6p1的杂质浓度做成沿半导体衬底2的深度方向逐渐降低。
成对的半导体区13a和13b用砷等n型杂质掺杂。在本实施例5中，这些半导体区13a和13b形成在氧沉淀引起的缺陷较少的外延层2E中，致使可降低结漏电流以改善DRAM的性能、可靠性和成品率。
位线(BL)15电连接于一个半导体区13a。此位线15由例如一个由低阻多晶硅构成的导电层15a和一个形成在前者上并由硅化钨之类构成的导电层15b所组成。
另一方面，电容器14的一个下电极14a电连接于其它半导体区13b。在本实施例5中，半导体区13b形成在氧沉淀引起的缺陷较少的外延层2E中，以致可抑制电容器14中积累的电荷的泄漏以延长电荷存储时间，从而改善刷新特性。
电容器14制作成鳍状并由下电极14a、上电极14b和两电极之间插入的未示出的隔离膜所组成。然而，电容器的形状不局限于鳍状而可作各种修改，例如可为圆柱形。
顺便说一下，转移MOSFET 13的栅电极13d也起字线(WL)的作用。而且，图26(A)中的参考号16a和16b表示沟道停止区。
于是在本实施例5中，除了前述实施例1中所获得的，也可获得下列效果。
具体地说，由于待要电连接到电容器14的下电极14a的半导体区13b制作在外延层2E中，故可抑制积累在电容器14中的电荷的泄漏以延长电荷储存时间，从而改善刷新水平。结果就有可能改善DRAM的性能、可靠性和成品率。(实施例6)
图27(A)剖面示出了根据本发明另一实施例的半导体集成电路器件的主要部分。
如图27(A)所示，本实施例6的半导体集成电路器件1以4M SRAM(即4M位静态RAM)为例。如前述实施例4那样，在本实施例6中，外延层2E的杂质浓度也做成低于半导体衬底本体2S的浓度。图27(B)是一个电路图，示出了SRAM的一个存储单元。
在本实施例6中，如图27(A)和27(B)所示，在半导体衬底2中，存储单元区由一个p阱6p2制作，而外围电路区由n阱6n1制作。
同前述实施例4和5一样，这些p阱6p2和n阱6n1制作成从外延层2E的表面延伸到半导体衬底本体2S的上部。而且，它们的杂质浓度做成与前述实施例4一样沿半导体衬底的深度方向逐渐降低。
存储单元区由一个转移MOSFET 17、一个驱动MOSFET 18和一个负载MOSFET 19构成。
转移MOSET 17由一对形成在p阱6p2上部的半导体区17a和17b、一个形成在外延层2E上的栅隔离膜17c以及一个形成在栅隔离膜17c上的栅电极17d所组成。
这些半导体区17a和17b用砷等n型杂质掺杂。半导体区17a通过第一层布线导线10电连接到位线15(BL和BL)。其它半导体区17b电连接到驱动MOSFET 18的栅电极18d。
顺便说一下，转移MOSFET 17和驱动MOSFET 18的栅电极17d和18d通过在低阻多晶硅构成的导电膜上沉积一层难熔金属硅化物的方法来制作，而转移MOSFET 17的栅电极17d与字线WL连接。
而且，栅隔离膜17c和18c由例如SiO2构成。再者，虽然未示出，驱动MOSFET 18的成对半导体区定位于沿栅电极18d的沟道长度方向。
负载MOSFET 19由一个低阻多晶硅构成的栅电极19a以及一对通过栅隔离膜19b形成在栅电极19a上的半导体区19c和19d所组成，并由低阻多晶硅构成。半导体区19c和19d用砷之类的n型杂质掺杂。
外围电路区由例如pMOS 4P组成。此pMOS 4P由形成在n阱6n1上部的半导体区4Pa和4Pb、形成在外延层2E上的隔离膜4Pc、以及形成在栅隔离膜4Pc上的栅电极4Pd所组成。这些半导体区4pa和4Pb用硼之类的p型杂质掺杂。
在本实施例6中，除了前述实施例1所获得的效果之外，还可获得下列效果。
具体地说，根据本实施例6的结构，SRAM的存储单元(MC)形成在由氧沉淀引起的缺陷较少的外延层2E上，致使可降低转移MOSFET 17的成对半导体区17a和17b中以及驱动MOS-FET 18的未绘出的成对半导体区中在构成存储单元(MC)时的结漏电流。结果，可改善数据储单保留特性(例如数据保存水平)以降低数据保存故障百分比。因此有可能改善SRAM的性能、可靠性和成品率。(实施例7)
图28剖面示出了根据本发明另一实施例的半导体集成电路器件的主要部分。
如图28所示，本实施例7的半导体集成电路器件1以快速存储器(即快速电可擦可编程ROM-EEPROM)为例。在本实施例7中，如前述实施例4那样，外延层2E的杂质浓度也做成低于半导体衬底本体2S的浓度。
在本实施例7中，半导体衬底2上也形成有一个p阱6p3和一个n阱6n2。同前述实施例4-6一样，这些p阱6p3和n阱6n2制作成从外延层2E表面延伸到半导体衬底本体2S的上部。而且，如前述实施例4一样，它们的杂质浓度做成沿半导体区2的深度方向逐渐降低。
存储器单元区由一个存储器单元MC1形成。此存储器单元由一个MOSFET构成。存储器单元MC1由一对形成在p阱6p3上部的半导体区20a和20b、一层形成在外延层2E上的栅隔离膜20c、一个形成在栅隔离膜20c的浮栅电极20d、一个通过未示出的隔离膜形成在浮栅电极20d上的控制栅电极20e所组成。
半导体区20a由半导体区20a1和形成在前者中的半导体区20a2所组成。半导体区20a1用磷之类的n-型杂质掺杂，而半导体区20a2用砷之类的n+型杂质掺杂。
而且，其它半导体区20b由半导体区20b1和形成在前者中的半导体区20b2所组成。半导体区20b1用硼之类的p+型杂质掺杂，而半导体区20b2用砷之类的n+型杂质掺杂。
另一方面，外围电路区由例如nMOS 4N和pMOS 4P组成。nMOS 4N由形成在p阱6p3上部的成对的半导体区4Na和4Nb、形成在外延层2E上的栅隔离膜4Nc以及形成在栅隔离膜4Nc上的栅电极4Nd所组成。这些半导体区4Na和4Nb用磷等n型杂质掺杂。
pMOS 4P由形成在n阱6n2上部中的成对的半导体区4Pa和4Pb、形成在外延层2E上的栅隔离膜4Pc以及形成在栅隔离膜4Pc上的栅电极4Pd所组成。这些半导体区4Pa和4Pb用硼等p型杂质掺杂。
nMOS 4N的半导体区4Na和pMOS 4P的半导体区4Pa通过第一层布线导线10电连接以构成CMOS电路。
于是，在本实施例7中，除了前述实施例1所获得的效果外，还可获得下述效果：
具体地说，在本实施例7的结构中，快速存储器(即EEP-ROM)的存储单元形成在氧沉淀之类的缺陷较少的外延层2E上，故可提高栅隔离膜20c的击穿电压以改善数据编程电阻。而且可降低擦去数据时的擦去弥散。结果就有可能改善快速存储器(即EEPROM)的性能、可靠性和成品率。
虽然结合实施例已具体描述了本发明，但本发明并不局限于前述的实施例1-7，而是可自然地作各种修正而不超越其要旨。
例如，前述实施例1-3描述了吸杂层由多晶硅构成的情况。但吸杂层的形成方法也可以是：在半导体衬底的背面机械地形成一个加工损伤；恰当地调整或沉淀存在于半导体衬底本体中的氧元素；或用碳离子对半导体衬底掺杂。另一方面，此结构也可省去吸杂层。在恰当调整或沉淀前述半导体衬底本体中的氧元素的方法中，借助于设定氧浓度为 原子/cm3的办法可增强衬底的吸杂效果。同时，栅隔离膜可形成在半导体衬底本体上的外延层上且不含氧元素，从而改善栅隔离膜的击穿特性。特别是在栅隔离膜直接形成在半导体衬底本体主表面上的现有技术中，若半导体衬底本体中的氧浓度做成高达9×1017原子/cm3，氧就会沉淀在前述的主表面中，以致形成不了洁净的栅隔离膜，使栅隔离膜的击穿特性变坏。因此，在现有技术中，必须降低氧浓度，使吸杂作用不充分。
而且，前述实施例1-7描述了外延层用外延生长方法采用SiH4气来制作的情况。但本发明不局限于此而可作各种修改。例如，外延层也可用使用四氯化硅(SiCl4)气体的外延生长方法来制作。
前述实施例1、2和4-7描述了半导体衬底本体和外延层由p-型硅构成的情况。但本发明不局限于此而可作修改，使半导体衬底本体和外延层由n-型硅构成。而且在前述实施例3中，半导体衬底本体和外延层可由n-型硅构成，而p+型半导体区可改由n+型硅构成。
而且，前述实施例3描述了把用来抑制闭锁的p+型半导体区形成在整个半导体衬底本体上的情况。但本发明不局限于此而可作各种修改。例如，p+型半导体区可形成在CMOS电路制作区的下面。
此外，前述的实施例3描述了p+型半导体区形成在离半导体衬底本体主表面一预定深度处的情况。但本发明不局限于此而可修正，使p+型半导体区2B形成在半导体衬底本体2S的主表面上，如图29所示。顺便说一下，图30示出了外延层2E形成在图29的半导体衬底本体2S上的情况。
在具有前述实施例3所述的结构的半导体集成电路器件中，前述实施例2的半导体集成电路器件的无缺陷层可以形成在外延层的下面。
而且，结合前述实施例1-3描述过的技术也可用于另一种半导体集成电路器件，如带有诸如以DRAM、SRAM或ROM(只读存储器)为代表的快速存储器之类的半导体存储器电路。
前述实施例1-7的技术还可用于带有诸如所谓“微计算机”的逻辑电路的半导体集成电路器件。
此外，尺寸大到12英寸的半导体衬底本体2S可能是有用的。
在迄今所作的描述中，本发明描述了应用于带有CMOS电路的半导体集成电路器件的情况。但本发明不局限于此而可作多种修改。例如，本发明可用于另一种半导体集成电路器件，如带有双极晶体管的半导体集成电路器件或带有由双极晶体管和CMOS电路构成的BiCMOS电路的半导体集成电路器件。在迄今所作的描述中，采用了MOSFET，但本发明不局限于此。例如，也可采用MISFET(即金属绝缘体半导体FET)，其栅隔离膜由半导体单晶层(或外延层)2E上形成的热氧化的SiO2和形成在SiO2上的氮化硅(Si3N4)膜组成。
下面简述一下本发明可获得的效果。(1)根据本发明的半导体晶片制造工艺，无需采用价高的高掺杂半导体衬底本体，致使可降低能实现元件高性能和可靠性的半导体晶片的成本。(2)根据本发明的半导体集成电路器件制造工艺，借助于在半导体单晶层上制作MOSFET栅隔离膜，可制作薄膜质量优良的栅隔离膜，致使栅隔离膜击穿电压提高以降低栅隔离膜的缺陷密度。而且，无需采用价高的高掺杂半导体衬底本体，而半导体单晶层可减薄以降低具有高性能和可靠性元件的半导体集成电路器件的成本。结果就有可能改善半导体集成电路器件的性能、成品率和可靠性，并有可能降低半导体集成电路器件的成本。(3)根据本发明的半导体集成电路器件制造工艺，当在半导体衬底上制造阱之类的半导体区时，杂质浓度和深度选取的自由度是如此之高，以致很容易控制制作。结果就有可能减少次品，从而改善成品率。而且，可降低半导体集成电路器件的成本。(4)根据本发明的半导体集成电路器件制造工艺，半导体衬底本体的杂质浓度做成高于半导体单晶层的浓度，从而可相对降低半导体衬底本体的电阻以改善抗闭锁性能。结果就有可能进一步改善半导体集成电路器件的性能、成品率和可靠性。(5)根据本发明的半导体集成电路器件制造工艺，由于第一半导体区用离了注入法和热扩散法来制作，故当采用半导体衬底本体上带有半导体单晶层的半导体晶片来制造时，采用与带有所谓“镜面片”的半导体集成电路器件相同的方法而不必改变任何设计或制造工艺，就可制造半导体集成电路器件。(6)根据本发明的半导体集成电路器件制造工艺，由于把动态随机存取存储器的存储元件制作在氧沉淀之类的缺陷较少的半导体单晶层上，故有可能降低存储单元转移MOSFET源区和漏区中的结漏电流。而且，由于可抑制存储单元电容器中的电荷泄漏以延长电荷储存时间，就有可能改善刷新特性。结果就有可能改善动态随机存取存储器的性能、可靠性和成品率。(7)根据本发明的半导体集成电路器件制造工艺，由于静态随机存取存储器的存储单元制作在氧沉淀之类的缺陷较少的半导体单晶层上，故可降低构成存储单元的MOSFET的源区和漏区的结漏电流以改善数据储存保留特性(例如数据保留水平)，从而降低数据保留故障百分比。结果就有可能改善静态随机存取存储器的性能、可靠性和成品率。(8)根据本发明的半导体集成电路器件制造工艺，把可电擦除和数据编程的只读存储器的存储单元制作在氧沉淀之类的缺陷较少的半导体单晶层上，从而可改善数据编程电阻。而且，可减少数据擦除的弥散。结果就有可能改善可电擦除和数据编程的只读存储器的性能、可靠性和成品率。

Claims (17)

1.  一种制造半导体集成电路的方法，包括下列步骤：
制备一具有一外延层的半导体本体，其中，所述外延层的膜厚在0.3-5μm的范围内，该外延层具有一个下表面和一个上表面，它形成在所述半导体本体的一个主表面上使所述外延层的所述下表面与所述半导体本体的所述主表面互相相对；
通过由所述外延层的所述上表面在所述外延层中引入杂质而在所述外延层和所述半导体本体中形成一个阱区；
通过对所述外延层的所述上表面的热氧化，在该上表面上形成一作MISFET的栅隔离膜用的氧化膜；
在所述栅隔离膜上形成所述的MISFET的栅电极；
在所述外延层和所述阱区形成导电类型和所述阱区的相反的所述MISFET的源区和漏区；
其中，所述阱区的杂质浓度大于所述外延层和所述半导体本体的杂质浓度，使得所述阱区的杂质浓度在所述外延层和所述半导体本体中从所述外延层穿过其界面部分向半导体本体内逐渐降低；
所述阱区的最大杂质浓度大于所述半导体本体在其主表面处的杂质浓度，以及
所述阱区中形成所述MISFET的沟道区域的那部分的杂质浓度大于所述半导体本体在其主表面处的杂质浓度。
2.如权利要求1所述的制造半导体集成电路的方法，其中，所述阱区和所述半导体本体的导电类型相同。
3.如权利要求1或2所述的制造半导体集成电路的的方法，其中，所述外延层和所述半导体本体具有相同的导电类型。
4.如权利要求3所述的制造半导体集成电路的方法，其中，半导体本体的杂质浓度为1015/cm3数量级。
5.如权利要求3所述的制造半导体集成电路的方法，其中，所述外延层的膜厚不小于所述氧化膜的一半。
6.如权利要求5所述的制造半导体集成电路的方法，其中，所述半导体本体、外延层和氧化膜分别由硅单晶、硅单晶和硅的氧化膜构成。
7.如权利要求1或2所述的制造半导体集成电路的方法，其中，所述半导体本体制备步骤包括下列子步骤：
a)通过向一半导体本体内导入碳离子而在所述半导体衬底本体内形成一吸杂层，以及
b)在步骤a)之后，在所述半导体本体上形成一外延层。
8.如权利要求1或2所述的制造半导体集成电路的方法，其中，所述半导体本体制备步骤包括下列步骤：
a)在半导体衬底本体的背面形成一吸杂层，以及
b)在步骤a)之后，在所述半导体本体的主表面上形成一外延层。
9.如权利要求8所述的制造半导体集成电路的方法，其中，所述吸杂层由多晶硅构成。
10.如权利要求8所述的制造半导体集成电路的方法，其中，所述吸杂层将包括一机械形成的工作应力。
11.如权利要求1或2所述的制造半导体集成电路的方法，其中，所述半导体本体制备步骤包括下列子步骤：
a)在氢气气氛中加热一半导体衬底本体；以及
b)在步骤a)之后，在所述半导体本体的主表面上形成一外延层。
12.一种制造半导体集成电路器件的方法，包括下列步骤：
制备带有一外延层的半导体本体，其中，所述外延层具有一下表面和一上表面，它形成在所述半导体本体的主表面上，使得所述外延层的所述下表面和所述半导体本体的所述主表面互相相对；
通过由所述外延层的上表面在所述外延层中引入第一种杂质，在所述外延层和所述半导体本体中形成第一阱区；
通过对所述外延层的所述上表面进行氧化，在该上表面上形成一用作MISFET的栅隔离膜的氧化膜；在所述第一阱区的所述栅隔离膜上形成第一MISFET的第一栅电极，以及
在所述外延层和所述第一阱区中形成第一MISFET的一个源区和一个漏区，
其中，所述第一MISFET的所述源区和所述漏区的导电类型与所述第一阱区的相反，
所述第一阱区的杂质浓度大于所述外延层和所述半导体本体的杂质浓度，使得所述阱区的杂质浓度在所述外延层和所述半导体本体中从所述外延层穿过其界面部分向所述半导体本体内逐渐降低，
所述第一阱区中形成所述MISFET沟道区域的那部分的杂质浓度大于所述半导体本体在其主表面处的杂质浓度。
13.如权利要求12所述的制造半导体集成电路的方法，其特征在于还包括下列步骤：
在所述外延层和所述半导体本体内通过由所述外延层的所述上表面向其内导入第二种杂质，形成第二阱区；
在所述第二阱区的所述栅隔离膜上形成第二MISFET的第二栅电极，以及
在所述外延层和所述第二阱区形成所述第二MISFET的一个源区和一个漏区，
其中，所述MISFET的所述源区和漏区的导电类型与所述第二阱区的相反，
所述第二阱区的杂质浓度大于所述外延层和所述半导体本体的杂质浓度，使得所述第二阱区的杂质浓度在所述外延层和所述半导体本体中从所述外延层经其与所述半导体本体的界面向该本体内逐渐降低，
所述第二阱区中形成所述MISFET沟道区域的那部分的杂质浓度大于所述半导体本体在其主表面处的杂质浓度。
14.如权利要求12和13所述的制造半导体集成电路器件的方法，其中，所述半导体本体的杂质浓度约为1015/cm3数量级。
15.如权利要求12和13所述的制造半导体集成电路器件的方法，其中，所述半导体本体具有一个用于捕捉金属沾污元素的陷阱区。
16.如权利要求12和13所述的制造半导体集成电路器件的方法，其中，所述外延层的膜厚不小于所述氧化膜的一半。
17.如权利要求12和13所述的制造半导体集成电路器件的方法，其中，所述半导体本体、所述外延层和所述氧化膜分别由单晶硅、单晶硅和硅的氧化膜构成。
CN95109607A 1994-07-28 1995-07-27 半导体集成电路的制造方法 Expired - Fee Related CN1110073C (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP176872/94 1994-07-28
JP176872/1994 1994-07-28
JP17687294 1994-07-28
JP265529/94 1994-10-28
JP265529/1994 1994-10-28
JP6265529A JPH0897163A (ja) 1994-07-28 1994-10-28 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置

Publications (2)

Publication Number Publication Date
CN1121643A CN1121643A (zh) 1996-05-01
CN1110073C true CN1110073C (zh) 2003-05-28

Family

ID=26497627

Family Applications (1)

Application Number Title Priority Date Filing Date
CN95109607A Expired - Fee Related CN1110073C (zh) 1994-07-28 1995-07-27 半导体集成电路的制造方法

Country Status (7)

Country Link
US (5) US6043114A (zh)
EP (1) EP0696062B1 (zh)
JP (1) JPH0897163A (zh)
KR (1) KR100377649B1 (zh)
CN (1) CN1110073C (zh)
DE (1) DE69528798T2 (zh)
TW (1) TW269052B (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897163A (ja) 1994-07-28 1996-04-12 Hitachi Ltd 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置
JPH11214533A (ja) * 1998-01-29 1999-08-06 Nec Corp 半導体装置の製造方法
US6423615B1 (en) * 1999-09-22 2002-07-23 Intel Corporation Silicon wafers for CMOS and other integrated circuits
US6358821B1 (en) * 2000-07-19 2002-03-19 Chartered Semiconductor Manufacturing Inc. Method of copper transport prevention by a sputtered gettering layer on backside of wafer
US6878595B2 (en) * 2003-01-27 2005-04-12 Full Circle Research, Inc. Technique for suppression of latchup in integrated circuits (ICS)
US7247534B2 (en) * 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
KR100514172B1 (ko) * 2004-01-19 2005-09-09 삼성전자주식회사 반도체 소자 형성방법
US20060049464A1 (en) * 2004-09-03 2006-03-09 Rao G R Mohan Semiconductor devices with graded dopant regions
JP4387291B2 (ja) * 2004-12-06 2009-12-16 パナソニック株式会社 横型半導体デバイスおよびその製造方法
JP4703364B2 (ja) * 2005-10-24 2011-06-15 株式会社東芝 半導体装置及びその製造方法
CN101777498A (zh) * 2010-01-12 2010-07-14 上海宏力半导体制造有限公司 带浅表外延层的外延片形成方法及其外延片
CN111048509B (zh) * 2014-03-28 2023-12-01 株式会社半导体能源研究所 半导体装置
CN106653599B (zh) * 2015-11-02 2021-03-16 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN113381286B (zh) * 2021-06-02 2023-03-03 山东大学 离子束增强腐蚀制备晶体薄膜的方法
CN114429906B (zh) * 2021-12-30 2025-08-26 芯迈半导体技术(杭州)股份有限公司 沟槽型功率器件的制造方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4005453A (en) * 1971-04-14 1977-01-25 U.S. Philips Corporation Semiconductor device with isolated circuit elements and method of making
US3974003A (en) * 1975-08-25 1976-08-10 Ibm Chemical vapor deposition of dielectric films containing Al, N, and Si
JPS5617011A (en) * 1979-07-23 1981-02-18 Toshiba Corp Semiconductor device and manufacture thereof
US4684971A (en) * 1981-03-13 1987-08-04 American Telephone And Telegraph Company, At&T Bell Laboratories Ion implanted CMOS devices
JPS58218159A (ja) * 1982-06-11 1983-12-19 Toshiba Corp 相補型ｍｏｓ半導体装置
JPS5994861A (ja) * 1982-11-24 1984-05-31 Hitachi Ltd 半導体集積回路装置及びその製造方法
DE3314450A1 (de) * 1983-04-21 1984-10-25 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen
US4477310A (en) * 1983-08-12 1984-10-16 Tektronix, Inc. Process for manufacturing MOS integrated circuit with improved method of forming refractory metal silicide areas
JPS60132358A (ja) * 1983-12-20 1985-07-15 Nec Corp 相補型ｍｏｓ集積回路装置
JPS612356A (ja) * 1984-06-14 1986-01-08 Toshiba Corp Ｃｍｏｓ型半導体装置
US4622082A (en) * 1984-06-25 1986-11-11 Monsanto Company Conditioned semiconductor substrates
US4578128A (en) * 1984-12-03 1986-03-25 Ncr Corporation Process for forming retrograde dopant distributions utilizing simultaneous outdiffusion of dopants
US4662082A (en) 1985-04-22 1987-05-05 Shabazz Rasheed A Shoe saver
DE3662627D1 (en) * 1985-06-03 1989-05-03 Siemens Ag Method of simultaneously producing bipolar and complementary mos transistors as a common silicon substrate
US4740827A (en) * 1985-09-30 1988-04-26 Kabushiki Kaisha Toshiba CMOS semiconductor device
US4766090A (en) * 1986-04-21 1988-08-23 American Telephone And Telegraph Company, At&T Bell Laboratories Methods for fabricating latchup-preventing CMOS device
DE3765844D1 (de) * 1986-06-10 1990-12-06 Siemens Ag Verfahren zum herstellen von hochintegrierten komplementaeren mos-feldeffekttransistorschaltungen.
EP0250722A3 (de) * 1986-07-04 1988-08-03 Siemens Aktiengesellschaft Verfahren zur Herstellung benachbarter, mit Dotierstoffionen unterschiedlichen Leitungstyps implantierter Wannen für hochintegrierte CMOS-Bauelemente
US5156990A (en) * 1986-07-23 1992-10-20 Texas Instruments Incorporated Floating-gate memory cell with tailored doping profile
JPH07114241B2 (ja) 1986-10-20 1995-12-06 松下電子工業株式会社 半導体装置
JP2751926B2 (ja) * 1986-12-22 1998-05-18 日産自動車株式会社 電導度変調形ｍｏｓｆｅｔ
US4835740A (en) * 1986-12-26 1989-05-30 Kabushiki Kaisha Toshiba Floating gate type semiconductor memory device
JPS6465865A (en) 1987-09-05 1989-03-13 Fujitsu Ltd Manufacture of complementary semiconductor device
JPH01260832A (ja) 1988-04-12 1989-10-18 Oki Electric Ind Co Ltd 半導体素子の製造方法
US4943536A (en) * 1988-05-31 1990-07-24 Texas Instruments, Incorporated Transistor isolation
IT1230028B (it) * 1988-12-16 1991-09-24 Sgs Thomson Microelectronics Procedimento di fabbricazione di dispositivi semiconduttori mos avvalentesi di un trattamento "gettering" di migliorare caratteristiche, e dispositivi semiconduttori mos con esso ottenuti
US5216269A (en) * 1989-03-31 1993-06-01 U.S. Philips Corp. Electrically-programmable semiconductor memories with buried injector region
WO1990013916A1 (fr) * 1989-05-10 1990-11-15 Oki Electric Industry Co., Ltd. Procede de production de dispositifs a semi-conducteurs
US5182219A (en) * 1989-07-21 1993-01-26 Linear Technology Corporation Push-back junction isolation semiconductor structure and method
US5290714A (en) * 1990-01-12 1994-03-01 Hitachi, Ltd. Method of forming semiconductor device including a CMOS structure having double-doped channel regions
US5154946A (en) * 1990-09-27 1992-10-13 Motorola, Inc. CMOS structure fabrication
US5237188A (en) * 1990-11-28 1993-08-17 Kabushiki Kaisha Toshiba Semiconductor device with nitrided gate insulating film
US5248624A (en) * 1991-08-23 1993-09-28 Exar Corporation Method of making isolated vertical pnp transistor in a complementary bicmos process with eeprom memory
US5252501A (en) * 1991-12-30 1993-10-12 Texas Instruments Incorporated Self-aligned single-mask CMOS/BiCMOS twin-well formation with flat surface topography
JPH05183159A (ja) * 1992-01-07 1993-07-23 Fujitsu Ltd 半導体装置及びその製造方法
US5296047A (en) * 1992-01-28 1994-03-22 Hewlett-Packard Co. Epitaxial silicon starting material
US5508540A (en) * 1993-02-19 1996-04-16 Hitachi, Ltd. Semiconductor integrated circuit device and process of manufacturing the same
US5374567A (en) * 1993-05-20 1994-12-20 The United States Of America As Represented By The Secretary Of The Navy Operational amplifier using bipolar junction transistors in silicon-on-sapphire
US5362665A (en) * 1994-02-14 1994-11-08 Industrial Technology Research Institute Method of making vertical DRAM cross point memory cell
JPH0897163A (ja) * 1994-07-28 1996-04-12 Hitachi Ltd 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置
JP3637651B2 (ja) * 1995-03-22 2005-04-13 株式会社デンソー 温度式膨張弁

Also Published As

Publication number Publication date
HK1010768A1 (zh) 1999-06-25
US6368905B1 (en) 2002-04-09
KR100377649B1 (ko) 2003-06-02
JPH0897163A (ja) 1996-04-12
EP0696062A3 (en) 1996-12-11
US20020061615A1 (en) 2002-05-23
US6043114A (en) 2000-03-28
DE69528798D1 (de) 2002-12-19
EP0696062A2 (en) 1996-02-07
EP0696062B1 (en) 2002-11-13
TW269052B (en) 1996-01-21
CN1121643A (zh) 1996-05-01
US20020055204A1 (en) 2002-05-09
US6630375B2 (en) 2003-10-07
US6806130B2 (en) 2004-10-19
DE69528798T2 (de) 2003-08-14
KR960005769A (ko) 1996-02-23
US20040219727A1 (en) 2004-11-04

Similar Documents

Publication Publication Date Title
CN1110073C (zh) 半导体集成电路的制造方法
CN1210780C (zh) 槽型元件分离结构
CN100336228C (zh) 半导体器件
CN1249816C (zh) 半导体装置及其制造方法
CN1290197C (zh) 用于制造半导体集成电路器件的方法
CN1133214C (zh) 半导体存储器及其制造方法
CN1338114A (zh) 半导体集成电路器件及其制造方法
CN1819272A (zh) 半导体装置及其制造方法
CN1303693C (zh) 半导体存储器件
CN1384547A (zh) 半导体器件及其制造方法
CN101030556A (zh) 半导体器件的制造方法
CN1303698C (zh) 半导体器件及其制造方法
CN1905213A (zh) 非易失性半导体存储器、半导体器件和非易失性半导体存储器的制造方法
CN1192051A (zh) 半导体器件及其制造方法
CN1404150A (zh) 半导体存储单元和半导体存储装置
CN1171314C (zh) 半导体装置及半导体装置的制造方法
CN1516900A (zh) 半导体集成电路器件和用于制造半导体集成电路器件的方法
CN1933158A (zh) 半导体装置及其制造方法
CN1421914A (zh) 半导体装置及其制造方法
CN1303127A (zh) 非易失性半导体存储器及其制造方法
CN1345093A (zh) 存储器装置及其制造方法和集成电路
CN1870271A (zh) 具有凹沟道结构单元晶体管的半导体器件及其制造方法
CN1152432C (zh) 半导体器件及其制造方法
CN1092402C (zh) 半导体集成电路器件
CN1518061A (zh) 半导体器件的制造方法以及半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER OWNER: HITACHI, LTD.

Effective date: 20121109

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20121109

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan

Patentee before: Hitachi Ltd.

ASS Succession or assignment of patent right

Owner name: DESAILA ADVANCED TECHNOLOGY COMPANY

Free format text: FORMER OWNER: RENESAS ELECTRONICS CORPORATION

Effective date: 20141015

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20141015

Address after: American California

Patentee after: Desella Advanced Technology Company

Address before: Kanagawa, Japan

Patentee before: Renesas Electronics Corporation

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030528

Termination date: 20140727

EXPY Termination of patent right or utility model