CN1171314C

CN1171314C - 半导体装置及半导体装置的制造方法

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Publication number: CN1171314C
Application number: CNB981168779A
Authority: CN
Inventors: ֮; 石垣佳之
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-11-28
Filing date: 1998-08-04
Publication date: 2004-10-13
Anticipated expiration: 2018-08-04
Also published as: KR100274175B1; CN1223471A; JP3807836B2; JPH11163166A; US6242297B1; TW380302B; US6097103A; DE19833949A1; KR19990044788A

Abstract

提供一种能通过降低连接电阻及增加存储节点的电容来提高抗软错误性能的半导体装置及其制造方法。通过直接接触孔14e，用P⁺型源/漏区引出布线12a和N⁺型源/漏区引出布线15d连接负载晶体管的P⁺型源/漏区9和驱动晶体管的N⁺型源/漏区8b。通过使负载晶体管的源/漏区引出布线和接地布线呈立体地重叠形成以及使连接一个存储节点的驱动晶体管的漏区引出布线和连接另一个存储节点的负载晶体管的漏区引出布线呈立体地重叠形成来产生存储节点蓄积电荷。

Description

半导体装置及半导体装置的制造方法

技术领域

本发明涉及半导体装置及半导体装置的制造方法，特别是涉及有存储单元的半导体装置及其制造方法。

背景技术

迄今，作为易失性半导体装置的一种，已知有SRAM(静态随机存取存储器)。在SRAM中将存储单元配置在呈矩阵(行列)状配置的互补型数据线(位线)和字线的交叉部位。图32是表示现有的SRAM的存储单元部分的等效电路图。以下参照图32，说明SRAM的电路结构。

现有的SRAM的存储单元由两个存取晶体管A1及A2、两个驱动晶体管D1及D2、以及两个负载晶体管P1及P2构成。另外，由两个负载晶体管P1及P2和两个驱动晶体管D1及D2构成触发电路。由该触发电路构成交叉耦合(交叉连接)的两个存储节点N1及N2。存储节点N1及N2有高(N1)、低(N2)，或低(N1)、高(N2)这样的双稳态。只要供给规定的电源电压，就能连续地保持该双稳态。

存取晶体管A1及A2中之一的源/漏区连接在作为触发电路的输入输出端的存储节点N1及N2上。另外，存取晶体管A1及A2中之另一方的源/漏区连接在位线上。存取晶体管A1及A2的栅极连接在字线上。通过该字线控制存取晶体管A1及A2的通/断。

另外，驱动晶体管D1及D2的漏区分别连接在存取晶体管A1及A2中之一的源/漏区上。驱动晶体管D1及D2的源区连接在GND(V_EE线)上。驱动晶体管D1的栅极连接在存取晶体管A2的源/漏区上，驱动晶体管D2的栅极连接在存取晶体管A1的源/漏区上。负载晶体管P1及P2中之一的源/漏区连接在存取晶体管A1及A2中之一的源/漏区上，负载晶体管P1及P2中之另一方的源/漏区连接在电源布线(V_CC线)上。

在写入数据的工作时，选择字线(WL)，使存取晶体管A1及A2导通。然后，根据所希望的逻辑值，强制地将电压加在位线对上，将触发电路的双稳状态设定为上述的任一种状态。

读出数据时，使存取晶体管A1及A2导通。然后，将存储节点N1及N2的电位传递给位线。

在这样的SRAM中，作为负载晶体管，在实用中提供采用了在衬底上形成的PMOS的所谓6晶体管型的SRAM单元(以下称Full-CMOS型SRAM单元)。

在该Full-CMOS型SRAM单元中，必须将构成触发电路的一方的反相器的负载晶体管的PMOS的漏区(P⁺扩散区)和作为驱动晶体管的NMOS的漏区(N⁺扩散区)连接起来。

以往，在Full-CMOS型SRAM单元中，意味着连接晶体管相互之间的扩散层的布线及连接互相接近的元件的全部布线的互连(局部布线)都采用能进行欧姆接触的金属布线。例如，作为将金属布线用于布线的现有技术，已知有特开平9-55440号公报中所述的完全CMOS型SRAM。该半导体装置的结构是由填充钨的电极连接金属布线层和衬底，连接互相更接近的元件的局部布线用连接孔也由填充钨的电极连接。

可是，一般来说由于金属布线的加工较困难，图形的间距不是很小，故存在难以进一步微细化的问题。另外，一般来说，金属布线的耐热性差，还存在布线图形形成后的热处理受到限制的问题。

因此，在现有的Full-CMOS型SRAM单元中，特别是作为连接作为负载晶体管的PMOS的漏区和作为驱动晶体管的NMOS的漏区的布线，考虑使用多晶硅膜。可是，在现有的SRAM中，在使用多晶硅膜作为连接负载晶体管的PMOS的漏区和驱动晶体管的NMOS的漏区的布线的情况下，会发生以下说明的问题。

图33是说明现有的SRAM的问题用的等效电路图，图34是说明现有的SRAM的问题用的剖面结构图。

在图34中，51是N^-型硅衬底，52是P型阱区，53是N型阱区，54是元件分离用的场绝缘膜。在被场绝缘膜54包围的P型阱区52的表面上形成驱动晶体管。驱动晶体管由N⁺型源/漏区55a、55b、N^-型源/漏区56a-56c、栅氧化膜58、栅极59a、以及侧壁氧化膜60构成。

另外，在被场绝缘膜54包围的N型阱区53的表面上形成负载晶体管。负载晶体管由P⁺型源/漏区57、栅氧化膜58、栅极59b、以及侧壁氧化膜60构成。然后形成硅氧化膜61，以便覆盖全部表面。在驱动晶体管的N⁺型源/漏区55b和负载晶体管的P⁺型源/漏区57上形成接触孔62a及62b。然后，在接触孔62a及62b的内部和硅氧化膜61上形成多晶硅膜63。该多晶硅膜63是掺了硼等P型杂质的P型多晶硅膜。由该P型多晶硅膜连接驱动晶体管的N⁺型源/漏区55b和负载晶体管的P⁺型源/漏区57。

可是，如果用一层布线在晶体管之间进行连接，就是用一种导电型的多晶硅膜连接作为负载元件的PMOS的漏区和作为驱动晶体管的NMOS的漏区。在用一层的一种导电型的多晶硅膜进行连接的情况下，如图33、图34所示，由于因后来的热处理引起的杂质从多晶硅膜向硅衬底中的扩散，产生了在硅衬底中形成PN二极管的新问题。

这是因为含有P型杂质的多晶硅膜63中的P型杂质在衬底中扩散，便在N⁺型源/漏区55b中形成了P⁺扩散区64。其结果，存储节点N1、N2的高电位侧只达到V_cc-V_bi(V_bi是PN结的自建(built in)电位，约为0.8V)，所以存储节点的高电位节点容易变得不稳定。这样，如果高电位节点不稳定，抗软错误的性能将显著地恶化。

现在说明软错误。所谓软错误，是指以下的现象而言。来自封装材料等外部的α射线入射后发生的电子·空穴对中的电子被拉到存储单元的存储节点上。因此存储单元中的存储信息被反转而产生软错误。将该错误称为软错误(soft error)。这样，如果存储单元的高电位节点的电位下降，使得蓄积在存储节点的电荷减少，则会产生抗软错误的性能恶化的问题。

再者，在用多晶硅膜连接作为负载晶体管的PMOS的漏区和作为驱动晶体管的NMOS的漏区的情况下，由于硅衬底中形成的PN二极管的问题和多晶硅膜布线本身的电阻高，所以作为负载晶体管的PMOS的漏区和作为驱动晶体管的NMOS的漏区的连接电阻变高。因此，变得难以向存储节点供给电荷，使得蓄积在存储单元的高电位节点的电荷减少。其结果产生容易发生软错误的问题。

另外，由于Full-CMOS型SRAM单元必须配置两个PMOS和4个NMOS，所以存在单元面积比其它SRAM大的问题。

发明内容

本发明就是为了改善这样现有的Full-CMOS型SRAM单元的问题而完成的，本发明的一个目的在于提供一种能容易地进行图形化、存储单元的尺寸进一步微细化及高集成化的半导体装置。

本发明的另一个目的在于通过防止用一层的同一导电型的多晶硅膜连接PMOS漏区和NMOS漏区时成问题的杂质从多晶硅膜向硅衬底的扩散，来防止在硅衬底中形成的理想的PN二极管。从而提供一种能使存储节点的高电位节点稳定、改善抗软错误性能的恶化的半导体装置。

本发明的又一个目的在于通过降低由于多晶硅膜布线本身的电阻高而成问题的PMOS漏区和NMOS漏区的连接电阻及增加存储节点的电容，提供一种使存储节点的高电位节点稳定、能改善抗软错误性能的恶化的半导体装置。

本发明的再一个目的在于提供一种谋求存储单元的尺寸进一步微细化及高集成化、同时能改善抗软错误性能的恶化的半导体装置。

本发明的半导体装置是一种具有至少两层的布线层通过连接孔进行导电性连接的布线连接结构的半导体装置，它备有：有主表面的半导体衬底；在半导体衬底的主表面上形成的第一杂质区和第二杂质区；在半导体衬底上形成的具有到达第一杂质区的第一通孔的第一绝缘膜；在第一绝缘膜上形成的通过第一通孔导电性地连接第一杂质区的第一布线；为覆盖第一布线而形成的第二绝缘膜；以及在第二绝缘膜上形成的第二布线。第二布线通过贯穿第一绝缘膜、第一布线及第二绝缘膜形成的第二通孔，与第二杂质区导电性地连接，第一杂质区和第二杂质区的连接是通过在第二通孔内连接第一布线、第二布线及第二杂质区来实现的，第一布线和第二布线的任一布线是用多晶硅膜形成的。

另外，本发明的半导体装置的第一布线和第二布线中的另一布线是用多晶硅膜形成的。

另外，本发明的半导体装置的第一布线和第一杂质区的导电类型是p型，第二布线和第二杂质区的导电类型是n型。

另外，本发明的半导体装置是备有第一及第二负载晶体管、第一及第二驱动晶体管、以及第一及第二存取晶体管的SRAM，第一布线是第一及第二负载晶体管的漏区引出布线，第二布线是第一及第二驱动晶体管的漏区引出布线。

另外，本发明的半导体装置的第二布线除了第一及第二驱动晶体管的漏区引出布线以外，还包括与第二布线在同一制造工艺中在第二绝缘膜上形成的接地布线，第一及第二负载晶体管的漏区引出布线通过第二绝缘膜，与接地布线互相呈立体地重叠形成，第一负载晶体管的漏区引出布线通过第二绝缘膜，与第二驱动晶体管的漏区引出布线互相呈立体地重叠形成。

另外，本发明的半导体装置的第一布线除了第一及第二负载晶体管的漏区引出布线以外，还包括与第一布线在同一制造工艺中形成的电源布线，电源布线和接地布线互相呈立体地重叠形成。

另外，本发明的半导体装置在第一布线和第二布线的连接部分的界面上备有薄的氧化膜。

另外，本发明的半导体装置在第一布线和第二布线的连接部分的界面上备有薄的金属膜。

另外，本发明的半导体装置的第一布线是由高熔点金属膜和多晶硅膜的复合膜形成的。

另外，本发明的半导体装置的第二布线是由金属膜形成的。

另外，本发明的半导体装置的第一布线和第一杂质区的导电类型是n型，第二布线和第二杂质区的导电类型是p型。

另外，本发明的半导体装置是备有第一及第二负载晶体管、第一及第二驱动晶体管、以及第一及第二存取晶体管的SRAM，第一布线是第一及第二驱动晶体管的漏区引出布线，第二布线是第一及第二负载晶体管的漏区引出布线。

另外，本发明的半导体装置的第一布线除了第一及第二驱动晶体管的漏区引出布线以外，还包括与第一布线在同一制造工艺中在第一绝缘膜上形成的接地布线，接地布线通过第二绝缘膜，与第一及第二负载晶体管的漏区引出布线互相呈立体地重叠形成，第二驱动晶体管的漏区引出布线通过第二绝缘膜，与第一负载晶体管的漏区引出布线互相呈立体地重叠形成。

另外，本发明的半导体装置的第二布线除了第一及第二负载晶体管的漏区引出布线以外，还包括与第二布线在同一制造工艺中形成的电源布线，电源布线和接地布线互相呈立体地重叠形成。

另外，本发明的半导体装置的制造方法是一种具有至少两层布线层通过连接孔进行导电性连接的布线连接结构的半导体装置的制造方法，该方法包括：在半导体衬底的主表面上形成第一杂质区和第二杂质区的工序；为覆盖半导体衬底表面而形成第一绝缘膜的工序；在第一绝缘膜中形成到达第一杂质区的表面的第一通孔的工序；在第一绝缘膜上形成第一布线，以便通过在第一绝缘膜中形成的第一通孔，导电性地连接第一杂质区的工序；为覆盖第一布线而形成第二绝缘膜的工序；在第一绝缘膜、第一布线和第二绝缘膜中形成到达第二杂质区的表面的第二通孔的工序；以及在第二绝缘膜上形成第二布线，以便通过第二通孔，导电性地连接第二杂质区的工序。

另外，本发明的半导体装置的制造方法还包括：在第一绝缘膜、第一布线和第二绝缘膜中形成到达第二杂质区的表面的第二通孔的工序之后，在包括由于形成第二通孔而露出的第一布线的露出表面上形成钛的工序；以及通过对钛进行退火处理而形成硅化钛的工序。

附图说明

图1是本发明的实施例1中的SRAM的存储单元部分的平面布局图。

图2是图1所示的存储单元部分的沿A-A线的剖面图。

图3是说明本发明的实施例1的效果用的电路图。

图4是说明本发明的实施例1的效果用的曲线图。

图5是说明本发明的实施例1中的SRAM的存储单元部分的制造工艺用的平面布局图。

图6是图5所示的存储单元部分的沿A-A线的剖面图。

图7是说明本发明的实施例1中的SRAM的存储单元部分的制造工艺用的平面布局图。

图8是图7所示的存储单元部分的沿A-A线的剖面图。

图9是说明本发明的实施例1中的SRAM的存储单元部分的制造工艺用的平面布局图。

图10是图9所示的存储单元部分的沿A-A线的剖面图。

图11是本发明的实施例2中的SRAM的存储单元部分的平面布局图。

图12是图11所示的存储单元部分的沿B-B线的剖面图。

图13是说明本发明的实施例2中的SRAM的存储单元部分的制造工艺用的平面布局图。

图14是图13所示的存储单元部分的沿B-B线的剖面图。

图15是说明本发明的实施例2中的SRAM的存储单元部分的制造工艺用的平面布局图。

图16是图15所示的存储单元部分的沿B-B线的剖面图。

图17是说明本发明的实施例2中的SRAM的存储单元部分的制造工艺用的平面布局图。

图18是图17所示的存储单元部分的沿B-B线的剖面图。

图19是本发明的实施例3中的SRAM的存储单元部分的剖面图。

图20是说明本发明的实施例3中的SRAM的存储单元部分的制造工艺用的剖面图。

图21是说明本发明的实施例3中的SRAM的存储单元部分的制造工艺用的剖面图。

图22是说明本发明的实施例3中的SRAM的存储单元部分的制造工艺用的剖面图。

图23是说明本发明的实施例3中的SRAM的存储单元部分的制造工艺用的剖面图。

图24是说明本发明的实施例3中的SRAM的存储单元部分的制造工艺用的剖面图。

图25是本发明的实施例4中的SRAM的存储单元部分的剖面图。

图26是本发明的实施例5中的SRAM的存储单元部分的剖面图。

图27是本发明的实施例6中的SRAM的存储单元部分的剖面图。

图28是说明本发明的实施例6中的SRAM的存储单元部分的制造工艺用的剖面图。

图29是说明本发明的实施例6中的SRAM的存储单元部分的制造工艺用的剖面图。

图30是说明本发明的实施例6中的SRAM的存储单元部分的制造工艺用的剖面图。

图31是说明本发明的实施例6中的SRAM的存储单元部分的制造工艺用的剖面图。

图32是表示现有的SRAM的存储单元部分的等效电路图。

图33是说明现有的SRAM的存储单元部分的问题用的等效电路图。

图34是说明现有的SRAM的存储单元部分的问题用的剖面结构图。

具体实施方式

以下，根据附图说明本发明的实施例。

实施例1

图1是本发明的实施例1中的SRAM的存储单元部分的平面布局图。图2是图1沿图1中的A-A线的剖面结构图。

首先，参照图2说明实施例1中的SRAM的存储单元部分的剖面结构。

在该实施例1的存储单元部分中，在N^-型硅衬底1的表面上形成P^-型阱区3和N^-型阱区4。另外，在P^-型阱区3和N^-型阱区4的表面规定的区域内形成元件分离用的场绝缘膜2。在由场绝缘膜2包围的N^-型阱区4的表面形成P⁺型源/漏区9。另外，在P^-型阱区3的表面相隔规定的间隔形成N⁺型源/漏区8a、8b。在N⁺型源/漏区8a、8b的两侧形成N^-型源/漏区6a～6c。由N^-型源/漏区6a～6c和N⁺型源/漏区8a、8b构成呈LDD(轻掺杂漏Lightly Doped Drain)结构的源/漏区。

在位于N⁺型源/漏区8a、8b之间的沟道区上通过栅绝缘膜30形成存取晶体管的栅极5a。另外，横跨将栅绝缘膜30夹在中间的P^-型阱区3和场绝缘膜2，形成从由驱动晶体管和负载晶体管构成的第2反相器至由驱动晶体管和负载晶体管构成的第1反相器的引出部分5c。另外，在N^-型阱区4的场绝缘膜2上形成从由驱动晶体管和负载晶体管构成的第1反相器至由驱动晶体管和负载晶体管构成的第2反相器的引出部分5b。

存取晶体管的栅极5a(图中，5a为字线)和引出部分5b及5c(图中，5b、5c为驱动晶体管和负载晶体管的栅极布线)由第一层多晶硅膜构成。在其侧面形成侧壁氧化膜7。另外，为覆盖全部表面而形成硅氧化膜10。在硅氧化膜10的规定区域形成接触孔11a～11d。

在形成了接触孔11a～11d的硅氧化膜10上形成第二层多晶硅膜。该第二层多晶硅膜是由硼(B)等P型杂质掺杂的P型多晶硅膜。由该第二层多晶硅膜在接触孔11a内和硅氧化膜10上形成P⁺型源/漏区引出布线12a，以便与P⁺型源/漏区9接触。在第2反相器上还形成P⁺型源/漏区引出布线12b。另外，在硅氧化膜10上还形成V_cc布线12c。

为覆盖P⁺型源/漏区引出布线12a、V_cc布线12c和硅氧化膜10的上部而形成硅氧化膜13。在该硅氧化膜13、P⁺型源/漏区引出布线12a的一部分及硅氧化膜10中形成直接接触孔14a～14g。为了填充直接接触孔14a～14g而形成第三层多晶硅膜。在第三层多晶硅膜中掺了作为N型杂质的磷。

首先，为了填充直接接触孔14a、14b，所形成的是位线接触焊区15a、15b。15c是GND布线。15d、15e是N⁺型源/漏区引出布线。由N⁺型源/漏区引出布线15d连接N⁺型源/漏区8b、N^-型源/漏区6c、引出部分5c、以及P⁺型源/漏区引出布线12a。

另外，为覆盖由硅氧化膜13和第三层多晶硅膜形成的15a～15e而形成层间绝缘膜16。在层间绝缘膜16的位于位线接触焊区15a上的区域中形成位线接触孔17b。在该位线接触孔17b内形成位线18b，以便与位线接触焊区15a导电性地接触，同时沿层间绝缘膜16的上表面延伸。

位线18b利用由铝构成的金属布线来形成。在图2中只示出了位线18b，但实际上如图1所示，在一个存储单元内位线18b和18c互相隔开且平行延伸地形成。另外，用与位线18b、18c相同的金属布线形成GND线18a和GND线18d。

如上所述，在实施例1的SRAM的存储单元中，作为负载晶体管的源/漏区的P⁺型源/漏区9和作为驱动晶体管的源/漏区的N⁺型源/漏区8b的连接是用两层多晶硅膜形成的，所以能获得耐热性能的可靠性高的连接，同时与金属布线相比，图形刻蚀容易，所以能实现微细化，具有能获得高集成化的半导体装置的效果。

以下，再适当地参照后面所述的说明实施例1的制造工艺用的图5～图10，说明实施例1的存储单元的特征。

如图9所示，在实施例1的存储单元中，作为第二层多晶硅膜的P⁺型源/漏区引出布线12a和作为第三层多晶硅膜的GND布线15c呈立体地互相重叠形成。因此构成图3所示的SRAM的等效电路图中的存储节点蓄积电荷Q1，能增加存储节点的电容。

另外，如图9所示，P⁺型源/漏区引出布线12b和GND布线15c呈立体地互相重叠形成。因此，因此构成图3所示的SRAM的等效电路图中的存储节点蓄积电荷Q2，能增加存储节点的电容。另外，如图9所示，P⁺型源/漏区引出布线12a和N⁺型源/漏区引出布线15e呈立体地互相重叠形成。因此构成图3所示的SRAM的等效电路图中的存储节点蓄积电荷Q3，能增加存储节点的电容。

如图3所示，利用以上的结构，能增加SRAM的单元的等效电路中的存储节点的电容Q1～Q3。因此，由于能稳定地保持存储节点的高电平，所以能显著地提高抗软错误的性能。

因此，能解决以往所存在的问题，即将多晶硅膜作为PMOS晶体管和NMOS晶体管的连接布线时，由于多晶硅膜本身的布线电阻高，所以连接电阻高达数kΩ～数MΩ，难以向存储节点供给电荷，存储单元的高电平节点中蓄积的电荷减少，高电平节点变得不稳定，因此产生了抗软错误的性能恶化的问题。

另外，如图33及图34所示，在现有的半导体装置中，在用一层的一种导电型的P型多晶硅膜连接负载晶体管的P⁺型源/漏区57和驱动晶体管的N⁺型源/漏区55b的情况下，从P型多晶硅膜扩散的杂质在N⁺型源/漏区55b中形成P⁺扩散区64，存在在硅衬底中形成PN二极管的问题。因此，在存储节点N1、N2的高电位侧只能上升到V_cc-V_bi(V_bi是PN结的自建电位，约为0.8V)，所以存储节点的高电位节点容易变得不稳定，抗软错误的性能将显著地恶化。

可是，在实施例1的SRAM的存储单元，由作为第二层多晶硅膜的P型多晶硅膜和作为第三层多晶硅膜的N型多晶硅膜形成了PN二极管，所以由于在晶粒边界形成的电子陷阱、空穴陷阱、中性陷阱等的影响，泄漏电流增大，所以如图4所示，能降低连接电阻。

图4是表示实施例1的SRAM的效果的曲线图。在图4中，横轴表示电压，纵轴表示电流。在图4中，在以往硅衬底中形成了理想的二极管的SRAM中，在自建电势(0.8V)以下，只流过在曲线图中表示不出来的程度的微小的正向电流。可是，在实施例1的结构中，即使在自建电势(0.8V)以下也有电流，所以能降低连接电阻，向存储节点供给电荷变得容易。因此，存储节点的高电平节点变得稳定，其结果能改善抗软错误的性能。

另外，在实施例1的存储单元中，如图9所示，N⁺型源/漏区引出布线15d、P⁺型源/漏区引出布线12a、N⁺型源/漏区8b、从由驱动晶体管和负载晶体管构成的第2反相器到由驱动晶体管和负载晶体管构成的第1反相器的引出部分5c通过直接接触孔14e互相连接。

因此，能用狭窄的面积实现这些多个布线层的连接，能抑制工艺步骤的增加，具有能获得高集成化的半导体装置的效果。

另外，如图7和图9所示，V_cc布线12c由第二层的多晶硅膜形成，GND布线15c由第三层的多晶硅膜形成。这样，由不同的层形成且重叠地形成V_cc布线12c和GND布线15c，所以与在同一布线层中形成它们的情况相比，能减少占有面积，具有能获得高集成化的半导体装置的效果。

其次，参照图5～图10，说明实施例1的SRAN的存储单元的制造工艺。另外，图5、图7、图9是平面布局图，沿这些平面布局图中的A-A线的剖面图是图6、图8、图10。

首先，如图5及图6所示，在N^-型硅衬底1上，利用例如LOCOS(硅的局部氧化Local Oxidation of Silicon)法形成由SiO₂膜构成的具有2000～5000埃左右厚度的场绝缘膜2。该场绝缘膜2是这样形成的，例如将SiO₂膜(图中未示出)作为衬垫膜，将在它上面形成的Si₃N₄膜作为耐氧化性掩模用，通过有选择地进行热氧化来形成。

然后，将衬垫膜即SiO₂膜及Si₃N₄膜除去，使半导体层在N^-型衬底1上露出。然后，在N^-型硅衬底1的整个主表面上例如以200～700KeV及1×10¹²～3×10¹³cm^-2左右的剂量来注入硼(B)等P型杂质。再通过以30～70KeV及1×10¹²～2×10¹³cm^-2左右的剂量来注入硼(B)等P型杂质，进行存取晶体管及驱动晶体管的阈值电压(Vth)的设定。这样，便在N^-型硅衬底1的主表面上形成具有10¹⁶～10¹⁸/cm³左右的杂质浓度的P^-型阱区3。

另外，同样在N^-型硅衬底1的整个主表面上例如以700～1500KeV及1×10¹²～3×10¹³cm^-2左右的剂量注入例如磷(P)等N型杂质。再通底1的主表面上形成具有10¹⁶～10¹⁸/cm³左右的杂质浓度的N^-型阱区4。

其次，通过对N^-型硅衬底1的全部表面进行热氧化，形成由SiO₂膜构成的具有约40～100埃厚度的栅绝缘膜(图中未示出)。在该栅绝缘膜上用LPCVD(低压化学汽相淀积Low Pressure ChemicalVapor Deposition)法加入例如磷化氢(PH₃)等气体，淀积磷浓度为1.0～8.0×10²⁰cm^-3、厚度为500～2000埃左右的掺磷多晶硅膜。该掺磷多晶硅膜是第一层多晶硅膜。

然后，利用光刻技术和反应性离子刻蚀(Reactive IonEtching：RIE)法，对上述的掺磷多晶硅膜及其下面的栅绝缘膜进行图形刻蚀。因此，如图5所示，形成字线5a、驱动晶体管及负载晶体管的栅极用布线5b、5c、以及栅氧化膜30。

另外，在本发明的剖面结构图的断面上，未示出驱动晶体管和负载晶体管的栅极。在本发明的剖面结构图中，5b表示从由驱动晶体管和负载晶体管构成的第1反相器向配对一方的节点(第2反相器)的引出部分，5c表示从由驱动晶体管和负载晶体管构成的第2反相器向配对一方的节点(第1反相器)的引出部分。

第一层多晶硅膜也可以利用由例如硅化钨(WSi₂)膜等金属氧化膜和掺磷多晶硅膜构成的所谓多晶硅硅化物(polycide)布线来形成。该第一层多晶硅膜具有约10～100Ω/□的薄层电阻。

然后，如图6所示，将字线5a、引出部分5b及5c作为掩模，在上述P^-型阱区3的规定区域表面上，例如用30～70KeV，以45度的注入角度，一边使晶片旋转，一边以约1.0～5.0×10¹³cm^-2的剂量注入砷(As)。于是，形成有约10¹⁷-10¹⁹/cm³左右的杂质浓度的N^-型源/漏区6a～6c。

再用LPCVD法，在全部表面上淀积厚度为500～2000埃左右的SiO₂膜(图中未示出)，然后对该SiO₂膜进行各向异性刻蚀。于是，在字线5a及引出部分5b、5c的侧面形成宽度为500～2000埃左右的侧壁氧化膜7。

此后，将字线5a和侧壁氧化膜7、引出部分5c和该侧壁氧化膜7作为掩模，在上述P^-型阱区3的主表面上，例如用50KeV，以约1.0～5.0×10¹⁵cm^-2的剂量注入砷(As)。于是，形成N⁺型源/漏区8a、8b。该N⁺型源/漏区有约10²⁰～10²¹/cm³左右的杂质浓度。这样，就形成了由低浓度的N^-型源/漏区6a～6c和高浓度的N⁺型源/漏区8a、8b构成的呈LDD(Lightly Doped Drain)结构的源/漏区。

再在N^-型阱区4的主表面上用20KeV，以约1.0～5.0×10¹⁵cm^-2的剂量注入BF₂。于是，形成P⁺型源/漏区9。该P⁺型源/漏区9有约10²⁰～10²¹/cm³左右的杂质浓度。

其次，如图7及图8所示，用LPCVD法在全部表面上形成厚度为1000～10000埃左右的氧化硅膜10。利用光刻技术和RIE法，有选择地除去氧化硅膜10的给定区域，形成使P⁺型源/漏区9的一部分露出的接触孔11a～11d。然后，用氢氟酸(FH)等将在该露出的P⁺型源/漏区9的上部表面上形成的自然氧化膜除去。

然后，用LPCVD法，淀积厚度为200～1000埃左右的第二层多晶硅膜后，利用光刻技术和RIE法进行图形刻蚀。此后，用20KeV，以约1.0×10¹⁴cm^-2～5.0×10¹⁵cm^-2的剂量，在第二层多晶硅膜12a、12b、12c的全部表面上注入例如BF2。

此后，利用例如灯退火法，将第二层多晶硅膜12a～12c中的硼激活。

其结果，该第二层多晶硅膜12a～12c的薄层电阻值约为0.1K～100KΩ/□，多晶硅膜12a、12b构成P⁺型源/漏区引出布线，多晶硅膜12c构成V_cc布线。

此后，如图9及图10所示，用LPCVD法，淀积厚度约为100～1000埃的氧化硅膜13后，利用光刻技术和RIE法形成直接接触孔14a～14g。另外，直接接触孔14e是这样形成的，即贯穿在其下层形成的P⁺型源/漏区引出布线12a，使N⁺型源/漏区8b及在第一层多晶硅膜上形成的引出部分5c的一部分露出。

另外，直接接触孔14g是这样形成的，即贯穿在其下层形成的P⁺型源/漏区引出布线12b，使N⁺型源/漏区8b露出。

然后，用氢氟酸(HF)等将在直接接触孔14a～14g内露出的例如在P⁺型源/漏区8b的表面上形成的自然氧化膜除去。

然后，用LPCVD法，形成由第三层多晶硅膜构成的掺磷多晶硅膜(图中未示出)。该掺磷多晶硅膜的厚度约为1000～2000埃，磷(P)的浓度约为1.0～0.8×10²⁰cm^-3。然后，利用光刻技术和RIE法对掺磷多晶硅膜进行图形刻蚀。于是，形成位线接触焊区15a、15b、GND布线15c、N⁺型源/漏区引出布线15d、15e。该第三层多晶硅膜的薄层电阻值约为10～100Ω/□。

其结果，N⁺型源/漏区引出布线15d、P⁺型源/漏区引出布线12a、N⁺型源/漏区8b及由第一层多晶硅膜形成的引出部分5c通过直接接触孔14e互相连接。

另外，N⁺型源/漏区引出布线15e、P⁺型源/漏区引出布线12b、N⁺型源/漏区8b通过直接接触孔14g互相连接。

另外，在本实施例中，虽然只用掺磷多晶硅膜形成第三层多晶硅膜，但本发明不限于此，例如也可以使用由硅化钨膜(WSi₂)等金属硅化物和掺磷多晶硅膜构成的所谓多晶硅硅化物布线。

此后，如图1及图2所示，用LPCVD法，在全部表面上淀积厚度约为3000～10000埃的SiO₂，形成层间绝缘膜16，然后形成接触孔17a、17d及位线接触孔17b、17c。然后，作为金属布线例如形成由厚度约为1000～5000埃的铝构成的GND线18a、18d及位线18b、18c。该金属布线具有约0.05～1Ω/□的薄层电阻。

这样，便制成了实施例1的SRAM的存储单元。

另外，也可以用氮化硅膜(Si₃N₄)/氧化硅膜(SiO₂或SiON)的两层膜，代替本实施例中使用的氧化硅膜(SiO₂)膜13。于是，形成氮化硅膜和氧化硅膜的介质膜。另外，该介质膜不限于Si₃N₄膜/SiO₂膜这样的两层膜，也可以用由Si₃N₄膜构成的单层膜，还可以用SiO₂膜/Si₃N₄膜/SiO₂膜等的复合膜或其它介电常数高的介质膜。

实施例2

图11是本发明的实施例2中的SRAM的存储单元部分的平面布局图。图12是沿图l1中的B-B线的剖面图。首先，参照图12说明实施例2的结构。该实施例2的结构到形成第一层多晶硅膜为止与图2所示的实施例1的结构基本上相同。但是，在实施例2中，用第二层多晶硅膜形成与N⁺型源/漏区8b进行连接的N型多晶硅膜，用第三层多晶硅膜形成与P⁺型源/漏区9进行连接的P型多晶硅膜。

如图12所示，在实施例2的存储单元中，P⁺型源/漏区引出布线22c、N⁺型源/漏区引出布线20e、P⁺型源/漏区9、从由驱动晶体管和负载晶体管构成的第1反相器到由驱动晶体管和负载晶体管构成的第2反相器的引出部分5b通过接触孔21c互相连接。

因此，能在抑制工艺步骤的增加的情况下用狭窄的面积实现这些多个布线层的连接，具有能获得高集成化的半导体装置的效果。

另外，如图12所示，V_cc布线22a由第三层的多晶硅膜形成，GND布线20c由第二层的多晶硅膜形成。这样，由不同的层形成且重叠地形成V_cc布线22a和GND布线20c，所以与在同一布线层中形成它们的情况相比，能减少占有面积，具有能获得高集成化的半导体装置的效果。

另外，如图17所示，与实施例1一样，由于在GND布线20c和P⁺型源/漏区引出布线22b、GND布线20c和P⁺型源/漏区引出布线22c、p⁺型源/漏区引出布线22b和P⁺型源/漏区引出布线20e之间形成电容，所以能增加存储节点的电容，能稳定地保持高电平存储节点，所以能获得显著地提高抗软错误性能的与实施例1同样的效果。

另外，由于由作为第二层多晶硅膜的N型多晶硅膜和作为第三层多晶硅膜的P型多晶硅膜形成了PN二极管，因在晶粒边界处形成的电子陷阱、空穴陷阱、中性陷阱等的影响，使得泄漏电流增大，与实施例1一样，即使在自建电势以下也会有电流，所以能降低连接电阻。

由此，向存储节点供给电荷变得容易，存储节点的高电平节点变得稳定。其结果，可改善抗软错误的性能。

其次，参照图13～图18，说明实施例2的存储单元部分的制造工艺。另外，图13、图15、图17是平面布局图，沿这些平面布局图中的A-A线的剖面图是图14、图16、图18。

在该实施例2的存储单元部分的制造工艺中，首先，用与图5及图6所示的实施例1的制造工艺同样的工序，形成直至图13及图14所示的结构。此后，如图15及图16所示，用LPCVD法，在全部表面上淀积厚度约为1000～10000埃的氧化硅膜10。此后，利用光刻技术和RIE法进行图形刻蚀，形成接触孔19a～19f，以便使N⁺型源/漏区8a、8b的一部分露出。

然后，用氢氟酸(HF)等将在接触孔内露出的例如在N⁺型源/漏区8a、8b的表面上形成的自然氧化膜除去。

然后，用LPCVD法，形成由第二层多晶硅膜构成的掺磷多晶硅膜(图中未示出)。该掺磷多晶硅膜的厚度约为200～2000埃，磷(P)的浓度约为1.0～8.0×10²⁰cm^-3。然后，利用光刻技术和RIE法对掺磷多晶硅膜进行图形刻蚀。于是，形成位线接触焊区20a、20b、GND布线20c、N⁺型源/漏区引出布线20d、20e。

其次，如图17及图18所示，用LPCVD法在全部表面上形成厚度为1000～10000埃左右的氧化硅膜(SiO₂)13。然后，利用光刻技术和RIE法，有选择地将氧化硅膜13的给定区域除去，形成使P⁺型源/漏区9的一部分露出的接触孔21a～21e。接触孔21c是这样形成的，即贯穿在下层形成的N⁺型源/漏区引出布线20e，使P⁺型源/漏区9及引出部分5b的一部分露出。

另外，接触孔21b是这样形成的，即贯穿在下层形成的N⁺型源/漏区引出布线20d，使P⁺型源/漏区9露出。

然后，用氢氟酸(HF)等将在该露出的P⁺型源/漏区9的上部表面上形成的自然氧化膜除去。

然后，用LPCVD法，淀积厚度为200～2000埃左右的第三层多晶硅膜(图中未示出)后，利用光刻技术和RIE法进行图形刻蚀。此后，用20KeV，以约1.0×10¹⁴cm^-2～5.0×10¹⁵cm^-2的剂量，在第三层多晶硅膜22a、22b、22c的全部表面上注入例如BF₂。

此后，利用例如灯退火法，将第三层多晶硅膜22a～22c中的硼激活。该第三层多晶硅膜22a是V_cc布线。另外，22b和22c是P⁺型源/漏区引出布线。

其结果，如图12所示，P⁺型源/漏区引出布线22c、在下层形成的N⁺型源/漏区引出布线20e、P⁺型源/漏区9、由第一层多晶硅膜形成的引出部分5b通过接触孔21c互相连接。

另外，如图17所示，P⁺型源/漏区引出布线22b、在下层形成的N⁺型源/漏区引出布线20d、P⁺型源/漏区9通过接触孔21b互相连接。

此后，如图11及图12所示，与实施例1一样，用LPCVD法，在全部表面上淀积厚度约为3000～10000埃的SiO₂膜，形成层间绝缘膜16后，形成接触孔17a、17d及位线接触孔17b、17c。然后，作为金属布线例如形成由厚度约为1000～5000埃的铝构成的GND线18a、18d及位线18b、18c。位线18c通过贯穿层间绝缘膜16和氧化硅膜13的位线接触孔17c，与由第二层多晶硅膜形成的位线接触焊区20b连接。该金属布线具有约0.05～1Ω/□的薄层电阻。

这样，便制成了实施例2的SRAM的存储单元。

实施例3

图19是本发明的实施例3中的SRAM的存储单元部分的剖面结构图。另外，图19是位线、GND线形成前的剖面结构图。该实施例3的结构与图10所示的实施例1的结构基本上相同。但是，在实施例3中，在N⁺型源/漏区引出布线15d和P⁺型源/漏区引出布线12a的连接部分处形成薄的氧化膜23a、23d。通过在该连接部分设置薄的氧化膜23a、23d，即使在已经形成PN二极管的情况下，也会由于隧道效应而导通，所以能获得低电阻连接的效果。因此，向存储节点供给电荷变得容易，其结果具有能改善抗软错误性能的效果。

其次，参照图20～图24，说明实施例3的SRAM的存储单元部分的制造工艺。在该实施例3的存储单元部分的制造工艺中，首先，用与图8所示的实施例1的制造工艺同样的工序，形成直至图20为止所示的结构。此后，如图21所示，用LPCVD法，在全部表面上形成约100～1000埃的氧化硅膜13。此后，如图22所示，利用光刻技术和RIE法形成直接接触孔14a～14g。

此后，如图23所示，例如在氧气氛中进行退火处理，使在直接接触孔14e中露出的引出部分5c、N⁺型源/漏区8b、P⁺型源/漏区引出布线12a的露出的区域氧化，形成氧化膜23a～23e。然后，如图24所示，通过采用各向异性的RIE法，在全部表面上有选择地将上述氧化膜23a、23c、23e除去。

然后，用氢氟酸(HF)等将自然氧化膜除去。用LPCVD法，形成由第三层多晶硅膜构成的掺磷多晶硅膜(图中未示出)。该掺磷多晶硅膜的厚度约为1000～2000埃，磷(P)的浓度约为1.0～8.0×10²⁰cm^-3。然后，如图19所示，利用光刻技术和RIE法对掺磷多晶硅膜进行图形刻蚀。于是，形成位线接触焊区15a、15b、GND布线15c、N⁺型源/漏区引出布线15d、15e。该第三层多晶硅膜的薄层电阻值约为10～100Ω/□。

其结果，N⁺型源/漏区引出布线15d、P⁺型源/漏区引出布线12a、N⁺型源/漏区8b及由第一层多晶硅膜形成的引出部分5c通过直接接触孔14e互相连接。另外，由于在负载晶体管的源/漏区和驱动晶体管的源/漏区的连接布线的连接部分即N⁺型源/漏区引出布线15d和P⁺型源/漏区引出布线12a的连接部分处设有薄的氧化膜23a、23d，所以由于隧道效应，能获得低电阻连接。所谓隧道效应，是指将强电场加在例如氧化膜等绝缘膜上时，将载流子注入到氧化膜中而导通的现象而言。因此，向存储节点供给电荷变得容易，存储节点的高电平节点变得稳定。其结果具有能改善抗软错误性能的效果。

此后，与实施例1一样，形成层间绝缘膜16、位线等，制成了实施例3的SRAM的存储单元。

实施例4

图25是本发明的实施例4中的SRAM的存储单元部分的剖面结构图。该实施例4的结构与图2所示的实施例1的结构基本上相同。但是，在实施例4中，实施例1的第二层多晶硅膜是由P型的多晶硅膜24a和例如硅化钨(WSi₂)膜等金属硅化物膜24b构成的所谓多晶硅硅化物布线形成的结构。就是说，实施例1的P⁺型源/漏区引出布线12a在实施例4中是由P型的多晶硅膜24a和金属硅化物膜24b构成的多晶硅硅化物布线形成的。

由于采用这样的结构，作为负载晶体管的漏区的P⁺型源/漏区9和作为驱动晶体管的漏区的N⁺型源/漏区8b的连接不是从P型至N型的直接连接，而是利用通过金属硅化物膜的总线(从P型通过金属硅化物膜至N型的连接，以及从N型通过金属硅化物膜至P型的连接)来形成连接，所以更能实现低电阻化。因此，向存储节点供给电荷变得容易，高电平节点变得稳定，其结果具有能改善抗软错误性能的效果。

实施例5

图26是本发明的实施例5中的SRAM的存储单元部分的剖面结构图。该实施例5的结构与实施例1的图2所示的结构基本上相同。但是，在实施例5中，用金属布线形成在实施例l中用第三层多晶硅膜形成的布线。金属布线中，25a及25b是位线接触焊区，25c是GND布线，25d及25e是N⁺型源/漏区引出布线。

通过如上构成，能使连接实现低电阻化，所以向存储节点供给电荷变得容易，高电平节点变得稳定，其结果具有能改善抗软错误性能的效果。

实施例6

图27是本发明的实施例6中的SRAM的存储单元部分的剖面结构图。另外，图27是位线、GND线形成前的剖面结构图。该实施例6的结构与图10所示的实施例1的结构基本上相同。但是，在实施例6中，在N⁺型源/漏区引出布线15d和P⁺型源/漏区引出布线12a的连接部分处形成薄的硅化钛膜26a、26d。另外，在引出部分5c、N⁺型源/漏区8b、N^-型源/漏区6c与N⁺型源/漏区引出布线15d相接的连续部分也设有硅化钛膜26b、26c。另外，在位线接触焊区15a和N⁺型源/漏区8a的连接部分也设有硅化钛膜26e。

这样，通过在连接部分处设置薄的金属膜，能获得低电阻连接。因此，向存储节点供给电荷变得容易，存储节点的高电平节点变得稳定，其结果具有能改善抗软错误性能的效果。

其次，参照图28～图31，说明实施例6的SRAM的存储单元部分的制造工艺。在该实施例6的存储单元部分的制造工艺中，首先，用与图8所示的实施例1的制造工艺同样的工序，形成直至图28为止所示的结构。此后，如图29所示，用LPCVD法，在全部表面上形成约100～1000埃的氧化硅膜13。此后，如图30所示，利用光刻技术和RIE法形成直接接触孔14a～14g。

此后，如图31所示，例如用溅射法在全部表面上形成厚度约为200～1000埃左右的钛(Ti)。然后，例如用灯退火，在700～800℃的温度下进行30秒钟的退火，在露出的硅表面上形成硅化钛(TiSi₂)。此后，用硫酸和过氧化氢的混合液，将未反应的钛除去，再在700～900℃的温度下进行30秒钟的退火，完全形成硅化钛，形成26a～26e。

这样，在直接接触孔14e中露出的引出部分5c、N⁺型源/漏区8b、P⁺型源/漏区引出布线12a的露出区域形成硅化钛膜26a～26d。另外，在N⁺型源/漏区8a的露出部分也形成硅化钛膜26e。

然后，用氢氟酸(HF)等将自然氧化膜除去后，用LPCVD法，形成由第三层多晶硅膜构成的掺磷多晶硅膜(图中未示出)。该掺磷多晶硅膜的厚度约为1000～2000埃，磷(P)的浓度约为1.0～8.0×10²⁰cm^-3。然后，利用光刻技术和RIE法对掺磷多晶硅膜进行图形刻蚀。于是，如图27所示，形成位线接触焊区15a、15b、GND布线15c、N⁺型源/漏区引出布线15d、15e。该第三层多晶硅膜的薄层电阻值约为10～100Ω/□。

此后，与实施例1一样，形成层间绝缘膜16、位线等，制成实施例6的SRAM的存储单元。

如上所述，在本发明的实施例6中，由于在负载晶体管的漏区和驱动晶体管的漏区的连接部分设有薄的金属膜，所以能获得低电阻的连接。因此，向存储节点供给电荷变得容易，存储节点的高电平节点变得稳定，其结果具有能改善抗软错误性能的效果。

如上所述，如果采用本发明的半导体装置，则由于第二布线通过贯穿第一绝缘膜、第一布线及第二绝缘膜形成的第二通孔，与第二杂质区导电性地连接，第一杂质区和第二杂质区的连接是通过在第二通孔内连接第一布线、第二布线及第二杂质区来实现，所以不增加工艺式序，就能用狭窄的面积进行这些许多布线层的连接。另外，第一布线和第二布线之一是多晶硅膜，所以能获得耐热性方面的可靠性高的连接，同时与金属布线相比，图形刻蚀变得容易，所以能微细化。因此能实现高集成化。

另外，由于第一布线和第二布线的另一布线是多晶硅膜，所以能获得耐热性方面的可靠性高的连接，同时与金属布线相比，图形刻蚀变得容易，所以能微细化。因此能实现高集成化。

另外，由于第一布线和第一杂质区的导电类型是P型，第二布线和第二杂质区的导电类型是N型，所以用被连接的布线和杂质区为同一种导电类型的第一布线和第二布线进行第一杂质区和第二杂质区的连接。因此，能防止与杂质区的导电类型不同的布线中的杂质向杂质区扩散。因此，能防止在半导体衬底中形成理想的PN二极管，存储节点的高电平节点变得稳定，能改善抗软错误性能。

另外，由于半导体装置是SRAM，第一布线是负载晶体管的漏区引出布线，第二布线是驱动晶体管的漏区引出布线，所以通过连接p型的第一布线即负载晶体管的漏区引出布线和n型的第二布线即驱动晶体管的漏区引出布线，就能连接p型的第一杂质区和n型的第二杂质区，存储节点的高电平节点变得稳定，能改善抗软错误性能。

另外，由于第一及第二负载晶体管的漏区引出布线通过第二绝缘膜，与接地布线互相呈立体地重叠形成，第一负载晶体管的漏区引出布线通过第二绝缘膜，与第二驱动晶体管的漏区引出布线互相呈立体地重叠形成，所以由它们产生存储节点的蓄积电荷，能增加存储节点的电容。其结果，能防止存储节点的电荷减少，能稳定的保持存储节点的高电平，所以能显著地提高抗软错误性能。

另外，还包括在与第一布线为同一制造工艺中形成的电源布线，由于电源布线与接地布线互相呈立体地重叠形成，所以比用同一布线层形成电源布线和接地布线的情况能减少占有面积。因此能实现高集成化。

另外，由于在第一布线和第二布线的连接部分的界面上备有薄的氧化膜，所以能降低第一布线和第二布线的连接电阻。因此，向存储节点供给电荷变得容易，存储节点的高电平节点变得稳定，能改善抗软错误性能。

另外，由于在第一布线和第二布线的连接部分的界面上备有薄的金属膜，所以能降低第一布线和第二布线的连接电阻。因此，向存储节点供给电荷的变得容易，存储节点的高电平节点变得稳定，能改善抗软错误性能。

另外，由于第一布线是高熔点金属膜和多晶硅膜的复合膜，所以第一布线和第二布线的连接不是从p型至n型的直接连接，而是利用通过金属膜的总线进行连接。因此，能降低连接电阻，向存储节点供给电荷变得容易，存储节点的高电平节点变得稳定，能改善抗软错误性能。

另外，本发明的半导体装置的第二布线是金属布线，所以能降低连接电阻，向存储节点供给电荷变得容易。其结果，高电平节点变得稳定，能改善抗软错误性能。

另外，由于第一布线和第一杂质区的导电类型是n型，第二布线和第二杂质区的导电类型是p型，所以用被连接的布线和杂质区为同一种导电类型的第一布线和第二布线进行第一杂质区和第二杂质区的连接。因此，能防止与杂质区的导电类型不同的布线中的杂质向杂质区扩散。因此，能防止在半导体衬底中形成理想的PN二极管，存储节点的高电平节点变得稳定，能改善抗软错误性能。

另外，半导体装置是SRAM，由于第一布线是驱动晶体管的漏区引出布线，第二布线是负载晶体管的漏区引出布线，所以通过连接n型的第一布线即驱动晶体管的漏区引出布线和p型的第二布线即负载晶体管的漏区引出布线，就能连接n型的第一杂质区和p型的第二杂质区，存储节点的高电平节点变得稳定，能改善抗软错误性能。

另外，本发明的半导体装置由于接地布线通过第二绝缘膜与第一及第二负载晶体管的漏区引出布线互相呈立体地重叠形成，第二驱动晶体管的漏区引出布线通过第二绝缘膜与第一负载晶体管的漏区引出布线互相呈立体地重叠形成，所以由它们产生存储节点的蓄积电荷，能增加存储节点的电容。其结果，能防止存储节点的电荷减少，能稳定的保持存储节点的高电平，所以能显著地提高抗软错误性能。

另外，本发明的半导体装置还包括在与第二布线为同一的制造工艺中形成的电源布线，由于电源布线与接地布线互相呈立体地重叠形成，所以比用同一布线层形成电源布线和接地布线的情况能减少占有面积。因此能实现高集成化。

另外，本发明的半导体装置的制造方法是在第一绝缘膜上形成第一布线，以便通过在第一绝缘膜中形成的第一通孔，导电性地连接第一杂质区，为覆盖第一布线而形成第二绝缘膜，在第一绝缘膜、第一布线和第二绝缘膜中形成到达第二杂质区的表面的第二通孔，在第二绝缘膜上形成第二布线，以便通过第二通孔，导电性地连接第二杂质区，所以不增加工艺工序，就能用狭窄的面积进行这些许多布线层的连接，能实现高集成化。

另外，在形成第二通孔的工序之后，在因形成第二通孔而露出的包括第一布线的露出表面上形成钛，通过对钛进行退火处理而形成硅化钛，所以能降低第一布线和第二布线的连接电阻。因此，向存储节点供给电荷变得容易，高电平节点变得稳定，能改善抗软错误性能。

Claims

1.一种半导体存储装置，具有至少两层布线层通过连接孔进行导电性连接的布线连接结构，其特征在于：

备有：

有主表面的半导体衬底；

在上述半导体衬底的主表面上形成的第一杂质区和第二杂质区；

在上述半导体衬底上形成的具有到达上述第一杂质区的表面的第一通孔的第一绝缘膜；

在上述第一绝缘膜上形成的通过上述第一通孔导电性地连接上述第一杂质区的第一布线；

为覆盖上述第一布线而形成的第二绝缘膜；以及

在上述第二绝缘膜上形成的第二布线，

上述第二布线通过贯穿上述第一绝缘膜、上述第一布线及上述第二绝缘膜而形成的第二通孔，与上述第二杂质区导电性地连接，

上述第一杂质区和上述第二杂质区的连接是通过在上述第二通孔内连接上述第一布线、上述第二布线及上述第二杂质区来实现的，

上述第一布线和上述第二布线的其中一个布线是多晶硅膜。

2.根据权利要求1所述的半导体存储装置，其特征在于：第一布线和第二布线中的另一布线是多晶硅膜。

3.根据权利要求1或2所述的半导体存储装置，其特征在于：第一布线和第一杂质区的导电类型是p型，第二布线和第二杂质区的导电类型是n型。

4.根据权利要求1所述的半导体存储装置，其特征在于：半导体存储装置是备有第一及第二负载晶体管、第一及第二驱动晶体管、以及第一及第二存取晶体管的SRAM，

第一布线是上述第一及上述第二负载晶体管的漏区引出布线，第二布线是上述第一及上述第二驱动晶体管的漏区引出布线。

5.根据权利要求4所述的半导体存储装置，其特征在于：第二布线还包括在与第一及第二驱动晶体管的漏区引出布线同一制造工艺中在第二绝缘膜上形成的接地布线，第一及第二负载晶体管的漏区引出布线通过上述第二绝缘膜，与上述接地布线互相呈立体地重叠形成，上述第一负载晶体管的漏区引出布线通过上述第二绝缘膜，与上述第二驱动晶体管的漏区引出布线互相呈立体地重叠形成。

6.根据权利要求5所述的半导体存储装置，其特征在于：第一布线还包括在与第一及第二负载晶体管的漏区引出布线同一制造工艺中形成的电源布线，上述电源布线和接地布线互相呈立体地重叠形成。

7.根据权利要求3所述的半导体存储装置，其特征在于：在第一布线和第二布线的连接部分的界面上备有薄的氧化膜。

8.根据权利要求3所述的半导体存储装置，其特征在于：在第一布线和第二布线的连接部分的界面上备有薄的金属膜。

9.根据权利要求1所述的半导体存储装置，其特征在于：第一布线是高熔点金属膜和多晶硅膜的复合膜。

10.根据权利要求1所述的半导体存储装置，其特征在于：第二布线是金属膜。

11.根据权利要求1或2所述的半导体存储装置，其特征在于：第一布线和第一杂质区的导电类型是n型，第二布线和第二杂质区的导电类型是p型。

12.根据权利要求1所述的半导体存储装置，其特征在于：半导体装置是备有第一及第二负载晶体管、第一及第二驱动晶体管、以及第一及第二存取晶体管的SRAM，

第一布线是上述第一及上述第二驱动晶体管的漏区引出布线，第二布线是上述第一及上述第二负载晶体管的漏区引出布线。

13.根据权利要求12所述的半导体存储装置，其特征在于：第一布线还包括在与第一及第二驱动晶体管的漏区引出布线同一制造工艺中在第一绝缘膜上形成的接地布线，上述接地布线通过第二绝缘膜，与第一及第二负载晶体管的漏区引出布线互相呈立体地重叠形成，上述第二驱动晶体管的漏区引出布线通过上述第二绝缘膜，与上述第一负载晶体管的漏区引出布线互相呈立体地重叠形成。

14.根据权利要求13所述的半导体存储装置，其特征在于：第二布线还包括在与第一及第二负载晶体管的漏区引出布线同一制造工艺中形成的电源布线，上述电源布线和接地布线互相呈立体地重叠形成。

15.一种半导体存储装置的制造方法，该半导体装置具有至少两层布线层通过连接孔进行导电性连接的布线连接结构，该方法的特征在于，包括：

在半导体衬底的主表面上形成第一杂质区和第二杂质区的工序；

为覆盖上述半导体衬底表面而形成第一绝缘膜的工序；

在上述第一绝缘膜中形成到达上述第一杂质区的表面的第一通孔的工序；

在上述第一绝缘膜上形成第一布线，以便通过在上述第一绝缘膜上形成的第一通孔，导电性地连接上述第一杂质区的工序；

为覆盖上述第一布线而形成第二绝缘膜的工序；

在上述第一绝缘膜、上述第一布线和上述第二绝缘膜中形成到达上述第二杂质区的表面的第二通孔的工序；以及

在上述第二绝缘膜上形成第二布线，以便通过上述第二通孔，导电性地连接上述第二杂质区的工序。

16.根据权利要求16所述的半导体存储装置的制造方法，其特征在于：包括

在第一绝缘膜、第一布线和第二绝缘膜中形成到达第二杂质区的表面的第二通孔的工序之后，在由上述第二通孔的形成而露出的包括上述第一布线的露出表面上形成钛的工序；和

通过将上述钛作退火处理而形成硅化钛的工序。