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JP4387291B2 - 横型半導体デバイスおよびその製造方法 - Google Patents

横型半導体デバイスおよびその製造方法 Download PDF

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Description

この発明は、ＳＯＩ基板上に形成された横型半導体デバイスに関するものである。
近年、カラーＰＤＰや自動車用途に、シリコン・オン・インシュレータ（ＳＯＩ）基板上に形成された高耐圧横型半導体デバイスと低耐圧回路を１チップに集積した製品が開発されている。
高耐圧横型ＭＯＳトランジスタの素子面積を縮小するためには、目標とする耐圧を維持しつつ、電流能力（オン抵抗、ドレイン飽和電流）を向上する必要がある。
更に、デバイスがオン状態で破壊する電圧（以下、オン時の耐圧と記載）の向上、すなわち安全動作領域（ＳＯＡ）や、ＥＳＤ耐量の改善が重要となってきており、デバイス構造の検討も行われている。例えば、特許文献１に記載されているソース領域と埋め込み絶縁膜間の高濃度化も１つの手法である。図１１は、その構造断面図を示している。
支持基板１上に埋め込み絶縁膜２を介してＮ型半導体層３が張り合わせされている。Ｎ型半導体層３内には、Ｐウェル領域５、Ｎ＋ソース領域６、Ｎ＋ドレイン領域４およびＰ＋コンタクト拡散領域７が拡散されている。Ｐウェル領域５の上方には、ゲート絶縁膜８を介してゲート電極９が形成されて、フィールド酸化膜１３の上方まで延びている。Ｎ＋ソース領域６から埋め込み絶縁膜２までの間に低抵抗のＰ型埋め込み領域１２が挿入されている。Ｎ＋ソース領域６、Ｐ＋コンタクト拡散領域７上には、ソース電極１０が形成され、Ｎ＋ドレイン領域４上には、ドレイン電極１１が形成されている。
デバイスがオン状態で、ドレイン電圧が上昇していくと、ドレイン電流が一定になる飽和領域に至るが、更に、ドレイン電圧を上昇するとカーク効果などに起因してドレイン側でアバランシェ降伏が起きる。発生したホール電流がＮ＋ソース領域６直下のＰ型埋め込み領域１２に流れる。これによって、Ｎ＋ソース領域６直下に電圧降下が発生し、Ｐ型埋め込み領域１２の電圧が上昇、ソース電圧よりもビルトインポテンシャル以上になるとＮ＋ソース領域６、Ｐ型埋め込み領域１２、Ｎ＋ドレイン領域４から構成される寄生バイポーラＴｒはターン・オンする。寄生バイポーラＴｒがターン・オンするとスナップバック現象が起きて大電流が流れ破壊に至る。従って、破壊する電圧を向上してＳＯＡを拡大するには、寄生バイポーラＴｒのターン・オンとカーク効果の抑制が重要である。
Ｎ＋ソース領域６から埋め込み絶縁膜２までの間に高濃度のＰ型埋め込み領域１２を挿入することで、Ｎ＋ソース領域６下の寄生抵抗が低減されて、電圧降下も低下する。これによって、寄生バイポーラＴｒのターン・オンする電圧を上昇できてＳＯＡを向上することができる。
特開２０００−２１６３９３号公報
従来技術である特許文献１のデバイス構造は、以下に示す２つの課題を有する。
第１の課題は、特にＮＭＯＳトランジスタを１００Ｖ以上に高耐圧化する際、オン時の耐圧特性、乃ち、ＳＯＡについて不十分であるということである。
Ｐウェル領域の不純物濃度が低い場合、ドレイン電圧を上昇させると、Ｐウェル領域側への空乏領域の拡がりは大きくなる。このため、Ｎ＋ソース領域とＮ型半導体層（ドリフト領域）の間隔が狭いと、空乏領域がＮ＋ソース領域まで達してパンチスルーが起きオフ時の耐圧が低下する。また、オン時の耐圧特性も、Ｐウェル領域に空乏領域が拡がるため、短チャネル効果などによってＶｔｈが低下しやすくなり、その結果、ドレイン飽和電流が増加して、オン時の耐圧が低下する
一方、Ｐウェル領域の不純物濃度が高い場合、Ｖｔｈの上昇を招き、オン抵抗の増加、ドレイン飽和電流の低下を招く。これにより、オン時の耐圧は向上するが、電流能力を低下させているので、素子面積が増加してしまう。
第２の課題は、特に、ＰＭＯＳトランジスタの場合に生じる。
オン時の耐圧を向上するため、寄生バイポーラＴｒのターン・オンを抑制するには、埋め込み層を高濃度化して寄生抵抗を低減することが効果ある。
高濃度の埋め込み層を形成する実用的な製造方法として、高エネルギーイオン注入と、エピタキシャル成長を用いた埋め込み拡散層の２通りある。
しかし、ＰＭＯＳトランジスタの埋め込み領域はＮ型になるため、不純物は、燐、砒素、アンチモンの３種類となる。ＮＭＯＳトランジスタの硼素の場合と比較すると、飛程Ｒｐが小さく高ドーズの条件でイオン注入すると、ウェハ毎あたりのイオン注入時間が長くなり生産性を低下させる。実際上、高ドーズのイオン注入をすることが難しくなってくることが多い。
このため、ＰＭＯＳトランジスタの場合に高濃度埋め込み層を形成する製造上容易な手段は、エピタキシャル成長を用いた拡散層の埋め込みである。
しかし、埋め込み拡散層は、拡散工程を最初に形成するため、他の拡散層と比較すると最も熱処理が長くなる。従って、ソース―ドレイン間のパンチスルーを防止するため、ゲート電極下方に高濃度埋め込み層を形成すると、他の拡散層、例えばウェル領域に必要な熱処理を施した場合、チャネル領域にまでＮ型不純物が拡散してしまい、ＰＭＯＳトランジスタのＶｔｈが高くなり、ドレイン飽和電流が低下することが懸念される。結局、オン時の耐圧は向上するが、ドレイン飽和電流が低下することになってしまうという課題があった。
したがって、この発明の目的は、高耐圧横型半導体デバイスの電流能力を低下させずに、オン時の耐圧特性および安全動作領域を向上できる横型半導体デバイスおよびその製造方法を提供することである。
本発明は、上記２つの課題を解決できる横型半導体デバイス構造を提供する。まず、上記第１の課題を解決するデバイス構造について説明する。
請求項１記載の横型半導体デバイスは、支持基板と、前記支持基板上に形成される埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されるＮ型の半導体層と、前記半導体層の表面から前記埋め込み絶縁膜に到達するよう形成されるＰ型のウェル領域と、前記ウェル領域内の表面に形成されるＰ型の第１の半導体領域と、前記第１の半導体領域内の表面に形成されるＮ型のソース領域と、前記半導体層表面に前記ウェル領域から離れて形成されたＮ型のドレイン領域と、前記半導体層表面の前記ソース領域端から前記ウェル領域に隣接する前記半導体層の間に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極とを備え、前記第１の半導体領域は、前記ソース領域下方から前記ゲート電極下方の一部まで延在されて、更に、Ｐ型不純物の濃度分布は、前記半導体層表面から前記埋め込み絶縁膜に向かって増加して前記ソース領域の下方において減少する頂上を有して、前記第１の半導体領域直下から前記埋め込み絶縁膜までの間の前記ウェル領域は、前記第１の半導体領域の表面濃度よりも低い不純物濃度になっている。
請求項２記載の横型半導体デバイスは、請求項１記載の横型半導体デバイスにおいて、前記第１の半導体領域端と前記第２半導体領域端との間に間隔を設けている。
請求項３記載の横型半導体デバイスは、請求項１または２記載の横型半導体デバイスにおいて、前記第１の半導体領域のＰ型不純物の濃度分布の頂上は、前記半導体層表面から深さ０．５μｍ以内に位置する。
請求項４記載の横型半導体デバイスは、請求項１，２または３記載の横型半導体デバイスにおいて、前記第１の半導体領域のＰ型不純物の表面濃度は、前記頂上の濃度の５〜２０％の範囲である。
請求項５記載の横型半導体デバイスは、請求項１，２，３または４記載の横型半導体デバイスにおいて、前記第１の半導体領域下の前記半導体層に、前記半導体層よりも高濃度のＰ型の埋め込み領域が備わっている。
請求項６記載の横型半導体デバイスは、請求項１，２，３，４または５記載の横型半導体デバイスにおいて、前記第１の半導体領域と前記ゲート電極の重なりの長さが、Ｐ型不純物の濃度分布の頂上の前記半導体層表面からの深さと、ほぼ同じである。
次に、第２の課題を解決するデバイス構造について説明する。
請求項７記載の横型半導体デバイスは、支持基板と、前記支持基板上に形成される埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されるＰ型の半導体層と、前記半導体層内の表面に形成されるＮ型のウェル領域と、前記半導体層内に前記ウェル領域と隣接もしくは離れて形成されるＰ型の第２の半導体領域と、前記ウェル領域内の表面に形成されるＰ型のソース領域と、前記第２の半導体領域内の表面に形成されたＰ型のドレイン領域と、前記ソース領域端から前記ウェル領域端の間に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極とを備え、前記ソース領域の下方の半導体層には、Ｎ型の埋め込み領域が備えられて、前記埋め込み領域のＮ型不純物の拡散定数は、前記ウェル領域のＮ型不純物の拡散定数よりも小さい。
請求項８記載の横型半導体デバイスは、支持基板と、前記支持基板上に形成される埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されるＮ型の半導体層と、前記半導体層内の表面に形成されるＮ型のウェル領域と、前記半導体層内に前記ウェル領域と隣接もしくは離れて形成されるＰ型の第２の半導体領域と、前記ウェル領域内の表面に形成されるＰ型のソース領域と、前記第２の半導体領域内の表面に形成されたＰ型のドレイン領域と、前記ソース領域端から前記第２の半導体領域端の間に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極とを備え、前記ソース領域の下方の半導体層には、Ｎ型の埋め込み領域が備えられて、前記埋め込み領域のＮ型不純物の拡散定数は、前記ウェル領域のＮ型不純物の拡散定数よりも小さい。
請求項９記載の横型半導体デバイスは、請求項７または８記載の横型半導体デバイスにおいて、前記埋め込み領域が、前記ソース領域下方からドレイン側に向かって延在している。
請求項１０記載の横型半導体デバイスは、請求項７，８または９記載の横型半導体デバイスにおいて、前記埋め込み領域のＮ型不純物がアンチモン又は砒素で、前記ウェル領域のＮ型不純物が燐である。
請求項１１記載の横型半導体デバイスの製造方法は、支持基板上に埋め込み絶縁膜を介して形成したＰ型またはＮ型の半導体層に、マスク層を形成する工程と、前記マスク層をマスクとしてＮ型の第１の不純物のイオン注入を用いて前記半導体層に埋め込み領域を形成する工程と、前記マスク層をマスクとして前記第１の不純物よりも拡散定数が大きいＮ型の第２の不純物のイオン注入を行う工程と、前記マスク層を除去して前記半導体層表面にエピタキシャル成長を行う工程と、熱処理により前記第２の不純物を半導体層表面まで到達してウェル領域を形成する工程とを含む。
この発明の請求項１記載の横型半導体デバイスによれば、第１の半導体領域は、まず、Ｐ型不純物の縦方向の濃度分布が、半導体層表面から前記埋め込み絶縁膜に向かって増加して前記ソース領域の下方において減少する頂上を有するレトログレード・プロファイルである。これにより、ソース領域下の半導体層の寄生抵抗を低減できるため寄生バイポーラＴｒのターン・オンを抑制して、オン時の耐圧特性を向上することができる。
更に、第１の半導体領域は、ソース領域下方からドレイン側に向かってゲート電極下方の一部まで延在している。これにより、ドレイン電圧が上昇した場合に、ソース方向にも空乏領域が延びても、ソースードレイン間のパンチスルー、および短チャネル効果によるＶｔｈの低下を抑制する効果がある。
また、表面までドーパント不純物が到達しているため、Ｖｔの制御層としての役割も兼用することが可能で、チャネル領域の不純物濃度を比較的低くして、更にゲート電極と第１の半導体領域の重なりの長さを短縮することで、チャネル抵抗を低減してドレイン飽和電流の低下を抑制できる。
また、第１の半導体領域は半導体層の上方に形成されることが多い。第１の半導体領域と埋め込み絶縁膜の間の半導体層の導電型は、Ｎ型、Ｐ型を任意に選択することができるが、本発明では、第１の半導体領域と同じする。
このようにすることで、オフ時の耐圧を向上することができる。オフ時の耐圧が向上する理由を、以下、説明する。
第１の半導体領域から埋め込み絶縁膜までの半導体層が、本発明と異なり第１の半導体領域と逆の導電型である場合について考える。第１の半導体領域と第２半導体領域との間に逆バイアスが印加された時、第１の半導体領域下の半導体層にも空乏領域が拡がる。空乏領域が埋め込み絶縁膜まで到達するまでは、埋め込み絶縁膜から第２の半導体領域への空乏領域の拡がりが抑制される。このことは、表面電界の低減（ＲＥＳＵＲＦ）効果を低下させて、オフ時の耐圧を低下させることにつながる。
半導体層の不純物濃度は、第１の半導体領域の表面濃度よりは低く設定すべきである。表面濃度よりも高くなると、チャネル抵抗に影響を及ぼしてドレイン飽和電流が低下してしまうからである。
請求項２では、第１の半導体領域端と前記第２半導体領域端の間に間隔を設ける。第１の半導体領域は半導体層の上方に比較的浅く形成されるため、拡散層端部の曲率半径は小さい。このため、空乏領域が拡がってきて到達すると電界集中しやすい。第１の半導体領域と第２の半導体領域の間に低濃度のＰ型半導体層が介在することで、電界集中を緩和できるため、オフ耐圧の向上につながる。
また、ドリフト領域である第２の半導体領域に拡がる空乏領域が少なくなるため、ドレイン飽和電流の低下も少なくできる効果も有する。
請求項３では、Ｐ型不純物の濃度分布の頂上は、半導体層表面から深さ０．５μｍ以内にあるので、不純物が硼素の場合、加速エネルギーを１８０ＫｅＶまで小さくできて、数百〜１ＭｅＶの高エネルギーイオン注入を用いる必要がない。従って、イオンの突き抜けを防止するためにレジストマスクを厚くする必要はない。また、比較的高いドーズ量を注入しても、ウェハの処理時間は短くなり生産性を低下させない。
請求項４では、第１の半導体領域において、Ｐ型不純物の表面濃度は、頂上の濃度の５〜２０％の範囲であるので、表面近傍の濃度プロファイルを緩やかにして、Ｖｔｈの変動を少なくするデバイス構造を提供する。
表面近傍の不純物濃度分布が急峻になると、レトログレード・プロファイルのばらつきの影響が大きくなる。一方、表面近傍の不純物濃度分布が緩やかになり過ぎると、レトログレード・プロファイルを用いる意味がなくなる。表面濃度を、頂上の濃度のほぼ１桁低くなる５〜２０％に設定することで、表面近傍を比較的緩やかにできて、Ｖｔｈのばらつきを小さくできる。
請求項５では、第１の半導体領域下の半導体層に、Ｐ型の埋め込み領域が備わっているので、オン時の耐圧特性、ＳＯＡを更に向上するデバイス構造を提供する。
高濃度の埋め込み領域を形成することは、エピタキシャル成長を用いることで比較的容易に得られる。ソース領域下のウェル領域の寄生抵抗を低減できるため、寄生バイポーラＴｒのターン・オンを抑制できる効果を高くする。
請求項６では、第１の半導体領域とゲート電極の重なりの長さが、Ｐ型不純物の濃度分布の頂上の表面からの深さとほぼ同じにする。
第１の半導体領域の表面濃度が半導体層よりも高いため、第１の半導体領域とゲート電極の重なりの長さでチャネル抵抗がほぼ決まるため、この長さを極力縮小することで、第１の半導体領域の不純物濃度を高くしてもチャネル抵抗の増加を少なくでき、ドレイン飽和電流の低下を抑制できる。第１の半導体領域の不純物濃度が高い程、寄生バイポーラＴｒのターン・オンを抑制できるため、ドレイン飽和電流とオン時の耐圧向上の両立が可能となる。
しかし、第１の半導体領域とゲート電極の重なりの長さを縮小し過ぎると、ソースードレイン間のパンチスルーによる耐圧低下や、短チャネル効果などチャネル抵抗変調で、ドレイン飽和電流が増加、オン時の耐圧が逆に低下する現象が起きる。上記課題を防止する最小の第１の半導体領域とゲート電極の重なりの長さは、ほぼ、Ｐ型不純物の濃度分布の頂上のＳｉ表面からの深さであると考える。
第１の半導体領域は、少なくとも表面までドーパントが拡散されるが、横方向においても同程度の拡散が行われる。従って、最小の重なりの長さは、拡散の横拡がり程度、すなはち、不純物濃度分布の頂上の半導体層表面からの深さとなり、これは、ほぼイオン注入時の飛程Ｒｐになる。
この発明の請求項７記載の横型半導体デバイスによれば、ソース領域の下方の半導体層には、Ｎ型の埋め込み領域が備えられて、埋め込み領域のＮ型不純物の拡散定数は、ウェル領域のＮ型不純物の拡散定数よりも小さいので、ウェル領域内のソース領域下方に形成された埋め込み拡散領域を、表面濃度を上昇させずに容易に高濃度にすることができる。このため、ドレイン飽和電流を低下させずに、ウェル領域の寄生抵抗を低減して寄生バイポーラＴｒのターン・オンが抑制できて、良好なオン時の耐圧特性を得ることができる。また、エピタキシャル成長前の埋め込み拡散領域であっても、不純物の拡散定数が小さいため、他の拡散層の熱処理を施しても、表面のチャネル領域まで不純物が拡散することはなく十分高濃度化できる。
この発明の請求項８記載の横型半導体デバイスによれば、支持基板上に請求項７とは逆導電型の半導体層を用いる場合において、同様の効果が得られる。
請求項９では、埋め込み領域が、ソース領域下方からドレイン側に向かって延在しているので、ソース、ドレイン間のパンチスルーを完全に抑制できる。
請求項１０では、請求項８，９または１０記載の横型半導体デバイスにおいて、埋め込み領域のＮ型不純物がアンチモン又は砒素で、ウェル領域のＮ型不純物が燐であることが好ましい。
この発明の請求項１１記載の横型半導体デバイスの製造方法によれば、マスク層をマスクとしてＮ型の第１の不純物のイオン注入を用いて半導体層に埋め込み領域を形成する工程と、マスク層をマスクとして第１の不純物よりも拡散定数が大きいＮ型の第２の不純物のイオン注入を行う工程と、マスク層を除去して半導体層表面にエピタキシャル成長を行う工程と、熱処理により第２の不純物を半導体層表面まで到達してウェル領域を形成する工程とを含むので、ウェル領域と埋め込み領域の製造方法において、拡散定数の異なる２種類の不純物を用いて、同じマスクに対して拡散してマスク枚数の増加を抑制する方法について提供する。
以上のように、ウェル領域内に拡散定数の小さな不純物を有する埋め込み拡散領域を形成することで、埋め込み領域を容易に高濃度にすることができる。このことは、ソース領域下方の半導体層の寄生抵抗を低減できるため、寄生バイポーラＴｒのターン・オンを抑制することができる。また、本発明では、高濃度埋め込み領域とウェル領域を、拡散定数の異なる２種類の不純物を同じマスクに対して拡散するセルフアラインで形成することも可能である。このようにすることで、ウェル領域と埋め込み絶縁膜のマスクを共用できるため、マスク枚数の増加によるコスト増加を抑制できる。
本発明のデバイス構造は何れも、ドレイン電流を低下させずに、オン時およびオフ時の耐圧特性を向上して、ＳＯＡを改善できる効果を有する。また、製造上容易な工程条件を用いており、生産の効率を低下させない点で優れている。
本発明の第１の実施形態を図１〜図３に基づいて説明する。
図１は、本発明の第１の実施形態の高耐圧ＮＭＯＳトランジスタの断面図を示す。
図１に示すように、支持基板１上には１．５μｍ厚の埋め込み絶縁膜２を介して３．５μｍ厚のＰ−半導体層１４が形成されている。半導体層１４表面には、Ｐ型の第１の半導体領域１５とＰウェル領域５、およびＰ型第１の半導体領域１５と離れてＮ型の第２の半導体領域１６が形成されている。この、Ｐウェル領域５は、同じチップに集積化される低耐圧ＮＭＯＳトランジスタのＰウェル領域又は高耐圧ＰＭＯＳトランジスタのＰオフセット領域と共用されることが多く、表面濃度は１×１０１６ｃｍ−３前後であり比較的濃度は薄い。更に、第１の半導体領域１５内の表面にはＮ＋ソース領域６、第２の半導体領域１６内の表面にはＮ＋ドレイン領域４が形成される。Ｐ−半導体層１４表面のＮ＋ソース領域６端から第２の半導体領域１６端間の上方には、ゲート絶縁膜８を介してゲート電極９が形成される。第１の半導体領域１５は、Ｎ＋ソース領域６下方からゲート電極９下方の一部まで１μｍ程度延在されている。更に、Ｐ型不純物の濃度分布は、Ｐ−半導体層１４表面から埋め込み絶縁膜２に向かって増加してＮ＋ソース領域６の下方において減少する頂上を有する。第１の半導体領域１５直下から埋め込み絶縁膜２までの間のＰ−半導体層１４は、第１の半導体領域１５の表面濃度よりも低い不純物濃度になっている。
図２は、図１のＡ−Ａ’断面の不純物濃度分布を示す。
Ｎ＋ソース領域６とＰ型の第１の半導体領域１５のＰＮ接合深さは、０．２〜０．３μｍの範囲である。Ｐ型不純物濃度分布の頂上は、約１×１０１８ｃｍ−３で表面からの深さ０．５μｍに位置してＮ＋ソース領域６のほぼ直下に位置する。Ｎ＋ソース領域６から表面に向かって硼素濃度は比較的緩やかに低下して表面まで到達、表面濃度は、約２×１０１７ｃｍ−３となっている。このようなレトログレード・プロファイルは、硼素ドーズ量６×１０１３ｉｏｎｓ／ｃｍ２、加速エネルギーは１８０ＫｅＶ程度のイオン注入と適切なドライブインで容易に形成できる。レトログレード・プロファイルの頂上は、表面からの深さを０．５μｍ以内にすれば、加速エネルギーは比較的低くすることができて、比較的高いドーズ量を注入しても、ウェハの処理時間は短くなり生産性を低下させない。
Ｐ型の第１の半導体領域１５から埋め込み絶縁膜２までのＰ−半導体層１４の硼素濃度は、１×１０１６ｃｍ−３以下であり、表面濃度よりも１桁以下になっている。
第１の半導体領域１５の端部とＮ＋ドレイン領域４との間隔１μｍの領域は、Ｐウェル領域５やＰ―半導体層１４が存在して、逆バイアスが印加された際に端部での電界集中を緩和する効果をもたせている。
第１の半導体領域１５とゲート電極９の重なりの長さを、０．５μｍ以内に縮小すれば、硼素ドーズ量を９×１０１３ｉｏｎｓ／ｃｍ２まで高くしても、ドレイン飽和電流の低下は少ない。ドーズ量を高くできるため、Ｎ＋ソース領域６下の寄生抵抗を低減でき、寄生バイポーラＴｒのターン・オンを更に抑制できる。すなはち、この重なりの長さを短縮することで、硼素のドーズ量を高くしてもチャネル抵抗が高くならないので飽和電流の低下を少なくできる。重なりの長さは、不純物濃度分布の頂上の半導体層１４表面からの深さ０．５μｍ程度に設定する。
図３は本実施形態のように、第１の半導体領域１５のようなレトログレード・プロファイルを有する構造と、レトログレード・プロファイルのない構造のオン時の耐圧特性を示す。レトログレード・プロファイルがない場合は、約１３０Ｖで破壊する。レトログレード・プロファイルを用いることで、ドレイン飽和電流をほとんど低下させずに、破壊する電圧が約２００Ｖまで増加しており、オン時の耐圧特性が改善されている。これは、寄生バイポーラＴｒのターン・オンに起因したスナップバックが起きる電圧が上昇するからであり、本発明がオン時の耐圧特性の向上、ＳＯＡの改善に極めて有効であることを示している。
以上のように本実施形態によれば、第１の半導体領域は、縦方向の不純物濃度分布が表面側から深くなるにつれて増加するレトログレード・プロファイルを有して、更に、ソース領域下方からドレイン側に向かってゲート電極下方の一部まで延在することによって、ドレイン飽和電流の低下を抑制して、オン時の耐圧を向上してＳＯＡを改善する。
また、レトログレード・プロファイルの表面濃度が、頂上の濃度の５〜２０％にすることによって、表面近傍の濃度プロファイルを緩やかにして、Ｖｔｈの変動を少なくする。
本発明の第２の実施形態を図４に基づいて説明する。
図４は、本発明の第２の実施形態の高耐圧ＮＭＯＳトランジスタの断面図を示す。
図４に示すように、Ｎ型半導体層３が形成されたＳＯＩ基板を用いる場合のデバイス構造であり、Ｐウェル領域５が埋め込み絶縁膜２まで到達している点以外は、図１のデバイス構造と同様の構成である。
本発明の第３の実施形態を図５に基づいて説明する。
図５は、本発明の第３の実施形態の高耐圧ＮＭＯＳトランジスタの断面図を示す。
図５に示すように、第１の半導体領域１５下にＰ＋埋め込み領域１７を形成するデバイス構造である。Ｎ＋ソース領域６下方のウェル領域の寄生抵抗を更に低減できるため、寄生バイポーラＴｒがターン・オンを更に抑制できる。
本発明の第４の実施形態を図６〜図８に基づいて説明する。
図６は、本発明の第４の実施形態を説明するための高耐圧ＰＭＯＳトランジスタの断面図を示している。
図６に示すように、支持基板１と、支持基板１上に埋め込み絶縁膜２を介してＰ−半導体層１４が形成されている。Ｐ−半導体層１４内の表面に燐を不純物とするＮウェル領域１９と、Ｎウェル領域１９と離れてＰ型ドリフト領域１８が形成されている。Ｎウェル領域１９内の表面にはＰ＋ソース領域２１、Ｐ型ドリフト領域１８内の表面にはＰ＋ドレイン領域２３が形成される。Ｐ−半導体層１４表面のＰ＋ソース領域２１端からＮウェル領域１９端間の上方には、ゲート絶縁膜８を介してゲート電極９が形成される。
Ｎウェル領域１９内のＰ＋ソース領域２１直下には、アンチモン又は砒素を不純物とするＮ＋埋め込み領域２０が配置されて、ドレイン側に向かって延在している。これは、ソース−ドレイン間のパンチスルーを抑制するのに効果がある。
図７はＢ−Ｂ’断面の不純物濃度プロファイルを示す。アンチモンは、深さ約１．５μｍに約１×１０１８ｃｍ−３の頂上濃度を有するが、表面濃度は１×１０１６ｃｍ−３以下になっており、チャネル領域への影響を与えないレベルである。これは、埋め込み領域２０のアンチモンは、Ｎウェル領域１９の燐に比べ拡散定数が小さいため、高濃度に添加してもチャネル領域まで到達することができないためである。
図８はアンチモンを添加したＮ＋埋め込み層有無でのオン時の耐圧特性を示す。Ｎ＋埋め込み層有があっても、ドレイン飽和電流はほとんど低下せず、オン時の耐圧は改善される。
以上のように本実施形態によれば、ウェル領域内のソース領域下方に形成された埋め込み拡散領域を、表面濃度を上昇させずに容易に高濃度にすることができるため、ドレイン飽和電流を低下させずに、ウェル領域の寄生抵抗を低減して寄生バイポーラＴｒのターン・オンが抑制できて、良好なオン時の耐圧特性を得ることができる。
本発明の第５の実施形態を図９に基づいて説明する。
図９は、本発明の第５の実施形態の高耐圧ＰＭＯＳトランジスタの断面図を示す。
図９に示すように、Ｎ型半導体層が形成されたＳＯＩ基板を用いる場合のデバイス構造である。Ｐ型ドリフト領域１８が、ゲート電極下まで延在している点以外は、図６のデバイス構造と同様の構成である。
図１０は、本発明の実施形態４および実施形態５のＮウェル領域１９とＮ＋埋め込み領域２０の製造方法を示す。同図は実施形態４に相当するが実施形態５でも同様である。
図１０（ａ）では、２．０μｍ厚の半導体層のＳＯＩ基板表面に、マスク層２６を形成後、燐ドーズ量３×１０１３ｉｏｎｓ／ｃｍ２のイオン注入によりＮウェル領域１９を形成後、同じマスク層２６を用いてアンチモンの高ドーズ量イオン注入後、ドライブインを行う。更に図１０（ｂ）のようにＰ型エピタキシャル層２７を１．５μｍ成長して半導体層の膜厚を３．５μｍにする。これによりＮ＋埋め込み領域２０が作製される。図１０（ｃ）は、最終のデバイス断面構造を示している。Ｎウェル領域１９は、半導体層表面まで到達し、チャネル領域を形成している。
以上のように、アンチモンと燐を同じマスクに対してそれぞれイオン注入することで、マスクの共用を行うことが可能である。また、エピタキシャル成長前の埋め込み拡散領域であっても、不純物の拡散定数が小さいため、他の拡散層の熱処理を施しても、表面のチャネル領域まで不純物が拡散することはなく十分高濃度化できる。
なお、本発明は、上記、実施形態に記載されるような横型ＭＯＳトランジスタのみ限定されるだけでなく、横型ＩＧＢＴのようにＭＯＳゲートを有する複合素子にも適用できる。また、本発明は、特に１００Ｖ以上の高耐圧横型ＭＯＳトランジスタで有効であるが、１００Ｖ以下の比較的耐圧が低いデバイスにも適用しても構わない。
本発明に係る横型半導体デバイスおよびその製造方法は、高耐圧横型半導体デバイスの電流能力を低下させずに、オン時の耐圧特性および安全動作領域（ＳＯＡ）を向上でき、カラーＰＤＰや自動車用途に、シリコン・オン・インシュレータ（ＳＯＩ）基板上に形成された高耐圧横型半導体デバイスと低耐圧回路を１チップに集積した製品に有用である。
本発明の第１の実施形態である高耐圧ＮＭＯＳトランジスタの断面図である。 本発明の第１の実施形態のソース領域での縦方向の不純物プロファイルである。 本発明の第１の実施形態のオン時の耐圧特性図である。 本発明の第２の実施形態である高耐圧ＮＭＯＳトランジスタの断面図である。 本発明の第３の実施形態である高耐圧ＮＭＯＳトランジスタの断面図である。 本発明の第４の実施形態である高耐圧ＰＭＯＳトランジスタの断面図である。 本発明の第４の実施形態のソース領域での縦方向の不純物プロファイルである。 本発明の第４の実施形態のオン時の耐圧特性図である。 本発明の第５の実施形態である高耐圧ＰＭＯＳトランジスタの断面図である。 本発明の第４または５の実施形態のＮウェル領域とＮ＋埋め込み層の製造方法の断面図である。 従来技術の横型ＮＭＯＳトランジスタの断面図である。
符号の説明
１ 支持基板
２ 埋め込み絶縁層
３ Ｎ型半導体層
４ ドレイン領域
５ ウェル領域
６ ソース領域
７ コンタクト拡散領域
８ ゲート絶縁膜
９ ゲート電極
１０ ソース電極
１１ ドレイン電極
１２ 埋め込み領域
１３ フィールド酸化膜
１４ 半導体層
１５ 第１の半導体領域
１６ 第２の半導体領域
１７ 埋め込み領域
１８ ドリフト領域
１９ ウェル領域
２０ 埋め込み領域
２１ ソース領域
２２ コンタクト拡散領域
２３ ドレイン領域
２４ ソース電極
２５ ドレイン電極
２６ マスク層
２７ エピタキシャル層

Claims (11)

  1. 支持基板と、前記支持基板上に形成される埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されるＮ型の半導体層と、前記半導体層の表面から前記埋め込み絶縁膜に到達するよう形成されるＰ型のウェル領域と、前記ウェル領域内の表面に形成されるＰ型の第１の半導体領域と、前記第１の半導体領域内の表面に形成されるＮ型のソース領域と、前記半導体層表面に前記ウェル領域から離れて形成されたＮ型のドレイン領域と、前記半導体層表面の前記ソース領域端から前記ウェル領域に隣接する前記半導体層の間に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極とを備え、
    前記第１の半導体領域は、前記ソース領域下方から前記ゲート電極下方の一部まで延在されて、更に、Ｐ型不純物の濃度分布は、前記半導体層表面から前記埋め込み絶縁膜に向かって増加して前記ソース領域の下方において減少する頂上を有して、前記第１の半導体領域直下から前記埋め込み絶縁膜までの間の前記ウェル領域は、前記第１の半導体領域の表面濃度よりも低い不純物濃度になっていることを特徴とする横型半導体デバイス。
  2. 前記第１の半導体領域端と前記第２半導体領域端の間に間隔を設ける請求項１記載の横型半導体デバイス。
  3. 前記第１の半導体領域において、Ｐ型不純物の濃度分布の頂上は、前記半導体層表面から深さ０．５μｍ以内に位置する請求項１または２記載の横型半導体デバイス。
  4. 前記第１の半導体領域において、Ｐ型不純物の表面濃度は、前記頂上の濃度の５〜２０％の範囲である請求項１，２または３記載の横型半導体デバイス。
  5. 前記第１の半導体領域下の前記半導体層に、前記半導体層よりも高濃度のＰ型の埋め込み領域が備わっている請求項１，２，３または４記載の横型半導体デバイス。
  6. 前記第１の半導体領域と前記ゲート電極の重なりの長さが、Ｐ型不純物の濃度分布の頂上の前記半導体層表面からの深さと、ほぼ同じである請求項１，２，３，４または５記載の横型半導体デバイス。
  7. 支持基板と、前記支持基板上に形成される埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されるＰ型の半導体層と、前記半導体層内の表面に形成されるＮ型のウェル領域と、前記半導体層内に前記ウェル領域と隣接もしくは離れて形成されるＰ型の第２の半導体領域と、前記ウェル領域内の表面に形成されるＰ型のソース領域と、前記第２の半導体領域内の表面に形成されたＰ型のドレイン領域と、前記ソース領域端から前記ウェル領域端の間に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極とを備え、
    前記ソース領域の下方の半導体層には、Ｎ型の埋め込み領域が備えられて、前記埋め込み領域のＮ型不純物の拡散定数は、前記ウェル領域のＮ型不純物の拡散定数よりも小さいことを特徴とする横型半導体デバイス。
  8. 支持基板と、前記支持基板上に形成される埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成されるＮ型の半導体層と、前記半導体層内の表面に形成されるＮ型のウェル領域と、前記半導体層内に前記ウェル領域と隣接もしくは離れて形成されるＰ型の第２の半導体領域と、前記ウェル領域内の表面に形成されるＰ型のソース領域と、前記第２の半導体領域内の表面に形成されたＰ型のドレイン領域と、前記ソース領域端から前記第２の半導体領域端の間に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成されるゲート電極とを備え、
    前記ソース領域の下方の半導体層には、Ｎ型の埋め込み領域が備えられて、前記埋め込み領域のＮ型不純物の拡散定数は、前記ウェル領域のＮ型不純物の拡散定数よりも小さいことを特徴とする横型半導体デバイス。
  9. 前記埋め込み領域が、前記ソース領域下方からドレイン側に向かって延在している請求項７または８記載の横型半導体デバイス。
  10. 前記埋め込み領域のＮ型不純物がアンチモン又は砒素で、前記ウェル領域のＮ型不純物が燐である請求項７，８または９記載の横型半導体デバイス。
  11. 支持基板上に埋め込み絶縁膜を介して形成したＰ型またはＮ型の半導体層に、マスク層を形成する工程と、前記マスク層をマスクとしてＮ型の第１の不純物のイオン注入を用いて前記半導体層に埋め込み領域を形成する工程と、前記マスク層をマスクとして前記第１の不純物よりも拡散定数が大きいＮ型の第２の不純物のイオン注入を行う工程と、前記マスク層を除去して前記半導体層表面にエピタキシャル成長を行う工程と、熱処理により前記第２の不純物を半導体層表面まで到達してウェル領域を形成する工程とを含む横型半導体デバイスの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI487112B (zh) * 2012-08-20 2015-06-01 Vanguard Int Semiconduct Corp 半導體裝置及其製造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261639A (ja) * 2005-02-16 2006-09-28 Renesas Technology Corp 半導体装置、ドライバ回路及び半導体装置の製造方法
KR100761825B1 (ko) * 2005-10-25 2007-09-28 삼성전자주식회사 횡형 디모스 (ｌｄｍｏｓ) 트랜지스터 및 그 제조 방법
JP2008010628A (ja) * 2006-06-29 2008-01-17 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7462885B2 (en) * 2006-11-30 2008-12-09 Taiwan Semiconductor Manufacturing Co. ESD structure for high voltage ESD protection
JP5261927B2 (ja) * 2006-12-11 2013-08-14 パナソニック株式会社 半導体装置
JP5479671B2 (ja) 2007-09-10 2014-04-23 ローム株式会社 半導体装置
JP5410012B2 (ja) * 2007-09-28 2014-02-05 ローム株式会社 半導体装置
JP5272410B2 (ja) 2008-01-11 2013-08-28 富士電機株式会社 半導体装置およびその製造方法
JP2010010408A (ja) * 2008-06-27 2010-01-14 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2010258210A (ja) * 2009-04-24 2010-11-11 Sanyo Electric Co Ltd 半導体装置とその製造方法
JP5586546B2 (ja) * 2011-03-23 2014-09-10 株式会社東芝 半導体装置
JP5902949B2 (ja) * 2012-01-05 2016-04-13 株式会社 日立パワーデバイス 半導体装置
CN103426927B (zh) * 2012-05-18 2016-04-13 上海华虹宏力半导体制造有限公司 Ldmos晶体管及制造方法
US9076837B2 (en) * 2012-07-06 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral insulated gate bipolar transistor structure with low parasitic BJT gain and stable threshold voltage
JP2014207324A (ja) * 2013-04-12 2014-10-30 旭化成エレクトロニクス株式会社 半導体装置及びその製造方法
CN104681621B (zh) 2015-02-15 2017-10-24 上海华虹宏力半导体制造有限公司 一种源极抬高电压使用的高压ldmos及其制造方法
WO2019012813A1 (ja) * 2017-07-14 2019-01-17 パナソニックＩｐマネジメント株式会社 半導体装置
CN112397567A (zh) * 2019-08-16 2021-02-23 天津大学 一种具有p型横向变掺杂区的高压resurf ldmos器件
CN112420804A (zh) * 2019-08-21 2021-02-26 天津大学 一种具有p型双重补偿结构的高压resurf ldmos器件
CN111524975A (zh) * 2020-04-17 2020-08-11 华虹半导体(无锡)有限公司 横向扩散高压器件及其制作方法
US11749718B2 (en) * 2021-03-05 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69225552T2 (de) * 1991-10-15 1999-01-07 Texas Instruments Inc., Dallas, Tex. Lateraler doppel-diffundierter MOS-Transistor und Verfahren zu seiner Herstellung
JP3258123B2 (ja) * 1993-03-15 2002-02-18 株式会社東芝 半導体装置
JPH0897163A (ja) * 1994-07-28 1996-04-12 Hitachi Ltd 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置
TW366543B (en) * 1996-12-23 1999-08-11 Nxp Bv Semiconductor device
US6107127A (en) * 1998-09-02 2000-08-22 Kocon; Christopher B. Method of making shallow well MOSFET structure
JP3473460B2 (ja) * 1998-11-20 2003-12-02 富士電機株式会社 横型半導体装置
JP2000216393A (ja) 1999-01-26 2000-08-04 Sony Corp 半導体装置の製造方法及び液晶表示装置
JP2001274390A (ja) * 2000-01-18 2001-10-05 Fuji Electric Co Ltd 高耐圧デバイスおよびその製造方法、不純物拡散領域の形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI487112B (zh) * 2012-08-20 2015-06-01 Vanguard Int Semiconduct Corp 半導體裝置及其製造方法

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