[go: up one dir, main page]

CN1290197C - 用于制造半导体集成电路器件的方法 - Google Patents

用于制造半导体集成电路器件的方法 Download PDF

Info

Publication number
CN1290197C
CN1290197C CNB018229441A CN01822944A CN1290197C CN 1290197 C CN1290197 C CN 1290197C CN B018229441 A CNB018229441 A CN B018229441A CN 01822944 A CN01822944 A CN 01822944A CN 1290197 C CN1290197 C CN 1290197C
Authority
CN
China
Prior art keywords
film
integrated circuit
polysilicon
silicon
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB018229441A
Other languages
English (en)
Other versions
CN1505840A (zh
Inventor
山本直树
木村绅一郎
朴泽一幸
内山博之
铃木范夫
西谷英辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of CN1505840A publication Critical patent/CN1505840A/zh
Application granted granted Critical
Publication of CN1290197C publication Critical patent/CN1290197C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H10D64/01342—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10D64/01312—
    • H10D64/01338—
    • H10D64/01354—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0135—Manufacturing their gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H10P14/6334—
    • H10P14/6682—
    • H10P14/69433—
    • H10P70/20—
    • H10P70/27—
    • H10P70/273—
    • H10W20/031—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10P14/6304—
    • H10P14/6309—
    • H10P14/6322—
    • H10P72/0436—

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

在形成一种其中在一个多晶硅膜上层叠一个WNx膜和一个W膜的多金属结构的栅电极(7A)之后，当执行使栅绝缘膜(6)再生的氧化处理时，在使各栅电极(7A)的侧壁上的氧化钨(27)还原的条件下，使晶片(1)加热和冷却。结果，使晶片(1)的表面上淀积的氧化钨(27)的量减少。

Description

用于制造半导体集成电路器件的方法
技术领域
本发明涉及一种制造半导体集成电路器件的技术。更具体地说，本发明涉及一种有效地适用于制造一种具有多金属结构的MISFET(金属绝缘体半导体场效应晶体管)的半导体集成电路器件的技术，其中各栅电极由多晶硅和耐熔金属的叠层组成。
背景技术
Japanese Unexamined Patent Publication No.Hei 11(1999)-31666公开了一种用于形成多金属结构的MISFET的改进技术。该出版物公开了一种技术，其中使钨表面上形成的天然氧化物一次还原，然后执行所希望的热处理，以便阻止在热处理期间由于还原处理而引起的布线渐细和针状晶体的生长。
然而，Japanese Unexamined Patent Publication No.Hei 11(1999)-26395公开了以下技术，作为使栅电极边缘处电场集中减弱的措施：将一个栅电极按W/WSixNy/WOx结构形成，并且在还原气氛中经受热处理，从而使WOx还原，并且结果，使栅电极底端制成圆形。
此外，Japanese Unexamined Patent Publication No.2000-331978公开了以下技术：将一个含有W的多金属结构的栅电极进行处理，然后用一种基本不含过氧化氢的酸性或碱性溶液洗涤，从而防止W的溶解。
除这些技术以外，各种多金属栅或金属栅一般地公开于：Japanese Unexamined Patent Publication No.Sho 60(1985)-89943、Sho 61(1986)-150236、Sho 60(1985)-72229、Sho 59(1984)-10271、Sho 56(1981)-107552、Sho 61(1986)-127123、Sho 61(1986)-127124、Sho 60(1985)-123060、Sho 61(1986)-152076、Sho 61(1986)-267365、Hei 1(1989)-94657、Hei 8(1996)-264531、Hei 3(1991)-119763和Hei 7(1995)-94716；U.S.Pat.No.4505028、5719410和5387540；IEEE TransactionElectron devices，Vol.43，No.11，November 1996，Akasaka et al，p.1864-1869；Elsevier，Applied Surface Science 117/118(1997)312-316，Na kajima et al；Nakajima et al，Advanced metalizationconference，Japanese Session，Tokyo Univ.(1995)；以及其他类似出版物。
此外，氮氧化合公开于U.S.Pat.No.4282270，以及其他类似出版物。此外，氢废气处理公开于U.S.Pat.No.5202096和5088314；Japanese Unexamined Patent Publication No.Hei 8(1996)-83772和9(1997)-75651；以及其他类似出版物。
然而，湿气含量和氧化作用的问题公开于Japanese UnexaminedPatent Publication No.Hei 7(1995)-321102和Sho 60(1985)-107840；U.S.Pat.No.5693578；及其他类似出版物。
此外，使用催化剂的湿气合成公开于Japanese UnexaminedPatent Publication No.Hei 6(1994)-333918、Hei 6(1994)-115903、Hei 5(1993)-152282、Hei 6(1994)-163871、Hei 5(1993)-141871、Hei 5(1993)-144804和Hei 6(1994)-120206；Nakamura et al，Proceedings of 45th Symposium on Semiconductorsand Integrated Circuit Technology，Tokyo Dec.1-2，1993，theElectronic materials committee，p.128-133；及其他类似出版物。
发明内容
在一种CMOS LSI中，其中用0.18μm或更小的栅长度的很小MOSFET构成一个电路，以及在一种DRAM中，其中用0.18μm或更小宽度的栅电极和栅电极层来布线，可想到采用一个栅处理过程，它使用一种包括金属层的低电阻导电材料，以便即使在低电压操作的时候也减小门延迟，并且保证高速操作。
认为可能是这种低电阻栅电极材料的材料是一种所谓的多金属，其中在一个多晶硅膜上层叠一个耐熔金属膜。因为其薄片电阻低约2Ω/□，所以这种多金属不仅可用作栅电极材料，也可用作布线材料。可用的耐熔金属是W(钨)、Mo(钼)以及其他类似金属，它们即使在800℃或更低的低温过程下也表现出有利的低电阻特性，以及高电迁移阻力。顺便地，如果将耐熔金属膜直接层叠在一个多晶硅膜上，可能降低它们之间的粘附，或可能在高温热处理过程中在它们之间的界面处形成高电阻硅化物层。因此，实际的多金属栅按三层结构形成，其中在多晶硅膜与耐熔金属膜之间置于一个由金属氮化物膜例如WNX(氮化钨)所组成的阻挡层。
然而，当对包括耐熔金属膜的导电膜进行蚀刻以形成栅电极时，在栅电极的侧壁处暴露的耐熔金属膜的表面上形成不希望有的氧化物。在栅电极的侧壁上形成的氧化物在随后热处理步骤中升华，并且淀积在栅电极周围的硅和绝缘膜表面上。升华了的金属氧化物淀积在一个处理室的内壁上，以及其他类似部位上，然后再次升华。交替地，它从与一个支架接触的部分再淀积在衬底的表面上，导致污染。这样必然伴有器件的特性变坏。
本发明的一个目的是提供一种技术，用于减少由于构成多金属栅的一部分的耐熔金属的氧化物而引起的衬底污染。
由以下本说明书的描述和附图，本发明的上述和其他目的及新颖特点将显而易见。
在本申请所公开的本发明的多个方面中，将如下简要地描述典型方面的一般概要。
本发明的一种用于制造半导体集成电路器件的方法包括如下步骤：
(a)通过用干蚀刻法使具有硅膜和耐熔金属膜的导电膜形成图形，在半导体晶片的主表面上方形成MISFET的栅电极，其中耐熔金属膜在硅膜上方；
(b)在步骤(a)之后，在使耐熔金属的氧化物还原的条件下，将具有耐熔金属膜的晶片的主表面加热到600摄氏度或更高的温度；
(c)在步骤(b)之后，在包含氢和水汽的混合气氛中基本不使耐熔金属膜氧化的情况下，在所述温度下，对包含硅作为主要成分的晶片的主表面的一部分进行热氧化，其中水汽由氢气和氧气通过催化反应合成；
(d)在步骤(c)之后，通过水或者中性或弱碱性的且基本不包含过氧化氢的化学溶液对晶片的主表面进行湿洗涤；
(e)在步骤(d)之后，将杂质离子引入半导体晶片的主表面。
附图说明
图1是半导体芯片的总平面图，其中形成一个为本发明的一个实施例的半导体集成电路器件；
图2是本发明的一个实施例的半导体集成电路器件的主要部分的平面图；
图3是本发明的一个实施例的半导体集成电路器件的主要部分的截面图；
图4是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图5是半导体衬底的主要部分的平面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图6是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图7是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图8是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图9是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图10是半导体衬底的主要部分的平面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图11是半导体衬底的主要部分的放大截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图12是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图13是半导体衬底的主要部分的放大截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图14是在制造本发明的一个实施例的半导体集成电路器件中所使用的分层式垂直氧化炉的示意图；
图15是表示与图14所示分层式垂直氧化炉连接的一个催化系统的水汽/氢混合气体发生器的示意图；
图16是图15所示水汽/氢混合气体发生器的管道系统图；
图17是表示使用水汽/氢混合气体的氧化还原反应的平衡汽压比(PH2O/PH2)的温度相关性的曲线图；
图18是使用图14所示分层式垂直氧化炉的再氧化工艺程序的说明图；
图19是半导体衬底的主要部分的放大截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图20(a)是在制造本发明的一个实施例的半导体集成电路器件中所使用的单晶片处理式氧化炉的示意图，以及图20(b)是沿图20(a)直线B-B’所取的截面图；
图21是表示氧化还原电位与钨水系统的pH之间关系的状态图；
图22是曲线图，表示借助于总反射荧光X射线对用水洗涤在W膜表面上形成的天然氧化膜的除去效果进行测量的结果；
图23是半导体衬底的主要部分的放大截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图24是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图25是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图26是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图27是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图28是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图29是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图30是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图31是半导体衬底的主要部分的平面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图32是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图33是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图34是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图35是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图36是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图37是半导体衬底的主要部分的截面图，表示本发明的一个实施例的半导体集成电路器件的制造方法；
图38是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图39是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图40是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图41是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图42是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图43是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图44是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图45是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图46表示多个曲线图，各表示借助于X射线衍射测量对构成栅电极一部分的WNX膜的形成期间的氮流率与WNX膜的晶体结构之间的关系进行检查的结果；
图47(a)和图47(b)是曲线图，各表示在不同温度下保持氩气的流率的时候，对通过改变氮气流率而形成的WNX膜进行热处理所得到的膜应力的测量结果；
图48是曲线图，表示栅电极的耐电压与WNX膜/多晶硅膜界面的接触电阻之间关系的检查结果，该栅电极包括一个通过改变氮气与氩气之间的流率比而形成的WNX膜；
图49是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图50是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图51是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图52是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图53是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图54是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图55是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图56是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图57是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图58是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图59是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图60是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图61是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图62是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图63是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图64是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图65是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图66是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图67是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图68是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图69是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图70是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图71是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图72是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图73是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；
图74是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法；以及
图75是半导体衬底的主要部分的截面图，表示本发明的另一个实施例的半导体集成电路器件的制造方法。
具体实施方式
以下，将参考附图详细地描述本发明的实施例。顺便地，在全部用于说明实施例的图中，具有相同功能的元件用同样标号和符号表示，并且省略其重复描述。此外，在以下实施例中，除特别需要时，原则上将不重复对相同或类似部分的描述。
此外，在以下实施例中，为了描述方便，如果必要，可能将个别实施例分成多个部分或实施例。除非另有指定，它们不是相互不相关的，而是一个可能与另一个的部分或全部的变化例子、细节或补充陈述相关。此外，在以下实施例中，当提到元件数及其他类似数时(包括数字、数值、数量、范围及其他类似数)，除另有指定时，以及除原则上这样的数明显地限于特定数时，它们不限于特定数，并且可以等于或大于，或等于或小于特定数。此外，在以下实施例中，不用说除另有指定时，以及除原则上假定它们明显地是必不可少的时，组成元件(包括基本步骤及其它类似方面)不一定是必要的。
类似地，在以下实施例中，当提到组成元件的形状和位置关系以及其他类似方面时，除另有指定时，以及除原则上假定它们明显不为这样时，它们构成为包括形状及其他类似方面大致上类似或相似的组成元件。这对上述数值和范围也为真。
然而，半导体集成电路晶片或半导体晶片表示单晶硅衬底(一般地，形状为大致圆形)，蓝宝石衬底，玻璃衬底，其他绝缘、半绝缘或半导电衬底，以及其他类似衬底，和它们的合成衬底。此外，除另有指定外，这里使用的术语“半导体集成电路器件”(或“电子器件”、“电子电路器件”或其他类似术语)不仅包括在单晶硅衬底上形成的器件，而且包括在上述各种衬底，以及还有其他各种衬底，例如SOI(硅绝缘体)衬底、用于制造TFT(薄膜晶体管)液晶的衬底以及用于制造STN(超扭转向列)液晶的衬底上形成的器件。
在提到材料、气体成分及其他类似方面的情况下，除另有指定外，除纯材料外，表示一种包括该材料作为主成分的材料，以及其他类似材料，并且添加其他成分是可接受的。
例如，对于气体成分，除主反应气体和处理气体外，添加不直接起作用的添加气体、稀释气体、辅助气体或其他类似气体是可接受的。
此外，在提到氧化硅膜的情况下，除另有指定外，它们构成为一般包括含有各种添加剂和辅助成分的各种基于氧化硅的膜，即PSG(磷硅酸盐玻璃)膜、BPSG(硼磷硅酸盐玻璃)膜、TEOS(四乙氧基硅烷)氧化膜、氮氧化硅膜等，以及其他单膜或合成膜。
此外，在提到氮化硅的情况下，它不仅包括Si3N4，而且包括一种绝缘膜，这种绝缘膜为硅的氮化物，并且具有类似成分。
关于栅氧化膜，这些膜包括硅热氧化膜和氮氧化硅膜，另外有其他热氧化膜、淀积膜和涂式膜。在材料方面，除氧化硅膜外这些材料包括非硅型金属氧化物，绝缘氮化物例如氮化硅，或其合成膜。
然而，在用于衬底表面的导电面积和淀积膜的导电面积的材料各称为“硅”或“硅基”的情况下，除另有指定外，这些材料包括相对纯的硅部件，以及另外，通过对硅添加杂质和添加剂而得到的材料，各含有硅作为主要成分的导电部件(例如，包括SiGe合金，它是一种含有50％或更多Ge的硅基合金。例如，栅多晶硅部分和沟道面积由SiGe组成)，以及其他类似材料。此外，除非技术上冲突，可接受这些材料在形成的早期具有高电阻。
此外，淀积膜或其他类似膜的有些在淀积的早期是非晶的，但是由于随后热处理而立即变成多晶状态。除在认为特别必要时外，它们可以从早期开始就用它们的后来形状来表示，以避免表达上的冲突。例如，对于多晶硅，膜在淀积的早期为非晶态，并且通过随后热处理而变成多晶硅。然而，不用说也能从开始就用多晶硅。如果膜在淀积的早期为非晶态，则在防止离子注入时的沟道效应方面，避免干蚀刻或其他类似处理时取决于粒块形状的可加工性所引起的困难方面，实现热处理之后的低薄片电阻方面，以及其他类似方面，
具有多个优点。
此外，与本发明的实施有关的其他技术在以下本发明人参与其中的申请中详细地公开。也就是，这些申请是：Japanese PublishedExamined Application No.2000-118491；Japanese PublishedUnexamined Application No.Hei 09(1997)-172011、Hei 10(1998)-335652、Hei 10(1998)-340909、Hei 11(1999)-330468和Hei10(1998)-349285；U.S.Pat.No.6066508；WO 98/39802；WO97/28085；以及其他类似申请。
(实施例1)
图1是一个半导体芯片1A的总平面图，其上形成本实施例的DRAM(动态随机存取存储器)。在矩形半导体芯片1A的主表面上，形成一个例如具有256Mbit(兆比特)存储容量的DRAM。DRAM主要由一个由多个存储器阵列(MARY)所制成的存储单元，和一个在其周围设置的外围电路部分PC而组成。在半导体芯片1A的中心部分，将多个压焊区BP安排在一行，使连接端子例如接合线与压焊区BP连接。
图2是半导体衬底的平面图，表示DRAM的存储器阵列(MARY)的一部分。图3是表示DRAM的半导体衬底的主要部分的截面图。顺便地，图3的左手边区域是沿图2直线A-A所取的截面图；中心区域是沿图2直线B-B所取的截面图；以及右手边区域是表示外围电路部分(PC)的一部分的截面图。
在一个例如由p型单晶硅组成的半导体衬底(以下称为衬底；可选择地，也可能称为半导体晶片或简单地称为晶片)1的主表面上，形成各元件隔离沟2、各p型阱3和各n型阱4。在存储器阵列的p型阱中，形成多个存储单元，各由一个n沟道型存储单元选择MISFET(金属绝缘体半导体场效应晶体管)Qt，和一个在其顶部形成的信息存储电容元件C所组成。
存储单元选择MISFET Qt主要由一个栅绝缘膜6、一个栅电极7A和一对n型半导体区(源极和漏极)9组成，栅电极7A在一个除活性区L以外的区域构成字线WL。栅电极7A(字线WL)例如由一个所谓多金属结构的导电膜组成，其中在一个掺杂P(磷)的n型多晶硅膜上层叠一个WNx(氮化钨)膜和一个W膜。
DRAM的外围电路部分PC由一个所谓互补MIS电路组成，其中结合多个n沟道型MISFET Qn和多个p沟道型MISFET Qp。n沟道型MISFET Qn在p型阱3中形成，并且主要由栅绝缘膜6、栅电极7B和一对n+型半导体区(源极和漏极)12组成。然而，p沟道型MISFETQp在n型阱4中形成，并且主要由栅绝缘膜6、栅电极7C和一对p+半导体区(源极和漏极)13组成。栅电极7B和7C由和存储单元选择MISFET Qt的栅电极7A(字线WL)那样相同的多金属结构导电膜组成。在栅电极7B和7C的侧壁上，形成由氮化硅膜组成的侧壁隔膜11s。
在存储单元选择MISFET Qt、n沟道型MISFET Qn和p沟道型MISFET Qp上，形成一个覆盖各栅电极7A(字线WL)的顶部和侧壁的氮化硅膜11，以及一个夹层绝缘膜15。夹层绝缘膜15例如由一个旋压玻璃膜(用涂覆工艺形成的基于氧化硅的绝缘膜)，和一个在其上形成的两层氧化硅膜组成。
在一对构成各存储单元选择MISFET Qt的源极和漏极的n型半导体区9上，形成有接触孔16和17，它们通过在夹层绝缘膜15和下面的氮化硅膜11中开窗而形成。在这些接触孔16和17内部，嵌入例如由掺杂有P(磷)的n型多晶硅膜组成的塞件18。
在夹层绝缘膜15上，形成一个氧化硅膜19。在氧化硅膜19中在一对接触孔16和17中的一个(接触孔16)上形成一个通孔20。通孔20安排在位于活性区L外面的元件隔离沟2上面，并且在其内部嵌入一个例如由两层导电膜组成的塞件23，其中在一个TiN(氮化钛)膜上层叠一个W膜。嵌入通孔20的塞件23通过塞件18与存储单元选择MISFET Qt的源极和漏极中的一个(由两个存储单元选择MISFET Qt共享的n型半导体区9)电连接。
在外围电路部分的氧化硅膜19和下面夹层绝缘膜15中形成接触孔21和22。接触孔21在一对分别构成n沟道型MISFET Qn的源极和漏极的n+型半导体区(源极和漏极)12上形成。然而，接触孔22在一对分别构成p沟道型MISFET Qp的源极和漏极的p+型半导体区(源极和漏极)13上形成。在接触孔21和22中嵌入塞件23，它由和嵌入存储器阵列的通孔20中的塞件23相同的导电材料组成。
在存储器阵列的氧化硅膜19上，形成多个用于读出存储单元的数据的位线BL。位线BL安排在元件隔离沟2上面，并且以相等宽度和相等间隔与栅电极7A(字线WL)正交的方向延伸。通过在下面氧化硅膜19中形成的通孔20中的塞件23，和在下面接触孔16中的塞件18，位线BL各与各存储单元选择MISFET Qt的源极和漏极中的一个(n型半导体区9)连接。位线BL例如由一个导电膜组成，其中在一个WNx膜上层叠一个W膜。
在外围电路部分PC的氧化硅膜19上，形成第一层布线30至33。这些布线30至33由和位线BL相同的导电膜组成，并且如后文所述与位线BL同时形成。通过在氧化硅膜19和15中形成的接触孔21中的塞件23，布线30和31与n沟道型MISFET Qn的源极和漏极(n+型半导体区12)电连接。通过在氧化硅膜19和15中形成的接触孔22中的塞件23，布线32和33与p沟道型MISFET Qp的源极和漏极(p+型半导体区13)电连接。
在位线BL和第一层布线30至33上，形成一个夹层绝缘膜40。如下面夹层绝缘膜15那样，夹层绝缘膜40由一个旋压玻璃膜和一个在其上形成的两层氧化硅膜组成。使其表面平坦化，以便在整个衬底几乎为相同高度。
在存储器阵列的夹层绝缘膜40和下面氧化硅膜19中，形成通孔43。通孔43各安排在下面接触孔17正上方。在其内部，例如嵌入一个由掺杂P(磷)的n型多晶硅膜组成的塞件44。
在夹层绝缘膜40上，形成一个氮化硅膜45和一个大厚度的氧化硅膜46。在存储器阵列的氧化硅膜46中形成的各深槽47内部，形成一个信息存储电容元件C，它由一个下电极48、一个电容绝缘膜49和一个上电极50组成。信息存储电容元件C的下电极48例如由掺杂P(磷)的低电阻n型多晶硅膜组成。它通过通孔43和在其下面形成的接触孔17，与存储单元选择MISFET Qt的n型半导体区(源极和漏极)9的另一个电连接。然而，信息存储电容元件C的电容绝缘膜49例如由Ta2Q5(氧化钽)膜组成，并且上电极50例如由TiN膜组成。
在信息存储电容元件C上，形成一个氧化硅膜51。此外，在其上面形成约两层的Al布线，但未示出。
然后，参考图4至图37，将逐步地描述用于制造如上所述构成的本实施例的DRAM的方法的一例。
首先，如图4所示，准备一个例如由p型单晶硅组成的衬底(晶片)1。在其主表面上形成元件隔离沟2。然后，将B(硼)和P(磷)离子分别注入衬底1的一个部分和另一个部分。随后，在约950℃下使衬底1热处理约10分钟，以便使这些杂质扩散。结果，形成各p型阱3和各n型阱4。元件隔离沟2按下列方式形成。例如，蚀刻衬底1的元件隔离区，以形成各有约350nm深度的沟。随后，用CVD(化学汽相淀积)工艺在各沟内部和在衬底1上淀积氧化硅膜5。然后，用化学机械抛光(CMP)工艺除去在沟外的不必要氧化硅膜5。如图5所示，通过形成元件隔离沟2，在存储器阵列的衬底1上形成多个活性区L，它们各具有由元件隔离沟2所环绕的细长岛状图形。
然后，用氢氟酸洗涤衬底1的表面。然后，如图6所示，使衬底1蒸汽氧化，从而在p型阱3和n型阱4的表面上形成由氧化硅膜组成的清洁栅绝缘膜6。栅绝缘膜6的厚度例如为6nm。代替氧化硅膜，可以用氮氧化硅膜、氮化硅膜、氧化硅膜和氮化硅膜的合成绝缘膜，以及其他类似膜形成栅绝缘膜6。
然后，如图7所示，在栅绝缘膜6上淀积一个掺杂P(磷)的n型多晶硅膜14n。多晶硅膜14n通过CVD工艺例如用甲硅烷(SiH4)和磷化氢(PH3)作为源气而淀积(膜形成温度＝约630℃)，并且厚度设为约70nm。为了减小电阻，多晶硅膜14n设为具有1.0×1019原子/cm3或更高的P浓度。
此外，多晶硅膜14n还可以用一种含有5％至最大约50％量的Ge(锗)的硅膜来代替。当允许硅含有Ge时，硅的能带隙变窄，并且杂质的固溶度增加。这样有利地引起与上面WNx膜的接触电阻的减小。为了使硅含有Ge，除用离子注入将Ge引入硅膜的工艺外，采用一种工艺，其中通过CVD工艺用甲硅烷(SiH4)和GeH4来淀积含有Ge的硅膜。
然后，用氢氟酸洗涤多晶硅膜14n的表面。然后，如图8所示，在多晶硅膜14n上，用溅射工艺连续地淀积一个厚度约7nm的WNx膜24和一个厚度约70nm的W膜25。随后，在W膜25上，用CVD工艺淀积一个厚度约160nm的氮化硅膜8。WNx膜24起一个阻挡层作用，用于防止多晶硅膜14n与W膜25之间的反应。顺便地，当淀积氮化硅膜8时，可能希望地采用下列过程。为了阻止W膜25的表面的氧化，用能够在相对低温下(约480℃)形成膜的等离子CVD工艺，在W膜25上淀积一个厚度约10nm的薄氮化硅膜。然后，在约950℃下执行约10秒的灯退火，以除去氮化硅膜中的气体成分。其后，为了得到致密膜，用低压CVD工艺(膜形成温度＝约780℃)淀积一个厚度约150nm的氮化硅膜。可选择地，用等离子CVD工艺在W膜25上淀积一个氧化硅膜。然后，用低压CVD工艺在其上淀积氮化硅膜8。
然后，如图9所示，通过将氮化硅膜8上形成的一个光刻胶膜26用作掩模，依次地干蚀刻氮化硅膜8、W膜25、WNx膜24和多晶硅膜14n。结果，在存储器阵列的栅绝缘膜6上形成栅电极7A(字线WL)，并且在外围电路部分的栅绝缘膜6上形成栅电极7B和7C。如图10所示，形成各栅电极7A(字线WL)，以便沿与各活性区L的长边正交的方向延伸。栅电极7A(字线WL)的线宽(栅长度)和相邻栅电极7A(字线WL)之间的间距例如为0.13Lμm至0.14μm。
因此，通过采用多晶金属结构，其中构成栅电极7A(字线WL)及栅电极7B和7C的导电材料的一部分由一种低电阻金属(W)组成，使薄片电阻降至约2Ω/□或更小。这样阻止门延迟，这样能够实现DRAM的高速操作。
顺便地，如图11所示，在用于形成栅电极7A(字线WL)、7B和7C的干蚀刻步骤中，希望地使栅绝缘膜6在栅电极7A(字线WL)、7B和7C周围的衬底1上留下很薄(例如，厚度约3nm)。如果这个干蚀刻使栅绝缘膜6下面的衬底1暴露，则在随后热处理步骤中在衬底1的表面上直接淀积含有W的污染，W是栅电极材料的一部分。结果，可能形成一种难以用一般洗涤处理除去的反应产物，例如硅化钨。
然后，将衬底1从干蚀刻设备转送到一个灰化设备。如图12所示，通过灰化用O2等离子除去光刻胶膜26。
当衬底1从干蚀刻设备转送到灰化设备时，衬底1的表面在处理期间暴露于空气。此外，当通过灰化用O2等离子除去光刻胶膜26时，衬底1的表面暴露于O2等离子气氛。因此，如图13所示，在完成灰化时，在栅电极7A、7B和7C的各侧壁处暴露的W膜25的表面上，形成不希望有的氧化物(WOx)27。氧化物27在随后热处理步骤中升华，并且淀积在热处理室的内壁及其它部位上。然后，它再淀积在衬底1的表面上，结果导致污染。这样必然伴有器件的特性的变坏(DRAM的刷新失败或其他类似问题)。
如前所述，在用于形成栅电极7A、7B和7C的干蚀刻步骤中，栅电极7A、7B和7C的侧壁的下部，和外围区上的栅绝缘膜6在一定程度上也被切去，结果与早期形成时的膜厚度比较导致较小膜厚度(见图13)。因此，如果使膜保留为这个样子，则出现如栅耐电压降低的缺点。在这样情况下，为了修补和再生变薄的栅绝缘膜6，按以下方式执行再氧化处理。
图14是表示分层式垂直氧化炉的一例的示意图，用于栅绝缘膜6的再氧化处理。垂直氧化炉150包括一个由石英管组成的室151，和一个安排在周围用于加热晶片(衬底)1的加热器152。在室151内部，安排一个用于水平保持多个晶片1的石英舟153。此外，在室151的底部，连接一个用于引入水汽/氢混合气体和清洗气体的进气管154，和一个用于排出这些气体的排气管155。在进气管154的另一端，连接一个如图15和图16所示的气体发生器140。
图15是表示一个与分层式垂直氧化炉150连接的催化系统的水汽/氢混合气体发生器的示意图。图16是气体发生器的管道系统图。气体发生器140包括一个由耐热耐腐蚀合金组成的反应器141。在其内部，安装一个由催化金属例如Pt(铂)、Ni(镍)、Pd(钯)或其他类似金属制成的线圈142，和一个用于加热线圈142的加热器143。通过管道145从储气罐144a、144b和144c向反应器141引入一种由氢和氧制成的处理气体，和一种由惰性气体例如氮制成的清洗气体。此外，在储气罐144a、144b和144c与管道145之间，安装有用于个别地控制它们的各自气体量的质量流量控制器146a、146b和146c，以及用于打开和关闭它们的各自气体通道的关断阀147a、147b和147c。结果，用它们精确地控制引入反应器141的气体的量和成分比。
引入反应器141的处理气体(氢和氧)与加热到约350℃至450℃的线圈142形成接触，并且被激发。结果，由氢分子形成氢原子团( )，并且由氧分子形成氧原子团( )。这两种原子团化学上非常活性，并且因此快速反应以形成水( )。因此，通过在反应器141中引入一种含有氢的处理气体，使氢含量超过水(水汽)形成的克分子比(氢∶氧＝2∶1)，有可能产生一种水汽/氢混合气体。该混合气体与从图16所示的稀释线148供给的氢混合，并且调节到具有希望湿气浓度的水汽/氢混合气体。然后，将结果形成的气体通过进气管154引入垂直氧化炉150的室151。
如上所述的催化系统气体发生器140能够精确地控制参与形成水的氢和氧的量，以及它们的比。这样使得有可能从百万分之几数量级的非常低浓度，到百分之几十的高浓度的宽广范围之内，高度精确地控制引入室151的水汽/氢混合气体中所含有的水汽的浓度。此外，水在处理气体引入反应器141时即刻形成。因此，有可能实时得到一种具有希望水汽浓度的水汽/氢混合气体。这样还能使外来物质的混合最小化，这样允许将清洁水汽/氢混合气体引入室151。顺便地，反应器141中的催化金属不限于上述金属，只要它能够将氢和氧转化成它们的原子团。除使用线圈形式的催化金属，还可以按下列形式使用催化金属：例如将它加工成空心管或细纤维过滤器，使处理气体允许通过其中。
图17是表示使用水汽/氢混合气体的氧化还原反应的平衡汽压比(PH2O/PH2)的温度相关性的曲线图，其中曲线(a)至(e)分别表示W、Mo、Ta(钽)、Si和Ti(钛)的平衡汽压比。如所说明，通过将引入垂直氧化炉150的室151中的水汽/氢混合气体的水汽/氢部分压力比设在曲线(a)和(d)之间的区域范围之内，有可能选择地使硅所制成的衬底1氧化，而不使构成栅电极7A、7B和7C的W膜25和WNx膜24氧化。此外，如所说明，金属(W、Mo、Ta和Ti)和硅两者的氧化率都随水汽/氢混合气体中的水汽浓度增加而增加。因此，通过增加引入室151中的水汽/氢混合气体中的水汽浓度，有可能选择地用较短时间的热处理使硅氧化。顺便地，当栅电极7A、7B和7C的各金属部分由Mo(钼)组成时，通过将水汽/氢部分压力比设在曲线(b)与(d)之间的区域范围之内，有可能选择地仅使硅氧化而不使Mo膜氧化。
然后，将参考图18描述使用分层式垂直氧化炉150的再氧化工艺程序的一例。
首先，将保持多个晶片1的石英舟153装入充满清洗气体(氮)的室151中。使石英舟153装入其中所需的持续时间约10分钟。在这个步骤，预先将室151中的清洗气体(氮)预热，以缩短晶片1的加热时间。然而，预热温度的上限应该设为小于500℃，因为在栅电极7A、7B和7C的各侧壁上形成的氧化物27趋于在高温下升华。
然后，通过进气管154将氢气引入室151约10分钟，以便执行室151中的气体替换。结果，室151的内部充满一种使氧化钨27还原的气氛。然后，当继续向室151供入氢气的时候，经过约30分钟至40分钟，将晶片1加热到600℃或更高的温度，例如800℃。为了仅将氢气引入室151，希望在反应器141之前切断氧的供给，并且仅供给氢。
通过在按这样方式使栅电极7A、7B和7C的各侧壁上的氧化物27还原的条件下加热晶片1，使氧化物27的大部分还原，结果形成W。因此，有可能使室151中升华的氧化物27的量保持在非常低的水平。这样在栅绝缘膜6的再氧化处理步骤中允许衬底1的污染保持在非常低的水平。因此，改善了DRAM的可靠性和制造产量。
然后，将氧和过量氢引到气体发生器140的反应器141，并且在室151中引入一种水汽/氢混合气体，其中在部分压力比下含有约10％量的由氧和氢通过催化作用生成的水。然后，使室151中的水汽/氢混合气体保持在800℃的温度下，以及常压的压力下，或在次大气压区中，即约10％至约50％的大气压的减压区。因此，使晶片1的表面经受25分钟至30分钟的氧化处理。顺便地，氧化处理也可以按照氧化炉的类型在进一步减压的区中执行。然而，当氧化处理期间的压力低时，在栅电极7A、7B和7C的各侧壁上留下的氧化物27变得很可能升华。因此，希望将氧化处理期间的压力最小设在约1300Pa或更大。
如图19所示，通过执行上述氧化处理，使栅电极7A、7B和7C的外围部分中的衬底1再氧化。因此，在先前干蚀刻步骤中变薄的栅绝缘膜6的厚度成为与初始膜厚度(6nm)近似相同。此外，通过将引入室151的水汽/氢混合气体的水汽/氢部分压力比设在图17所示曲线(a)与(d)之间的区域范围之内，执行这个氧化处理。因此，将不会使构成栅电极7A、7B和7C的W膜25和WNx膜24氧化。
然后，通过切断反应器141之前的氧的供给，当仅向室151供给氢的时候，经过约30分钟至40分钟，使晶片1冷却到小于500℃例如400℃的温度。随后，停止氢气的供给，并且用约10分钟向室151引入氮气。因此，执行气体替换，然后，从室151卸下石英舟153。顺便地，当用于将室151中的气氛从氢气氛转换为氮气氛的温度高时，栅电极7A、7B和7C的各侧壁上的W膜25及留下未还原的氧化物27可能升华。因此，更希望在晶片1的温度减小到约300℃至200℃之后，执行用氮气对氢气的替换。然而，不用说，当对氧化处理所必需的时间要求相对不严格时，将晶片1的温度减小到约100℃，更优选地70℃至室温，然后执行到氮气氛的转换，则这样过程更能够抑制W膜25的氧化。
上述栅绝缘膜6的再氧化处理也能用一个采用RTA(快速热退火)的单晶片处理式氧化炉来执行。图20(a)是表示用于再氧化处理的单晶片处理式氧化炉的一例的示意图。图20(b)是沿图20(a)直线B-B’所取的截面图。
单晶片处理式氧化炉100包括一个多壁石英管组成的室101，并且具有用于加热其下面的晶片1的卤素灯107。室101其中容纳一个盘形均热环103，用于使卤素灯107供给的热在晶片1的整个表面上均匀地扩散，并且具有一个接受器104，用于在其上水平地保持晶片1。均热环103由一种耐热材料例如石英或SiC(碳化硅)制成，并且借助于一个从室101的壁面伸出的支持臂105所支持。在均热环103的附近安排一个热电偶106，用于测量由接受器104所保持的晶片1的温度。
在室101的壁面的一部分上，连接一个用于向室101引入水汽/氢混合气体和清洗气体的进气管108的一端。在进气管108的另一端，连接图15和图16所示的催化系统气体发生器140。在进气管108的附近，安排一个具有大量透孔109的隔板110。引入室101的气体通过这个隔板110的透孔109，并且在室101的内部均匀地分布。室101的壁面的另一部分与一个用于将引入室101的气体排出的排气管111的一端连接。
除使晶片1一个接一个经受氧化处理外，使用单晶片处理式氧化炉100的再氧化过程几乎与使用分层式垂直氧化炉150的再氧化过程相同。然而，通过灯加热使晶片1的加热和冷却在非常短时间内(一般地，约几秒)执行，并且因此在室温下装入/卸下晶片1。
将对使用如上所述的单晶片处理式氧化炉100的再氧化过程的一例给出描述。首先，打开先前充满室温清洗气体(氮)的室101，并将经过栅电极7A、7B和7C的处理的晶片1装在接受器104上。然后，关闭室101，并且在其中引入氢气。结果，室101的内部充满氢气氛。然后，当保持气氛的时候，用约5秒将晶片1加热到600℃或更高的温度，例如950℃。
然后，将氧和过量氢引入气体发生器140的反应器141，并且在室101中引入一种水汽/氢混合气体，其中在部分压力下含有约10％量的由催化作用所形成的水。然后，点亮卤素灯107，并且当将室101中的水汽/氢混合气体的温度保持在950℃的时候，使晶片1的表面经受约3分钟的氧化处理。
然后，将卤素灯107关掉，并且停止供给水汽/氢混合气体，以便使室101的内部再充满氢气氛。其后，当保持该气氛的时候，将晶片1冷却到小于500℃的温度，例如400℃约10秒。然后，停止供给氢气，并且向室101引入氮气，以便执行气体替换。其后，当室101的内部的温度降到约室温时，卸下晶片1。同样在这种情况下，更希望在晶片1的温度降到约300℃至200℃之后，执行用氮气对氢气的替换。然而，不用说，当氧化处理所必需的时间要求相对不严格时，将晶片1的温度降到约100℃，更优选地70℃至室温，然后执行到氮气氛的转换，则这样过程更能够抑制W膜25的氧化。
通过执行上述再氧化处理，有可能如使用分层式垂直氧化炉150的再氧化处理那样，使栅绝缘膜6的厚度增加，而不使构成栅电极7A、7B和7C的W膜25和WNx膜24氧化。此外，通过在使栅电极7A、7B和7C的各侧壁上的氧化物27还原的条件下加热或冷却晶片1，有可能使室151中升华的氧化物27的量保持在非常低的水平。这样允许在栅绝缘膜6的再氧化处理步骤中将衬底1的污染保持在非常低的水平。本发明人的试验表示如下。在使用分层式垂直氧化炉150的情况下，或在使用单晶片处理式氧化炉100的情况下，通过执行到希望温度的加热，以及随后在还原氢气氛中的冷却，与在氮气氛中执行冷却或加热的情况比较，使衬底1的表面上淀积的氧化物27的量减小约2或3个数量级。
顺便地，在上述再氧化过程中，晶片1的加热和冷却是在氢气氛中进行的。然而，它也可以在另一种能够使氧化钨还原的气体，例如氨(NH3)、CO、N2O或其他类似的气氛中进行。然而，当使用这样的气体时，要求安装氧化炉的附加管道系统及其他类似系统。然而，关于清洗气体，除氮外，也可以使用稀有气体，例如氩(Ar)、氦(He)和氙(Xe)。
在上述再氧化过程中，用水汽/氢混合气体使晶片1氧化。然而，也可以使用其它能够使硅氧化而不使W膜和Mo膜氧化的气体，例如氧化气体，如氧(O2)、NO、CO和CO2，以及这样的氧化气体和水汽/氢混合气体的混合气体。然而，CO或CO2在热处理期间可能与W或Mo起反应，以形成异物例如碳化物，并且因此要求在使用时对这点引起注意。
应用上述再氧化过程，使衬底1的表面上的氧化物污染保持在非常低的水平。因此，与加热到希望温度，并在氮气氛中执行随后冷却的情况比较，有可能使衬底1的表面上淀积的氧化物27的量减小约2或3个数量级。
然而，即使在再氧化过程中在还原气氛中执行晶片1的加热和冷却，也可能在再氧化过程期间淀积微量氧化物污染。在这种情况下，在随后步骤的杂质离子注入期间，氧化物污染可能撞入栅绝缘膜6，使元件的电特性变坏。
在这样情况下，有效地在过程转换到随后离子注入步骤之前，湿洗衬底(晶片)1的表面，从而更大地降低氧化物污染的水平。然而，这个步骤的洗涤要求在栅电极7A、7B和7C的各侧壁处暴露的W膜25将不被氧化的条件下执行。特别地，在再氧化过程中暴露于还原气氛的W膜25在表面处变得比正常W膜更活性，并且由于氧化物27的还原而使表面积增加。因此，它在再氧化过程之前比W膜更易氧化。
因此，同样在这个洗涤步骤中，必须避免使用酸性溶液。也就是，希望用还原溶液执行洗涤，而且也能同时除去栅电极7A、7B和7C的各侧壁处暴露的W膜25的表面上的氧化钨。为了实现这些条件，本发明人发现希望使用这样的水，它在图21所示的钨水系统的氧化还原电位与pH相位图中(这个相位图描述于：Emil A.Knee，ChilkundaRaghunath，Srini Raghavan and Joong S.Jeon：Electrochemistry ofChemical Vapor Deposited Tungsten Films with Relevance toChemical Mechanical Polishing，J.Electrochem.Soc.，Vol.143，No.12，pp.4095-4100，December，1996)，具有在W存在区与WO4负离子存在区之间的边界附近的特性。
作为实验的结果，通过使用这样的水，使W膜表面上存在的氧化钨(WOx)作为WO4的负离子溶于水。其后，W膜表面几乎不被氧化。此外，在使用中性或弱碱性净化水，或pH在6.5或更大且小于12范围内，更优选地pH在7或更大且小于10.5范围内的化学溶液的情况下，产生这样的希望效果。另外，也有可能仅用净化水洗涤而使氧化物污染除去约3个数量级。然而，当用在净化水中添加约0.2mg/l至2mg/l量的氢气而准备的含氢水执行洗涤时，有可能使氧化物污染的除去率比使用净化水的情况提高约1.5倍。
为了提高氧化物污染的溶解效率，也可以使用通过对净化水或含氢水添加氨而制成弱碱性的水溶液。作为实验的结果，通过对水添加0.2mM至120mM氨，有可能使pH到11.5，并且氧化还原电位从580mV到870mV还原电位。结果，有可能使表面上形成的氧化钨溶于水，并且在不使W膜氧化下除去氧化钨。这个结果指示有可能溶解和除去在栅电极周围的氧化硅膜上淀积的WOx。这样能够减少在随后热处理步骤中升华的氧化钨的量，这样允许阻止LSI的污染。
上述优选使用的水或化学溶液基本不含使W膜容易氧化的过氧化氢。可选择地，即使它含有少量的过氧化氢，当将30wt％浓度的过氧化氢作为100％时，则应该使用按体积比不含有0.3％或更多量的过氧化氢的水或化学溶液。
但是，对于用水或化学溶液洗涤晶片1，有可能通过应用超声波机械振动或其他类似方法来进一步提高污染的除去效率。此外，为了防止除去的污染再淀积，更希望不在静止水状态而在流动水状态下执行洗涤。当执行流动水洗涤时，可想到由于在水-SiO2界面处出现的电偶层而引起的淀积WOx的除去效果，和流动水的动电位(ζ电位)，而使污染还原效果提高。
如上所述，在再氧化过程中暴露于还原气氛的W膜比正常W膜易于氧化。因此，上述洗涤应该在再氧化处理之后立即执行。在这种情况下，针对由于转送期间与空气的接触而引起的氧化的措施，例如氧化炉与洗涤设备之间的直接连接也有效。
图22是曲线图，表示借助于总反射荧光X射线对用水洗涤W膜表面上形成的天然氧化膜的除去效果进行测量的结果。至于W膜，使用在室温下形成的W膜，和在500℃下形成的W膜。在500℃下形成的W膜具有下列特点：该膜比在室温下形成的W膜具有较高的结晶度，并且因此较小可能形成天然氧化膜。此外，在任一情况下，得到以下结果。天然氧化膜量随水温从室温开始增加而增加。当温度超过约60℃时，洗涤能力超过天然氧化膜的量的增加，结果带来除去效果的增加。这样表示如下。通过将洗涤期间水或化学溶液的温度设在室温至小于50摄氏度，或在70摄氏度或更大，并且更优选地在室温至小于45摄氏度，或在75摄氏度或更大，有可能有效地除去天然氧化膜。
然后，如图23所示，用光刻胶膜28覆盖各p型阱3的顶部，并且将B(硼)离子注入各n型阱4。随后，通过灰化除去光刻胶膜28。然后，如图24所示，用光刻胶膜29覆盖n型阱4的顶部，并且将As(砷)离子注入p型阱3。B和As的各自剂量例如为3×1013原子/cm2。
然后，在通过灰化除去光刻胶29之后，为了除去衬底1的表面上淀积的灰化残留物，湿洗衬底1的表面。由于要求湿洗在不使栅电极7A、7B和7C的各侧壁处暴露的W膜(25)将被氧化的条件下执行，所以在再氧化过程之后立即使用在洗涤步骤中所使用的净化水或化学溶液。
然后，用灯退火使衬底1在约950℃氮气氛中经受约10秒热处理，以电激活杂质。结果，如图25所示，在p型阱3中在栅电极7A和7B各自的相对侧上形成n-型半导体区9，并且在n型阱4中在栅电极7C的相对侧上形成p-型半导体区10。其后，为了除去通过热处理来激活杂质而从栅电极7A、7B和7C的各侧壁升华，并再淀积在衬底1的表面上的非常少量的氧化物污染，也可以洗涤衬底1的表面。对于洗涤，希望在再氧化过程之后立即使用在洗涤步骤中所使用的净化水或化学溶液。
然后，如图26所示，在衬底上淀积一个厚度约50nm的氮化硅膜11。通过低压CVD工艺例如使用甲硅烷(SiH4)和氨(NH3)作为源气来淀积氮化硅膜11。氮化硅膜11的膜形成流程例如如下。
首先，将晶片1装入一个先前充满氮的低压CVD设备的室中。将室内的预热温度设为小于500℃。然后，仅对室内供入为源气的一部分的氨，以便使室内充满一种气氛，从而使氧化钨还原。然后，当继续向室内供入氨的时候，将晶片1加热到600℃或更高的温度，例如730℃至780℃。然后，向室内供入氨和甲硅烷，并且允许这些气体相互反应，从而淀积氮化硅膜11。氮化硅膜11的模形成时间约10分钟。然后，停止供给甲硅烷，并且当仅继续供给氨的时候，使晶片1冷却到小于500℃，例如400℃。然后，用氮替换室内的气氛，并且卸下晶片。顺便地，当用于将室内的气氛从氨气氛转换到氮气氛的温度高时，在栅电极7A、7B和7C的各侧壁上的W膜25和留下未还原的氧化物27可能升华。因此，更希望在晶片1的温度降到约300℃至200℃之后，执行用氮气对氨气的替换。然而，不用说，当对淀积氮化硅膜11所需要的时间要求相对不严格时，这样过程更能够抑制W膜25的氧化，其中将晶片1的温度降到约100℃，更优选地70℃至室温，然后执行到氮气氛的转换。
通过按上述方式淀积氮化硅膜11，有可能在高温气氛中在不使构成栅电极7A、7B和7C的W膜25和WNx膜24氧化下淀积氮化硅膜11。此外，在使栅电极7A、7B和7C的各侧壁上的氧化物27还原的条件下加热晶片1，并且因此有可能使室内升华的氧化物27的量保持在非常低的水平。这样允许在氮化硅膜11的膜形成步骤中使衬底1的污染保持在非常低的水平。
顺便地，在上述氮化硅膜11的淀积过程中，在氨气氛中加热和冷却晶片1。然而，可以在能够使氧化钨还原的另外气体中，例如在CO、N2O或其他类似的气氛中加热和冷却晶片1。然而，当使用这样气体时，要求安装CVD设备的附加管道系统以及其他类似系统。然而，关于清洗气体，也可以使用稀有气体，例如氩(Ar)、氦(He)和氙(Xe)。此外，也可以将二氯甲硅烷(SiH2Cl2)和氨的混合气体或其他类似气体用作源气。
按照上述实施例，有可能使衬底1的表面的氧化钨污染浓度降到1×1010原子/cm2或更小的检测极限水平。结果，使DRAM的刷新时间从实现措施前的50ms改进为200ms或更大。
这种氮化硅膜11也能用等离子CVD工艺代替低压CVD工艺而淀积。等离子CVD工艺具有优点，即它能比低压CVD工艺以较低温度(400℃至500℃)形成膜。因此，它具有氧化钨难以形成的优点。然而，它在膜的密集性方面比低压CVD工艺较差。同样在这种情况下，通过在气氛中执行加热和冷却，从而使氧化钨还原，有可能在氮化硅膜11的膜形成步骤中使衬底1的污染保持在非常低的水平。然而，当用等离子CVD工艺淀积氮化硅膜时，在此之前步骤中除去在W膜25的表面上形成的氧化物。因此，有效地在含有氨和氢的还原气氛中执行等离子处理之后执行膜形成。
以下，将简短地描述氮化硅膜11淀积之后的过程。首先，如图27所示，用光刻胶膜(未示出)覆盖存储器阵列的衬底1的顶部，并且非均质地蚀刻外围电路部分的氮化硅膜11，从而在外围电路部分的栅电极7B和7C的侧壁上形成侧壁隔膜11c。
然后，通过在外围电路部分的各p型阱3中注入离子As或P，形成具有高杂质浓度的n+型半导体区(源极和漏极)12。然而，通过在各n型阱4中注入离子B，形成具有高杂质浓度的p+型半导体区(源极和漏极)。按照至此的步骤，完成外围电路部分的n沟道型MISFET Qn和p沟道型MISFET Qp。
然后，如图28所示，在栅电极7A至7C上形成由一个旋压玻璃膜和一个两层氧化硅膜组成的夹层绝缘膜15。然后，用一个光刻胶膜(未示出)作为掩模，通过干蚀刻除去n-型半导体区9上的氮化硅膜。结果，使n-型半导体区9的表面暴露，从而形成接触孔16和17。相对于嵌入元件隔离沟2的氧化硅膜5的蚀刻速度比较，在氮化硅膜11的蚀刻速度变大的这样条件下执行氮化硅膜11的蚀刻。这样防止元件隔离沟5被切深。此外，在非均质地蚀刻氮化硅膜11的这样条件下执行蚀刻，以便在各栅电极7A(字线WL)的侧壁上留下氮化硅膜11。结果，相对于栅电极7A(字线WL)按自对准方式形成各有微小直径的接触孔16和17。
然后，如图29所示，在接触孔16和17内部形成塞件18。塞件18按下列方式形成。用CVD工艺在接触孔16和17内部，以及在夹层绝缘膜15上淀积掺杂P的多晶硅膜。随后，用干蚀刻除去夹层绝缘膜15上的不必要的多晶硅膜。
然后，在氮气氛中热处理衬底1，以便构成塞件18的多晶硅膜中的P扩散于n-半导体区9，从而形成低电阻n型半导体区(源极和漏极)。按照至此的步骤，在存储器阵列中形成存储单元选择MISFETQt。
然后，如图30和31所示，用CVD工艺在夹层绝缘膜15上淀积氧化硅膜19。然后，用光刻胶膜(未示出)作为掩模通过干蚀刻，干蚀刻外围电路部分的氧化硅膜19和下面的夹层绝缘膜15，从而在n沟道型MISFET Qn的源极和漏极(n+型半导体区12)上形成接触孔12，以及在p沟道型MISFET Qp的源极和漏极(p+型半导体区13)上形成接触孔22。然而，同时应用这个步骤，蚀刻存储器阵列的氧化硅膜19，从而在接触孔16上形成通孔20。
然后，如图32所示，在外围电路部分中形成的接触孔21和22以及在存储器阵列中形成的通孔20内部，形成塞件23。塞件23按下列方式形成。例如，在包括接触孔21和22以及通孔20的内部的氧化硅膜19上，用溅射工艺和CVD工艺淀积TiN膜和W膜。然后，用化学机械抛光过程除去氧化硅膜19上的不必要的W膜和TiN膜。
然后，如图33所示，在存储器阵列的氧化硅膜19上形成位线BL，并且在外围电路部分的氧化硅膜19上形成布线30至33。位线BL和布线30至33按下列方式形成。例如，用溅射工艺在氧化硅膜19上淀积W膜和WNx膜。然后，用光刻胶膜作为掩模通过干蚀刻使这些膜形成图形。
然后，如图34所示，在位线BL和布线30至33上形成由一个旋压玻璃膜和一个两层氧化硅膜组成的夹层绝缘膜40。随后，干蚀刻夹层绝缘膜40和下面的氧化硅膜19，以在接触孔17上形成通孔43。然后，在它们各自通孔43内部形成由多晶硅膜组成的塞件44。塞件44按下列方式形成。用CVD工艺在通孔43内部及在夹层绝缘膜40上淀积一个掺杂P的多晶硅膜。随后，用干蚀刻除去在夹层绝缘膜40上的不必要的多晶硅膜。
然后，如图35所示，用CVD工艺在夹层绝缘膜40上淀积氮化硅膜45。随后，用CVD工艺在氮化硅膜45上淀积氧化硅膜46。然后，用光刻胶膜作为掩模而干蚀刻存储阵列中的氧化硅膜46。随后，干蚀刻下面的氮化硅膜45，以在它们各自通孔44上形成槽47。
然后，如图36所示，在各槽47的内壁上形成由多晶硅组成的各信息存储电容C的下电极48。下电极48按这样方式形成。首先，用CVD工艺在槽47内部及在氧化硅膜46上淀积一个掺杂P(磷)的非晶硅膜(未示出)。其后，用干蚀刻除去在氧化硅膜46上的不必要的非晶硅膜。然后，用基于氢氟酸的洗涤液来湿洗各槽47内部留下的非晶硅膜的表面。其后，在减小压力气氛下对非晶硅膜的表面供给甲硅烷(SiH4)。随后，热处理衬底1，以便使非晶硅膜多晶化，并且在表面上生长硅粒。结果，形成各由表面粗糙的多晶硅膜所组成的下电极48。表面粗糙的多晶硅膜具有大表面积，这样允许增加各自小型化的信息存储电容元件C的可存储电荷量。
然后，如图37所示，在它们各自槽47内部形成的下电极48的表面上，以及在槽47外部的氧化硅膜46的表面上，用CVD工艺淀积一个用作信息存储电容元件C的电容绝缘膜49的Ta2O5(氧化钽)膜。随后，在氧气氛中热处理衬底1，从而使Ta2O5膜变性和结晶。随后，在Ta2O5膜上淀积用作各信息存储电容元件C的上电极50的TiN膜，并且用蚀刻除去外围电路部分中的Ta2O5膜和TiN膜。这样结果形成信息存储电容元件C，它各由TiN膜所组成的上电极50、Ta2O5膜所组成的电容绝缘膜49以及多晶硅膜所组成的下电极48而组成。此外，至此的步骤导致完成DRAM的存储单元，它各由存储单元选择MISFET Qt和与其串联连接的信息存储电容元件C而组成。
其后，用CVD工艺在信息存储电容元件C上淀积氧化硅膜50。此外，在其上形成一个未示出的约两层的Al布线，从而完成上述图2和图3所示的本实施例的DRAM。
(实施例2)
本实施例涉及一种对其应用本发明的逻辑合并DRAM。参考图38至图45，将逐步描述其制造方法的一例。顺便地，表示本制造方法的各截面图的左手边部分表示DRAM的存储器阵列的一部分，而其右手边部分表示逻辑部分的一部分。
首先，如图38所示，准备一个例如用p型单晶硅制成的衬底1。按如实施例1相同方式在衬底1的主表面中形成元件隔离沟2。然后，在衬底1的一部分中形成各p型阱3，而在其另一部分中形成各n型阱4。随后，蒸汽氧化衬底1，从而在p型阱3的表面上和在n型阱4的表面上，形成一个由氧化硅膜组成的厚度约6nm的清洁栅绝缘膜6。代替氧化硅膜，也可以用氮氧化硅膜、氮化硅膜、氧化硅膜和氮化硅膜的合成绝缘膜或其他类似膜形成栅绝缘膜6。
然后，如图39所示，在栅绝缘膜6上淀积一个非掺杂非晶硅膜14a。非晶硅膜14a例如用甲硅烷(SiH4)作为源气通过CVD工艺淀积，并且膜厚度设为约70nm。当非晶膜14a用甲硅烷(SiH4)作为源气通过CVD工艺形成时，膜形成温度设在500℃至550℃的范围之内，例如为530℃。顺便地，当膜形成温度设在600℃或更高时，能如实施例1那样得到一个多晶硅膜14n。然而，同样当用乙硅烷(Si2H6)作为源气通过CVD工艺执行淀积时，有可能通过在一个温度下执行淀积而得到非晶硅膜14a，这个温度比能得到多晶硅膜的温度低，例如为520℃。顺便地，也可以代替非掺杂非晶硅膜14a而使用最大含有约50％量的Ge(锗)的硅膜。例如，用CVD工艺淀积一个多晶硅膜，然后，用离子注入工艺将Ge引入多晶硅膜，从而得到含有Ge的非晶硅膜。
如后文所述，本实施例的逻辑合并DRAM这样构成，以便逻辑部分的n沟道型MISFET和p沟道型MISFET两者都为表面沟道型。因此，为n沟道型MISFET的栅电极的一部分的多晶硅膜形成为n型，而为p沟道型MISFET的栅电极的一部分的多晶硅膜形成为p型。在这种情况下，当在栅绝缘膜6上淀积一个非掺杂多晶硅膜，然后为使p沟道型MISFET形成区的多晶硅膜变为p型而注入硼(B)离子时，硼离子的一部分可能由于沟道现象而渗透多晶硅膜和栅绝缘膜6，以引入衬底1的沟道区。
因此，如本实施例那样，当p沟道型MISFET的栅电极的一部分由p型多晶硅膜组成时，希望使用较小可能引起沟道现象的非晶硅膜14a。另一方面，如实施例1的DRAM那样，当全部栅电极(7A、7B和7C)的硅膜由n型导电硅膜组成时，将不会出现如上所述的硼离子的渗透问题。因此，也可以使用一个多晶硅膜来代替非晶硅膜14a。
然后，如图40所示，用一个光刻胶膜60覆盖各p型阱3的顶部，以便使B(硼)离子注入各n型阱4上的非晶硅膜14a。B的剂量例如设为2×1015原子/cm2，而注入能量例如设为5keV。随后，通过灰化除去光刻胶膜60。然后，如图41所示，用一个光刻胶膜61覆盖各n型阱4的顶部，以便使P(磷)离子注入各p型阱3上的非晶硅膜14a中。P的剂量例如设为2×1015原子/cm2，而注入能量例如设为10keV。
然后，通过灰化除去光刻胶膜61，并且用氢氟酸洗涤多晶硅膜14n的表面。然后，用灯退火使非晶硅膜14a在约950℃氮气氛中经过约1分钟结晶，并且电激活杂质(B和P)。结果，如图42所示，在n沟道型MISFET形成区中的非晶硅膜14a变成n形多晶硅膜14n，而在p沟道型MISFET形成区中的非晶硅膜14a变成p形多晶硅膜14p。
顺便地，如果在非晶硅膜14a上淀积WNx膜和W膜之后，执行使非晶硅膜14a结晶的热处理，则WNx膜和W膜可能随硅的结晶由于应力变化而剥离。还有如下一种可能性。在非晶硅膜14a中的杂质(B，P)扩散到与栅绝缘膜6的界面之前，它们结合到WNx膜和W膜中，并且因此在与栅绝缘膜6的界面附近出现损耗。结果，变得不可能得到希望的器件特性。因此，希望在非晶硅膜14a上淀积WNx膜和W膜之前执行上述热处理。
然后，用氢氟酸洗涤多晶硅膜14n和14p的表面。然后，如图43所示，在多晶硅膜14n和14p上淀积一个非晶硅膜34a。非晶硅膜34a例如用甲硅烷(SiH4)作为源气通过CVD工艺而淀积(膜形成温度＝约530℃)，并且将膜厚度设为约10nm。此外，非晶硅膜34a由非常低杂质浓度的非晶硅组成，其杂质浓度在形成的早期小于1.0×1017原子/cm3，或大致上小于1.0×1014原子/cm3的非掺杂非晶硅。形成非晶硅膜34a，以切断在多晶硅膜14n和14p的表面上出现的一个非常薄天然氧化膜，与在随后步骤淀积于其上的一个WNx膜24之间的接触。非晶硅膜34a不为完全非晶态是可接受的。例如，它也可以是微晶硅粒的聚集。
然后，用氢氟酸洗涤非晶硅膜34a的表面。然后，如图44所示，用溅射工艺在非晶硅膜34a上连续地淀积WNx膜24和W膜25。随后，用CVD工艺在W膜25上淀积一个氮化硅膜8。WNx膜24的厚度设为约5nm至10nm。然而，在WNx膜24上淀积的W膜25的厚度设为约70nm至80nm。氮化硅膜8的厚度设为约160nm。在WNx膜24上也可以淀积一个Mo膜以代替W膜25。
在本实施例中，为了用溅射工艺形成WNx膜24，在器件完成时氮元素含量至少为7％至10％或更大，优选地13％或更大，并且更优选地18％或更大的条件下形成WNx膜24。为了形成这样的WNx膜24，希望在一种气氛中执行膜形成，以便形成的WNx膜24含有氮。也就是，希望通过将室内的气氛设为这样一种气氛，以便氮气与氩气的流率比为1.0或更大下，执行溅射。特别地，在氮气流率＝50sccm至80scmm，氩气流率＝20sccm至30sccm，室内真空度＝0.5Pa，以及温度＝200℃至500℃的条件下，执行膜形成。
然而，，希望在膜形成时WNx膜24的厚度设在5nm至10nm的范围之内。通过将膜形成时WNx膜24的厚度设为5nm或更大，即使在膜形成之后在热处理步骤期间WNx膜24的一部分与下面的硅层相互反应，在器件完成时的残留膜厚度也至少为1nm或更大。因此，保证用作阻挡层的功能。另一方面，如果在膜形成时WNx膜24的厚度超过10nm，栅电极的布线电阻增加，这样对于电路的高速操作不利。
然而，即使在一种气氛中执行膜形成，以便结果形成的WNx膜24含有高浓度氮时，则过剩氮在膜形成之后的热处理步骤期间扩散和离开。因此，在器件完成时的WNx膜24只有化学计量上最稳定的W2N所组成。然而，WNx膜24的一部分在热处理过程中与下面的硅层起反应。因此，在器件完成时的WNx膜24成为含有W2N和其他WNx的混合晶体，并且偶而还有WSiN。
然后，如图45所示，通过将氮化硅膜8上形成的光刻胶膜62用作掩模，依次地干蚀刻氮化硅膜8、W膜25、WNx膜24、非晶硅膜34a及多晶硅膜14n和14p。结果，在存储器阵列中的栅绝缘膜6上形成栅电极7A(字线WL)，并且在逻辑部分中的栅绝缘膜6上形成栅电极7D和7E。
其后，应用实施例1所述的方法，在存储器阵列中形成存储单元选择MISFET Qt，并且在逻辑部分中形成n沟道型MISFET和p沟道型MISFET。同样在这种情况下，按如实施例1相同的方式，通过执行栅绝缘膜6的再氧化处理、其洗涤处理、氮化硅膜的淀积以及其他类似处理，有可能使氧化钨引起的衬底1的污染保持在非常低的水平。
图46表示曲线图，各表示在WNx膜24的形成之后，以及在950℃氮气中的一分钟热处理之后，立即借助于X射线衍射测量来检查在构成栅电极7A、7D和7E的一部分的WNx膜24的形成期间的氮流率，与WNx膜24的晶体结构之间的关系时所得到的结果。如所示，当在WNx膜24的形成期间的氮流率设为10sccm时，在高温热处理过程中使WNx膜24中的氮释放，结果形成一个W膜。因此，失去作为WNx膜24的阻挡层的功能。
图47(a)和图47(b)是曲线图，各表示在各种温度下对保持氩气的流率恒定(40sccm)，以及改变氮气流率所淀积的WNx膜进行热处理时所得到的膜应力的测量结果，其中图47(a)表示在400℃的衬底温度下执行膜形成的情况，而图47(b)表示在200℃的衬底温度下执行膜形成的情况。如所示，当在WNx膜形成期间的氮流率低时，由于随后热处理而使氮释放，以便膜压缩，结果带来膜应力的增加。
图48表示对栅电极的耐电压与WNx膜/多晶硅膜界面的接触电阻之间的关系检查的结果，该栅电极包括通过改变氮气与氩气之间的流率比而淀积的WNx膜。如所示，对于在低氮气流率的条件下淀积的WNx膜，栅电极的耐电压减小，而WNx膜/多晶硅膜界面的接触电阻增加。
因此，按照本实施例，其中在一种气氛中执行膜形成，以便结果形成的WNx膜24含有高浓度氮，则在热处理步骤之后N也留在WNx膜中。因此，将不会失去作为WNx膜24的阻挡层的功能。此外，通过在WNx膜24与多晶硅膜14n和14p之间置入非晶硅膜34a，有可能抑制由于在多晶硅膜14n和14p的表面上出现的非常薄的自然氧化膜与WNx膜24之间的接触而引起的高电阻层的形成。顺便地，经受热处理步骤的非晶硅膜34a成为一种比下面的多晶硅膜14n和14p具有较小平均晶粒直径的多晶硅膜。
按照至此的过程，有可能使构成栅电极7A、7D和7E的WNx膜24与多晶硅膜14n和14p之间的界面的接触电阻，从措施实现前的5kΩ/μm2至10kΩ/μm2减小至1kΩ/μm2。
此外，按如实施例1相同方式，通过执行栅绝缘膜6的再氧化处理、其洗涤处理、氮化硅膜的淀积以及其他类似处理，有可能使氧化钨引起的衬底1的污染保持在非常低的水平。结果，有可能显著地改善DRAM的刷新时间。
(实施例3)
在实施例2中，通过在WNx膜24与多晶硅膜14n和14p之间置入非晶硅膜34a，使WNx膜24与多晶硅膜14n和14p之间的接触电阻减小。然而，在本实施例中，通过在WNx膜24与多晶硅膜14n和14p之间置于一个小厚度的W膜62，使WNx膜24与多晶硅膜14n和14p之间的接触电阻减小。
将描述这个过程。首先，如图49所示，在n沟道型MI SFET形成区中的栅绝缘膜6上形成一个n型多晶硅膜14n，并且在p沟道型MISFET形成区中的栅绝缘膜6上形成一个p型多晶硅膜14p。至此的步骤与实施例2的图38至42所示的步骤相同。
然后，用氢氟酸洗涤多晶硅膜14n和14p的表面。然后，如图50所示，在多晶硅膜14n和14p上淀积一个W膜65。W膜65例如用溅射工艺淀积，并且膜厚度设为约5nm。
然后，如图51所示，按如实施例2相同方式，在W膜65上依次地淀积WNx膜24、W膜25和氮化硅膜8。WNx膜24的厚度设为约5nm至10nm；W膜25的厚度设为约70nm至80nm；以及氮化硅膜8的厚度设为约160nm。在WNx膜24上也可以代替W膜25而淀积一个Mo膜。此外，在这样一种气氛中淀积WNx膜24，以便含有如实施例2那样的高浓度氮。因此，实现膜形成，以便在器件完成时氮元素含量至少为7％至10％或更大，优选地13％或更大，并且更优选地18％或更大。随后步骤与实施例2的那些步骤相同。
因此，通过在WNx膜24与多晶硅膜14n和14p之间置入W膜62，W膜62与多晶硅膜14n和14p在随后热处理过程中相互反应。结果，形成一个仅由硅化钨(WSix)组成的导电层。这样能抑制由于在多晶硅膜14n和14p的表面上出现的自然氧化膜与WNx膜24之间的接触而引起的高电阻层的形成。因此，有可能得到几乎如实施例2那样相同的效果。
按照上述过程，有可能使构成栅电极7A、7D和7E的WNx膜24与多晶硅膜14n和14p之间的界面的接触电阻，从措施实现前的5kΩ/μm2至10kΩ/μm2减小至1kΩ/μm2。
此外，按如实施例1相同方式，通过执行栅绝缘膜6的再氧化处理、其洗涤处理、氮化硅膜的淀积以及其他类似处理，有可能使氧化钨引起的衬底1的污染保持在非常低的水平。结果，有可能显著地改善DRAM的刷新时间。
顺便地，在本实施例中，在WNx膜24与多晶硅膜14n和14p之间置入W膜62。因此，W膜62与多晶硅膜14n和14p允许在随后热处理过程中相互反应，以形成仅由硅化钨组成的导电层。然而，以下过程也可接受。在多晶硅膜14n和14p上形成一个薄硅化钨膜，并且在其上淀积WNx膜24和W膜25。这样能防止WNx膜24中的氮扩散到与多晶硅膜14n和14p的界面，以形成一个高电阻氮化硅层的缺点。但是，当W膜62与多晶硅膜14n和14p允许在热处理过程中相互反应，以形成一个硅化钨层时，反应可能局部地发生，结果引起栅耐电压的降低。然而，当从开始淀积硅化钨膜时，这样的局部反应发生的可能性较小。硅化钨膜的厚度约5nm至20nm就足够了。然而，希望WSiX中的X约2.0至2.7。
(实施例4)
本实施例涉及一种对其应用本发明的CMOS逻辑LSI，其中n沟道型MISFET和p沟道型MISFET构成电路。参考图52至图56，将逐步描述其制造方法的一例。
实现，如图52所示，例如准备一个由p型单晶硅组成的衬底1。在衬底1的主表面上按如实施例1相同方式依次形成各元件隔离沟2、各p型阱3、各n型阱4和一个栅绝缘膜6。
然后，如图53所示，在栅绝缘膜6上淀积一个掺杂有1.0×1019原子/cm3或更高浓度的P(磷)的低电阻n型多晶硅膜14n。然后，用氢氟酸洗涤多晶硅膜14n的表面，并且然后用溅射工艺在多晶硅膜14n上淀积一个厚度约5nm至10nm的WNx膜24。
如实施例2那样，在这样一种气氛中形成WNx膜24，以便含有高浓度氮，以便在器件完成时氮元素含量至少为7％至10％或更大，优选地13％或更大，并且更优选地18％或更大。此外，WNx膜24淀积有一个厚度，以便在器件完成时残留膜厚度至少为1nm或更大。
然而，如实施例3那样，为了抑制由于在多晶硅膜14n的表面上出现的自然氧化膜与WNx膜24之间的接触而引起的高电阻层的形成，也可以在WNx膜24与多晶硅膜14n之间形成一个W膜62。
然后，如图54所示，在衬底1的主表面中注入P(磷)离子。这个离子注入用这样能量来执行，以便使P渗透WNx膜24，并且达到离多晶硅膜14n的表面10nm或更小深度的区域。例如，当WNx膜24的厚度约为3nm至15nm时，P的注入能量设为2keV至10keV。
然而，离子注入在使多晶硅膜14n的表面区的P浓度为5×1019原子/cm3或更大的这样剂量下执行。此外，在执行离子注入之后，也可以在约950℃氮气氛中执行约1分钟灯退火，以使多晶硅膜14n中的杂质(P)电激活。顺便地，多晶硅膜14n中的杂质(P)将在随后热处理步骤中被电激活，并且因此也可以省略这个步骤的热处理。
上述离子注入也可以在淀积多晶硅膜14n之后，并且在淀积WNx膜24之前执行。当在WNx膜24与多晶硅膜14n之间形成W膜62时，这个离子注入也可以在W膜形成之后执行，接着在W膜上淀积WNx膜24。
然后，如图55所示，用溅射工艺在WNx膜24上淀积一个厚度约70nm的W膜25。然后，用CVD工艺在W膜25上淀积一个厚度约160nm的氮化硅膜8。顺便地，也可以在WNx膜24上代替W膜25而淀积一个Mo膜。可选择地，在淀积W膜25之后，在衬底1的主表面上执行另一次离子注入，以便通过W膜25和WNx膜24使多晶硅膜14n掺杂有P。结果，也可以使多晶硅膜14n的表面区进一步减小电阻。
然后，如图56所示，通过将氮化硅膜8上形成的一个光刻胶膜83用作掩模，依次地干蚀刻氮化硅膜8、W膜25、WNx膜24和多晶硅膜14n。结果，在p型阱3上形成n沟道型MISFET的栅电极7F，并且在n型阱4上形成p沟道型MISFET的栅电极7G。
其后，为了使氧化钨引起的衬底1的污染保持在非常低的水平，按如实施例1相同方式，执行用上述干蚀刻切去的栅绝缘膜6的再氧化处理和随后的洗涤处理，氮化硅膜的淀积，以及其他类似处理。
在本实施例中，为栅电极7F和7G的一部分的多晶硅膜形成为n型。然而，为了使n沟道型MISFET和p沟道型MISFET两者都为表面沟道型，也可以接受以下布置。为n沟道型MISFET的栅电极7F的一部分的多晶硅膜形成为n型，而为p沟道型MISFET的栅电极7G的一部分的多晶硅膜形成为p型。在这种情况下，如实施例2那样，在栅绝缘膜6上淀积一个非掺杂多晶硅膜，并且随后用一个光刻胶膜作为掩模，通过离子注入将P引入n沟道型MISFET形成区的非晶硅膜，并且将B引入p沟道型MISFET形成区的非晶硅膜。结果，有可能防止由于沟道现象而引起的B的渗透。
(实施例5)
在实施例4中，用杂质的离子注入工艺使多晶硅膜14n的表面区减小电阻。然而，也可能按下列方式减小多晶硅膜14n的表面区的电阻。
首先，如图57所示，例如在由p型单晶硅制成的衬底1的主表面上，依次地形成各元件隔离沟2、各p型阱3、各n型阱4和一个栅绝缘膜6。随后，在栅绝缘膜6上淀积一个掺杂有1.0×1019原子/cm3或更大浓度的P(磷)的低电阻n型多晶硅膜14n。至此的步骤如实施例4相同。
然后，如图58所示，用CVD工艺在多晶硅膜14n上淀积一个掺杂有5×1019原子/cm3或更大浓度的低电阻n型多晶硅膜64。然后，将衬底1热处理，以便n型多晶硅膜64中的P扩散到离多晶硅膜14n的表面10nm或更小深度处的表面区中。结果，表面区的P浓度设为5×1019原子/cm3或更大。顺便地，在执行热扩散处理之后，也可以在约950℃氮气氛中执行约1分钟灯退火，以使多晶硅膜14n中的P电激活。然而，多晶硅膜14n中的P将在随后热处理步骤中电激活，并且因此也可以省略这个热处理。
然后，如图59所示，用干蚀刻除去n型多晶硅膜64。然后，用氢氟酸洗涤衬底1的表面处暴露的多晶硅膜14n的表面。
然后，如图60所示，用溅射工艺在多晶硅膜14n上淀积一个厚度约5nm至10nm的WNx膜24。如实施例4那样，在这样一种气氛中淀积WNx膜24，以便含有高浓度氮。因此，实现膜形成，以便在器件完成时氮元素含量至少为7％至10％或更大，优选地13％或更大，并且更优选地18％或更大。此外，WNx膜24淀积有一个厚度，以便在器件完成时残留膜厚度至少为1nm或更大。
可选择地，如实施例3那样，为了抑制由于在多晶硅膜14n的表面上出现的自然氧化膜与WNx膜24之间的接触而引起的高电阻层的形成，也可以在WNx膜24与多晶硅膜14n之间形成一个W膜。
随后，如图61所示，在WNx膜24上淀积一个厚度约70nm的W膜25。然后，在W膜25上淀积一个厚度约160nm的氮化硅膜8。
然后，如图62所示，通过将氮化硅膜8上形成的一个光刻膜63用作掩模，依次地干蚀刻氮化硅膜8、W膜25、WNx膜24和多晶硅膜14n。结果，在p型阱3上形成n沟道型MISFET的栅电极7F，并且在n型阱4上形成p沟道型MISFET的栅电极7G。
其后，为了使氧化钨引起的衬底1的污染保持在非常低的水平，按如实施例1相同方式执行用上述干蚀刻切去的栅绝缘膜6的再氧化处理和随后洗涤处理，氮化硅膜的淀积，以及其他类似处理。
在本实施例中，使多晶硅膜14n上淀积的多晶硅膜64中的P热扩散，以便使多晶硅膜14n的表面区减小电阻。然而，也可以按下列方式使多晶硅膜14n的表面区减小电阻。例如，用离子注入工艺在多晶硅膜14n的表面区中引入P。然后，在多晶硅膜14n上形成一个绝缘膜例如氧化硅膜，并且使其经受热处理。结果，引入多晶硅膜14n的表面区中的P离解到与绝缘膜的界面的附近。然后，除去绝缘膜。绝缘膜例如由一个使多晶硅膜14n的表面热氧化而形成的氧化硅膜，一个用CVD工艺在多晶硅膜14n上淀积的氧化硅膜，或其他类似膜而形成，但不限于此。
(实施例6)
本实施例涉及一种对其应用本发明的按块擦除存储器，并且将参考图63至图76逐步地描述其制造方法的一例。
首先，如图63所示，按如实施例1相同方式，在衬底1的主表面上形成各元件隔离沟2、各p型阱3和各栅绝缘膜6。然后，如图64和65所示，在衬底1上，用CVD工艺淀积一个厚度约70nm至100nm的n型多晶硅膜66n。在淀积步骤期间用n型杂质例如磷(P)掺杂多晶硅膜66n。可选择地，也可以在淀积非掺杂多晶硅膜之后用离子注入工艺掺杂n型杂质。多晶硅膜66n用作构成存储单元的MISFET的各浮动栅。
然后，如图66和图67所示，用一个光刻胶膜作为掩模来干蚀刻多晶硅膜66n。结果，在活性区L上，形成具有沿其延伸方向延伸的长条状平面图形的多晶硅膜66n。
然后，如图68和图69所示，在其上形成多晶硅膜66n的衬底1上，形成一个由氧化硅膜、氮化硅膜和氧化硅膜所组成的ONO膜67。ONO膜67用作一个构成存储单元的MISFET的第二栅绝缘膜。它例如用CVD工艺在衬底1上依次地淀积一个5nm厚的氧化硅膜、一个7nm厚的氮化硅膜以及一个4nm厚的氧化硅膜而形成。
然后，如图70和图71所示，在ONO膜67上，依次地淀积一个掺杂P(磷)的n型多晶硅膜14n、一个WNx膜24、一个W膜25和一个氮化硅膜8。多晶硅膜14n、W膜25和氮化硅膜8按如实施例1相同方式淀积。然而，WNx膜24按如实施例2相同方式淀积，以便减小与多晶硅膜14n的接触电阻。也就是，在这样条件下形成WNx膜24，以便在器件完成时氮元素含量至少为7％至10％或更大，优选地13％或更大，并且更优选地18％或更大。此外，为了使器件完成时残留膜厚度至少为1nm或更大，希望将膜形成时WNx膜24的厚度设在5nm至10nm的范围之内。然而，为了减小WNx膜24与多晶硅膜14n之间的接触电阻，也可以采用实施例3、4或5说明的过程。
多晶硅膜14n用作构成存储单元的MI SFET的控制栅电极和字线WL。然而，氮化硅膜8用作一个用于保护控制栅电极的顶部的绝缘膜。多晶硅膜14n也可以由一个最大含有约50％量的Ge(锗)的硅膜组成。
然后，如图72所示，用一个在氮化硅膜8上形成的光刻胶膜(未示出)作为掩模，依次地干蚀刻氮化硅膜8、W膜25、WNx膜24、多晶硅膜14n、ONO膜67和多晶硅膜66n。结果，形成由多晶硅66n制成的浮动栅电极68，和由W膜25、WNx膜24和多晶硅膜14n组成的多金属结构的控制栅电极69(字线WL)。
然后，如图73所示，形成构成各MISFET的源极和栅极的n型半导体区70。n型半导体区70按下列方式形成。在p型阱3中离子注入n型杂质(例如砷(As))。然后，使衬底1在约900℃下热处理，以便n型杂质扩散到各自p型阱3中。
按照至此的步骤，在栅电极的处理步骤和杂质离子注入步骤中引起的损坏，在栅电极(浮动栅电极68和控制栅电极69)的间隔区中的栅绝缘膜6中发生。这个损坏导致使注入浮动栅电极68的电子从浮动栅电极68的边缘漏到衬底1的通路，或引起其他缺点，并且因此使栅绝缘膜6的质量变坏。因此，要求足够地消除损坏。
在这样情况下，用氢氟酸蚀刻栅绝缘膜6。然后，执行一个再氧化处理，以补偿和再生变薄的栅绝缘膜6。通过按如实施例1相同方式执行这个再氧化处理，有可能防止W膜25和WNx膜24的氧化，并且使衬底1表面的氧化物污染保持在非常低的水平。如图74所示，用这个再氧化处理，在栅电极(浮动栅电极68和控制栅电极69)的间隔区即n型半导体区(源极和漏极)70的表面上，以及各浮动栅电极68的侧壁下端部分上，再形成栅绝缘膜6。
然后，如图75所示，在洗涤衬底1的表面之后，用低压CVD工艺在衬底1上淀积一个氮化硅膜11。按如实施例1同样方式，通过执行洗涤处理和氮化硅膜11的淀积，有可能使氧化钨引起的衬底1的污染保持在非常低的水平。
至此，根据实施例具体地描述了本发明人所完成的本发明。然而，本发明决不限于这些实施例。不用说在不违反本发明的范围下可以实现各种改变。
在上述实施例中，就本发明应用于DRAM、DRAM合并逻辑LSI、CMOS逻辑LSI以及按块擦除存储器的情况给出描述。然而，本发明不限于这些LSI，而可以广泛地应用于具有MISFET的LSI，在各MISFET中栅电极由一种多金属结构的导电膜形成。
然而，除因为本质上与多晶硅层深深地相关而使多晶硅层成为必不可少外，不用说本申请所述的本发明也可应用于一种没有多晶硅膜的非多晶硅金属栅电极。
本发明例如能应用于制造一种具有多金属栅的集成电路器件。

Claims (3)

1.一种用于制造半导体集成电路器件的方法，包括如下步骤：
(a)通过用干蚀刻法使具有硅膜和耐熔金属膜的导电膜形成图形，在半导体晶片的主表面上方形成MISFET的栅电极，其中所述耐熔金属膜在所述硅膜上方；
(b)在步骤(a)之后，在使所述耐熔金属的氧化物还原的条件下，将具有所述耐熔金属膜的所述晶片的所述主表面加热到600摄氏度或更高的温度；
(c)在步骤(b)之后，在包含氢和水汽的混合气氛中基本不使所述耐熔金属膜氧化的情况下，在所述温度下，对包含硅作为主要成分的所述晶片的所述主表面的一部分进行热氧化，其中所述水汽由氢气和氧气通过催化反应合成；
(d)在步骤(c)之后，通过水或者中性或弱碱性的且基本不包含过氧化氢的化学溶液对所述晶片的所述主表面进行湿洗涤；
(e)在步骤(d)之后，将杂质离子引入所述半导体晶片的所述主表面。
2.根据权利要求1的用于制造半导体集成电路器件的方法，其中所述耐熔金属膜是包含钨作为主要成分的金属膜。
3.根据权利要求2的用于制造半导体集成电路器件的方法，其中还包括如下步骤：
(f)在步骤(d)之后且在步骤(e)之前，在用于步骤(e)的所述半导体晶片的所述主表面上方形成抗蚀剂膜。
CNB018229441A 2001-03-12 2001-10-31 用于制造半导体集成电路器件的方法 Expired - Fee Related CN1290197C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP69514/01 2001-03-12
JP69514/2001 2001-03-12
JP2001069514 2001-03-12

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101357454A Division CN100447980C (zh) 2001-03-12 2001-10-31 用于制造半导体集成电路器件的方法

Publications (2)

Publication Number Publication Date
CN1505840A CN1505840A (zh) 2004-06-16
CN1290197C true CN1290197C (zh) 2006-12-13

Family

ID=18927541

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB018229441A Expired - Fee Related CN1290197C (zh) 2001-03-12 2001-10-31 用于制造半导体集成电路器件的方法
CNB2006101357454A Expired - Fee Related CN100447980C (zh) 2001-03-12 2001-10-31 用于制造半导体集成电路器件的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CNB2006101357454A Expired - Fee Related CN100447980C (zh) 2001-03-12 2001-10-31 用于制造半导体集成电路器件的方法

Country Status (6)

Country Link
US (3) US7049187B2 (zh)
JP (2) JP4109118B2 (zh)
KR (2) KR20050004924A (zh)
CN (2) CN1290197C (zh)
TW (1) TW536753B (zh)
WO (1) WO2002073696A1 (zh)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358171B2 (en) * 2001-08-30 2008-04-15 Micron Technology, Inc. Method to chemically remove metal impurities from polycide gate sidewalls
US6804136B2 (en) * 2002-06-21 2004-10-12 Micron Technology, Inc. Write once read only memory employing charge trapping in insulators
US7154140B2 (en) * 2002-06-21 2006-12-26 Micron Technology, Inc. Write once read only memory with large work function floating gates
US7193893B2 (en) * 2002-06-21 2007-03-20 Micron Technology, Inc. Write once read only memory employing floating gates
US7847344B2 (en) * 2002-07-08 2010-12-07 Micron Technology, Inc. Memory utilizing oxide-nitride nanolaminates
US7221586B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US7221017B2 (en) * 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide-conductor nanolaminates
US6967154B2 (en) * 2002-08-26 2005-11-22 Micron Technology, Inc. Enhanced atomic layer deposition
US20040155268A1 (en) * 2003-02-06 2004-08-12 Infineon Technologies North America Corp. Method and apparatus for improving the electrical resistance of conductive paths
JPWO2004073073A1 (ja) * 2003-02-13 2006-06-01 東京エレクトロン株式会社 半導体装置の製造方法および半導体製造装置
JP4143505B2 (ja) 2003-09-03 2008-09-03 株式会社半導体理工学研究センター Ｍｏｓ型半導体装置及びその製造方法
WO2005083795A1 (ja) * 2004-03-01 2005-09-09 Tokyo Electron Limited 半導体装置の製造方法及びプラズマ酸化処理方法
CN1993813B (zh) * 2004-08-13 2010-12-22 东京毅力科创株式会社 半导体装置的制造方法和等离子体氧化处理方法
KR100586020B1 (ko) 2004-11-19 2006-06-01 삼성전자주식회사 반도체 장치의 게이트 형성 방법
KR100638966B1 (ko) * 2004-12-30 2006-10-26 동부일렉트로닉스 주식회사 플래시 메모리 소자의 게이트 형성 방법
CN101053083B (zh) * 2005-02-01 2011-01-12 东京毅力科创株式会社 半导体装置的制造方法和等离子体氧化处理方法
US8211235B2 (en) * 2005-03-04 2012-07-03 Picosun Oy Apparatuses and methods for deposition of material on surfaces
KR100635201B1 (ko) * 2005-03-10 2006-10-16 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100604943B1 (ko) * 2005-06-20 2006-07-31 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100673242B1 (ko) * 2005-06-24 2007-01-22 주식회사 하이닉스반도체 플래쉬 메모리 소자의 유전체막 제조방법
US7442319B2 (en) * 2005-06-28 2008-10-28 Micron Technology, Inc. Poly etch without separate oxide decap
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
KR100840786B1 (ko) * 2006-07-28 2008-06-23 삼성전자주식회사 저저항 게이트 전극을 구비하는 반도체 장치 및 이의제조방법
KR100824406B1 (ko) * 2006-11-01 2008-04-22 삼성전자주식회사 반도체 장치의 제조방법
JP2008140913A (ja) 2006-11-30 2008-06-19 Toshiba Corp 半導体装置
US8283718B2 (en) * 2006-12-16 2012-10-09 Spansion Llc Integrated circuit system with metal and semi-conducting gate
US8114736B2 (en) * 2006-12-21 2012-02-14 Globalfoundries Inc. Integrated circuit system with memory system
JP2008244455A (ja) * 2007-02-28 2008-10-09 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2008244456A (ja) * 2007-02-28 2008-10-09 Denso Corp 炭化珪素半導体装置およびその製造方法
JPWO2008114363A1 (ja) * 2007-03-16 2010-06-24 富士通マイクロエレクトロニクス株式会社 半導体装置の製造装置、および半導体装置の製造方法
JP5078693B2 (ja) 2008-03-26 2012-11-21 カヤバ工業株式会社 ハイブリッド建設機械の制御装置
KR100936627B1 (ko) * 2008-12-24 2010-01-13 주식회사 동부하이텍 플래시 메모리 소자 및 이의 제조 방법
TWI549198B (zh) 2008-12-26 2016-09-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP2010165786A (ja) * 2009-01-14 2010-07-29 Toshiba Corp 半導体装置及びその製造方法
US9127340B2 (en) * 2009-02-13 2015-09-08 Asm International N.V. Selective oxidation process
US8889565B2 (en) * 2009-02-13 2014-11-18 Asm International N.V. Selective removal of oxygen from metal-containing materials
JP2012174790A (ja) * 2011-02-18 2012-09-10 Elpida Memory Inc 半導体装置及びその製造方法
KR20130060432A (ko) 2011-11-30 2013-06-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI447858B (zh) * 2012-02-03 2014-08-01 Inotera Memories Inc 隨機存取記憶體的製造方法
US9269786B2 (en) * 2013-09-26 2016-02-23 Globalfoundries Inc. Silicon nitride layer deposited at low temperature to prevent gate dielectric regrowth high-K metal gate field effect transistors
US10460984B2 (en) 2015-04-15 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating electrode and semiconductor device
US10665679B2 (en) * 2016-02-08 2020-05-26 Mitsubishi Electric Corporation Silicon carbide semiconductor device and method for manufacturing same
CN110678972B (zh) * 2017-06-05 2023-06-20 应用材料公司 降低字线电阻的方法
US10700072B2 (en) * 2018-10-18 2020-06-30 Applied Materials, Inc. Cap layer for bit line resistance reduction
TW202107528A (zh) * 2019-04-30 2021-02-16 美商得昇科技股份有限公司 氫氣輔助的大氣自由基氧化
JP6900975B2 (ja) * 2019-06-12 2021-07-14 栗田工業株式会社 ｐＨ調整水製造装置

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5559729A (en) * 1978-10-27 1980-05-06 Fujitsu Ltd Forming method of semiconductor surface insulating film
JPS56107552A (en) 1980-01-30 1981-08-26 Hitachi Ltd Manufacture of semiconductor device
JPS59132136A (ja) * 1983-01-19 1984-07-30 Hitachi Ltd 半導体装置の製造方法
JPS5910271A (ja) 1983-06-20 1984-01-19 Hitachi Ltd 半導体装置
JPS6072229A (ja) 1983-09-28 1985-04-24 Hitachi Ltd 半導体装置の電極・配線構造体
JPS6089943A (ja) 1983-10-24 1985-05-20 Hitachi Ltd 半導体装置の製造方法
JPS60107840A (ja) 1983-11-16 1985-06-13 Hitachi Ltd 半導体素子の製造法
JPS60123060A (ja) 1983-12-07 1985-07-01 Hitachi Ltd 半導体装置
JPS61127124A (ja) 1984-11-26 1986-06-14 Hitachi Ltd 半導体装置
JPS61127123A (ja) 1984-11-26 1986-06-14 Hitachi Ltd ダイレクトコンタクトの形成方法
JPH0671076B2 (ja) 1984-12-24 1994-09-07 株式会社日立製作所 半導体装置
JPS61152076A (ja) 1984-12-26 1986-07-10 Hitachi Ltd 半導体装置用電極配線
JPS61267365A (ja) 1985-05-22 1986-11-26 Hitachi Ltd 半導体装置
FR2605647B1 (fr) * 1986-10-27 1993-01-29 Nissim Yves Procede de depot en phase vapeur par flash thermique d'une couche isolante sur un substrat en materiau iii-v, application a la fabrication d'une structure mis
JPH0194657A (ja) 1987-10-07 1989-04-13 Hitachi Ltd 半導体装置用電極・配線
JP2628341B2 (ja) * 1988-05-19 1997-07-09 フィガロ技研株式会社 ガス検出方法及びその装置
JP2950555B2 (ja) 1989-10-02 1999-09-20 株式会社東芝 半導体装置の製造方法
JPH03147328A (ja) * 1989-11-01 1991-06-24 Toshiba Corp 半導体装置の製造方法
US5202096A (en) * 1990-01-19 1993-04-13 The Boc Group, Inc. Apparatus for low temperature purification of gases
JPH05144804A (ja) 1991-11-22 1993-06-11 Tadahiro Omi 半導体装置の製造方法
JP3129338B2 (ja) 1991-11-29 2001-01-29 忠弘 大見 酸化膜形成装置
JP3535876B2 (ja) 1991-11-22 2004-06-07 財団法人国際科学振興財団 半導体装置及びその製造方法
JPH05141871A (ja) 1991-11-22 1993-06-08 Tadahiro Omi 熱処理装置
JP3331636B2 (ja) 1992-10-05 2002-10-07 忠弘 大見 水分発生方法
JPH06163871A (ja) 1992-11-24 1994-06-10 Sony Corp 固体撮像装置
JP3310386B2 (ja) 1993-05-25 2002-08-05 忠弘 大見 絶縁酸化膜の形成方法及び半導体装置
JPH0786271A (ja) * 1993-09-17 1995-03-31 Fujitsu Ltd シリコン酸化膜の作製方法
JP3277043B2 (ja) 1993-09-22 2002-04-22 株式会社東芝 半導体装置の製造方法
JPH0794731A (ja) * 1993-09-24 1995-04-07 Toshiba Corp 半導体装置及びその製造方法
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
FR2711275B1 (fr) * 1993-10-15 1996-10-31 Intel Corp Procédé automatiquement aligné de contact en fabrication de semi-conducteurs et dispositifs produits.
KR0179677B1 (ko) * 1993-12-28 1999-04-15 사토 후미오 반도체장치 및 그 제조방법
JPH07321102A (ja) 1994-05-26 1995-12-08 Sony Corp 半導体装置の製造方法
JP3405603B2 (ja) * 1994-08-19 2003-05-12 株式会社東芝 半導体記憶装置
JP3027303B2 (ja) 1994-09-13 2000-04-04 大陽東洋酸素株式会社 原料ガスとしてテトラエトキシシランを使用する化学蒸着装置から排出される排ガスの無害化処理方法及びその装置
JP3315287B2 (ja) 1995-03-22 2002-08-19 株式会社東芝 半導体装置及びその製造方法
JPH0975651A (ja) 1995-09-08 1997-03-25 Sony Corp 排ガス処理装置
JPH09172011A (ja) 1995-12-19 1997-06-30 Hitachi Ltd 酸化膜形成方法
EP0878443A4 (en) * 1996-01-29 2006-09-27 Fujikin Kk METHOD FOR PRODUCING WATER VAPOR, REACTOR FOR PRODUCING WATER VAPOR, TECHNIQUE FOR CONTROLLING THE TEMPERATURE OF THIS REACTOR AND METHOD FOR FORMING A CATALYTIC LAYER COATED WITH PLATINUM
JPH09298170A (ja) 1996-04-30 1997-11-18 Hitachi Ltd 半導体装置用電極配線およびその製造方法
JPH10223900A (ja) * 1996-12-03 1998-08-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
TW471068B (en) 1997-03-05 2002-01-01 Hitachi Ltd Method for fabricating semiconductor integrated circuit device with insulation film
JPH10335652A (ja) 1997-05-30 1998-12-18 Hitachi Ltd 半導体集積回路装置の製造方法
JPH10340909A (ja) 1997-06-06 1998-12-22 Hitachi Ltd 半導体集積回路装置の製造方法
JPH1126395A (ja) 1997-07-01 1999-01-29 Toshiba Corp 半導体装置及びその製造方法
JP4283904B2 (ja) 1997-07-11 2009-06-24 株式会社東芝 半導体装置の製造方法
JP2972687B2 (ja) * 1998-01-16 1999-11-08 松下電子工業株式会社 半導体装置の製造方法
JPH11330274A (ja) * 1998-05-12 1999-11-30 Fujitsu Ltd 半導体装置の製造方法
JPH11330468A (ja) * 1998-05-20 1999-11-30 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2000036593A (ja) 1998-07-17 2000-02-02 Fujitsu Ltd 半導体装置
JP3264324B2 (ja) 1998-08-26 2002-03-11 日本電気株式会社 半導体装置の製造方法および半導体装置
JP4279380B2 (ja) 1998-10-12 2009-06-17 邦宏 道端 推進装置
JP3415549B2 (ja) * 1999-03-15 2003-06-09 松下電器産業株式会社 電子デバイスの洗浄方法及びその製造方法
US6664196B1 (en) * 1999-03-15 2003-12-16 Matsushita Electric Industrial Co., Ltd. Method of cleaning electronic device and method of fabricating the same
JP3482171B2 (ja) * 1999-03-25 2003-12-22 松下電器産業株式会社 半導体装置及びその製造方法
JP2000349285A (ja) * 1999-06-04 2000-12-15 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置

Also Published As

Publication number Publication date
WO2002073696A1 (en) 2002-09-19
CN1941324A (zh) 2007-04-04
JP4109118B2 (ja) 2008-07-02
US7300833B2 (en) 2007-11-27
JPWO2002073696A1 (ja) 2004-07-08
JP2008211212A (ja) 2008-09-11
KR20050004924A (ko) 2005-01-12
US7144766B2 (en) 2006-12-05
CN100447980C (zh) 2008-12-31
KR100653796B1 (ko) 2006-12-05
TW536753B (en) 2003-06-11
CN1505840A (zh) 2004-06-16
US20070048917A1 (en) 2007-03-01
KR20030080239A (ko) 2003-10-11
US20060009046A1 (en) 2006-01-12
JP4607197B2 (ja) 2011-01-05
US20040063276A1 (en) 2004-04-01
US7049187B2 (en) 2006-05-23

Similar Documents

Publication Publication Date Title
CN1290197C (zh) 用于制造半导体集成电路器件的方法
CN1516900A (zh) 半导体集成电路器件和用于制造半导体集成电路器件的方法
TWI278932B (en) Manufacturing method of semiconductor integrated circuit device
CN1236186A (zh) 半导体集成电路器件的制造工艺和半导体集成电路器件
TW506131B (en) Manufacture of semiconductor integrated circuit device and semiconductor integrated circuit device made therefrom
CN1338114A (zh) 半导体集成电路器件及其制造方法
CN1444276A (zh) 半导体器件及其制造方法
CN1905213A (zh) 非易失性半导体存储器、半导体器件和非易失性半导体存储器的制造方法
CN1879209A (zh) 半导体装置及其制造方法
CN1110073C (zh) 半导体集成电路的制造方法
JP4142664B2 (ja) 半導体集積回路装置の製造方法
JP4142663B2 (ja) 半導体集積回路装置の製造方法
JP2005252284A (ja) 半導体集積回路装置の製造方法
JP2003338623A (ja) 半導体集積回路装置の製造方法
JP2005277427A (ja) 半導体集積回路装置の製造方法
JP2006313920A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER OWNER: HITACHI, LTD.

Effective date: 20121113

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20121113

Address after: Zhongyuan District in Kanagawa County, Kawasaki Japan numabe 1753 times

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Hitachi Ltd.

CP02 Change in the address of a patent holder

Address after: Tokyo, Japan, Japan

Patentee after: Renesas Electronics Corporation

Address before: Zhongyuan District in Kanagawa County, Kawasaki Japan numabe 1753 times

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20061213

Termination date: 20181031

CF01 Termination of patent right due to non-payment of annual fee