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CN110870078A - 半导体装置以及其制造方法 - Google Patents

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CN110870078A
CN110870078A CN201780093020.XA CN201780093020A CN110870078A CN 110870078 A CN110870078 A CN 110870078A CN 201780093020 A CN201780093020 A CN 201780093020A CN 110870078 A CN110870078 A CN 110870078A
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semiconductor
film
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石田茂
井上智博
高仓良平
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Sakai Display Products Corp
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Abstract

本发明的半导体装置，包括薄膜晶体管(101)，所述薄膜晶体管(101)包含：半导体层(4)，于栅极电极(2)上介隔栅极绝缘层(3)而设置，具有第一区域(Rs)、第二区域(Rd)、以及位于第一区域以及第二区域之间，且从基板的法线方向看时与栅极电极重叠的源极漏极间区域(RG)；保护层(5)，配置于所述半导体层(4)上；与第一区域相接的第一接触层(Cs)以及与第二区域相接的第二接触层(Cd)；源极电极(8s)；以及漏极电极(8d)；半导体层(4)包含结晶质硅区域(4p)，结晶质硅区域(4p)的至少一部分位于源极漏极间区域(RG)；至少1个开口部(10)被设置，所述至少1个开口部(10)贯通保护层(5)以及半导体层(4)，且到达栅极绝缘层(3)，当从基板的法线方向看时，至少1个开口部(10)位于源极漏极间区域(RG)内。

Description

半导体装置以及其制造方法
技术领域
本发明关于包括薄膜晶体管的半导体装置以及其制造方法。
背景技术
薄膜晶体管(Thin Film Transistor，以下“TFT”)，例如，在有源矩阵基板中，作为开关元件而使用。在本说明书，将如此的TFT称为“像素用TFT”。作为像素用TFT，以往，将非晶硅(amorphous silicon)膜(以下，简称为“a－Si膜”)设为活性层的非晶质硅TFT、将多结晶质硅膜等的结晶质硅膜(以下，简称为“c－Si膜”)设为活性层的结晶质硅TFT等被广泛使用。一般而言，c－Si膜的场效应迁移率(field effect mobility)较a－Si膜的场效应迁移率高，因此结晶质硅TFT，具有较非晶质硅TFT高的电流驱动力(也就是导通电流大)。
在显示装置等使用的有源矩阵基板，成为结晶质硅TFT的活性层的c－Si膜，例如，在玻璃基板上形成a－Si膜后，以对a－Si膜照射激光使其结晶化而形成(激光退火，Laserannealing)。
作为由激光退火的结晶化方法，提案有使用微透镜阵列，仅对a－Si膜之中成为TFT的活性层的区域将激光集光，藉此使a－Si膜部分地结晶化的方法(专利文献1～3)。在本说明书，将这个结晶化称为“部分激光退火”。若使用部分激光退火，则相较于将线状的激光遍及在a－Si膜整面而扫描的以往的激光退火，能够将结晶化所需的时间大幅地缩短，因此可提高量产性。
此外，若利用部分激光退火而形成TFT的活性层，则活性层除了被照射激光而结晶化的结晶质硅区域以外，还具有未被照射激光而维持非晶质硅状态的非晶质硅区域。在本说明书所谓的“结晶质硅TFT”的活性层，可以是仅由结晶质硅TFT区域构成，也可以包含结晶质硅TFT区域以及非晶质硅TFT区域的两方。
现有技术文献
专利文献
专利文献1：国际公开第2011/132559号。
专利文献2：国际公开第2016/157351号。
专利文献3：国际公开第2016/170571号。
发明内容
本发明所要解决的技术问题
在结晶质硅TFT，较非晶质硅TFT导通电流增加，截止漏电电流(off-leakcurrent)也增加。因此，根据结晶质硅TFT的用途，追求降低截止漏电电流。
本发明的一实施方式，是鉴于上述事态而完成，其目的在于，提供包括降低截止漏电电流的薄膜晶体管的半导体装置以及如此的半导体装置的制造方法。
解决问题的方案
本发明的一实施方式的半导体装置是包括薄膜晶体管的半导体装置；所述薄膜晶体管，包含：基板；栅极电极，被所述基板支撑；半导体层，是于所述栅极电极上介隔栅极绝缘层而设置的半导体层，所述半导体层，包含第一区域、第二区域、和位于所述第一区域以及所述第二区域之间，且从所述基板的法线方向看时与所述栅极电极重叠的源极漏极间区域，所述源极漏极间区域包含沟道区域；保护层，于所述半导体层上，以与所述沟道区域的上面的至少一部分相接的方式配置；与所述第一区域相接的第一接触层，以及与所述第二区域相接的第二接触层；源极电极，经由所述第一接触层，与所述第一区域电连接；以及漏极电极，经由所述第二接触层，与所述第二区域电连接；其中所述半导体层包含结晶质硅区域，所述结晶质硅区区域的至少一部分位于所述源极漏极间区域；至少1个开口部被设置，所述至少1个开口部贯通所述保护层以及所述半导体层，且到达所述栅极绝缘层，当从所述基板的法线方向看时，所述至少1个开口部位于所述源极漏极间区域内。
发明效果
根据本发明的一实施方式，提供包括降低截止漏电电流的薄膜晶体管的半导体装置以及如此的半导体装置的制造方法。
附图说明
图1(a)～(d)，分别是本发明的一实施方式的TFT101的示意性的俯视图以及剖视图。
图2(a)～(c)，分别是用于说明本发明的一实施方式的半导体装置的制造方法的一例的示意性的工序俯视图以及工序剖视图。
图3(a)～(c)，分别是用于说明本发明的一实施方式的半导体装置的制造方法的一例的示意性的工序俯视图以及工序剖视图。
图4(a)～(d)，分别是用于说明本发明的一实施方式的半导体装置的制造方法的一例的示意性的工序俯视图以及工序剖视图。
图5(a)～(d)，分别是用于说明本发明的一实施方式的半导体装置的制造方法的一例的示意性的工序俯视图以及工序剖视图。
图6(a)～(d)，分别是用于说明本发明的一实施方式的半导体装置的制造方法的一例的示意性的工序俯视图以及工序剖视图。
图7(a)～(d)，分别是用于说明本发明的一实施方式的半导体装置的制造方法的一例的示意性的工序俯视图以及工序剖视图。
图8(a)以及(b)，是例示本发明的一实施方式的其他的TFT102的俯视图以及剖视图。
图9(a)～(e)，分别是用于说明TFT102的制造方法的一例的示意性的工序剖视图。
图10(a)是表示c－Si区域的沟道宽度方向的长度和TFT的电流特性的关系的图，(b)是表示a－Si区域的沟道宽度方向的长度和TFT的截止电流以及迁移率的关系的图。
图11(a)～(f)，分别是表示源极漏极间区域中的开口部P或切口部Q的配置例1～6的示意性的俯视图。
图12(a)～(f)，分别是表示源极漏极间区域中的开口部P或切口部Q和a－Si区域4a的配置例7～12的示意性的俯视图。
图13(a)～(e)，分别是例示源极漏极间区域中的开口部P或切口部Q和a－Si区域4a的其他的配置例的示意性的俯视图。
具体实施方式
(实施方式)
以下，一边参照附图，一边说明本发明的一实施方式的半导体装置。本实施方式的半导体装置，只要包括具有包含c－Si区域的活性层的结晶质硅TFT就行，广泛地包含有源矩阵基板等的电路基板、液晶显示装置、有机EL显示装置等的各种显示装置、影像传感器、电子设备等。
图1(a)是本实施方式的半导体装置中的薄膜晶体管(TFT)101的示意性的俯视图，图1的(b)～(d)分别是沿着I－I’、II－II’、III－III’线的TFT101的剖面图。
TFT101，例如为具有底栅结构的蚀刻阻挡(也称为蚀刻止动件)型的TFT。TFT101包括：被玻璃基板等的基板1支撑，形成于基板1之上的栅极电极2；以于基板1之上覆盖栅极电极2的方式形成的栅极绝缘层3；形成于栅极绝缘层3之上的半导体层(活性层)4；配置于半导体层4之上的保护层(也称为蚀刻阻挡层)5；第一接触层Cs以及第二接触层Cd；和源极电极8s以及漏极电极8d。源极电极8s，经由第一接触层Cs而与半导体层4的一部分电连接。源极电极8d，经由第二接触层Cd与半导体层4的其他的一部分电连接。
半导体层4，是作为TFT101的活性层而发挥功能的层，包含结晶质硅区域(c－Si区域)4c。c－Si区域4c，是包含以结晶质硅(包含多晶硅、微晶硅、单晶硅)为主的区域。c－Si区域4c的至少一部分，以介隔栅极绝缘层3而与栅极电极2重叠的方式配置。
半导体层4，也可以包含c－Si区域4c、以a－Si为主包含的非晶质硅区域(a－Si区域)4a。或者，半导体层4的整体也可以是c－Si区域4c。半导体层4，例如为本征硅层(Intrinsic silicon)。此外，在本说明书，“本征硅层”指的是实质地未包含杂质，也就是不积极地注入杂质的硅层。
半导体层4，另外，具有与第一接触层Cs相接的第一区域Rs、与第二接触层Cd相接的第二区域Rd、以及位于第一区域Rs以及第二区域Rd之间的区域(以下，称为“源极漏极间区域”)RG。第一区域Rs，经由第一接触层Cs被与源极电极8s电连接。第二区域Rd，经由第二接触层Cd被与漏极电极8d电连接。源极漏极间区域RG是半导体层4之中与栅极电极2介隔源极绝缘层3而重叠，且位于第一区域Rs以及第二区域Rd之间的部分，包含TFT101的沟道被形成的沟道区域Rc。如后述，在半导体层4的源极漏极间区域RG配置半导体层开口部P。例如，源极漏极间区域RG之中的半导体层开口部P未被形成的部分成为“沟道区域Rc”。
在半导体层4中，c－Si区域4c的至少一部分位于源极漏极间区域RG。在此例，源极漏极间区域RG包含c－Si区域4c，不包含a－Si区域4a。此外，源极漏极间区域RG，也可以包含c－Si区域4c以及a－Si区域4a的两方(参照后述的图14、15)。
半导体层4的第一区域Rs以及第二区域Rd，分别优选为包含c－Si区域4c。第一区域Rs以及第二区域Rd，也可以是分别仅以c－Si区域4c构成，也可以包含c－Si区域4c以及a－Si区域4a的两方。
保护层5，在半导体层4的一部分上，以与沟道区域Rc的上面的至少一部分相接的方式配置。保护层5，也可以与沟道区域Rc的上面整体相接。在此，保护层5具有岛状的图案。此外，保护层5也可以不是岛状。在此情况，在保护层5，也可以包含露出半导体层4的第一区域Rs以及第二区域Rd的开口部。
在保护层5以及半导体层4，设置贯通保护层5以及半导体层4，且露出栅极绝缘层3的一部分的开口部10。开口部10由形成于保护层5的保护层开口部(也有被称为“第一开口部”的情形)15和形成于半导体层4的半导体层开口部(也有被称为“第二开口部”的情形)P而构成。开口部10，当从基板1的法线方向看时，位于源极漏极区域RG内。
在本实施方式，在开口部10的侧壁中，整合保护层开口部15的侧面以及半导体层开口部P的侧面。换言之，从基板1的法线方向看时，大致整合保护层开口部15和半导体层开口部P。如此的开口部10，例如，可藉由将半导体层4以及保护层5使用相同的掩模而进行图案化，或者，将已形成保护层开口部15的保护层5作为掩模而进行半导体层4的图案化而形成。详情后述。
在图1(a)中，将半导体层4的周缘以虚线表示。如图示，半导体层4也可以仅位于保护层5、源极电极8s以及漏极电极8d和栅极绝缘层3之间。半导体层4，也可以在形成TFT101的区域(TFT形成区域)以外的区域延伸设置。例如，半导体层4，也可以以已与源极电极8s连接的源极总线重叠的方式延伸。位于半导体层4之中的TFT形成区域的部分只要包含c－Si区域4c就行，在TFT形成区域以外的区域延伸设置的部分也可以是a－Si区域4a。
第一接触层Cs以及第二接触层Cd，彼此分离而配置。第一接触层Cs以及第二接触层Cd，没有特别限制，例如，也可以包括硅层(a－Si层也好、c－Si层也好)，所述硅层包含赋予导电类型(conductivity type)的杂质。在此例，第一接触层Cs以及第二接触层Cd，分别包含与半导体层4相接的第一a－Si层6、和配置于第一a－Si层6上的第二a－Si层7。第二a－Si层7，具有较第一a－Si层6高的导电率。第二a－Si层7，也可以包含赋予导电类型的杂质。第一a－Si层6，例如，是实质上不包含杂质的本征硅层，第二a－Si层7，例如，也可以是添加了赋予n型的杂质的n+型a－Si层。在第一a－Si层6包含杂质的情况，第二a－Si层7可以是，以较第一a－Si层6高的浓度，包含赋予导电类型的杂质。此外，第一接触层Cs以及第二接触层Cd，也可以是第二a－Si层(例如n+型a－Si层)7的单层结构。但是，在半导体层4的c－Si区域4c和第二a－Si层7之间，设置第一a－Si层6，藉此能够抑制因热载子(HotCarrier)的TFT特性的劣化。
TFT101，例如，也可以以无机绝缘层(钝化膜)9覆盖。无机绝缘层9，也可以是在开口部10内，与栅极绝缘层3相接。在无机绝缘层9上，也可以进而设置有机绝缘层(不图示)。有机绝缘层也可以是平坦化膜。
在TFT101，在导通状态中，电流从源极电极8s以及漏极电极8d之中的一方的电极向另一方的电极流动。例如，当电流从源极电极8s往漏极电极8d的方向流动时，此电流，从源极电极8s经由第一接触层Cs，流过半导体层4的沟道区域Rc，其后，经由第二接触层Cd而到达漏极电极8d。
在本实施方式，在源极漏极间区域RG中流过源极电极8s与漏极电极8d之间的电流的经过路径上设置有半导体层开口部P，因此电流的流动被阻碍。因此，成为可降低截止漏电电流。
若设置半导体层开口部P，则不仅截止漏电电流，导通电流也降低。然而，在本实施方式，将高迁移率的c－Si区域4c使用在沟道区域Rc，因此即便因半导体层开口部P的形成而多少下降了导通电流，也能够确保既定的导通特性。进而，由半导体层开口部P所致的电流阻碍效果，相较导通电流，相对于截止电流为大，因此控制半导体层开口部P的尺寸、位置等，藉此可一边确保导通特性，一边使截止电流减少。
另外，如后述，例如将保护层5作为掩模而使用，在半导体层4设置半导体层开口部P，藉此能够一边抑制制造工序数的增加，一边制造降低截止漏电电流的TFT101。
此外，也可思及例如在TFT的活性层不设置开口部，将TFT的活性层的宽度(沟道宽度)变小，藉此降低截止漏电电流的构成。然而，在使用光刻进程(photolithographyprocess)(包含赋予抗蚀剂、曝光、显像、将抗蚀剂作为掩模的蚀刻、抗蚀剂剥离)而制造TFT的情况，根据其加工精度，恐有活性层的宽度无法充分地细微化的疑虑。作为一例，当光刻进程的加工精度为6μm时，难以形成5μm宽度的活性层(硅层)。另一方面，在20μm宽度的活性层能以高的精度形成15μm宽度的开口部，由此，能够获得实效的沟道宽度(实效沟道宽度)为5μm的活性层。因此，根据本实施方式，设置半导体层开口部P，藉此能够以更高的精度形成实效沟道宽度小、或沟道区域的实效的面积(实效面积)小的TFT。
设置于半导体层4的半导体层开口部P的位置、形状等不限于图示的例子。如后述，也可以在源极漏极间区域RG内配置2个以上的半导体层开口部P。
半导体层开口部P，也可以配置于c－Si区域4c的内部，被c－Si区域4c包围。也就是，半导体层4之中在开口部10的侧面露出的部分也可以是结晶质硅。或者，半导体层开口部P，也可以跨过c－Si区域4c以及a－Si区域4a而形成。例如，当从基板1的法线方向看时，在源极漏极间区域RG中，半导体层开口部P，也可以配置于c－Si区域4c与a－Si区域4a的界面的一部分上。或者，半导体层开口部P，也可以配置于a－Si区域4a的内部，被a－Si区域4a包围。但是，若半导体层开口部P的至少一部分形成于c－Si区域4c内，则能够更有效地降低截止漏电电流。
根据本实施方式，不仅半导体层开口部P的位置、尺寸、形状，能够任意地选择半导体层开口部P和c－Si区域4c以及a－Si区域4a的配置关系，因此根据用途，能够获得具有期望的特性的TFT。例如，在基板1上，在形成用途不同的多个TFT的情况，不将制造工序变得复杂，除了每个TFT开口部的有无、尺寸、数量、配置等以外，也能够改变开口部和c－Si区域4c以及a－Si区域4a的配置关系。因此，成为在相同的制造工序，可分开制作特性的不同的TFT。
另外，在图1所示的例子，半导体层4以及接触层Cs、Cd，在源极电电极8c以及漏极电极8d的下方延伸设置。因此，可不使TFT101的尺寸增大，调整半导体层4之中成为第一区域Rs以及第二区域Rd的部分(c－Si区域4c)的面积(接触面积)。
在图1所示的例子，第一接触层Cs以及第二接触层Cd的沟道区域Rc侧的端部，位于保护层5上。也就是，保护层5，被配置于半导体层4和第一接触层Cs以及第二接触层Cd之间。第一接触层Cs以及第二接触层Cd，分别与保护层5的侧面的一部分以及上面的一部分相接。此外，第一接触层Cs以及第二接触层Cd，分别只要与半导体层4的第一区域Rs以及第二区域Rd相接就行，也可以不与保护层5相接。
另外，在图示的例子，当从基板1的法线方向看时，第一接触层Cs以及第二接触层Cd，分别与源极电极8s以及漏极电极8d整合，但也可以具有与源极电极8s以及漏极电极8d不同的形状。
进而，在图1，TFT101的沟道宽度方向中的源极电极8s以及漏极电极8d的宽度，较半导体层4的沟道区域Rc的宽度大，但也可以是与沟道区域Rc的宽度相同或较小。
本实施方式的半导体装置是，例如，每个像素作为像素用TFT包含TFT101的有源矩阵基板。在有源矩阵基板，在各像素中，在包含无机绝缘层9的层间绝缘层上配置像素电极(不图示)。TFT101的漏极电极8d与对应的像素电极电连接。像素电极，也可以在形成于层间绝缘层的接触孔(不图示)内，与TFT101的漏极电极8d相接。TFT101的源极电极8s与源极总线(不图示)电连接，栅极电极2与栅极总线(不图示)电连接。
有源矩阵基板，也可以包括包含多个像素的显示区域、和显示区域以外的非显示区域(也称为周边区域)。于周边区域，也可以是栅极驱动器等的驱动电路形成为单片(monolithic)。驱动电路，包含多个TFT(称为“电路用TFT”)。电路用TFT，也可以是包含与TFT101相同的构成的结晶质硅TFT。但是，也可以在一部分或全部的电路用TFT的源极漏极间区域不设置开口部。例如，优选为，在追求输出晶体管等的大的电流驱动力的电路用TFT的源极漏极间区域，不设置开口部。
＜半导体装置的制造方法＞
图2～图7，是用于说明包含TFT101的半导体装置(有源矩阵基板)的制造方法的一例的示意性的工序图。各图的(a)是俯视图。各图的(b)以及(c)，分别是沿着图1所示的I－I’线以及II－II’线的剖视图。图4～图7的(d)，分别是沿着图1所示的III－III’线的剖视图。
首先，如图2的(a)～(c)所示，在基板1上，将栅极电极2、栅极绝缘层3、成为TFT的活性层的半导体膜4’、以及成为保护层的保护膜(绝缘膜)5’，依照此顺序而形成。
作为基板1，例如能够使用玻璃基板、硅基板、包含具有耐热性的塑料基板(树脂基板)等的具有绝缘性的表面的基板。
栅极电极2，在基板1上，形成栅极用导电膜，藉由将这些图案化而形成。在此，例如，由溅射法将栅极用导电膜(厚度：例如约500nm)在基板1上形成，使用公知的光刻进程进行金属膜的图案化。栅极导电膜的蚀刻例如使用湿式蚀刻。
栅极电极2的材料，也可以是钼(Mo)、钨(W)、铜(Cu)、铬(Cr)、钽(Ta)、铝(Al)、钛(Ti)等的单体金属、使这些含有氮、氧、或其他的金属的材料、或铟锡氧化物(ITO)等的透明导电材料。
栅极绝缘层3，在形成栅极电极2的基板1，例如藉由等离子体化学气相沉积法形成。作为栅极绝缘层(厚度：例如约0.4μm)3，例如，也可以形成氧化硅(SiO2)层、氮化硅(SiNx)层、或SiO2层与SiNx层的积层膜。
半导体膜4’以及保护膜5’，使用与栅极绝缘层3相同的成膜腔，可藉由化学气相沉积法被形成。在此，作为半导体膜4’，使用氢气(H2)以及硅烷气体(SiH4)，形成厚度：例如30nm以上且70nm以下的a－Si：H膜。另外，作为保护膜5’，例如形成SiO2膜。保护膜5’的厚度，也可以例如为30nm以上且300nm以下，优选为50nm以上且200nm以下。30nm以上，若优选为50nm以上，则不仅作为蚀刻阻挡层，在之后的工序作为半导体膜4’的蚀刻掩模而可充分地发挥功能。另一方面，300nm以下，若优选为200nm以下，则在之后的工序能够更容易地形成高精度的开口部(或切口部)。进而，在以覆盖TFT的方式设置钝化膜的情况，抑制由开口部造成的段差(高低差)，能够确保钝化膜的被覆性。
其后，对半导体膜4’进行脱氢退火处理(例如450℃、60分钟)。接着，进行臭氧洗净、HF洗净等的清净化处理(激光前洗净)。
接着，如图3(a)～(c)所示，从保护膜5’的上方，对半导体膜4’照射激光30，藉此仅使半导体膜4’之中成为TFT的半导体层的半导体层形成区域的一部分结晶化(部分激光退火)。作为激光30，可适用XeCl准分子激光(Excimer Laser)(波长308nm)等的紫外线激光、YAG激光的第二高次谐波(波长532nm)等的波长550nm以下的固体激光。
在本实施方式，将来自激光光源的激光30，经由微透镜阵列对基板1上的半导体膜4’照射。微透镜阵列，具有排列成2维或1维的微透镜。在基板1上形成多个TFT的情况，激光30藉由微透镜阵列集光，仅入射半导体膜4’之中，彼此分离的多个既定区域(照射区域)。各照射区域，与成为TFT的沟道区域的部分对应而配置。照射区域的位置、数量、形状、尺寸等，可藉由微透镜(不限于未满1mm的透镜)的尺寸、排列间距、配置于微透镜阵列的光源侧的掩模的开口位置等控制。由此，以半导体膜4’之中的被激光30照射的区域被加热而熔化凝固，成为c－Si区域4c。未被激光照射的区域，维持a－Si区域4a而剩下。
关于部分激光退火的更具体的方法，在部分激光退火使用的装置的构成(包含微透镜阵列、掩模的结构)，用于参考，将国际公开第2011/055618号、国际公开第2011/132559号(专利文献1)、国际公开第2016/157351号(专利文献2)、国际公开第2016/170571号(专利文献3)的公开内容的所有援用于本发明说明书。
此外，在本实施方式，在形成了保护膜5’后，越过保护膜5’进行半导体膜4’的结晶化工序，也可以在形成保护膜5’之前进行结晶化工序。
接着，如图4(a)～(d)所示，在保护膜5’上，形成不图示的第一抗蚀剂掩模，使用第一抗蚀剂掩模进行保护膜5’的图案化。保护膜5’的图案化，例如由干式蚀刻进行。由此，在成为半导体膜4’的沟道区域的部分的至少一部分上，获得包含露出半导体膜4’的保护层开口部15的保护层5。保护层5，例如也可以是岛状。如图示，会有在保护膜5’的图案化时，半导体膜4’的表面部分被蚀刻的情况(过度蚀刻)。其后，将第一抗蚀剂掩模从基板1剥离。
在此例，在1个TFT形成区域中，1个的保护层开口部15被形成，但也可以形成2个以上的保护层开口部15。或者，取代保护层开口部15、或除了保护层开口部15以外，形成1个或多个切口部。“切口部”是，例如，当从基板1的法线方向看时，包含配置于保护层5的周缘的凹部。
接着，如图5(a)～(d)所示，在半导体膜4’以及保护膜5之上，将接触层用的Si膜、和源极以及漏极电极用的导电膜8’依照此顺序形成。
在此，作为接触层用的Si膜，由等离子体化学气相沉积法，将本征的第一a－Si膜(厚度：例如约0.1μm)6’、以及包含n型杂质(例如包含磷(P))的n+型的第二a－Si膜(厚度：例如约0.05μm))7’依照此顺序推积。作为第一a－Si膜6’的原料气体，使用氢气以及硅烷气体。作为第二a－Si膜7’的原料气体，使用硅烷、氢气、磷化氢(PH3)的混合气体。
源极以及漏极电极用的导电膜(厚度：例如约0.3μm)8’，使用与栅极用导电膜相同的材料，能以与栅极用导电膜相同的方法形成。
其后，如图6(a)～(d)所示，在导电膜8’上，形成第二抗蚀剂掩模32，将这个作为掩模，进行导电膜8’的图案化。导电膜8’的图案化，例如能够使用湿式蚀刻法而进行。作为蚀刻剂(etchant)，也可以使用包含磷酸、硝酸以及醋酸的溶液。由此，将导电膜8’之中未被第二抗蚀剂掩模32覆盖的部分薄膜化。此外，藉由此蚀刻，也可以将导电膜8’之中未被第二抗蚀剂掩模32覆盖的部分去除。
接着，如图7的(a)～(d)所示，将第二抗蚀剂掩模32作为掩模，进行导电膜8’、第一a－Si膜6’以及第二a－Si膜7’的图案化。在此，例如进行使用了氯(Cl2)气的干式蚀刻。由此，从导电膜8’可获得源极电极8s以及漏极电极8d(源极/漏极分离工序)。当从基板1的法线方向看时，源极电极8s和漏极电极8d，以保护层开口部15或切口部位于源极电极8s和漏极电极8d之间的方式，隔开间隔而被配置。另外，从a－Si膜6’、7’，可获得包含第一a－Si层6以及第二a－Si层7的第一接触层Cs、第二接触层Cd。同时，将第二抗蚀剂掩模32、源极电极8s、漏极电极8d以及保护层5作为掩模，半导体膜4’被图案化。由此，半导体膜4’之中位于源极电极8s、漏极电极8d以及保护层5的下方的部分以外的部分被去除。半导体膜4’之中在保护层开口部15内露出的部分也被去除，半导体层开口部P被形成。如此一来，在与保护层开口部15对应的位置，可获得包含露出栅极绝缘层3的半导体层开口部P的半导体层4。其后，将第二抗蚀剂掩模32去除。如此一来，图1的(a)～(d)所示的TFT101被制造。
若根据此图案化工序，则当从基板1的法线方向看时，第一接触层Cs的周缘与源极电极8s的周缘整合，第二接触层Cd的周缘与漏极电极8d的周缘整合。另外，半导体层4仅位于保护层5、源极电极8s以及漏极电极8d和栅极绝缘层3之间。半导体层4的周缘，如于图1(a)以虚线所示，当从基板1的法线方向看时，与保护层5、源极电极8s或漏极电极8d整合。在栅极绝缘层3和源极电极8s以及漏极电极8d之间，半导体层4、第一a－Si层6以及第二a－Si层7，依照此顺序被积层。
其后，以覆盖TFT101的方式形成层间绝缘层。在此，作为层间绝缘层，形成无机绝缘层9以及有机绝缘层11。在有机绝缘层11上设置像素电极13。
作为无机绝缘层9，也可以使用氧化硅层、氮化硅层等。在此，作为无机绝缘层9，例如将SiNx层(厚度：例如约200nm)以化学气相沉积法形成。有机绝缘层11，例如，也可以是包含感光性树脂材料的有机绝缘膜(厚度：例如1～3μm)。其后，进行有机绝缘层11的图案化，形成不图示的开口部。接着，将有机绝缘层11作为掩模而进行无机绝缘层9的蚀刻(干式蚀刻)。由此，在无机绝缘层9以及有机绝缘层11，形成到达漏极电极8d的接触孔(不图示)。
像素电极13，如以下般被形成。首先，在有机绝缘层11上以及接触孔内形成透明导电膜。作为透明电极膜的材料，能够使用铟锡氧化物(ITO)、铟锌氧化物、ZnO等的金属氧化物。在此，例如，以溅射法，作为透明导电膜而形成铟锌氧化物膜(厚度：例如约100nm)。其后，例如由湿式蚀刻法进行透明导电膜的图案化，获得像素电极13。像素电极13是每个像素分离而被配置。各像素电极13，在接触孔内，与对应的TFT的漏极电极8d相接。如此一来，有源矩阵基板被制造。
在上述方法，在半导体膜4’的图案化工序中，将保护层5作为掩模而利用，藉此能够在半导体层4的源极漏极间区域RG形成半导体层开口部P。因此，不将制造工序变得复杂、或使光掩模片数增加，而制造截止漏电电流已被降低的TFT101。另外，使用部分激光退火，因此能够仅使半导体膜4’之中既定的区域效率良好地结晶化。
此外，半导体膜的结晶化方法，不限于上述的部分激光退火。也可以使用公知的其他的方法，将半导体膜的一部分或全部结晶化。
＜变形例＞
图8(a)以及(b)，是例示本实施方式中的其他的TFT102的俯视图以及剖视图。在图8中，对与于图1所示的TFT101相同的构成要素附加相同的参照附图标记。
在TFT102，如于图8的(a)以虚线所示，半导体层4具有岛状的图案。当从基板1的法线方向看时，半导体层4的周缘与保护层5的周缘整合。因此，在TFT形成区域以外的区域，第一接触层Cs、第二接触层Cd位于源极电极8s、漏极电极8d和栅极绝缘层3之间，不存在半导体层4。因此，第一接触层Cs、第二接触层Cd，与栅极绝缘层3的上面相接。
另外，在此例子，半导体层4的上面与第一接触层Cs也好、第二接触层Cd也好，均不相接。半导体层4的外侧(与沟道区域为相反侧)的侧面的一部分与第一接触层Cs相接，其他的一部分与第二接触层Cd相接。也就是，半导体层4的侧面之中与第一接触层Cs相接的部分成为第一区域Rs、与第二接触层Cd相接的部分成为第二区域Rd。
在TFT102，与TFT101相同，半导体层4，也可以包含c－Si区域4c以及a－Si区域4a的两方(参照后述的图14、15)。在图示的例子，源极漏极间区域RG仅由c－Si区域4c构成，但也可以包含c－Si区域4c以及a－Si区域4a的两方。
半导体层4的第一区域Rs以及第二区域Rd，分别优选为包含c－Si区域4c。第一区域Rs以及第二区域Rd，也可以是分别仅以c－Si区域4c构成，也可以包含c－Si区域4c以及a－Si区域4a的两方。
其他的结构，与TFT101相同，因此省略说明。
图9(a)～(e)，是用于说明TFT102的制造方法的一例的工序剖视图。以下，仅说明与TFT101的制造方法不同的点。
首先，如图9(a)所示，在基板1上，形成栅极电极2、栅极绝缘层3以及半导体膜4’。接着，如图9(b)所示，在半导体膜4’上形成保护膜5’，从保护膜5’的上方，对半导体膜4’之中成为TFT的半导体层的半导体层形成区域的至少一部分照射激光30(部分激光退火)。在此例子，对半导体层形成区域整体照射激光30而使其结晶化。如此一来，获得包含c－Si区域4c以及a－Si区域4a的半导体膜4’。
接着，在保护膜5’上形成第一抗蚀剂掩模(不图示)，使用第一抗蚀剂掩模，例如由干式蚀刻，进行保护膜5’以及半导体膜4’的图案化。由此，如图9的(c)所示，获得具有保护膜开口部15的岛状的保护层5、以及具有半导体层开口部P的岛状的半导体层4。半导体层开口部P以及保护层开口部15，构成露出栅极绝缘层3的开口部10。虽然未图示，但会有栅极绝缘层3的露出部分的表面被蚀刻的情况(过度蚀刻)。
其后，如图9(d)所示，以覆盖半导体层4以及保护层5的方式，将第一a－Si膜6’、第二a－Si膜7’及导电膜8’，依照此顺序而形成。第一a－Si膜6’，以与半导体层4的外侧(与沟道区域为相反侧)的侧面相接的方式配置。
接着，如图9(e)所示，在导电膜8’上形成第二抗蚀剂掩模(不图示)，使用第二抗蚀剂掩模，进行导电膜8’的蚀刻(湿式蚀刻)、第二a－Si膜7’以及第一a－Si膜6’的蚀刻(干式蚀刻)。由此，可获得第一接触层Cs、第二接触层Cd、源极电极8s以及漏极电极8d。第一a－Si膜6’、第二a－Si膜7’以及导电膜8’之中位于开口部10内的部分被去除，在开口部10内露出栅极绝缘层3。如此一来，可获得TFT102。
其后，以覆盖TFT102的方式形成无机绝缘层9。无机绝缘层9，在开口部10内与栅极绝缘层3相接。
＜源极漏极间区域GR中的c－Si区域4c、半导体开口部P以及a－Si区域4a的配置以及面积率＞
接着，详细说明本实施方式的TFT101、102的源极漏极间区域RG中的c－Si区域4c、开口部P以及a－Si区域4a的配置。
在源极漏极间区域RG的面积为相同的情况，TFT的截止漏电电流是，例如将占源极漏极间区域RG的c－Si区域4c的面积的比率(以下，“c－Si面积率”)Sc变小而能够降低。c－Si面积率Sc是，例如，能够以将相对于源极漏极间区域RG的激光照射区域的面积的比率变小而使其减少。另外，在藉由激光照射而形成的c－Si区域4c设置开口部，藉此能够减少c－Si面积率Sc。
c－Si面积率Sc，也可以是例如50％以下且95％以下，优选为70％以上且90％以下。若为95％以下，则能够更有效果地降低截止漏电电流。另一方面，若为50％以上，则能够确保导通特性。
相对于源极漏极间区域RG的开口部P或切口部的面积(在配置多个开口部P或切口部的情况为总计面积)的比率(以下，“开口面积率”)Sp，也可以是例如5％以上且40％以下，优选为5％以上且25％以下。
另外，即便在c－Si面积率Sc或开口面积率Sp为相同的情况，例如，可由开口部P或切口部的数量、配置，更有效地阻碍电流的流动，进一步地将截止漏电电流进一步降低。进一步，在源极漏极间区域RG中，若c－Si区域4c被由a－Si区域4a或开口部P而分离为2以上的部分，则会有能够将截止漏电电流更有效地降低的情况。
接着，调查c－Si区域4c的沟道宽度方向的长度和TFT的电流特性的关系，因此进行说明。
图10(a)，是表示相对于源极漏极间区域RG的c－Si区域4c的沟道宽度方向的长度、和TFT的导通电流Ion以及截止电流(截止漏电电流)Ioff的关系的图表。在此，在半导体膜的激光结晶化时，改变半导体膜中的激光的照射区域的宽度，藉此制作c－Si区域4c的沟道宽度方向的长度不同的4个样本的TFT，测量各样本TFT的电流特性。各样本TFT的c－Si区域4c的沟道长度方向的长度设为固定。在样本TFT未设置开口部。因此，随着c－Si区域4c的沟道宽度方向的长度变大，c－Si面积率Sc增加。
从图10(a)，能够确认相对于源极漏极间区域RG的c－Si区域4c的沟道宽度方向的长度越减少，TFT的导通电流Ion以及截止电流Ioff越减少。这被认为是因为，c－Si面积率Sc减少，此外且，实效的沟道宽度变小，电流变得难以流过。
另外，如图10(a)所示，由改变c－Si区域4c的沟道宽度方向的长度所致的截止电流的变化的比率，较导通电流的变化的比率大。例如，若使c－Si区域4c的沟道宽度方向的长度从4μm增加至12μm，则导通电流增加至约3倍，但是导通电流却约5倍增加，结果上会有由截止电流增加的缺点的一方变大的可能性。相反地，若使c－Si区域4c的沟道宽度方向的长度减少，也就是将c－Si面积率Sc变小，则相较于导通电流的减少率，截止电流的减少率的一方大。因此，控制c－Si区域4c的沟道宽度方向的长度或c－Si面积率Sc，藉此能够一边抑制导通电流的下降，一边有效地降低截止电流。
在此例，调整激光的照射区域的尺寸，在激光结晶化后在c－Si区域4c设置开口部P(或切口部)，藉此即便将c－Si面积率Sc以及实效的沟道宽度变小，也可获得与图10(a)相同的效果。当设置开口部P，则在源极漏极间区域RG的一部分(以开口部P的沟道长度方向的长度规定)，仅开口部P的沟道宽度方向的长度的部分，实效的沟道宽度变小。因此，调整开口部P的尺寸，由此能够降低截止漏电电流。也可以在源极漏极间区域RG设置2个以上的开口部P，藉此使截止漏电电流更有效果地减少。
源极漏极间区域GR的沟道宽度方向的开口部P或切口部的长度(在开口部P或切口部被多个配置的情况，这些的总计长度)的最大值(以下，“第一开口长度”)，也可以是源极漏极间区域RG的沟道宽度方向的长度W的，例如在30％以上且70％以下，优选为30％以上且50％以下。由此，能够一边确保既定的导通电流，一边更有效果地降低截止漏电电流。此外，在沟道宽度方向仅配置1个的开口部P的情况，此开口部P的沟道宽度方向的长度成为“第一开口长度”。在沟道宽度方向配置2个以上的开口部P的情况，这些开口部P的沟道宽度方向中的总计长度的最大值成为“第一开口长度”。
源极漏极间区域GR的沟道长度方向中的开口部P或切口部的长度(或总计长度)的最大值(以下，“第二开口长度”)，也可以是源极漏极间区域RG的沟道长度方向的长度L的例如在20％以上且100％以下，优选为20％以上且50％以下。由此，能够一边确保既定的导通电流，一边更有效果地降低截止漏电电流。此外，在沟道长度方向是1个开口部P的情况，此开口部P的沟道长度方向的长度成为“第二开口长度”。在沟道长度方向配置2个以上的开口部P的情况，这些开口部P的沟道长度方向中的总计长度的最大值成为“第二开口长度”。
另外，也可以在源极漏极间区域RG配置a－Si区域4a，藉此使c－Si面积率Sc减少。相对于源极漏极间区域RG的a－Si区域4a的面积的比率(以下，“a－Si面积率”)Sa，是也根据开口面积率Sp，也可以是例如2％以上且20％以下，优选为5％以上且10％以下。作为一例，也可以使a－Si区域4a遍及半导体层4的沟道宽度方向配置，藉此使c－Si区域4c在沟道长度方向分离成2个以上的部分。或者，也可以将a－Si区域4a遍及半导体层4的沟道长度方向配置，藉此使c－Si区域4c在沟道宽度方向分离成2个以上的部分。
图10(b)是表示在将a－Si区域4a遍及半导体层4的沟道宽度方向而形成的情况的、a－Si区域4a的沟道长度方向的长度、和沟道区域Rc的迁移率以及导通电流的关系的示意性的图。在半导体层4不设置开口部。
如图10(b)所示，a－Si区域4a的沟道长度方向的长度越增加，电流经过路径中的a－Si区域4a的所占比率越高，因此迁移率降低，电流变得难以流动(截止电流减少)。若a－Si区域4a的沟道长度方向的长度是例如0.5μm以上，优选为1μm以上，则可将截止电流抑制在既定值以下。另一方面，a－Si区域4a的沟道长度方向的长度是例如只要若源极漏极间区域RG的沟道长度方向的长度的1/4以下就行。为了更确实的确保既定的迁移率，a－Si区域4a的沟道长度方向的长度，也可以是例如设定成2.5μm以下。此外，在本实施方式，藉由部分激光退火而使半导体层4的既定区域选择性地结晶化，因此可在半导体层4配置如此的微细的宽度(例如2.5μm以下)的a－Si区域4a。
也可以在源极漏极间区域RG将2个以上的a－Si区域4a分离配置，使c－Si区域4c分离成3个以上。另外，a－Si区域4a的形状也不被限于矩形。详细，被记载于在本发明说明书援用的国际公开第2016/157351号，因此省略详细的说明以及附图。
若考虑由光刻进程的加工精度，则优选为TFT101、102中的源极漏极间区域RG的沟道宽度方向的宽度(沟道宽度)W为13μm以下，沟道长度方向的宽度(沟道长度)L为13μm以上。
另外，若考虑加工精度，则半导体层4的各开口部P或切口部的沟道长度方向以及沟道宽度方向的宽度(设计值)，无论哪个均优选为4μm以上。另外，从源极漏极间区域RG的周缘至最近的开口部P为止的距离(设计值)，优选为例如4μm以上。
各激光照射区域的沟道宽度方向的长度，若考虑曝光机的解像度、位置精度，则优选为例如9μm以上。由此，即便在产生定位偏移的情况，在半导体层4以既定的宽度配置c－Si区域4a，因此能够使第一接触层Cs以及第二接触层Cd与c－Si区域4c连接，能够抑制TFT的导通电阻的增大。
以下，一边参照附图，一边更具体地说明半导体层4的源极漏极间区域RG中的开口部P或切口部Q的配置例。
图11(a)～(f)，分别是表示本实施方式的TFT101、102中的开口部P或切口部Q的配置例1～6的俯视图。在图11，仅表示TFT的半导体层之中源极漏极间区域RG、第二区域Rd以及第一区域Rs。为了容易理解，未图示接触层、保护层等的半导体以外的层。
在配置例1～6，源极漏极间区域RG、第二区域Rd以及第一区域Rs，不包含a－Si区域，仅由c－Si区域4c构成。在这些例子，哪一个都将源极漏极间区域RG的沟道宽度方向DW的长度W设为13μm，沟道宽度方向DL的长度设为22μm。
在此，表示源极漏极间区域RG在沟道长度方向DL为长的矩形的例子，但源极漏极间区域RG也可以在沟道宽度方向DW为长，也可以不是矩形。相同地，表示开口部P为矩形的例子，但开口部P的形状也可以不是矩形。
在图11(a)所示的配置例1，在源极漏极间区域RG内配置有单一的开口部P。开口部P也可以是在沟道长度方向DL以及沟道宽度方向DW中，配置于源极漏极间区域RG的大致中央。在配置例1，在沟道长度方向DL流过半导体层4的中央的电流有需要绕回到开口部P。因此，电流的流动被阻碍，截止漏电电流以及导通电流变小。
作为一例，开口部P的沟道宽度方向DW的长度py(＝第一开口长度)：5μm，沟道长度方向DL的长度px(＝第二开口长度)：5μm，从沟道宽度方向DW中的源极漏极间区域RG的周缘至开口部P为止的距离cy1、cy2：4μm，从沟道长度方向DL中的源极漏极间区域RG的周缘至开口部P为止的距离cx1、cx2：8.5μm。
此外，也有因制造进程中的定位偏移等，开口部P不配置于大致中央的情况。藉由设计值以及偏移量，开口部P和半导体层4的定位在沟道宽度方向DW偏移的结果，也会有并非开口部P，而是形成切口部的情况。在如此的情况，能够降低截止漏电电流，因此可获得期望的TFT特性。
在图11(b)所示的配置例2，与在图11(a)所示的配置例1相同，包含单一的开口部P。但是，将源极漏极间区域RG的周缘与开口部P的距离cx1、cx2设定成考虑了加工精度的最小值，将开口部P的尺寸尽可能的变大地设定。在配置例2，能够较配置例1将实效的沟道面积变小，因此能够进一步降低截止漏电电流。
作为一例，开口部P的沟道宽度方向DW的长度py(＝第一开口长度)：5μm，沟道长度方向DL的长度px(＝第二开口长度)：14μm，从沟道宽度方向DW中的源极漏极间区域RG的周缘至开口部P为止的距离cy1、cy2：4μm，从沟道长度方向DL中的源极漏极间区域RG的周缘至开口部P为止的距离cx1、cx2：4μm。
在图11(c)以及图11(d)所示的配置例3以及4，在源极漏极间区域RG内配置有2个开口部P(1)、P(2)(以下，也有总称为“开口部P”的情形)的点，与于图11(a)所示的配置例1不同。这些的开口部P在沟道长度方向DL隔开间隔而配置。若考虑加工精度，则开口部P的间隔cx3设定成例如4μm以上。将开口部P配置2个位置以上，藉此可更有效地阻碍电流的流动，将截止漏电电流进一步降低。
在配置例3，将2个开口部P的间隔cx3，设定成考虑了加工精度的最小值。在配置例3，作为一例，各开口部P的沟道宽度方向DW的长度py：5μm，沟道长度方向DL的长度px1、px2：5μm，第一开口长度(＝py)：5μm，第二开口长度(＝px1+px2)：10μm，从沟道宽度方向DW中的源极漏极间区域RG的周缘至开口部P为止的距离cy1、cy2：4μm，从沟道长度方向DL中的源极漏极间区域RG的周缘至开口部P为止的距离cx1、cx2：4μm，开口部P的间隔cx3：4μm。
在配置例4，将相同尺寸的开口部P尽可能地分离而配置。各开口部P也可以是以与第一区域Rs或第二区域Rd相接的方式，配置于源极漏极间区域RG的端部。如此的构成，例如，可在两端部(源极侧以及漏极侧的端部)形成具有切口部的保护层5，以将此保护层5作为掩模进行半导体膜的蚀刻而形成。
在配置例4，作为一例，从沟道长度方向DL中的源极漏极间区域RG的周缘至开口部P为止的距离cx1、cx2：0μm，开口部P的间隔cx3：12μm。其他的长度py、px、cy1、cy2与配置例3相同。
在图11(e)所示的配置例5，在源极漏极间区域RG内配置有2个切口部Q(1)、Q(2)(以下，也有总称为“切口部Q”的情形)。切口部Q，在沟道宽度方向DW隔开间隔cy3而排列。若考虑加工精度，则切口部Q的间隔cy3被设定成例如4μm以上。在配置例5，沟道区域Rc包含藉由切口部Q而形成的缩颈部，因此在沟道长度方向DL电流变得难以流动，截止漏电电流变小。
作为一例，各切口部Q的沟道宽度方向DW的长度py1、py2：4.5μm，沟道长度方向DL的长度px：5μm，第一开口长度(＝py1+py2)：9μm，第二开口长度：5μm，从沟道长度方向DL中的源极漏极间区域RG的周缘至开口部P为止的距离cx1、cx2：8.5μm，切口部Q的间隔cy3：4μm。
在图11(f)所示的配置例6，遍及源极漏极间区域RG的沟道长度方向DL的长度L而配置开口部P，在源极漏极间区域RG中，c－Si区域4c藉由开口部P而被分离成2个。也就是，可获得沟道宽度小的2个沟道区域并排地连接的构造。这些的沟道区域以第一区域Rs以及第二区域Rd连接。
如此的构成，例如，可藉由槽(保护层开口部)而形成被分离成2个岛状的图案的保护层5，将这个作为掩模而将半导体膜图案化而形成。
在配置例6，例如，开口部P的沟道宽度方向DW的长度py(＝第一开口长度)：5μm，沟道长度方向DL的长度px(＝第二开口长度)：22μm，从沟道宽度方向DW中的源极漏极间区域RG的周缘至开口部P为止的距离cy1、cy2：4μm。
将配置例1～6中的c－Si面积率Sc、开口面积率Sp，相对于源极漏极间区域RG的沟道宽度方向的方向W的第一开口长度的比率，以及相对于源极漏极间区域RG的沟道长度方向的长度L的第二开口长度的比率于表1表示。
[表一]
Figure BDA0002360845170000261
Figure BDA0002360845170000271
图12(a)～(f)，分别是例示表示本实施方式中的开口部P或切口部Q和a－Si区域4a的配置例7～12的俯视图。在图12，仅表示TFT半导体层之中源极漏极间区域RG，第二区域Rd以及第一区域Rs。在配置例7～12，在源极漏极间区域RG内设置有c－Si区域4c以及a－Si区域4a。配置例7～12中的开口部P或切口部Q的配置，分别是与于图11所示的配置例1～6相同。
在配置例7～12，a－Si区域4a是在源极漏极间区域RG的大致中央遍及沟道宽度方向DW而配置。因此，c－Si区域4c藉由a－Si区域4a被分离成2个。如此一来，在源极漏极间区域RG中，将c－Si区域4c在沟道长度方向DL不连续地配置，藉此电流的流动进一步被阻碍(参照图10(b))。组合a－Si区域4a以及开口部P或切口部Q而在源极漏极间区域RG配置，由此能够将导通电流以及截止电流以更高的自由度，且更严密地控制。
如图12的(a)、(b)、(e)以及(f)所示，开口部P或切口部Q，也可以配置于与c－Si区域4c和a－Si区域4a的界面的一部分上。由此，能够在实效的沟道宽度变窄的部分配置a－Si区域4a，因此成为可更有效果地阻碍电流的流动。
如图12(c)以及(d)所示，也可以在2个开口部P之间配置a－Si区域4a。在这些的例子，在c－Si区域4c配置开口部P，因此能够将c－Si面积率Sc有效地降低。
将a－Si区域4a的长度ax例如为2μm的情况的配置例7～12的c－Si面积率Sc、以及占源极漏极间区域RG的a－Si区域4a的面积比率(以下，“a－Si面积率”)Sa在表1合并表示。开口面积率Sp等是与配置例1～6相同。
此外，a－Si区域4a的配置以及尺寸，不限于图示的例子。例如，如图13的(a)～(e)所例示，也可以将a－Si区域4a遍及沟道长度方向DL而配置。由此，能够降低c－Si区域4c的沟道宽度方向DW的长度。也可以藉由a－Si区域4a将c－Si区域4c分离成2个以上的部分。将a－Si区域4a遍及沟道长度方向DL而配置，藉此能够遍及沟道长度方向DL整体，能够将实效的沟道宽度变小。
产业上的利用可能性
本发明的实施方式，可广泛适用于包括TFT的装置、电子设备。例如，可适用于有源矩阵基板等的电路基板、液晶显示装置、有机电致发光(EL)显示装置以及无机电致发光显示装置等的显示装置、放射线检测器、影像传感器等的拍摄装置、图像输入装置、指纹读取装置等的电子装置等。
附图标记的说明
1 基板
2 栅极电极
3 栅极绝缘层
4 半导体层
4a a－Si区域
4c c－Si区域
5 保护层
6 第一a－Si层
7 第二a－Si层
8d 漏极电极
8s 源极电极
9 无机绝缘层
10 开口部
15 保护层开口部
101、102 薄膜晶体管
Cs 第一接触层
Cd 第二接触层
P 半导体层开口部
RG 源极漏极间区域
Rc 沟道区域
Rs 第一区域
Rd 第二区域

Claims (13)

1.一种半导体装置，其特征在于，包括薄膜晶体管；
所述薄膜晶体管，包含：
基板；
栅极电极，被所述基板支撑；
半导体层，是于所述栅极电极上介隔栅极绝缘层而设置的半导体层，所述半导体层包含：第一区域、第二区域、和位于所述第一区域以及所述第二区域之间，且从所述基板的法线方向看时与所述栅极电极重叠的源极漏极间区域，所述源极漏极间区域包含沟道区域；
保护层，于所述半导体层上，以与所述沟道区域的上面的至少一部分相接的方式配置；
与所述第一区域相接的第一接触层，以及与所述第二区域相接的第二接触层；
源极电极，经由所述第一接触层，与所述第一区域电连接；以及
漏极电极，经由所述第二接触层，与所述第二区域电连接；
所述半导体层包含结晶质硅区域，所述结晶质硅区域的至少一部分位于所述源极漏极间区域；
至少1个开口部被设置，所述至少1个开口部贯通所述保护层以及所述半导体层，且到达所述栅极绝缘层，当从所述基板的法线方向看时，所述至少1个开口部位于所述源极漏极间区域内。
2.如权利要求第1项所述的半导体装置，其特征在于，还包括：
覆盖所述薄膜晶体管的绝缘层；
所述绝缘层，在所述至少1个开口部内与所述栅极绝缘层相接。
3.如权利要求第1或2项所述的半导体装置，其特征在于，
所述第一接触层以及所述第二接触层，分别包含：
第一非晶硅层，与所述半导体层相接；以及
第二非晶硅层，配置于所述第一非晶硅层上，且具有较所述第一非晶硅层高的导电率。
4.如权利要求第1至3项中任一项所述的半导体装置，其特征在于，
所述半导体层，还包含非晶质硅区域。
5.如权利要求第4项所述的半导体装置，其特征在于，
所述非晶质硅区域的至少一部分，配置于所述源极漏极间区域。
6.如权利要求第5项所述的半导体装置，其特征在于，
在所述源极漏极间区域中，所述结晶质硅区域，藉由所述非晶质硅区域的所述至少一部分分离成2个以上。
7.如权利要求第1至6项中任一项所述的半导体装置，其特征在于，
所述至少1个开口部被所述结晶质硅区域包围。
8.如权利要求第5或6项所述的半导体装置，其特征在于，
所述至少1个开口部配置于所述结晶质硅区域与所述非晶质硅区域的界面的一部分上。
9.如权利要求第5或6项所述的半导体装置，其特征在于，
所述至少1个开口部包含在所述薄膜晶体管的沟道长度方向隔开间隔而配置的2个开口部，所述非晶质硅区域的至少一部分位于所述2个开口部之间。
10.如权利要求第1至9项中任一项所述的半导体装置，其特征在于，包含：
显示区域，包含多个像素；
所述薄膜晶体管配置于所述显示区域的各像素；
还包括于所述显示区域以外的区域设置的驱动电路；
所述驱动电路包含其他的薄膜晶体管；
在所述其他的薄膜晶体管的源极漏极间区域未设置开口部。
11.一种半导体装置的制造方法，其特征在于，所述半导体装置包括薄膜晶体管；所述方法包含：
工序(A)，准备于表面形成栅极电极、和覆盖所述栅极电极的栅极绝缘层的基板；
工序(B)，于所述栅极绝缘层上，形成包含非晶硅层的半导体膜；
结晶化工序(C)，仅对所述半导体膜之中成为半导体层的半导体层形成区域的一部分照射激光而使其结晶化，藉此于所述半导体层形成区域的所述一部分形成结晶质硅区域，所述半导体层形成区域之中未被所述激光照射的部分成为非晶质硅区域，所述结晶质硅区域的至少一部分配置于所述半导体层形成区域之中成为沟道区域的部分；
工序(D)，在所述工序(B)和所述工序(C)之间，或者，在所述工序(C)之后被进行，于所述半导体膜上形成保护膜；
工序(E)，进行所述保护膜的图案化，形成包含覆盖成为所述沟道区域的部分的至少一部分，且露出所述半导体膜的第一开口部或第一切口部的保护层；
工序(F)，于所述保护层上，将接触层用的硅膜、源极以及漏极电极用的导电膜依照此顺序而形成；以及
图案化工序(G)是，使用第一掩模，进行所述导电膜以及所述硅膜的图案化，形成彼此分离的源极电极以及漏极电极、和彼此分离的第一接触层以及第二接触层，并且将所述第一掩模以及所述保护层作为掩模，进行所述半导体膜的图案化，形成半导体层的工序，所述半导体层，在与所述保护层的所述第一开口部或所述第一切口部对应的位置，具有露出所述栅极绝缘层的第二开口部或第二切口部。
12.一种半导体装置的制造方法，其特征在于，所述半导体装置包括薄膜晶体管；所述方法包含：
工序(A)，准备于表面形成栅极电极、和覆盖所述栅极电极的栅极绝缘层的基板；
工序(B)，于所述栅极绝缘层上，形成包含非晶硅层的半导体膜；
结晶化工序(C)，对所述半导体膜之中成为半导体层的半导体层形成区域的至少一部分照射激光而使其结晶化，藉此于所述半导体层形成区域的所述一部分形成结晶质硅区域，所述半导体膜之中未被所述激光照射的部分成为非晶质硅区域，所述结晶质硅区域的至少一部分，配置于所述半导体层形成区域之中成为沟道区域的部分；
工序(D)，在所述工序(B)和所述工序(C)之间，或者，在所述工序(C)之后被进行，于所述半导体膜上形成保护膜；
工序(E)是，进行所述保护膜以及所述半导体膜的图案化，形成保护层以及半导体层的工序，所述半导体层以及所述保护层，具有露出所述栅极绝缘层的开口部或切口部；
工序(F)，以覆盖所述保护层以及所述半导体层的方式，将接触层用的硅膜、以及源极以及漏极电极用的导电膜，依照此顺序而形成；以及
图案化工序(G)，使用第一掩模，进行所述导电膜以及所述硅膜的图案化，形成彼此分离的源极电极以及漏极电极、和彼此分离的第一接触层以及第二接触层，并且将所述导电膜以及所述硅膜之中位于所述开口部或所述切口部内的部分从所述基板去除。
13.如权利要求第11或12项所述的半导体装置的制造方法，其特征在于，
在所述工序(C)中，所述非晶质硅区域的至少一部分，位于成为所述沟道区域的部分。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068520A (ja) * 1997-12-17 2000-03-03 Matsushita Electric Ind Co Ltd 半導体薄膜、その製造方法、および製造装置、ならびに半導体素子、およびその製造方法
KR20010028042A (ko) * 1999-09-17 2001-04-06 윤종용 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
US20090236600A1 (en) * 2008-03-18 2009-09-24 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device
CN101800229A (zh) * 2009-02-09 2010-08-11 株式会社日立显示器 显示装置
CN104934447A (zh) * 2009-08-07 2015-09-23 株式会社半导体能源研究所 半导体装置及其制造方法
WO2016157351A1 (ja) * 2015-03-30 2016-10-06 堺ディスプレイプロダクト株式会社 薄膜トランジスタ及び表示パネル
WO2016170571A1 (ja) * 2015-04-20 2016-10-27 堺ディスプレイプロダクト株式会社 薄膜トランジスタの製造方法、薄膜トランジスタ及び表示パネル
US20170117303A1 (en) * 2015-10-27 2017-04-27 Innolux Corporation Display device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4100646B2 (ja) * 1998-12-28 2008-06-11 エルジー．フィリップス エルシーデー カンパニー，リミテッド 薄膜トランジスタおよびそれを備えた液晶表示装置
JPWO2007086368A1 (ja) * 2006-01-30 2009-06-18 シャープ株式会社 薄膜トランジスタおよびそれを備えたアクティブマトリクス基板ならびに表示装置
JP2010225780A (ja) * 2009-03-23 2010-10-07 Casio Computer Co Ltd 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP2010225781A (ja) * 2009-03-23 2010-10-07 Casio Computer Co Ltd 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP5534402B2 (ja) 2009-11-05 2014-07-02 株式会社ブイ・テクノロジー 低温ポリシリコン膜の形成装置及び方法
WO2011078169A1 (ja) * 2009-12-25 2011-06-30 シャープ株式会社 薄膜トランジスタ、表示装置、ならびに薄膜トランジスタ及び表示装置の製造方法
JP5495043B2 (ja) 2010-04-23 2014-05-21 株式会社ブイ・テクノロジー レーザアニール方法、装置及びマイクロレンズアレイ
US10243003B2 (en) * 2015-03-27 2019-03-26 Sakai Display Products Corporation Thin film transistor and display panel

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000068520A (ja) * 1997-12-17 2000-03-03 Matsushita Electric Ind Co Ltd 半導体薄膜、その製造方法、および製造装置、ならびに半導体素子、およびその製造方法
KR20010028042A (ko) * 1999-09-17 2001-04-06 윤종용 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
US20090236600A1 (en) * 2008-03-18 2009-09-24 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device
CN101800229A (zh) * 2009-02-09 2010-08-11 株式会社日立显示器 显示装置
CN104934447A (zh) * 2009-08-07 2015-09-23 株式会社半导体能源研究所 半导体装置及其制造方法
WO2016157351A1 (ja) * 2015-03-30 2016-10-06 堺ディスプレイプロダクト株式会社 薄膜トランジスタ及び表示パネル
WO2016170571A1 (ja) * 2015-04-20 2016-10-27 堺ディスプレイプロダクト株式会社 薄膜トランジスタの製造方法、薄膜トランジスタ及び表示パネル
US20170117303A1 (en) * 2015-10-27 2017-04-27 Innolux Corporation Display device

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