JP2010225781A - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents

Abstract

【課題】微結晶シリコンをチャンネル領域として用い、良好にリーク電流を抑制することが可能な薄膜トランジスタ及びその製造方法を提供する。
【解決手段】薄膜トランジスタ１００は、図１に示すように、基板１１と、ゲート電極１１２と、ゲート絶縁膜１１３と、半導体層（チャンネル領域）１１４と、エッチングストッパ膜１１５と、高濃度不純物含有アモルファスシリコン層１１６，１１７と、ドレイン電極１１８と、ソース電極１１９と、低濃度不純物含有半導体層１２０，１２１を備える。微結晶シリコンを用いたチャンネル領域１１４と、高濃度不純物含有アモルファスシリコン層１１６及び／又は高濃度不純物含有アモルファスシリコン層１１７との間に低不純物濃度半導体層１２０，１２１を設けることにより、良好にリーク電流を抑制することができる。
【選択図】図１

Description

本発明は、微結晶シリコンを用いた薄膜トランジスタ（Thin Film Transistor）及び薄膜トランジスタの製造方法に関する。

従来、液晶表示パネル、有機ＥＬ（electroluminescence）素子を用いた表示パネル等の駆動素子として、薄膜トランジスタ（Thin Film Transistor，以下、ＴＦＴ）が用いられている。また、ＴＦＴのチャンネル領域として機能する半導体層として、一般に非晶質シリコン（ａ−Ｓｉ）が用いられている。

しかし、ａ−ＳｉＴＦＴは一般に移動度が低いといった問題があった。また、ＴＦＴの半導体層には、例えば特許文献１に開示されているように、微結晶シリコン（μｃ−Ｓｉ）を用いるものがあった。

特開２００５−３２２８４５号公報

しかしながら、本発明者の知見によれば、従来のａ−ＳｉＴＦＴのチャンネル領域を単純に微結晶シリコンに置き換えただけでは、オフ領域のうち、ゲート−ソース間電圧Ｖgsが負電圧の領域のリーク電流が増大する欠点が確認された。これは、微結晶シリコン中にまだ多くの欠陥が存在しており、ｎチャネル型ＴＦＴの場合、電界が集中する（電圧勾配が急峻な）ドレイン端の空乏層部で図９Ａに示すように欠陥を核に電子正孔対（図９Ａに示すｈ，ｅ）が発生するためである。

また、微結晶シリコンを有するＴＦＴのリーク電流を低減させるため、微結晶シリコンと比較的リーク電流の小さいアモルファスシリコンとの積層構造とすることが考えられる。しかし、リーク電流を十分低下させるためにはアモルファスシリコンを厚く形成する必要があり、結果として生産性が低下する、ゲート−ソース間電圧Ｖgsを大きく負に振った際のリーク電流は低減するものの、ゲート−ソース間電圧Ｖgsが０Ｖ近傍にあるリーク電流の最小値が増大するという問題がある。

更に、このようにリーク電流が大きい微結晶シリコンＴＦＴを、液晶表示装置のスイッチング素子として、また、有機ＥＬを用いたディスプレイのスイッチング素子として用いると画質低下の要因となるという問題がある。

このため、移動度の高いシリコンをチャンネル領域に用いたＴＦＴのリーク電流を抑制することが求められている。

本発明は、上述した実情を鑑みてなされたものであり、微結晶シリコンをチャンネル領域として用い、良好にリーク電流を抑制することが可能な薄膜トランジスタ及び薄膜トランジスタの製造方法を提供することを目的とする。

上記目的を達成するため、本発明の第１の観点に係る薄膜トランジスタは、
真性微結晶シリコンから形成され、チャンネル領域として機能する半導体層と、
前記半導体層の一方の面側のソース領域及びドレイン領域にそれぞれ設けられた高濃度不純物含有アモルファスシリコン層と、
前記高濃度不純物含有アモルファスシリコン層上にそれぞれ設けられたソース電極、ドレイン電極と、
前記半導体層と、前記ドレイン領域の高濃度不純物含有アモルファスシリコン層及び前記ソース領域の高濃度不純物含有アモルファスシリコン層の少なくともいずれか一方との間に、前記高濃度不純物含有アモルファスシリコン層の不純物濃度より低い不純物濃度である低濃度不純物含有半導体層、又は不純物が添加されていない不純物無添加半導体層を備えることを特徴とする。

前記低濃度不純物含有半導体層は、アモルファスシリコンであってもよい。

上記目的を達成するため、本発明の第２の観点に係る薄膜トランジスタの製造方法は、
真性微結晶シリコンから形成される半導体層上の一方の面側のソース領域及びドレイン領域にそれぞれ高濃度不純物含有アモルファスシリコン層を形成する高濃度不純物含有アモルファスシリコン層形成工程と、
前記半導体層と、前記ドレイン領域の高濃度不純物含有アモルファスシリコン層及び前記ソース領域の高濃度不純物含有アモルファスシリコン層の少なくともいずれか一方との間に、前記高濃度不純物含有アモルファスシリコン層の不純物濃度より低い不純物濃度である低濃度不純物含有半導体層、又は不純物が添加されていない不純物無添加半導体層を形成する低濃度不純物含有半導体層形成工程を備えることを特徴とする。

前記高濃度不純物含有アモルファスシリコン層、前記低濃度不純物含有半導体層及び前記半導体層は、同じレジストマスクにより順次パターニングされてもよい。

前記高濃度不純物含有アモルファスシリコン層上にそれぞれソース電極、ドレイン電極が設けられ、前記ソース電極、ドレイン電極、前記高濃度不純物含有アモルファスシリコン層、前記低濃度不純物含有半導体層及び前記半導体層は、同じレジストマスクにより順次パターニングされてもよい。

本発明によれば、良好にリーク電流を抑制することが可能な薄膜トランジスタ及びその製造方法を提供することができる。

実施形態に係る薄膜トランジスタの断面図である。 本実施形態の薄膜トランジスタのドレイン側の高濃度不純物含有アモルファスシリコン層近傍の準位を模式的に示す図である。 薄膜トランジスタの変形例を示す図である。 発光装置の構成例を示す図である。 画素の駆動回路の等価回路図である。 有機ＥＬ素子の構成例を示す平面図である。 図６に示すVII−VII線断面図である。 発光装置の製造方法を説明する図である。 発光装置の製造方法を説明する図である。 発光装置の製造方法を説明する図である。 発光装置の製造方法を説明する図である。 発光装置の製造方法を説明する図である。 発光装置の製造方法を説明する図である。 従来のｎ型薄膜トランジスタのドレイン領域近傍の準位を模式的に示す図である。 従来のボトムゲート逆スタガ型チャネルエッチタイプの薄膜トランジスタを模式的に示す図である。

本発明の実施形態に係る薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）及び薄膜トランジスタの製造方法について、図を用いて説明する。本実施形態では、薄膜トランジスタをボトムエミッション型の有機ＥＬ（electroluminescence）素子を駆動するための素子として利用する構成を例に挙げて説明する。

なお、本実施形態中で、微結晶シリコン（μｃ−Ｓｉ）とは、結晶粒径が、概ね５０〜１００ｎｍの結晶性シリコンである。

本実施形態に係る薄膜トランジスタ１００の断面図を図１に示す。薄膜トランジスタ１００は、基板１１と、ゲート電極１１２と、ゲート絶縁膜１１３と、真性の微結晶シリコンからなる半導体層（チャンネル領域）１１４と、エッチングストッパ膜１１５と、ドレイン側の高濃度不純物含有アモルファスシリコン層１１６、ソース側の高濃度不純物含有アモルファスシリコン層１１７と、ドレイン電極１１８と、ソース電極１１９と、低濃度不純物含有半導体層（シリコン薄膜）１２０，１２１を備える。

基板１１は、絶縁性を備える材料から形成され、例えばガラス基板等が用いられる。

ゲート電極１１２は、導電性を有する材料、例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等から形成され、基板１１上に形成される。

ゲート絶縁膜１１３は、絶縁性を有する材料、例えばＳｉＮから形成され、基板１１及びゲート電極１１２を覆うように形成される。

半導体層（チャンネル領域）１１４は、結晶粒径が、概ね５０〜１００ｎｍの結晶性シリコンである微結晶シリコンから形成される。半導体層１１４として、微結晶シリコンを用いることにより、アモルファスシリコンを用いる場合と比較して移動度が高く、オン電流を向上させることが可能となる。半導体層１１４は、ゲート絶縁膜１１３上に形成され、半導体層１１４上にはエッチングストッパ膜１１５と高濃度不純物含有アモルファスシリコン層１１６と高濃度不純物含有アモルファスシリコン層１１７とが形成される。

エッチングストッパ膜１１５は、半導体層１１４の上面に形成される。エッチングストッパ膜１１５は、絶縁性を有する材料から形成され、例えばＳｉＮから形成される。エッチングストッパ膜１１５は、半導体層１１４を介してゲート電極１１２と対向するように設けられる。本実施形態では、エッチングストッパ膜１１５の各側端は、電流の流れる方向に沿って（図１の左右方向）、ゲート電極１１２の各側端よりも内側に位置するように形成されている。

高濃度不純物含有アモルファスシリコン層１１６は、高濃度ｎ型不純物を含むアモルファスシリコンから形成される。高濃度不純物含有アモルファスシリコン層１１６は、半導体層１１４とドレイン電極１１８との間に設けられる。特に、本実施形態では半導体層１１４と高濃度不純物含有アモルファスシリコン層１１６との間に、高濃度不純物含有アモルファスシリコン層１１６の不純物濃度より低い濃度のｎ型不純物を含む低濃度不純物含有半導体層１２０が設けられる。

高濃度不純物含有アモルファスシリコン層１１７は、高濃度ｎ型不純物を含むアモルファスシリコンから形成される。高濃度不純物含有アモルファスシリコン層１１７は、半導体層１１４とソース電極１１９との間に設けられる。特に、本実施形態では半導体層１１４と高濃度不純物含有アモルファスシリコン層１１７との間に、高濃度不純物含有アモルファスシリコン層１１７の不純物濃度より低い濃度のｎ型不純物を含む低濃度不純物含有半導体層１２１が設けられる。

図１に示す薄膜トランジスタ１００は、ゲート絶縁膜１１３のほぼ全面に堆積された未パターニングの半導体層１１４上に、エッチングストッパ膜１１５をフォトレジストをマスクとしてパターニングして形成した上で、低濃度不純物含有半導体層となるアモルファスシリコンまたは微結晶シリコン層、高濃度不純物含有アモルファスシリコン層となる高濃度不純物を含有したアモルファスシリコン層、ソース電極、ドレイン電極となる金属膜を連続して堆積し、フォトレジストをマスクとしてエッチングを施すため、半導体層１１４、低濃度不純物含有半導体層１２０，１２１、高濃度不純物含有アモルファスシリコン層１１６，１１７、ドレイン電極１１８、ソース電極１１９の外形がほぼ同じ形状に形成される。しかし、これに限られず、未パターニングの半導体層１１４上にエッチングストッパ膜１１５をフォトレジストをマスクとしてパターニングして形成した上で、低濃度不純物含有半導体層となるアモルファスシリコンまたは微結晶シリコン層、高濃度不純物含有アモルファスシリコン層となる高濃度不純物を含有したアモルファスシリコン層を堆積し、第１フォトレジストをマスクとしてエッチングを施して、高濃度不純物含有アモルファスシリコン層１１６，１１７、低濃度不純物含有半導体層１２０，１２１、チャンネル領域１１４を順次パターニングして形成した上で、金属膜を堆積し、第２フォトレジストをマスクとしてエッチングを施してドレイン電極１１８、ソース電極１１９の形状にエッチングを施してもよい。

低濃度不純物含有半導体層（シリコン薄膜）１２０，１２１は、それぞれ高濃度不純物含有アモルファスシリコン層１１６とチャンネル領域１１４との間、高濃度不純物含有アモルファスシリコン層１１７とチャンネル領域１１４との間に設けられる。低濃度不純物含有半導体層１２０，１２１は、それぞれアモルファスシリコン、又は微結晶シリコンに例えばリン等の電気的に活性な不純物濃度が１×１０^１８／cm³未満のｎ型の不純物が含有された層である。高濃度不純物含有アモルファスシリコン層１１６，１１７は、リン等の電気的に活性な不純物濃度が１×１０^１８／cm³以上、好ましくは１×１０^１９／cm³〜１×１０^２０／cm³のｎ型の不純物が含有された層である。低濃度不純物含有半導体層１２０，１２１としては欠陥が少ない方が好ましいため、アモルファスシリコンを用いるのが好ましい。低濃度不純物含有半導体層１２０，１２１は、不純物濃度がそれぞれ高濃度不純物含有アモルファスシリコン層１１６，１１７の不純物濃度より低い半導体層であるが、代わりに、不純物が添加されない真性アモルファスシリコン又は真性微結晶シリコンからなる不純物無添加半導体層を適用してもよい。このため、この低濃度不純物含有半導体層１２０，１２１は、高濃度不純物含有アモルファスシリコン層と比較して高抵抗な領域となる。従って、図２に模式的に示すように、チャンネル領域１１４、低濃度不純物含有半導体層１２０、高濃度不純物含有アモルファスシリコン層１１６の間の電位の変化を緩和することができ、図９Ａに示す従来の薄膜トランジスタのような電位の急激な変化を発生させることがない。欠陥を核に発生する電子正孔対の発生確率は電界に対して指数関数的に変化するため、電界を緩和させることにより電子正孔対の発生確率を減少させることができる。従って、薄膜トランジスタ１００内のリーク電流を低減させることが可能となる。なお、低濃度不純物含有半導体層１２０，１２１は、リーク電流を低減させるためには厚く形成することが好ましいが、厚くし過ぎると、オン電流の低下、剥離・クラックの原因となりうる。従って、低濃度不純物含有半導体層１２０，１２１の厚みは、厚くとも５００ｎｍ程度に抑えるのが好ましい。

なお、図１に示すように本実施形態ではドレイン領域の高濃度不純物含有アモルファスシリコン層１１６、ソース領域の高濃度不純物含有アモルファスシリコン層１１７の双方に、それぞれ低濃度不純物含有半導体層１２０，１２１を設ける構成を例に挙げているが、ｎチャネル型トランジスタであればドレイン領域の高濃度不純物含有アモルファスシリコン層１１６のみに設け、ｐチャネル型トランジスタであればソース領域の高濃度不純物含有アモルファスシリコン層１１７のみに設けてもよい。例えば、詳細に後述するように、発光画素の駆動回路に用いられる等、ｎチャネル型ＴＦＴ内の電流の流れる方向が一方である場合には、図３に示すように、高濃度不純物含有アモルファスシリコン層１１６のみに低濃度不純物含有半導体層１２０を設ければよい。

ドレイン電極１１８は、高濃度不純物含有アモルファスシリコン層１１６上に形成され、例えばアルミニウム−チタン（ＡｌＴｉ）／Ｃｒ、ＡｌＮｄＴｉ／ＣｒまたはＣｒ等のソース−ドレイン導電層から形成されている。

ソース電極１１９は、高濃度不純物含有アモルファスシリコン層１１７上に形成され、例えばドレイン電極、ソース電極はそれぞれ例えばアルミニウム−チタン（ＡｌＴｉ）／Ｃｒ、ＡｌＮｄＴｉ／ＣｒまたはＣｒ等のソース−ドレイン導電層から形成されている。

本実施形態の薄膜トランジスタは、微結晶シリコンから形成されたチャンネル領域１１４と、高濃度不純物含有アモルファスシリコン層１１６及び／又は高濃度不純物含有アモルファスシリコン層１１７との間にそれぞれ低濃度不純物含有半導体層１２０，１２１を設けることにより、チャンネル領域１１４と、ドレイン電極１１８及び／又はソース電極１１９との間の電位の急激な変化を抑制することができる。これにより、薄膜トランジスタ１００内に発生するリーク電流を低減させることが可能となる。

また、本実施の形態では、チャンネル領域１１４がアモルファスシリコンよりも光感度が低い微結晶シリコン単層であることにより、例えば、チャンネル領域を微結晶シリコン下層と、アモルファスシリコン上層との２層構造とするよりもリーク電流を低減できるという効果を有する。つまり、微結晶シリコンの１層構造と２層構造とで、ゲート−ソース間電圧が十分高い正もしくは十分低い負の電圧の時は、電流はキャリアが蓄積しているゲート絶縁膜界面近傍を流れるので両者に大きな差はない。しかし、ゲート−ソース間が小さい(≒フラットバンド電圧)の時は、電流はチャンネル層全域を流れるので、チャンネル領域の半導体層が厚い程リーク電流が多く流れる。特に光照射時は、半導体層が厚い程、電子正孔対の生成も増えるので、その差が大きくなる。つまり、チャンネル領域が微結晶シリコンの１層のみで構成されると、アモルファスシリコン層を含む２層構造のＴＦＴと比較し、リーク電流を低減することができる。特に光照射時はこの特徴が顕著である。

次に、本実施形態の薄膜トランジスタが用いられる発光装置１０について説明する。

発光装置１０は、発光画素基板（画素基板）３１と、発光画素基板３１上にマトリクス状に配置された発光画素（有機ＥＬ素子）３０と、発光画素３０を封止する封止基板３２と、を備える。発光装置１０では、図４に示すように、画素基板３１上にそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に発する３つの発光画素３０を一組として、この組が行方向に繰り返し複数個、例えばｍ個配列されるとともに、列方向に同一色の画素が複数個、例えばｎ個配列されている。このようにＲＧＢの各色を発する画素がマトリクス状に、ｍ×ｎ個配列される。なお、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３つの発光画素３０はデルタ配列であってもよい。また、発光画素３０は単色であってもよい。

発光画素回路ＤＳは、図５に示すように、選択トランジスタＴｒ１１、発光駆動トランジスタＴｒ１２、キャパシタＣｓ、有機ＥＬ素子３０と、を備える。選択トランジスタＴｒ１１、発光駆動トランジスタＴｒ１２は、上述した本実施形態のＴＦＴ１００である。特に、本実施形態では選択トランジスタＴｒ１１は電流の流れる方向が定まらないため、図１に示すように高濃度不純物含有アモルファスシリコン層１１６、高濃度不純物含有アモルファスシリコン層１１７にそれぞれ低濃度不純物含有半導体層１２０，１２１を備える。これに対し、発光駆動トランジスタＴｒ１２については、電流の流れる方向が一定であるため、図３に示すように、高濃度不純物含有アモルファスシリコン層１１６側のみに低濃度不純物含有半導体層１２０を備える。この場合、高濃度不純物含有アモルファスシリコン層１１７側に低濃度不純物含有半導体層１２１を備えないので、低濃度不純物含有半導体層１２１を備えている場合に比べて発光駆動トランジスタＴｒ１２のオン抵抗が低く比較的大きい電流を流しやすい。

発光画素基板３１上には、行方向に配列された複数の発光画素回路ＤＳに接続されたアノードラインＬａと、行方向に配列された複数の発光画素回路ＤＳにそれぞれ接続された複数のデータラインＬｄと、行方向に配列された複数の発光画素回路ＤＳのトランジスタＴｒ１１を選択する走査ラインＬｓと、が形成されている。

図５に示すように選択トランジスタＴｒ１１は、ゲート端子が走査ラインＬｓに、ドレイン端子がデータラインＬｄに、ソース端子が接点Ｎ１１にそれぞれ接続される。また、発光駆動トランジスタＴｒ１２は、ゲート端子が接点Ｎ１１に接続されており、ドレイン端子がアノードラインＬａに、ソース端子が接点Ｎ１２にそれぞれ接続されている。キャパシタＣｓは、発光駆動トランジスタＴｒ１２のゲート端子及びソース端子に接続されている。なお、キャパシタＣｓは、発光駆動トランジスタＴｒ１２のゲート−ソース間に付加的に設けられた補助容量、もしくは発光駆動トランジスタＴｒ１２のゲート−ソース間の寄生容量と補助容量からなる容量成分である。また、有機ＥＬ素子３０は、アノード端子（画素電極４２）が接点Ｎ１２に接続され、カソード端子（対向電極４６）に基準電圧Ｖｓｓが印加されている。

走査ラインＬｓは、発光パネルの周縁部に配置された走査ドライバ（図示せず）に接続されており、所定タイミングで行方向に配列された複数の発光画素３０を選択状態に設定するための選択電圧信号（走査信号）が印加される。また、データラインＬｄは、発光パネルの周縁部に配置されたデータドライバ（図示せず）に接続され、上記発光画素３０の選択状態に同期するタイミングで発光データに応じたデータ電圧（階調信号）が印加される。行方向に配列された複数の発光駆動トランジスタＴｒ１２が、当該発光駆動トランジスタＴｒ１２に接続された有機ＥＬ素子３０の画素電極（例えばアノード電極）に発光データに応じた発光駆動電流を流す状態に設定するように、アノードラインＬａ（供給電圧ライン）は、所定の高電位電源に直接又は間接的に接続されている。つまり、アノードラインＬａは、有機ＥＬ素子３０の対向電極４６に印加される基準電圧Ｖｓｓより十分電位の高い所定の高電位（供給電圧Ｖｄｄ）が印加される。また、対向電極４６は、例えば、所定の低電位電源に直接又は間接的に接続され、発光画素基板３１上にアレイ状に配列された全ての発光画素（有機ＥＬ素子）に対して単一の電極層により形成されており、所定の低電圧（基準電圧Ｖｓｓ、例えば接地電位ＧＮＤ）が共通に印加されるように設定されている。

また、アノードラインＬａと走査ラインＬｓとは、各トランジスタＴｒ１１，Ｔｒ１２のソース電極、ドレイン電極とを形成するソース−ドレイン導電層を用いてこれらソース電極、ドレイン電極とともに形成される。データラインＬｄは、各トランジスタＴｒ１１，Ｔｒ１２のゲート電極となるゲート導電層を用いてゲート電極とともに形成される。データラインＬｄとドレイン電極Ｔｒ１１ｄとの間の絶縁膜４１には、コンタクトホール６１が形成され、データラインＬｄとドレイン電極Ｔｒ１１ｄとは、図６に示すように、コンタクトホール６１を介して導通している。走査ラインＬｓとゲート電極Ｔｒ１１ｇの両端との間の絶縁膜４１には、図６に示すようにそれぞれコンタクトホール６２，６３が形成され、走査ラインＬｓとゲート電極Ｔｒ１１ｇとはコンタクトホール６２，６３を介して導通している。ソース電極Ｔｒ１１ｓとゲート電極Ｔｒ１２ｇとの間の絶縁膜４１には、コンタクトホール６４が形成され、ソース電極Ｔｒ１１ｓとゲート電極Ｔｒ１２ｇとはコンタクトホール６４を介して導通している。なお、絶縁膜４１は、絶縁性材料、例えばシリコン酸化膜、シリコン窒化膜等から形成され、データラインＬｄ、ゲート電極Ｔｒ１１ｇ及びゲート電極Ｔｒ１２ｇを覆うように発光画素基板３１上に形成される。

次に、有機ＥＬ素子３０は、図７に示すように、画素電極４２と、正孔注入層４３と、インターレイヤ４４と、発光層４５と、対向電極４６と、を備える。正孔注入層４３と、インターレイヤ４４と、発光層４５とが、電子や正孔がキャリアとなって輸送されるキャリア輸送層となる。キャリア輸送層は、列方向に配列された層間絶縁膜４７及び隔壁４８の間に配置されている。

発光画素基板３１（基板１１）上には、ゲート導電層をパターニングしてなる選択トランジスタＴｒ１１、発光駆動トランジスタＴｒ１２のゲート電極Ｔｒ１１ｇ，Ｔｒ１２ｇが形成されている。各発光画素に隣接した発光画素基板３１上には、ゲート導電層をパターニングしてなり、列方向に沿って延びるデータラインＬｄが形成されている。

画素電極（アノード電極）４２は、透光性を備える導電材料、例えばＩＴＯ（Indium Tin Oxide）、ＺｎＯ等から構成される。各画素電極４２は隣接する他の発光画素３０の画素電極４２と層間絶縁膜４７によって絶縁されている。

層間絶縁膜４７は、絶縁性材料、例えばシリコン窒化膜から形成され、画素電極４２間に形成され、トランジスタＴｒ１１，Ｔｒ１２や走査ラインＬｓ、アノードラインＬａを絶縁保護する。層間絶縁膜４７には略方形の開口部４７ａが形成されており、この開口部４７ａによって発光画素３０の発光領域が画される。更に層間絶縁膜４７上には隔壁４８には列方向（図６の上下方向）に延びる溝状の開口部４８ａが複数の発光画素３０にわたって形成されている。

隔壁４８は、絶縁材料、例えばポリイミド等の感光性樹脂を硬化してなり、層間絶縁膜４７上に形成される。隔壁４８は、図６に示すように列方向に沿った複数の発光画素の画素電極４２をまとめて開口するようにストライプ状に形成されている。なお、隔壁４８の平面形状は、これに限られず各画素電極４２毎に開口部をもった格子状であってもよい。

正孔注入層４３は、画素電極４２上に形成され、発光層４５に正孔を供給する機能を有する。正孔注入層４３は正孔（ホール）注入・輸送が可能な有機高分子系の材料から構成される。また、有機高分子系のホール注入・輸送材料を含む有機化合物含有液としては、例えば導電性ポリマーであるポリエチレンジオキシチオフェン（ＰＥＤＯＴ）とドーパントであるポリスチレンスルホン酸（ＰＳＳ）を水系溶媒に分散させた分散液であるＰＥＤＯＴ／ＰＳＳ水溶液を用いる。

インターレイヤ４４は、正孔注入層４３上に形成される。インターレイヤ４４は、正孔注入層４３の正孔注入性を抑制して発光層４５内において電子と正孔とを再結合させやすくする機能を有し、発光層４５の発光効率を高めるために設けられている。

発光層４５は、インターレイヤ４４上に形成されている。発光層４５は、アノード電極とカソード電極との間に電圧を印加することにより光を発生する機能を有する。発光層４５は、蛍光あるいは燐光を発光することが可能な公知の高分子発光材料、例えばポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーを含む発光材料から構成される。また、これらの発光材料は、適宜水系溶媒あるいはテトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解（又は分散）した溶液（分散液）をノズルコート法やインクジェット法等により塗布し、溶媒を揮発させることによって形成する。

また、対向電極（カソード電極）４６は、ボトムエミッション型の場合、発光層４５側に設けられ、導電材料、例えばＬｉ、Ｍｇ、Ｃａ、Ｂａ等の仕事関数の低い材料からなる電子注入性の下層と、Ａｌ等の光反射性導電金属からなる上層を有する積層構造であり、トップエミッション型の場合、発光層４５側に設けられ、１０ｎｍ程度の膜厚の極薄い例えばＬｉ、Ｍｇ、Ｃａ、Ｂａ等の仕事関数の低い材料からなる光透過性低仕事関数層と、１００ｎｍ〜２００ｎｍ程度の膜厚のＩＴＯ等の光反射性導電層を有する透明積層構造である。本実施形態では、対向電極４６は複数の発光画素３０に跨って形成される単一の電極層から構成され、例えば接地電位である共通電圧Ｖｓｓが印加されている。

次に、本実施形態の薄膜トランジスタと、この薄膜トランジスタを用いた発光装置の製造方法を図８Ａ〜図８Ｅを用いて説明する。ここでは、選択トランジスタＴｒ１１は発光駆動トランジスタＴｒ１２と同一工程によって形成されるので、発光駆動トランジスタＴｒ１２と共通する部分についてはトランジスタＴｒ１１の形成の説明を一部省略する。

まず、ガラス基板等からなる発光画素基板３１（図１に示す基板１１に相当）を用意する。次に、この発光画素基板３１上に、スパッタ法、真空蒸着法等により例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等からなるゲート導電膜を形成し、これを図８Ａに示すように発光駆動トランジスタＴｒ１２のゲート電極１１２（Ｔｒ１２ｇ）の形状にパターニングする。この際、図示はしていないが、選択トランジスタＴｒ１１のゲート電極Ｔｒ１１ｇ、及びデータラインＬｄも形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法等によりゲート電極Ｔｒ１２ｇ及びデータラインＬｄ上に絶縁膜４１を形成する。

次に、絶縁膜４１（図１に示すゲート絶縁膜１１３に相当）上に、ＣＶＤ法等により真性微結晶シリコン層８１を形成する。この際、微結晶シリコン層は、成膜時に微結晶化する、いわゆるａｓ ｄｅｐｏ μｃ−Ｓｉでも良いし、アモルファスシリコンを成膜した後にアニール処理を施して微結晶化させ、形成してもよい。

次に、微結晶シリコン層８１上に、ＣＶＤ法等により、窒化シリコン層を形成する。続いて、窒化シリコン層上に、レジストを成膜した上で、エッチングストッパ膜の形状に対応するパターンを有するマスクを介して、レジストを露光し、現像することによりエッチングストッパ膜の形状に対応するレジストパターンを形成する。このレジストパターンを介し、ドライエッチングまたはウェットエッチングで加工した後、レジストを剥離することで、図８Ｂに示すように、エッチングストッパ膜１１５が形成される。

ついで、図８Ｃに示すように、不純物濃度が１×１０^１８／cm³未満のｎ型不純物が含まれた低濃度不純物含有半導体層８２を堆積させる。低濃度不純物含有半導体層８２としては、アモルファスシリコンを用いても、微結晶シリコンを用いてもよい。微結晶シリコンを用いる場合、成膜時に微結晶化する、いわゆるａｓ ｄｅｐｏ μｃ−Ｓｉでも良いし、アモルファスシリコンを成膜した後にアニール処理を施して微結晶化させてもよい。低濃度不純物含有半導体層８２の代わりに、不純物が添加されない真性アモルファスシリコン又は真性微結晶シリコンからなる不純物無添加半導体層を適用してもよい。

続いて、低濃度不純物含有半導体層８２上に、不純物濃度が１×１０^１８／cm³以上、好ましくは１×１０^１９／cm³以上〜１×１０^２０／cm³のｎ型不純物が含まれた高濃度不純物含有アモルファスシリコン層（図示せず）を堆積させる。

フォトリソグラフィによって高濃度不純物含有アモルファスシリコン層と、下層に配置する低濃度不純物含有半導体層８２及び真性の微結晶シリコン層８１とともにエッチングし、高濃度不純物含有アモルファスシリコン層１１６，１１７、低濃度不純物含有半導体層１２０，１２１及びチャンネル領域１１４を形成する。

次に、スパッタ法、真空蒸着法等により絶縁膜４１上に、ＩＴＯ等の透明導電膜、或いは光反射性導電膜及びＩＴＯ等の透明導電膜を被膜後、フォトリソグラフィによってパターニングして、図８Ｄに示すように、発光画素電極４２を形成する。

続いて、絶縁膜４１に貫通孔であるコンタクトホール６１〜６４を形成してから、例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等からなるソース−ドレイン導電膜をスパッタ法、真空蒸着法等により被膜して、フォトリソグラフィによってパターニングして図８Ｄに示すようにドレイン電極Ｔｒ１２ｄ及びソース電極Ｔｒ１２ｓを形成する。これと同時に、選択トランジスタＴｒ１１のドレイン電極及びソース電極、アノードラインＬａを形成する。このとき、発光駆動トランジスタＴｒ１２のソース電極Ｔｒ１２ｓはそれぞれ発光画素電極４２の一部と重なるように形成される。

続いて、図８Ｅに示すようにトランジスタＴｒ１２等を覆うようにシリコン窒化膜からなる層間絶縁膜４７をＣＶＤ法等により形成後、フォトリソグラフィにより、開口部４７ａを形成する。次に、感光性ポリイミドを層間絶縁膜４７を覆うように塗布し、隔壁４８の形状に対応するマスクを介して露光、現像することによってパターニングし、図８Ｅに示すように開口部４８ａを有する隔壁４８を形成する。

続いて、正孔注入材料を含む有機化合物含有液を、連続して流すノズルプリンティング装置あるいは個々に独立した複数の液滴として吐出するインクジェット装置によって開口部４７ａで囲まれた発光画素電極４２上に選択的に塗布する。続いて、発光画素基板３１を大気雰囲気下で加熱し有機化合物含有液の溶媒を揮発させて、正孔注入層４３を形成する。有機化合物含有液は加熱雰囲気で塗布されてもよい。

続いて、ノズルプリンティング装置またはインクジェット装置を用いてインターレイヤ４４となる材料を含有する有機化合物含有液を正孔注入層４３上に塗布する。窒素雰囲気中の加熱乾燥、或いは真空中での加熱乾燥を行い、残留溶媒の除去を行ってインターレイヤ４４を形成する。有機化合物含有液は加熱雰囲気で塗布されてもよい。

次に、発光ポリマー材料（Ｒ，Ｇ，Ｂ）を含有する有機化合物含有液を、同様にノズルプリンティング装置またはインクジェット装置により塗布して窒素雰囲気中で加熱して残留溶媒の除去を行い、発光層４５を形成する。有機化合物含有液は加熱雰囲気で塗布されてもよい。

続いて、図８Ｆに示すように、発光層４５まで形成した発光画素基板３１に真空蒸着やスパッタリングで、Ｌｉ，Ｍｇ，Ｃａ，Ｂａ等の仕事関数の低い材料からなる層と、Ａｌ等の光反射性導電層からなる２層構造の対向電極４６を形成する。

次に、複数の発光画素３０が形成された発光領域の外側において、発光画素基板３１上に紫外線硬化樹脂、又は熱硬化樹脂からなる封止樹脂を塗布し、図示しない封止基板と発光画素基板３１と貼り合わせる。次に紫外線もしくは熱によって封止樹脂を硬化させて、発光画素基板３１と封止基板とを接合する。
以上から、発光装置１０が製造される。

このように本実施形態の薄膜トランジスタの製造方法では、微結晶シリコンから形成されたチャンネル領域１１４と、高濃度不純物含有アモルファスシリコン層１１６及び／又は高濃度不純物含有アモルファスシリコン層１１７との間にそれぞれ低濃度不純物含有半導体層１２０，１２１を設けることにより、チャンネル領域１１４と、ドレイン電極１１８及び／又はソース電極１１９との間の電位の急激な変化を抑制することができる。これにより、薄膜トランジスタ１００内に発生するリーク電流を低減させることが可能となる。特に、本実施形態では、電流の流れる方向が定まっている薄膜トランジスタでは、高電位側（ｎ型トランジスタであればドレイン側）の高濃度不純物含有アモルファスシリコン層の一方にのみ低濃度不純物含有半導体層を設けるため、必要以上に抵抗が高くならない。

また、本実施形態では、薄膜トランジスタをボトムゲート逆スタガ型チャンネルエッチタイプとすることにより、原理的にチャンネル領域が、高濃度不純物含有アモルファスシリコン層を構成する不純物を添加させたシリコン（例えば、ｎ＋アモルファスシリコン；n+ a-Si ）によって短絡することがなく良好な特性を備えるＴＦＴを製造できる。更にチャンネル領域を構成する微結晶シリコン層を厚くする必要が無いので、リーク電流特性が良いＴＦＴが得られるという利点がある。

例えば、図９Ｂに示すようにボトムゲート逆スタガ型チャンネルエッチタイプでは、ドレイン領域の高濃度不純物含有アモルファスシリコン層、ソース領域の高濃度不純物含有アモルファスシリコン層を形成するためにアモルファスシリコン層（n+ a-Si）にドライエッチングを施す際、チャンネル領域にn+ a-Siが残存すると、ソース／ドレイン間が短絡するという問題がある。従って、図９Ｂに示す構成のＴＦＴでは、n+ a-Siを完全に除去する必要がある。しかし、n+ a-Siのエッチング終了を検出するのは技術的に困難であるため、予めn+ a-Siのエッチングレートを求めた上で、n+ a-Si が充分にエッチングされると予想される時間に、更にエッチング時間を追加し、エッチングを施す。この際チャンネル領域の上層を構成する真性アモルファスシリコン層は一部が削られ、更にプラズマによるダメージを受ける。このため、良好なＴＦＴ特性を得るためには、チャンネル領域のアモルファスシリコン層は、一部が削られても充分な厚さが残し、プラズマダメージが（電流の通り道である）ゲート絶縁膜界面まで及ばないよう厚めにしなければならない。この厚みは、通常２０００Å以上程度である。

本実施形態の製造方法では、このような厚みの制約がないため、良好な特性を備えるＴＦＴを得ることができる。

本発明は、上述した実施形態に限られず、様々な変形、及び応用が可能である。

上述した実施形態では、発光装置の発光画素はＲＧＢの各色を有する構成を例に挙げて説明したが、これに限られず単色の発光画素から構成されてもよい。この場合、隔壁４８を省略してもよい。

上述した実施形態では、有機ＥＬ素子の駆動に用いる構成を例に挙げて説明したが、液晶表示装置等に用いてもよい

また、上述した各実施形態では、有機ＥＬ素子を発光させる点灯回路は２つのトランジスタを備える例を挙げて説明したが、これに限られず、３つ以上のトランジスタを備えるものであってもよい。
また、上述した各実施形態では、逆スタガ型トランジスタであったが、コプラナ型トランジスタであってもよい。

１０・・・発光装置、１１・・・基板、３０・・・発光画素（有機ＥＬ素子）、３１・・・発光画素基板（画素基板）、４１・・・絶縁膜、４２・・・画素電極、４３・・・正孔注入層、４４・・・インターレイヤ、４５・・・発光層、４６・・・対向電極、４７・・・層間絶縁膜、４８・・・隔壁、１００・・・薄膜トランジスタ（ＴＦＴ）、１１２・・・ゲート電極、１１３・・・ゲート絶縁膜、１１４・・・半導体層（チャンネル領域）、１１５・・・エッチングストッパ膜、１１６，１１７・・・高濃度不純物含有アモルファスシリコン層、１１８・・・ドレイン電極、１１９・・・ソース電極、１２０，１２１・・・低濃度不純物含有半導体層、Ｌａ・・・アノードライン、Ｌｓ・・・走査ライン、Ｌｄ・・・データライン、Ｔｒ１１・・・選択トランジスタ、Ｔｒ１２・・・発光駆動トランジスタ

Claims (5)

1. 真性微結晶シリコンから形成され、チャンネル領域として機能する半導体層と、
   前記半導体層の一方の面側のソース領域及びドレイン領域にそれぞれ設けられた高濃度不純物含有アモルファスシリコン層と、
   前記高濃度不純物含有アモルファスシリコン層上にそれぞれ設けられたソース電極、ドレイン電極と、
   前記半導体層と、前記ドレイン領域の高濃度不純物含有アモルファスシリコン層及び前記ソース領域の高濃度不純物含有アモルファスシリコン層の少なくともいずれか一方との間に、前記高濃度不純物含有アモルファスシリコン層の不純物濃度より低い不純物濃度である低濃度不純物含有半導体層、又は不純物が添加されていない不純物無添加半導体層を備えることを特徴とする薄膜トランジスタ。
2. 前記低濃度不純物含有半導体層は、アモルファスシリコンであることを特徴とする請求項１に記載の薄膜トランジスタ。
3. 真性微結晶シリコンから形成される半導体層上の一方の面側のソース領域及びドレイン領域にそれぞれ高濃度不純物含有アモルファスシリコン層を形成する高濃度不純物含有アモルファスシリコン層形成工程と、
   前記半導体層と、前記ドレイン領域の高濃度不純物含有アモルファスシリコン層及び前記ソース領域の高濃度不純物含有アモルファスシリコン層の少なくともいずれか一方との間に、前記高濃度不純物含有アモルファスシリコン層の不純物濃度より低い不純物濃度である低濃度不純物含有半導体層、又は不純物が添加されていない不純物無添加半導体層を形成する低濃度不純物含有半導体層形成工程を備えることを特徴とする薄膜トランジスタの製造方法。
4. 前記高濃度不純物含有アモルファスシリコン層、前記低濃度不純物含有半導体層及び前記半導体層は、同じレジストマスクにより順次パターニングされることを特徴とする請求項３に記載の薄膜トランジスタの製造方法。
5. 前記高濃度不純物含有アモルファスシリコン層上にそれぞれソース電極、ドレイン電極が設けられ、前記ソース電極、ドレイン電極、前記高濃度不純物含有アモルファスシリコン層、前記低濃度不純物含有半導体層及び前記半導体層は、同じレジストマスクにより順次パターニングされることを特徴とする請求項３に記載の薄膜トランジスタの製造方法。

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