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CN110379703A - 半导体工艺方法 - Google Patents

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CN110379703A
CN110379703A CN201811113172.4A CN201811113172A CN110379703A CN 110379703 A CN110379703 A CN 110379703A CN 201811113172 A CN201811113172 A CN 201811113172A CN 110379703 A CN110379703 A CN 110379703A
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layer
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dummy gate
forming
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

于此公开的实施例整体涉及使用循环式沉积‑蚀刻工艺于高深宽比的沟槽中形成栅极层。于一实施例中，提供一种半导体工艺方法。此方法包含：进行循环式沉积‑蚀刻工艺以于底面上方以及沿基底上的部件的多个侧壁表面形成顺应性薄膜。此方法包含形成介电盖层于顺应性薄膜上。此方法包含对顺应性薄膜进行退火工艺。

Description

半导体工艺方法
技术领域
本公开涉及一种半导体技术，特别涉及半导体工艺方法。
背景技术
随着半导体产业已进展到纳米技术工艺节点以追求更高的装置密度、更高的性能及更低的成本，来自制造及设计问题所带来的挑战导致了的三维设计的发展，例如鳍式场效晶体管(FinFET)。鳍式场效晶体管装置一般包含具有高深宽比的半导体鳍片，并在其中形成半导体晶体管装置的通道及源极/漏极区。沿着鳍片结构的侧部及在其上方形成(例如，包覆)栅极，利用通道增加的表面积的优点，以产生更快、还可靠且更好控制的半导体晶体管装置。然而，随着尺寸的微缩化，将薄膜沉积在小尺寸的高深宽比沟槽中而没有出现问题是具有挑战性的。
发明内容
本公开实施例提供一种半导体工艺方法，此方法包含进行循环式沉积-蚀刻工艺以于底面上方以及沿基底上的部件的多个侧壁表面形成顺应性薄膜。此方法包含形成介电盖层于顺应性薄膜上。此方法包含对顺应性薄膜进行退火工艺。
根据本公开一实施例，重复该循环式沉积-蚀刻工艺以及该蚀刻工艺直到自该部件的该些侧壁表面分别成长的该顺应性薄膜的多个横向生长前沿合并在一起。
根据本公开一实施例，形成该介电盖层的步骤包括曝露该顺应性薄膜至一自然环境。
根据本公开一实施例，形成该介电盖层的步骤包括沉积该介电盖层于该顺应性薄膜上。
根据本公开一实施例，该退火工艺于300℃至800℃的环境温度中进行。
根据本公开一实施例，该退火制程于等于或大于1托(Torr)的环境压力中进行。
根据本公开一实施例，该退火制程持续15秒至300分钟。
根据本公开一实施例，该退火制程于一包括氮气、氢气或其组合的环境气体中进行。
根据本公开一实施例，沉积的该顺应性薄膜为非晶硅，且其中进行该退火工艺后，该顺应性薄膜为非晶硅。
根据本公开一实施例，沉积的该顺应性薄膜为一包含一第一数量的氢的非晶硅，其中进行该退火工艺后，该非晶硅包含一第二数量的氢，且其中该第二数量的氢至少为该第一数量的氢的百分的七十。
根据本公开一实施例，进行该循环式沉积-蚀刻工艺后且进行该退火工艺之前，该顺应性薄膜包含一第一数目的孔洞或缝隙，且其中进行该退火工艺后，该顺应性薄膜包含一第二数目的孔洞或缝隙，该第二数目小于该第一数目。
根据本公开一实施例，半导体工艺方法还包括：进行一蚀刻制程以移除该介电盖层；以及在移除该介电盖层之后，进行另一沉积制程以沉积该薄膜至高于该部件的一目标厚度
本公开实施例提供另一种半导体工艺方法，包含形成多个鳍片于基底上，此些鳍片的多个侧壁以及此些侧壁间的底面界定沟槽(trench)于其间。方法亦包含形成栅极层于沟槽中以及此些鳍片上方，形成栅极层包含通过进行循环式沉积-蚀刻工艺沉积栅极层的至少一部分于沟槽中，此栅极层的至少一部分通过自此些鳍片的此些侧壁横向生长而合并。方法还包含形成介电盖层于栅极层的一部分上，退火栅极层的一部分。在形成栅极层后，图案化栅极层以形成栅极结构于此些鳍片上方。
根据本公开一实施例，所述半导体制程方法，还包括：蚀刻该介电盖层；以及蚀刻该介电盖层后，沉积该闸极层的一剩余部分于该闸极层的该部分上。
本公开实施例提供又一种半导体工艺方法，包含形成多个鳍片于基底上，此些鳍片的多个侧壁与底面界定沟槽于其间。方法亦包含形成虚设栅极结构于此些鳍片上方，其中形成虚设栅极结构包含：进行循环式沉积-蚀刻工艺以沉积第一薄膜于此些鳍片上方，第一薄膜包含虚设栅极层的一部分，形成介电盖层于第一薄膜上，退火第一薄膜，移除介电盖层，以及进行沉积工艺以沉积第二薄膜于第一薄膜上方，第二薄膜包含虚设栅极层的剩余部分。方法还包含移除虚设栅极结构以形成开口。于开口中形成取代栅极结构于此些鳍片上方。
根据本公开一实施例，所述半导体制程方法还包括形成一间隔物结构于该虚设闸极结构的一侧壁上；其中：于该循环式沉积-蚀刻制程后，该第一薄膜包括含有一第一浓度的氢杂质的非晶硅；于该退火后，该第一薄膜包括含有一第二浓度的氢杂质的非晶硅，该第二浓度至少为该第一浓度的百分之七十；以及于该间隔物结构形成后，该虚设闸极层包括多晶硅。
根据本公开一实施例，形成该介电盖层的步骤包括曝露该第一薄膜于一自然环境；或
根据本公开一实施例，形成该介电盖层的步骤包括沉积该介电盖层于该第一薄膜上。
根据本公开一实施例，该退火于一包括氮气、氢气或其组合的气体中进行。
根据本公开一实施例，于该循环式沉积-蚀刻制程后且于该退火前，该第一薄膜包含一第一数目的空洞或孔隙，且其中于该退火后，该第一薄膜包含一第二数目的空洞或孔隙，该第二数目小于该第一数目。
附图说明
根据以下详细描述并结合附图阅读时，可最佳地理解本公开的各方面。应注意的是，依照产业的标准做法，各种部件(feature)并非依比例绘制。事实上，为使论述清晰，各种部件的尺寸可能任意增加或减少。
图1是根据一些实施例，示出制造半导体装置结构的范例方法的流程图。
图2是根据一些实施例，示出范例虚设栅极层形成工艺。
图3至图8、图9A至图9B、图10A至图10C、图11A至图11B、图12A至图12B以及图13A至图13B是根据一些实施例，示出对应于不同制造阶段的中间结构的各种三维及剖面示意图。
附图标记说明：
100～流程图；
106～虚设栅极层形成工艺；
102、104、108、110、112、208～步骤；
204～蚀刻工艺；
202、206、216～薄膜沉积工艺；
210～盖层形成工艺；
212～退火工艺；
214～盖层移除工艺；
300～半导体装置结构；
302～基底；
304～鳍片；
306～沟槽；
308～隔离区；
310～底面；
312～侧壁表面；
414～界面介电层；
516～薄膜；
518～缝隙及/或孔洞；
617～盖层；
1018～遮罩；
1020～虚设栅极结构；
1122～源极/漏极区域；
1124～栅极间隔物；
1226～蚀刻停止层；
1228～第一层间介电质层；
1230a、1230b～取代栅极结构；
1232～界面介电质；
1234～栅极介电层；
1236～可选的顺应层；
1238～栅极导电填充材料；
1340～第二层间介电质；
1342～硅化区；
1344～阻障层；
1346～导电材料。
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施所提供的标的的不同部件。组件和配置的具体范例描述如下，以简化本公开。当然，这些说明仅为范例而非用以限定本公开。举例来说，叙述中若提及第一部件形成于第二部件上方或之上，可能包含所形成第一部件与第二部件是直接接触的实施例，亦可能包含额外的部件形成于第一部件与第二部件之间，而使第一部件与第二部件不直接接触的实施例。另外，本公开可能在各种范例中使用重复的参考数字及/或字母，此重复是为了简化和清晰的目的，并未指示不同的实施例及/或所论述的组态之间的关系。
此外，为易于描述，本文中可使用诸如“在...下方”、“在...的下”、“下部”、“在...上方”、“上部”及其类似的空间相对用语，以描述如图所示的一个(些)元件或部件相对于另一个(些)元件或部件的关系。除附图中所描绘的方向以外，空间相对用语亦意欲涵盖装置在使用或操作中的不同方向。当装置被转向至其他方位时(旋转90度或在其他方向)，则其中所使用的空间相对形容词亦将依转向后的方位来解释。
于此描述的实施例涉及在半导体工艺中沉积薄膜或膜层。于此具体描述的实施例是在将薄膜或膜层沉积于鳍片之间的沟槽中的背景下描述的，此沟槽可为高深宽比。可使用循环式沉积-蚀刻工艺(cyclic deposition-etch process)以沉积薄膜或膜层，此工艺可包含沉积一部分的薄膜或膜层、蚀刻一部分的薄膜并重复沉积及蚀刻任何次数。于任何循环次数的循环式沉积-蚀刻工艺后，可在此沉积层上进行盖层形成工艺与退火工艺。此盖层形成与退火工艺可减少或消除在沟槽中的非晶硅(a-Si)薄膜或膜层中的孔洞或缝隙，同时减少或避免于退火期间非晶硅薄膜或膜层的结晶化(crystallization)。于此描述的范例的各面向可应用于在任何可具有高深宽比的沟槽或凹槽中沉积薄膜或膜层。
图1是根据一些实施例，示出制造半导体装置结构300的范例方法的流程图100。图2是根据一些实施例，示出可于操作图1的流程图100期间使用的范例虚设栅极层形成工艺106。图3至图13B是根据一些实施例，根据图1的流程图，对应于半导体装置结构300的不同制造阶段的中间结构的三维及剖面示意图。应注意的是，可利用流程图100以形成此处未呈现的任何其他半导体结构。本技术领域中技术人员应认知形成半导体装置及相关结构的完整工艺并未于此处的图示及描述中示出。尽管各种步骤示出于图示中或于此描述，但并非意在限制这些步骤的顺序或中间步骤的存在。除非具体说明，否则于此描绘或描述的步骤顺序仅仅是出于对其进行解释目的而进行，而非排除各个步骤(如非全部，则至少部分地)实际上以并行或重叠的方式进行的可能性。
流程图100由步骤102，且进一步参考图3，通过提供具有鳍片304形成于其上的半导体基底302开始。半导体基底302可为或包含块状半导体基底(bulk semiconductorsubstrate)、绝缘体上半导体(semiconductor-on-insulator，SOI)基底，或类似基底，其可为掺杂(例如，具有p型掺杂或n型掺杂)或未掺杂的。在一些实施例中，半导体基底302的半导体材料可包含含硅(Si)或锗(Ge)的元素半导体(element semiconductor)；化合物半导体(compound semiconductor)；合金半导体(alloy semiconductor)；或前述的组合。每个鳍片304提供将形成一或多个装置的主动区。使用于半导体基底302上进行的合适工艺制造鳍片304，以于基底302中形成沟槽306，留下鳍片304自基底302向上延伸。可通过任何合适方法图案化鳍片304。举例来说，可使用一或多个光刻(photolithography)工艺图案化鳍片304，包含双重图案化(double-patterning)或多重图案化(multi-patterning)工艺。一般而言，双重图案化或多重图案化工艺组合光刻及自对准(self-aligned)工艺，允许创造的图案具有例如小于使用单一、直接光刻工艺所获得的节距(pitch)。举例来说，于一些实施例中，于半导体基底302上方形成牺牲层(sacrificial layer)，并使用光刻工艺图案化。使用自对准工艺沿图案化的牺牲层的侧边形成间隔物。接着移除牺牲层，且保留之间隔物可接着用于图案化鳍片304。
接着可使用绝缘材料填充沟槽306。绝缘材料可为任何合适材料如氧化物(例如，氧化硅)、氮化物、相似材料或前述的组合。接着凹蚀绝缘材料，如通过使用容许的蚀刻工艺，以形成隔离区308。凹蚀绝缘材料以曝露鳍片304的顶部。鳍片304自相邻的隔离区308之间突出于其上。
图3进一步示出A-A剖面。图4至图9A示出在各种制造阶段下对应于剖面A-A的半导体装置结构300的剖面。
于步骤104，且进一步参考图4，于基底302上方顺应地形成界面介电层414以覆盖鳍片304及隔离区308的曝露的表面。界面介电层414可包含或为氧化硅、氮化硅、相似材料或前述的多层膜，且可于鳍片304上热及/或化学生长(thermally and/or chemicallygrown)，或顺应地沉积，如通过等离子体增强化学气相沉积(plasma enhanced chemicalvapor deposition，PECVD)、原子层沉积(atomic layer deposition，ALD)，或任何合适沉积技术。于一些实施例中，以及进一步于步骤104中，可于界面介电层414上顺应地形成晶种层(未示出)。可于界面介电层414上形成晶种层以帮助随后的虚设栅极层于鳍片304及隔离区308上均匀生长。晶种层可依据随后的虚设栅极层的材料而选择。于一些随后的虚设栅极层包含硅(例如，多晶硅或非晶硅)的实施例中，晶种层可为含硅薄膜。于此案例中，晶种层的形成可通过将基底表面曝露至含硅化合物以于界面介电层414上形成含硅的固相薄膜层。于此公开的用语“基底表面”意图包含薄膜/膜层曝露的表面或已沉积于基底(如基底302)上的部分薄膜/膜层，以及新沉积的薄膜/膜层的曝露的表面亦可在任何后续工艺之前成为基底表面。晶种层可通过原子层沉积(ALD)、化学气相沉积(chemical vapordeposition，CVD)或任何合适沉积技术形成。于一些实施例中，晶种层为通过原子层沉积(ALD)形成的硅层。合适的含硅化合物可包含但不限于，(SiH3)3N、Si[N(CH3)2]4、SiH[N(CH3)2]3、SiH2[N(CH3)2]2、SiH3[N(CH3)2]、SiH3[N((CH-(CH3)2)2]、相似材料或前述的组合。于一些实施例中，使用SiH3[N((CH-(CH3)2)2]形成晶种层。
于步骤104之后，虚设栅极层形成于基底表面上方(例如，于界面介电层414及/或晶种层(如使用)上方)并填充沟槽306。各个沟槽306具有底面310(例如，隔离区308的顶面)以及自底面310向上延伸的侧壁表面312。于各种实施例中，沟槽306可具有约3：1至约30：1的深宽比，如约5：1至约20：1，例如约8：1至约10：1。用语“深宽比”指的是特定部件的高度尺寸与宽度尺寸的比例，举例来说，沟槽高度/沟槽宽度。沟槽高度大致上等于鳍片304突出于隔离区308上方的高度，同时沟槽宽度大致上等于两邻近鳍片304之间的隔离区308的宽度或距离。
此薄膜可为任何合适薄膜，如用于形成虚设栅极层的薄膜。于一些实施例中，形成的薄膜为非晶硅(a-Si)薄膜。对于取代栅极工艺，虚设栅极层可由多晶硅或非晶硅形成。
于此描述的虚设栅极层形成工艺可于高深宽比的沟槽中沉积薄膜而不形成(例如，通过减少或消除)缝隙或孔洞。具体而言，虚设栅极层形成工艺可用于填充具任何合适深宽比(部件的深度对部件的宽度的比例)的部件，如具有深宽比等于或大于5：1、10：1、20：1、25：1、30：1、35：1、40：1、50：1或100：1的部件。如于此更详细描述的，虚设栅极层形成工艺的各种实施例包含于相邻鳍片304之间定义的高宽深比沟槽中沉积及蚀刻薄膜的循环式工艺，以及退火薄膜以破坏薄膜中的Si-H键结并创造悬空键(dangling bonds)。自悬空键再形成的Si-Si键结及/或Si-H键结，其可再建构薄膜并可减少或消除缝隙及孔洞。于退火工艺之前进行盖层形成工艺有助于在于退火工艺期间防止氢(H)的释气(outgassing)，其有助于在退火工艺期间防止缝隙转变(transitioning)成孔洞。
于步骤106，进行虚设栅极层形成工艺以于基底表面(例如，界面介电层414(或如有使用时的晶种层)的曝露的表面)上方沉积虚设栅极层，并填充沟槽306。图2根据一些实施例示出可使用于步骤106期间的范例虚设栅极层形成工艺106，以及图至图9A-图9B为根据图2的流程图，于制造半导体装置结构300的各种阶段的中间结构的剖面示意图。虚设栅极层形成工艺106一般包含薄膜沉积工艺202、蚀刻工艺204、薄膜沉积工艺206、盖层形成工艺210、退火工艺212、盖层移除工艺214以及薄膜沉积工艺216。如惰性气体的清除气体(purge gas)可于各种沉积、蚀刻、盖层形成、退火以及盖层移除工艺202、204、206、210、212、214、216之间流入工艺腔体(半导体装置结构300设置于其中)。举例来说，虚设栅极层形成工艺106可包含薄膜沉积工艺202，其次是腔体清除，其次是蚀刻工艺204，其次是腔体清除，其次是薄膜沉积工艺206，以及其次是腔体清除的循环。惰性气体可为任何合适惰性气体如氩、氦、氖或任何前述的组合。
薄膜沉积工艺202、206、216以及蚀刻工艺204可于相同或不同的工艺腔体中进行。沉积-蚀刻工艺204、206可被按序地及/或交替地重复以逐渐填充沟槽306。在循环沉积-蚀刻工艺204、206预定次数之后，形成的薄膜可填充沟槽，如自底面310至鳍片304顶端的沟槽306。可重复此循环式沉积-蚀刻工艺204、206直到实现沟槽的填充，如于步骤208中决定，或是实现虚设栅极层的预期高度。此后，虚设栅极层形成工艺106可进行至盖层形成工艺210、退火工艺212、盖层移除工艺214，以及另一薄膜沉积工艺216，并接着至步骤108。
薄膜沉积工艺202包含沉积至少一部分的薄膜516于基底表面上方，如图5所示。于一些实施例中，基底表面可包含界面介电层414的曝露的表面，其顺应地形成在鳍片304以及隔离区308的上表面之上。于一些实施例中，基底表面可包含顺应的形成在界面介电层414上的晶种层(如存在)的曝露的表面。于各种实施例中，通过薄膜沉积工艺202形成的薄膜516可包含或为任何合适虚设栅极层的材料。薄膜516的合适材料可包含非晶硅(a-Si)或多晶硅。于一范例中，通过薄膜沉积工艺202形成的薄膜516为非晶硅。薄膜沉积工艺202可为任何合适沉积工艺，其包含但不限于低压化学气相沉积(low-pressure chemical vapordeposition，LPCVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体增强原子层沉积(plasma-enhanced ALD，PEALD)或任何合适沉积技术。于一些实施例中，薄膜沉积工艺202使用低压化学气相沉积进行。低压化学气相沉积于一些应用中可能是有利的，由于其可沉积多种具良好顺应阶梯覆盖性的薄膜组合物。
可通过曝露基底表面至含硅前驱物(silicon-containing precursor)以形成薄膜516。合适含硅前驱物可包含硅烷(silanes)、卤化硅烷(halogenatedsilanes)或任何前述的组合。硅烷可包含硅烷(SiH4)以及具实验式SixH(2x+2)的高阶硅烷，例如二硅烷(Si2H6)，三硅烷(Si3H8)和四硅烷(Si4H10)。卤化硅烷可包含，但不限于氯化硅烷(chlorinatedsilane)，如一氯硅烷(monochlorosilane，SiH3Cl，MCS)、二氯硅烷(dichlorosilane，SiH2Cl2，DCS)、三氯硅烷(trichlorosilane，SiHCl3，TCS)、六氯二硅烷(Hexachlorodisilane，HCD，Si2Cl6)、八氯三硅烷(octachlorotrisilane，Si3Cl8，OCTS)或四氯化硅(silicon tetrachloride，SiCl4，STC)。于一些实施例中，含硅前驱物可使用有机硅烷，其可包含具实验式RySixH(2x+2-y)的化合物，其R可独立地为甲基、乙基、丙基或丁基，如甲基硅烷(methylsilane，(CH3)SiH3)、二甲基硅烷(dimethylsilane，(CH3)2SiH2)、乙基硅烷(ethylsilane，(CH3CH2)SiH3)、甲基二硅烷(methyldisilane，(CH3)Si2H5)、二甲基二硅烷(dimethyldisilane，(CH3)2Si2H4)、六甲基二硅烷(hexamethyldisilane，(CH3)6Si2)、三-二甲胺基硅烷(tris(dimethylamino)silane，TDMAS)以及任何前述的组合。于一些实例中，含硅前驱物可为不含碳的(carbon-free)。
于实施低压化学气相沉积(LPCVD)的范例中，可通过低压化学气相沉积(LPCVD)的反应器的加热元件加热且维持低压化学气相沉积(LPCVD)的反应器的温度在约300℃至约800℃的范围。含硅前驱物，如硅烷(SiH4)、二硅烷(Si2H6)、二氯硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、六氯二硅烷(Si2Cl6)或任何前述的组合，可由气体注入器(gas injector)导入低压化学气相沉积(LPCVD)的反应器中。于一些范例中，含硅前驱物包含硅烷(SiH4)以及二硅烷(Si2H6)。于一些范例中，含硅前驱物以低于或等于约5每分钟标准公升(sLm)的速率流动。反应器内部的压力可维持在低于或等于5Torr。薄膜沉积工艺202于基底表面上方形成具有范围在约至约的厚度的薄膜(例如非晶硅)。
虽然讨论了使用硅的虚设栅极层，但是于此描述的概念同样可应用于其他材料，如硅锗(SixGe1-x，其x可大致在0和1之间)、碳化硅、磷化硅、碳磷化硅、锗、III-V族化合物半导体、II-VI族化合物半导体或相似材料。于实施硅锗的案例中，含锗前驱物(例如，锗烷(GeH4)，二锗烷(Ge2H6)等)或卤化锗前驱物(例如，四氯化锗(GeCl4)、三氯锗烷(GeHCl3)、六氯二锗烷(Ge2Cl6)、六氯三锗烷(Ge3Cl6))可与以上讨论的任何含硅前驱物结合使用以填充如沟槽306的沟槽，。
于薄膜沉积工艺202之后，虚设栅极层形成工艺106继续至蚀刻工艺204。可在低压化学气相沉积(LPCVD)的反应器中原位进行蚀刻工艺204。可于薄膜沉积工艺202后及蚀刻工艺204之前进行清除。于蚀刻工艺204期间，低压化学气相沉积(LPCVD)的反应器的温度可维持于约300℃至约800℃的范围。蚀刻剂气体(例如，含卤素前驱物)，如氯(Cl2)、氯化氢(HCl)、氟(F2)或任何前述的组合可由气体注入器导入低压化学气相沉积(LPCVD)的反应器中。于一些范例中，蚀刻剂气体包含氯(Cl2)。于一些范例中，蚀刻剂气体以约100sccm至约10000sccm的范围的速率流送。反应器内部的压力可维持在低于或等于约5Torr。蚀刻工艺204可移除在沟槽(如高深宽比沟槽)上部的部分已沉积的薄膜516。通过移除已沉积的薄膜516的这些部分，可防止薄膜516在填充相应的沟槽之前在沟槽的上部被夹断(pinched-off)或闭合(close)。
于蚀刻工艺204之后，虚设栅极层形成工艺106继续至薄膜沉积工艺206。薄膜沉积工艺206可在低压化学气相沉积(LPCVD)的反应器中原位进行。可于蚀刻工艺204后及薄膜沉积工艺206之前进行清除。薄膜沉积工艺206可与上述的薄膜沉积工艺202相同。
于一些实施例中，可以任何次数重复蚀刻工艺204以及薄膜沉积工艺206的循环。于薄膜沉积工艺206之后，虚设栅极层形成工艺106进行至步骤208以决定是否需要重复另一循环。如要重复另一循环，虚设栅极层形成工艺106进行至执行上述的蚀刻工艺204以及薄膜沉积工艺206。如果不重复另一循环，虚设栅极层形成工艺106进行至盖层形成工艺210。
于一些范例中，可重复循环直到至少一些位于鳍片304之间的沟槽306(例如，高深宽比沟槽)被薄膜516填充。举例来说，可重复循环直到薄膜516的厚度超过例如定义高深宽比沟槽的相邻鳍片304之间节距(pitch)的一半。因此，薄膜516可具有于沟槽中合并在一起的横向生长前沿(lateral growth fronts)(例如，自个别鳍片304的侧壁横向前进)。横向生长前沿的合并可于相邻鳍片304之间的薄膜516中创造缝隙及/或孔洞518，如图5所示。一些实施例可于鳍片304之间具有不同节距，且薄膜516的厚度可对应于任何此节距。
于一些范例中，通过工艺202、204、206的薄膜516的形成可导致一或多个鳍片304的变形。通过工艺202、204、206可形成具有高应力的薄膜516，其可引起例如鳍片304的弯曲。
于一些实施例中，在填充至少一些沟槽且于步骤208不重复另一循环之后，进行盖层形成工艺210以及退火工艺212。盖层形成工艺210可于薄膜516上形成盖层617，如图6所示。由于在薄膜沉积工艺202、206期间使用之前驱物中存在氢，薄膜516可包含氢。举例来说，薄膜516可具有约0至约1％的氢浓度。盖层617可于随后的退火工艺212期间防止至少一些在薄膜516中的氢逸散(escaping)(例如，自薄膜516释气)，因而减少或避免于退火工艺212期间形成额外孔洞的可能性或缝隙成为孔洞的可能性。
于一些范例中，可进行盖层形成工艺210于与薄膜沉积工艺202、206及/或蚀刻工艺204相同或不同的腔体内。于一些范例中，盖层形成工艺210于薄膜516上方顺应地形成盖层617。于一些范例中，盖层617为介电材料，如氧化硅、氮化硅或相似材料。于一些范例中，盖层617为氧化物。于一些范例中，盖层形成工艺210通过氧化工艺形成盖层617。于一些范例中，盖层617的形成通过将薄膜516曝露至可包含氧或含氧气体的自然环境，以形成如盖层617的原生氧化物(native oxide)。于一些范例中，盖层617通过氧化工艺形成，其可包含将含氧气体，如氧(O2)、臭氧(O3)、蒸气或相似材料流送至其中设置有基底的腔体中。于一些范例中，盖层617通过临场蒸气产生(In-Situ Steam Generation，ISSG)氧化形成。于一些范例中，于形成薄膜516之后，自腔体移除基底以将薄膜516曝露于自然环境。于一些范例中，盖层617于薄膜516上热及/或化学生长，或顺应地沉积，如通过等离子体增强气相沉积(PECVD)、原子层沉积(ALD)或任何合适沉积技术。可对盖层形成工艺210实施其它工艺及/或条件。
于一些范例中，可控制盖层617的厚度以于随后的退火工艺212期间实现减少或避免氢释气的目标，其可进一步包含考虑于随后的退火工艺212期间使用的压力。于一些范例中，对于在随后的退火工艺212期间的减少或防止氢释气的指定目标，如果于退火工艺212期间使用较高的压力，可形成具有较薄厚度的盖层617，以及如果于退火工艺212期间使用较低的压力，可形成具较厚厚度的盖层617。于一些范例中，盖层617的厚度为约至约的范围。
于形成盖层617之后，虚设栅极层形成工艺106进行至退火工艺212。退火工艺212为热退火工艺。于一些范例中，退火工艺212为快速热退火(Rapid Thermal Anneal，RTA)、亚秒退火(Sub-Second Anneal，SSA)或激光退火(融化或亚融化(sub-melting)或不融化)。于一些范例中，退火工艺212为低温高压退火。于一些范例中，进行退火工艺212持续范围为约15秒至约300分钟的时间。于一些范例中，退火工艺于约300℃至约顺应性薄膜为非晶硅下进行。于一些范例中，可选择或控制退火工艺212的持续时间与温度以减少或避免于退火工艺212期间的薄膜516(例如，非晶硅薄膜)的结晶化(crystallization)。举例来说，对于较高温度的退火，退火工艺212的持续时间可较短，以及对于较低温度的退火，退火工艺212的持续时间可较长。于一些范例中，在例如氮(N2)、氢(H2)或前述的组合的环境气体中进行退火工艺212。于一些范例中，环境气体为氮气。于一些范例中，退火工艺212于等于或大于约1Torr，如范围为约1Torr至约90Torr的范围的环境压力中进行。如前文所述，可随着盖层617的厚度选择或控制环境压力以实现氢释气的减少或避免。举例来说，薄膜516初始时可包含第一数量的氢(例如，1％左右)，且于退火工艺212之后，于薄膜516中存在第二数量的氢。由于盖层617以及低温退火工艺212，氢释气被减少或消除。因此，在退火工艺212之后，薄膜516中存在的第二数量的氢可以与退火之前薄膜516中存在的第一数量的氢类似，举例来说，于退火工艺212之后的第二数量的氢可为退火前薄膜516中存在的第一数量的氢的70％至95％的范围。可对退火工艺212实施其它工艺及/或条件。
退火工艺212可导致减少或消除缝隙及/或孔洞518，如图7所示。退火工艺212亦可导致减少或消除鳍片304的弯曲。一般而言，退火工艺212可于退火工艺212期间破坏薄膜516中的Si-H键结。Si-H键结的破坏可导致薄膜516中的悬空(dangling)Si键结，以及自薄膜516的应力的释放。释放薄膜516的应力可减少或消除鳍片304的弯曲。悬空的Si键结接着可于鳍片516中重建为Si-Si及/或Si-H键结，其可导致重建薄膜516且可消除或减少缝隙及/或孔洞518。于退火工艺212期间存在的盖层617及/或于退火工艺212期间使用的高压可防止氢释气以及额外孔洞的形成，及/或可防止缝隙变成孔洞。退火工艺212的低温及/或持续时间可于退火工艺212期间减少或避免非晶硅结晶化为多晶体硅(例如，多晶硅)，退火工艺212可于随后图案化薄膜516时协助形成平顺的侧壁，如以下关于图10A、图10B和图10C所详述的。
于退火工艺212之后，虚设栅极层形成工艺106进行至盖层移除工艺214。盖层移除工艺214可包含湿式蚀刻工艺及/或干式蚀刻工艺，以于进行退火工艺212之后自薄膜516移除盖层617，如图8所示。范例湿式蚀刻工艺可使用包含稀释的氢氟酸(dilutedhydrofluoric acid，dHF)、氟化铵(ammonium fluoride，NH4F)、稀释的氢氟酸/氟化铵的混合物或其他适当的湿式蚀刻剂的溶液。于一些范例中，湿式蚀刻工艺可通过于溶液中浸泡及/或冲洗装置结构300而进行。湿式蚀刻工艺可于约20℃至约100℃的范围的温度下进行。湿式蚀刻工艺可进行约15秒至约3600秒的范围的持续时间。可对盖层移除工艺214实施其它工艺及/或条件。
于盖层移除工艺214之后，虚设栅极层形成工艺106进行至薄膜沉积工艺216。薄膜沉积工艺216可于低压化学气相沉积(LPCVD)的反应器内进行。薄膜沉积工艺216可与如上所述的薄膜沉积工艺202、206相同，或可为任何其他沉积工艺。薄膜沉积工艺216继续薄膜516的沉积直到薄膜516获得预期的厚度。举例来说，薄膜沉积工艺216可持续至薄膜516的上表面的最低点为高出鳍片304的上表面的一些厚度，其厚度可为，举例来说约100纳米(nm)至约300纳米(nm)的范围。
图9A示出于薄膜沉积工艺216以及随后的薄膜516的平坦化之后的薄膜516。如图所示，于合适次数的沉积-蚀刻工艺204、206的循环、盖层形成工艺210、退火工艺212、盖层移除工艺214以及薄膜沉积工艺216之后，相邻鳍片304之间的沟槽306已大致上被无缝隙或孔洞(例如，于沟槽306中没有具有大于1纳米尺寸的缝隙及/或孔洞)的填充。于一些范例中，如所示出的，将薄膜516平坦化以形成平坦的薄膜516的平坦的顶面，如通过化学机械平坦化(chemical mechanical planarization，CMP)。
图9B依据一些实施例示出图9A的半导体装置结构300的三维视图，其中虚设栅极层(例如，薄膜516)已形成于基底表面上方。于形成虚设栅极层516且填充沟槽之后，流程图100接着进行至步骤108，如在下文将更详细地论述。
于步骤108，并参考图10A、图10B及图10C，遮罩1018形成于虚设栅极层516上方，且可接着图案化遮罩1018、虚设栅极层516以及界面介电层414(以及晶种层，如使用的话)，举例来说，使用光刻工艺(photolithography)以及一或多道蚀刻工艺以形成用于每个虚设栅极结构1020的遮罩1018、虚设栅极层516以及界面介电层414，如图10A及图10C所示。遮罩1018可包含或为氮化硅、氮氧化硅、碳氮化硅、相似材料或前述的组合，通过化学气相沉积(CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(ALD)或任何合适沉积技术沉积。具体而言，虚设栅极结构1020位于鳍片304上方且垂直于鳍片304延伸。
图10C进一步示出参考剖面图。图10C的剖面A-A为沿着例如位于相对的源极/漏极区域1122间的一鳍片304中的通道的平面。图10C的剖面B-B为垂直于剖面A-A的平面，且横跨两相邻鳍片304中的源极/漏极区域1122。图10C的剖面B-B对应于图3的剖面A-A的一部分；本技术领域中技术人员将轻易理解如何将图10C的剖面B-B的工艺推断(extrapolated)至图3的剖面A-A。图10A及以“A”标记结尾的后续图示示出了对应于图10C的横截面A-A的工艺的各种例子下的剖面图，以及图10B及以“B”标记结尾的后续图示示出了对应于图10C的横截面B-B的工艺的各种例子下的剖面图。
于步骤110，并参考图11A及图11B，栅极间隔物1124可沿虚设栅极结构1020的侧壁(例如，界面介电层414、虚设栅极层516及遮罩1018的侧壁)以及鳍片304的上方形成。举例来说，可通过为栅极间隔物1124顺应地沉积一或多个膜层并且非等向性地蚀刻此一或多个膜层形成栅极间隔物1124。栅极间隔物1124的一或多个膜层的材料可包含不同于虚设栅极结构1020的材料。于一些实施例中，栅极间隔物1124可包含或为介电材料，如碳氧化硅、氮化硅、氮氧化硅、碳氮化硅、类似物、前述的多层膜或前述的组合，且可通过任何合适沉积技术沉积。接着进行非等向性蚀刻工艺以移除部分的多层膜以形成如图11A及图11B所描绘的栅极间隔物1124。
如果缝隙及/或孔洞518未如上所述的自薄膜516减少或消除，于步骤108以及图10A及图10C中示出的虚设栅极层516的图案化可曝露在虚设栅极结构1020的侧壁的缝隙及/或孔洞518。随着于虚设栅极结构1020的侧壁的缝隙及/或孔洞518的曝露，栅极间隔物1124的一或多个膜层可沉积于缝隙及/或孔洞518中，并因此栅极间隔物1124可形成具注入(injected)缝隙及/或孔洞518中的部分。这注入的部分可能导致在虚设栅极结构1020的移除中及/或在取代栅极结构1230的形成中的缺陷，如随后所述。然而，于一些范例中，于图案化虚设栅极层516时虚设栅极层516中存在缝隙及/或孔洞518的风险可被减少(例如，通过进行盖层形成工艺210及退火工艺212)，其可减少栅极间隔物1124的注入部分形成于虚设栅极层516中的风险。
于一些范例中，虚设栅极层516为非晶硅，且低温退火工艺212减少或最小化于退火工艺212期间非晶硅成为多晶硅的结晶化。栅极间隔物1124的一或多个膜层的沉积及/或非等向性蚀刻工艺可于将非晶硅结晶化为多晶硅的温度下进行。于是，于后续工艺中，虚设栅极层516可为多晶硅。用于栅极间隔物1124的一或多个膜层的在沉积开始时，虚设栅极层516为非晶硅，可实现栅极间隔物(以及随后形成的取代栅极结构1230)的平滑侧壁。
于栅极间隔物1124形成之后，源极/漏极区域1122可形成于鳍片304中，如图11A及图11B所描绘。于一些范例中，可使用虚设栅极结构1020及栅极间隔物1124作为遮罩(如形成于虚设栅极结构1020的相对的侧边的凹槽)以于鳍片304中蚀刻凹槽，且可于凹槽中外延成长材料以形成源极/漏极区域1122。额外地或替代地，可通过使用虚设栅极结构1020为遮罩(此源极/漏极区域1122可形成在相对于虚设栅极结构1020的侧部上)以布植掺质于鳍片304及/或外延源极/漏极区域1122中来形成源极/漏极区域1122。
依据晶体管的导电形式，源极/漏极区域1122的材料可选择包含或为硅锗(silicon germanium)、碳化硅(silicon carbide)、磷化硅(silicon phosphorus)、碳磷化硅(silicon carbon phosphorus)、锗(germanium)、III-V族化合物半导体、II-VI族化合物半导体或相似材料。源极/漏极区域1122可以相对鳍片304升高并且可具有刻面(facets)，其可以对应于半导体基底302的晶面。
参考图12A及图12B，接触蚀刻停止层(contact etch stop layer，CESL)1226及第一层间介电质(interlayer dielectric，ILD)1228使用任何合适的沉积技术随后形成于源极/漏极区域1122的表面、栅极间隔物1124的侧壁及顶面、遮罩1018的顶面以及隔离区域308的顶面上。蚀刻停止层(CESL)1226顺应地沉积且可包含或为氮化硅、碳氮化硅、碳氧化硅、氮化碳、类似物或前述的组合。第一层间介电质(first ILD)1228可包含或为四乙氧基硅烷(tetraethyl orthosilicate，TEOS)氧化物、二氧化硅、低介电常数介电材料(例如，具有介电常数低于二氧化硅的材料)或其他材料。可接着进行化学机械平坦化(CMP)工艺以平坦化第一层间介电质(first ILD)1228以及蚀刻停止层(CESL)1226并移除虚设栅极结构1020的遮罩1018，从而使第一层间介电质(first ILD)1228的顶面和蚀刻停止层(CESL)1226与虚设栅极层516的顶面齐平。
于步骤112，并参考图12A及图12B，虚设栅极结构1020被移除且于虚设栅极结构1020被移除处形成取代栅极结构1230a、1230b。可使用一或多道蚀刻工艺移除虚设栅极结构1020。在移除虚设极结构1020之后，于虚设栅极结构1020被移除处的栅极间隔物1124之间形成凹槽，并且经由凹槽暴露鳍片304的通道区域。
如先前所描述，如果于栅极间隔物1124的形成期间于虚设栅极结构1020中曝露缝隙及/或孔洞518，可能形成栅极间隔物1124的注入部分。注入部分可作为蚀刻停止并防止一些的虚设栅极结构(例如，注入部分的下方)的移除。此可能导致于随后形成的取代栅极结构中的缺陷。于一些范例中，如上所述，可减少于虚设栅极结构1020中的栅极间隔物1124的注入部分的风险，其可减少此注入结构作为蚀刻停止并导致缺陷的风险。因此，可以增加制造的装置的良率。
取代栅极结构1230a、1230b可接着形成于虚设栅极结构1020被移除处的凹槽中。每个取代栅极结构1230a、1230b可包含，如图12A所示，界面介电质1232、栅极介电层1234、一或多个可选的顺应层1236以及栅极导电填充材料1238。界面介电质1232沿着通道区域形成于鳍片304的顶面上。界面介电质1232可为通过热或化学氧化鳍片304形成的氧化物(例如，氧化硅)、及/或氮化物(例如，氮化硅)、及/或使用任何合适沉积技术的其他介电层。
栅极介电层1234可顺应地沉积于虚设栅极结构1020被移除的凹槽中(例如，于界面介电质1232及栅极间隔物1124的侧壁上)，以及于第一层间介电质1228、蚀刻停止层1226、以及栅极间隔物1124的顶面上。栅极介电层1234可为或包含氧化硅、氮化硅、高介电常数介电材料、前述的多层膜或其他介电材料。高介电常数介电材料可具有介电常数大于约4.0且可包含铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或金属硅化物、前述的多层膜或前述的组合。
一或多个可选的顺应层1236可包含一或多个阻障及/或盖层以及一或多个功函数调整层。一或多个阻障及/或盖层可包含氮化钽、氮化钛、类似物或前述的组合。一或多个功函数调整层可包含或为碳化铝钛、氧化铝钛、氮化铝钛、类似物或前述的组合。选择一或多个功函数调整层、阻障层及/或盖层的材料，以便使晶体管实现所需的临界电压(thresholdvoltage，Vt)，晶体管可为p型场效晶体管(p-type field effect transistor，pFET)或n型场效晶体管(n-type field effect transistor，nFET)。用于栅极导电填充材料1238的膜层形成于一或多个可选的顺应层1236上方，及/或于栅极介电层1234(如果实施的话)上方。栅极导电填充材料1238可填充剩余的虚设栅极结构1020被移除处的凹槽。栅极导电填充材料1238的膜层可为或包含含金属材料如钨、钴、铝、钌、铜、前述的多层膜、前述的组合或相似材料。
平坦化工艺，如化学机械平坦化(CMP)，可于第一层间介电质1228、蚀刻停止层1226及栅极间隔物1124的顶面上方移除部分的栅极导电填充材料1238、一或多个可选的顺应层1236及栅极介电层1234的膜层。可因此形成如图12A所示出的包含栅极导电填充材料1238、一或多个可选的顺应层1236、栅极介电层1234及界面介电质1232的取代栅极结构1230。
第二层间介电质1340形成于栅极导电填充材料1238、一或多个可选的顺应层1236及栅极介电层1234、第一层间介电质1228、栅极间隔物1124及蚀刻停止层1226上方，如图13A及图13B所示。第二层间介电质1340可包含或为二氧化硅、低介电常数介电材料、氮氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、无掺杂硅玻璃(USG)、掺氟硅玻璃(FSG)、有机硅酸盐玻璃(organo-silicate glass，OSG)、SiOxCy、旋涂玻璃、旋涂聚合物(spin-on-polymer)、硅碳材料、前述的化合物、前述的组合物、类似物或前述的组合。
于第二层间介电质1340形成之后，源极/漏极接触开口穿过第二层间介电质1340、第一层间介电质1228及蚀刻停止层1226至源极/漏极区域1122形成，以曝露至少部分的源极/漏极区域1122。可使用开口来图案化第二层间介电质1340、第一层间介电质1228及蚀刻停止层1226，举例来说，使用光刻工艺以及一或多个蚀刻工艺，如干式蚀刻或任何合适非等向性蚀刻工艺。源极/漏极接触开口允许与晶体管的源极/漏极区域1122形成电性接触。
于形成源极/漏极接触开口之后，在开口中形成导电部件至源极/漏极区域1122。导电部件可包含形成于源极/漏极区域1122上的硅化区1342、阻障层1344及在阻障层1344上的导电材料1346。可通过将源极/漏极区域1122的上部与于源极/漏极区域1122之上如钛、钽或类似物的金属层(未示出)热反应以形成硅化区1342。于硅化区1342上的源极/漏极接触开口中，以及第二层间介电质1340、第一层间介电质1228以及蚀刻停止层1226的上方顺应地沉积阻障层1344，如图13A及图13B所示。阻障层1344可为或包含氮化钛、氧化钛、氮化钽、氧化钽、任何合适过渡金属氮化物或氧化物、相似材料或任何前述的组合，且可通过任何合适沉积技术沉积。导电材料1346可为或包含钴、钨、铜、钌、铝、金、银、前述的合金、相似材料或前述的组合，且可通过任何合适沉积技术沉积。于沉积导电材料1346之后，可通过使用平坦化工艺移除多余的导电材料1346及阻障层1344，如化学机械平坦化(CMP)。平坦化工艺可自第一层间介电质1228的顶面上方移除多余的导电材料1346及阻障层1344。因此，导电材料1346、阻障层1344及第二层间介电质1340的顶面可为共平面。导电部件可被称为接触件、插塞等等。
于此描述的各种实施例可提供数种优点。应理解的是，并非所有优点都必须于此描述，没有任何实施例需要特定的优点，并且其他实施例可提供不同的优点。举个范例，于此描述的实施例包含改善的栅极形成方法，其搭配盖层形成、退火及移除盖层工艺的循环式沉积-蚀刻工艺以于高深宽比沟槽中形成虚设栅极层(例如，非晶硅)。盖层形成及退火工艺可破坏于硅薄膜中的键结并可导致再形成的薄膜具减少的孔洞、缝隙及鳍片弯曲。此外，通过减少或消除孔洞及/或缝隙，可减少取代栅极结构中的缺陷的风险。
于一实施例中，提供一种半导体工艺方法。此方法包含进行循环式沉积-蚀刻工艺以于底面上方以及沿基底上的部件的多个侧壁表面形成顺应性薄膜。此方法包含形成介电盖层于顺应性薄膜上。此方法包含对顺应性薄膜进行退火工艺。
于另一实施例中，方法包含形成多个鳍片于基底上。此些鳍片的多个侧壁以及介于此些鳍片的此些侧壁间的底面界定沟槽于其间。此方法包含形成栅极层于沟槽中以及此些鳍片上方。形成栅极层包含通过进行循环式沉积-蚀刻工艺沉积栅极层的至少一部分于沟槽中。栅极层的此至少部分通过自此些鳍片的此些侧壁横向生长而合并。形成栅极层包含形成介电盖层于栅极层的此部分上。形成栅极层包含退火栅极层的此部分。此方法包含于形成栅极层后，图案化栅极层以形成栅极结构于此些鳍片上方。
于另一个实施例中，方法包含形成多个鳍片于基底上。此些鳍片的多个侧壁与底面界定沟槽于其间。此方法包含形成虚设栅极结构于此些鳍片上方。虚设栅极结构的形成包含进行循环式沉积-蚀刻工艺以沉积第一薄膜于此些鳍片上方。第一薄膜包含虚设栅极层的一部分。形成虚设栅极包含形成介电盖层于第一薄膜上。形成虚设栅极包含退火第一薄膜。形成虚设栅极包含移除介电盖层。形成虚设栅极包含进行沉积工艺以沉积第二薄膜于第一薄膜上方。第二薄膜包括虚设栅极层的一剩余部分。此方法包含移除虚设栅极结构以形成开口。此方法包含于开口中形成取代栅极结构于此些鳍片上方
前文概述了数个实施例的部件以便本技术领域中技术人员可更加理解本公开的各方面。本技术领域技术人员应理解，可以本公开为基础，来设计或变化其他工艺与结构以完成与上述实施例相同的目的及/或相同优点。本技术领域技术人员亦应理解，这些等效置换并未脱离本公开的构思与范围，并可在未脱离本公开的构思与范围的前提下进行各种改变、替换、或变动。

Claims (10)

1.一种半导体工艺方法，包括：
进行一循环式沉积-蚀刻工艺以于一底面上方以及沿一基底上的一部件的多个侧壁表面形成一顺应性薄膜；
形成一介电盖层于该顺应性薄膜上；以及
对该顺应性薄膜进行一退火工艺。
2.如权利要求1所述的半导体工艺方法，其中重复该循环式沉积-蚀刻工艺以及该蚀刻工艺直到自该部件的该些侧壁表面分别成长的该顺应性薄膜的多个横向生长前沿合并在一起。
3.如权利要求1所述的半导体工艺方法，其中形成该介电盖层的步骤包括曝露该顺应性薄膜至一自然环境。
4.如权利要求1所述的半导体工艺方法，其中该退火工艺于300℃至800℃的环境温度中进行。
5.如权利要求1所述的半导体工艺方法，其中沉积的该顺应性薄膜为非晶硅，且其中进行该退火工艺后，该顺应性薄膜为非晶硅。
6.如权利要求1所述的半导体工艺方法，其中沉积的该顺应性薄膜为一包含一第一数量的氢的非晶硅，其中进行该退火工艺后，该非晶硅包含一第二数量的氢，且其中该第二数量的氢至少为该第一数量的氢的百分的七十。
7.如权利要求1所述的半导体工艺方法，其中进行该循环式沉积-蚀刻工艺后且进行该退火工艺之前，该顺应性薄膜包含一第一数目的孔洞或缝隙，且其中进行该退火工艺后，该顺应性薄膜包含一第二数目的孔洞或缝隙，该第二数目小于该第一数目。
8.一种半导体工艺方法，包括：
形成多个鳍片于一基底上，该些鳍片的多个侧壁以及该些侧壁间的一底面界定一沟槽(trench)于其间；
形成一栅极层于该沟槽中以及该些鳍片上方，该栅极层的形成包括：
通过进行一循环式沉积-蚀刻工艺沉积该栅极层的至少一部分于该沟槽中，该栅极层的至少该部分通过自该些鳍片的该些侧壁横向生长而合并；
形成一介电盖层于该栅极层的该部分上；以及
退火该栅极层的该部分；以及
形成该栅极层后，图案化该栅极层以形成一栅极结构于该些鳍片上方。
9.一种半导体工艺方法，包括：
形成多个鳍片于一基底上，该些鳍片的多个侧壁与一底面界定一沟槽于其间；
形成一虚设栅极结构于该些鳍片上方，其中该虚设栅极结构的形成包括：
进行一循环式沉积-蚀刻工艺以沉积一第一薄膜于该些鳍片上方，该第一薄膜包括一虚设栅极层的一部分；
形成一介电盖层于该第一薄膜上；以及
退火该第一薄膜；
移除该介电盖层；以及
进行一沉积工艺以沉积一第二薄膜于该第一薄膜上方，该第二薄膜包括该虚设栅极层的一剩余部分；
移除该虚设栅极结构以形成一开口；以及
于该开口中形成一取代栅极结构于该些鳍片上方。
10.如权利要求9所述的半导体工艺方法，还包括形成一间隔物结构于该虚设栅极结构的一侧壁上；其中：
于该循环式沉积-蚀刻工艺后，该第一薄膜包括含有一第一浓度的氢杂质的非晶硅；
于该退火后，该第一薄膜包括含有一第二浓度的氢杂质的非晶硅，该第二浓度至少为该第一浓度的百分的七十；以及
于该间隔物结构形成后，该虚设栅极层包括多晶硅。
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