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CN117276327A - 半导体元件 - Google Patents

半导体元件 Download PDF

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CN117276327A
CN117276327A CN202310186675.9A CN202310186675A CN117276327A CN 117276327 A CN117276327 A CN 117276327A CN 202310186675 A CN202310186675 A CN 202310186675A CN 117276327 A CN117276327 A CN 117276327A
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CN
China
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dielectric layer
gate electrode
layer
thickness
substrate
Prior art date
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Pending
Application number
CN202310186675.9A
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English (en)
Inventor
蔡镇宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
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Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本公开提供一种半导体元件。该半导体元件包括具有一沟槽的一基板以及位于该沟槽中的一栅极结构。该栅极结构包括一较高栅极电极、位于该较高栅极电极上的一覆盖层、以及部分地设置于该较高栅极电极和该覆盖层之间的一第一介电层。

Description

半导体元件
技术领域
本申请案主张美国第17/844,961及17/845,871号专利申请案的优先权(即优先权日为“2022年6月21日”)，其内容以全文引用的方式并入本文中。
本公开是关于一种半导体元件。特别是关于一种埋入(buried)栅极结构，其具有位于电极和覆盖层之间的一介电层。
背景技术
半导体元件的埋入(buried)栅极结构包括沟槽中的栅极介电层和栅极电极。栅极介电层覆盖沟槽的表面，且栅极电极部分地填充栅极介电层上的沟槽。埋入栅极结构可以与半导体元件的主动区域中的杂质区域或接合区相邻(或在相同的水平上)。
栅极诱导漏极漏电流(gate induced drain leakage；GIDL)可能在栅极电极和杂质区域重叠的地方增加。GIDL会释放存储的电荷，从而降低半导体元件的操作可靠性。此外，半导体元件的一部分埋入栅极结构可以设置于半导体元件的隔离区域中，该隔离区域被称为传输栅极(passing gate)。传输栅极可能会加剧GIDL的发生。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不组成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一方面提供了一种半导体元件。该半导体元件包括具有一沟槽的一基板以及位于该沟槽中的一栅极结构。该栅极结构包括一较高栅极电极、位于该较高栅极电极上的一覆盖层、以及部分地设置于该较高栅极电极和该覆盖层之间的一第一介电层。
本公开的另一方面提供了一种半导体元件。该半导体元件包括具有一沟槽的一基板以及位于该沟槽中的一栅极结构。该栅极结构包括一较高栅极电极和位于该较高栅极电极上的一覆盖层。该覆盖层和该基板之间的一距离大于该较高栅极电极和该基板之间的一距离。
本公开的另一方面提供了一种半导体元件的制备方法。该方法包括形成一沟槽于一基板中并设置一较高栅极电极于该沟槽中。该方法也包括设置一第一介电层于该沟槽中的该较高栅极电极上并设置一覆盖层于该沟槽中的该第一介电层上。
形成较厚的介电层于沟槽中可以降低有效电场并因此降低GIDL。因此，可以避免不同存储单元中的字元线之间的干扰。可以延长数据保持时间，也可以提高半导体元件的操作可靠性。
此外，栅极结构也包括一较低栅极电极以及位于较低栅极电极和基板之间的一介电层。较低栅极电极和基板之间的介电层可以具有恒定的厚度，这有助于最适化亚阈值摆幅(subthreshold swing)并降低阈值电压。因此，可以增加通道离子。例如，可以增加掺杂区之间电子的数目(number)、数量(amount)、密度、或流动。例如，假设外部电阻和内部陷阱电荷(或内部陷阱密度)是恒定的，则通道离子可以增加20％、40％、60％、或更多。
上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。组成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
当结合图式考虑时，可以通过参照详细描述和权利要求来获得对本公开更完整的理解，其中相似的图式标记在所有图式中代表相似的元件。
图1A例示本公开一些实施例的一半导体元件的平面示意图。
图1B例示沿着图1A所示的线A-A’绘制的半导体元件的剖面示意图。
图1C例示沿着图1A所示的线A-A’绘制的半导体元件的剖面示意图。
图1D例示沿着图1A所示的线A-A’绘制的半导体元件的剖面示意图。
图1E例示沿着图1A所示的线B-B’绘制的半导体元件的剖面示意图。
图2例示本公开一些实施例的一半导体元件的剖面示意图。
图3例示本公开一些实施例的一半导体元件的剖面示意图。
图4A例示本公开一些实施例的制备一半导体元件的方法的一或多个阶段。
图4B例示本公开一些实施例的制备一半导体元件的方法的一或多个阶段。
图4C例示本公开一些实施例的制备一半导体元件的方法的一或多个阶段。
图4D例示本公开一些实施例的制备一半导体元件的方法的一或多个阶段。
图4E例示本公开一些实施例的制备一半导体元件的方法的一或多个阶段。
图4F例示本公开一些实施例的制备一半导体元件的方法的一或多个阶段。
图4G例示本公开一些实施例的制备一半导体元件的方法的一或多个阶段。
图4H例示本公开一些实施例的制备一半导体元件的方法的一或多个阶段。
图4I例示本公开一些实施例的制备一半导体元件的方法的一或多个阶段。
图4J例示本公开一些实施例的制备一半导体元件的方法的一或多个阶段。
图4K例示本公开一些实施例的制备一半导体元件的方法的一或多个阶段。
图4L例示本公开一些实施例的制备一半导体元件的方法的一或多个阶段。
图4M例示本公开一些实施例的制备一半导体元件的方法的一或多个阶段。
图4N例示本公开一些实施例的制备一半导体元件的方法的一或多个阶段。
图4O例示本公开一些实施例的制备一半导体元件的方法的一或多个阶段。
图4P例示本公开一些实施例的制备一半导体元件的方法的一或多个阶段。
图5例示本公开一些实施例的制备一半导体元件的方法流程图。
其中，附图标记说明如下：
1：半导体元件
2：半导体元件
3：半导体元件
10：基板
10a：主动区域
10i：隔离区域
10t1：沟槽
10t2：沟槽
11：栅极结构
11b1：障壁层
11b2：障壁层
11c：覆盖层
11d1：介电层
11d2：介电层
11d3：介电层
11e1：栅极电极
11e2：栅极电极
12：栅极结构
12b1：障壁层
12b2：障壁层
12c：覆盖层
12d1：介电层
12d1s：表面
12d2：介电层
12d3：介电层
12e1：栅极电极
12e2：栅极电极
13：栅极结构
14：栅极结构
30：隔离层
31：接触插塞
32：位元线结构
32a：位元线
32b：位元线硬掩膜层
32c：间隔物
33：接触插塞
34：存储元件
40：硬掩膜层
50：方法
101：第一掺杂区
102：第二掺杂区
A-A’：线
B-B’：线
b1：障壁层
b2：障壁层
CH：通道区域
d1：介电层
d2：介电层
d2s：表面
d3：介电层
e1：导电层
e2：导电层
S51：步骤
S52：步骤
S53：步骤
S54：步骤
S55：步骤
S56：步骤
S57：步骤
S58：步骤
t1：厚度
t2：厚度
t3：厚度
w1：宽度
w2：宽度
w3：宽度
具体实施方式
现在使用特定的语言描述图式所示的本公开实施例或示例。应理解的是，此处无意限制本公开的范围。所述实施例的任何改变或修改，以及本文所述原理的任何进一步应用，都被视为是本公开相关技术领域具有通常知识者可思及的。本公开可能在不同实施例中重复参照符号，但即使它们共用相同的参照符号，也不一定意味着一实施例的部件适用于另一实施例。
应理解的是，尽管本文可以使用用语第一、第二、第三等来描述各种元件、构件、区域、层、或部分，但是这些元件、构件、区域、层、或部分不受到这些用语的限制。相反地，这些用语仅用于区分一个元件、构件、区域、层、或部分与另一个元件、构件、区域、层、或部分。因此，在不脱离本公开概念的情况下，以下所讨论的第一元件、构件、区域、层、或部分可以被称为第二元件、构件、区域、层、或部分。
本文使用的用语仅出于描述特定示例实施例的目的，并且不用以限制本公开的概念。如本文所使用的，除非上下文另外明确指出，单数形式的“一(a/an)”和“该”也包括复数形式。应理解的是，在本说明书中使用用语“包括(comprises)”和“包含(comprising)”时指出所述的部件、整数、步骤、操作、元件、或构件的存在，但不排除存在或增加一个或多个其他部件、整数、步骤、操作、元件、构件、或前述的组合。
图1A例示本公开一些实施例的一半导体元件1的平面示意图。
在一些实施例中，半导体元件1可以设置为与电路相邻。例如，半导体装置1可以与像是动态随机存取存储体(dynamic random access memory；DRAM)元件的存储元件相邻设置。
参照图1A，半导体元件1可以包括多个主动区域10a和形成于基板10上的隔离区域10i(或隔离层)。主动区域10a可以由隔离区域10i定义。
半导体元件1也可以包括多个栅极结构，像是栅极结构11、12、13和14。每一个主动区域10a可以跨越两个栅极结构并且可以被两个栅极结构划分为三个掺杂区。例如，主动区域10a可以被划分为设置于两个栅极结构12和13之间的第一掺杂区101和位于第一掺杂区101两侧的第二掺杂区102。
每一个栅极结构11、12、13和14可以具有沿任一方向延伸的线状。每一个栅极结构11、12、13和14可以是埋在穿过主动区域10a和隔离区域10i的沟槽中的埋入栅极。每一个栅极结构11、12、13和14可以包括一或多个埋在主动区域10a中的主要栅极部分(或主要栅极)和一或多个埋在隔离区域10i中的传输栅极部分(或传输栅极)。例如，图1B(下文进一步描述)显示出栅极结构11的传输栅极、栅极结构12的主要栅极、栅极结构13的主要栅极、和栅极结构14的传输栅极。图1C(下文进一步描述)显示出穿过主动区域10a和隔离区域10i的其中一者的沟槽10t2(其中设置有栅极结构12)。主动区域10a之上的一部分栅极结构12是主要栅极。
如本文所使用，用语“主要栅极”指的是被配置为接收电压以寻址一个存储单元的栅极，并且用语“传输栅极”指的是被配置为接收电压以寻址一个相邻存储单元的栅极。
例如，栅极结构11可以是图1B所示的一个存储单元中的传输栅极，但是在另一个存储单元中成为主要栅极。在一些实施例中，栅极结构12可以是图1B所示的一个存储单元中的主要栅极，但是在又另一个存储单元中成为传输栅极。
尽管主要栅极和传输栅极都在上文被描述为栅极结构的部分(parts)或一部分(portions)，但是主要栅极和传输栅极具有不同的结构。例如，如图1B所示，用于栅极结构11的传输栅极部分的沟槽10t1和用于栅极结构12的主要栅极部分的沟槽10t2具有不同的深度。沟槽10t1可以比沟槽10t2更深。
图1B例示沿着图1A所示的线A-A’绘制的半导体元件的剖面示意图。
参照图1B，半导体元件1可以包括基板10，和形成于基板10中的栅极结构11、12、13和14。
基板10可以包括一半导体基板。在一些实施例中，基板10可以包括例如硅(Si)、单晶硅、多晶硅、非晶硅、锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、镓(Ga)、砷化镓(GaAs)、铟(In)、砷化铟(InAs)、磷化铟(InP)、或其他第IV-IV族、第III-V族、或第II-VI族半导体材料。在一些其他实施例中，基板10可以包括层状半导体，像是硅/硅锗、绝缘体上硅(silicon-on-insulator)或绝缘体上硅锗(silicon germanium-on-insulator)。
主动区域10a和隔离区域10i可以形成于基板10中。主动区域10a可以由隔离区域10i定义。在一些实施例中，隔离区域10i可以包括浅沟槽隔离(shallow trenchisolation；STI)结构。STI结构可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(N2OSi2)、氧化氮化硅(N2OSi2)等。
第一掺杂区101和第二掺杂区102可以形成于主动区域10a中。在一些实施例中，第一掺杂区101和第二掺杂区102可以设置于主动区域10a的顶表面之上或附近。第一掺杂区101和第二掺杂区102可以位于沟槽10t2的两侧。
通道区域CH可以形成于第一掺杂区101和第二掺杂区102之间。通道区域CH可以位于栅极结构12及/或栅极结构13下方。
在一些实施例中，第一掺杂区101和第二掺杂区102可以掺杂有像是磷(P)、砷(As)、或锑(Sb)的N型掺杂剂。在一些其他实施例中，第一掺杂区101和第二掺杂区102可以掺杂有像是硼(B)或铟(In)的P型掺杂剂。在一些实施例中，第一掺杂区101和第二掺杂区102可以掺杂有具有相同导电类型的掺杂剂或杂质离子。在一些实施例中，第一掺杂区101和第二掺杂区102可以掺杂有具有不同导电类型的掺杂剂或杂质离子。
第一掺杂区101和第二掺杂区102的底表面可以位于与主动区域10a的顶表面相距一预定深度处。第一掺杂区101和第二掺杂区102可以接触沟槽10t2的侧壁。第一掺杂区101和第二掺杂区102的底表面可以高于沟槽10t2的底表面。类似地，第一掺杂区101和第二掺杂区102的底表面可以高于沟槽10t1的底表面。
在一些实施例中，第一掺杂区101和第二掺杂区102可以称为源极/漏极区。在一些实施例中，第一掺杂区101可以包括位元线接触区并且可以与位元线结构(像是图3所示的位元线结构32)电性连接。第二掺杂区102可以包括存储节点接合区并且可以与存储元件(像是图3所示的存储元件34)电性连接。
隔离区域10i中的沟槽10t1和主动区域10a中的沟槽10t2是其中可以形成栅极结构11和12的空间。隔离区域10i中的栅极结构11可以包括传输栅极。主动区域10a中的栅极结构12可以包括主要栅极。
沟槽10t2可以具有比沟槽10tl更浅的深度。沟槽10t1和10t2的底部可以各自具有如图1B的实施例中所示的曲率。然而，在一些其他实施例中，沟槽10t1和10t2的底部可以是平坦的或者可以具有其他形状。
栅极结构12可以包括介电层12d1、12d2、12d3、栅极电极12e1、12e2、和覆盖层12c。
介电层12dl可以共形地形成于沟槽10t2的底表面和侧壁上。介电层12d1可以围绕或覆盖栅极电极12e1的一部分。介电层12d1可以将栅极电极12e1与基板10隔开。
介电层12dl的一部分(例如，侧壁或延伸部)可以设置于栅极电极12e2和基板10之间。介电层12dl的一部分(例如，底部或基部)可以设置于栅极电极12e1和基板10之间。
在一些实施例中，介电层12d1的厚度t1范围可以从大约4.0纳米(nm)到大约6.0nm。
在一些实施例中，介电层12dl可以具有恒定的厚度。例如，栅极电极12e2与基板10之间的介电层12d1的侧壁(或延伸部)的厚度和栅极电极12e1与基板10之间的介电层12d1的底部(或基部)的厚度可以实质上相等。
在一些实施例中，在栅极电极12e2和基板10之间的介电层12dl的侧壁(或延伸部)的厚度和栅极电极12e1和基板10之间的介电层12dl的底部(或基部)的厚度都可以是大约4.0nm、5.0nm、或6.0nm。
在一些实施例中，介电层12dl可以具有不同的厚度。例如，栅极电极12e2和基板10之间的介电层12d1的侧壁(或延伸部)的厚度可以大于栅极电极12e1和基板10之间的介电层12d1的底部(或基部)的厚度。例如，栅极电极12e2和基板10之间的介电层12d1的侧壁(或延伸部)的厚度可以小于栅极电极12e1和基板10之间的介电层12d1的底部(或基部)的厚度。
在一些实施例中，介电层12d1可以包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(N2OSi2)、氧化氮化硅(N2OSi2)、高介电系数(high-k)材料、或前述的组合。高介电系数材料的例子包括介电常数高于二氧化硅(SiO2)的介电材料，或介电常数高于大约3.9的介电材料。在一些实施例中，介电层12d1可以包括至少一种金属元素，像是氧化铪(HfO2)、掺杂硅的氧化铪(HSO)、氧化镧(La2O3)、氧化铝镧(LaAlO3)、氧化锆(ZrO2)、硅酸锆(ZrSiO4)、氧化铝(Al2O3)、或前述的组合。
介电层12d2可以设置于栅极电极12e1上。介电层12d2可以部分地设置于栅极电极12e1和12e2之间。例如，介电层12d2可以具有位于栅极电极12e1和12e2之间的一基部和从基部延伸到主动区域10a的顶表面的一延伸部。
在一些实施例中，介电层12d2的厚度t2范围可以从大约1.5nm到大约3.0nm。在一些实施例中，介电层12d2的厚度t2可以小于介电层12d1的厚度t1。
在一些实施例中，介电层12d2可以具有恒定的厚度。例如，介电层12d2的延伸部的厚度和介电层12d2的基部的厚度可以实质上相等。
在一些实施例中，介电层12d2的延伸部的厚度和介电层12d2的基部的厚度都可以是大约1.5nm、3.0nm、或介于1.5nm和3.0nm之间的其他量。
在一些实施例中，介电层12d2可以具有不同的厚度。例如，介电层12d2的延伸部的厚度可以大于介电层12d2的基部的厚度。例如，介电层12d2的延伸部的厚度可以小于介电层12d2的基部。
介电层12d2的基部可以直接接触栅极电极12e1和12e2。介电层12d2的基部可以夹在栅极电极12e1和12e2之间。介电层12d2的基部可以被栅极电极12e1和12e2覆盖或埋住(embedded)。
介电层12d2的延伸部可以覆盖或接触介电层12dl的一部分。
介电层12d2的延伸部可以设置于栅极电极12e2和介电层12dl之间以及介电层12d3和介电层12dl之间。介电层12d2的延伸部可以通过介电层12d1与基板10隔开。介电层12d2的延伸部可以通过介电层12d3与覆盖层12c隔开。
介电层12d2可以围绕或覆盖栅极电极12e2的一部分。介电层12d1和介电层12d2的延伸部可以将栅极电极12e2与基板10隔开。因此，栅极电极12e2和基板10之间的距离(亦即，厚度t2和厚度t1)可以大于栅极电极12e1和基板10之间的距离(亦即，厚度t1)。例如，栅极电极12e2和栅极电极12e1可以与基板10相隔不同的距离。
介电层12d3可以设置于栅极电极12e2上。介电层12d3可以部分地设置于栅极电极12e2和覆盖层12c之间。例如，介电层12d3可以具有位于栅极电极12e2和覆盖层12c之间的一基部和从基部延伸到主动区域10a的顶表面的一延伸部。
在一些实施例中，介电层12d3的厚度t3范围可以从大约1.5nm到大约3.0nm。在一些实施例中，介电层12d3的厚度t3可以小于介电层12d1的厚度t1。
在一些实施例中，介电层12d3可以具有恒定的厚度。例如，介电层12d3的延伸部的厚度和介电层12d3的基部的厚度可以实质上相等。
在一些实施例中，介电层12d3的延伸部的厚度和介电层12d3的基部的厚度都可以是大约1.5nm、3.0nm、或介于1.5nm和3.0nm之间的其他量。
在一些实施例中，介电层12d3可以具有不同的厚度。例如，介电层12d3的延伸部的厚度可以大于介电层12d3的基部的厚度。例如，介电层12d3的延伸部的厚度可以小于介电层12d3的基部的厚度。
在一些实施例中，介电层12d3的厚度t3和介电层12d2的厚度t2可以实质上相等。例如，介电层12d3的厚度t3和介电层12d2的厚度t2都可以是大约1.5nm、3.0nm、或介于1.5nm和3.0nm之间的其他量。
例如，介电层12d3的延伸部的厚度和介电层12d2的延伸部的厚度可以实质上相等。例如，介电层12d3的基部的厚度和介电层12d2的基部的厚度可以实质上相等。
介电层12d3的基部可以直接接触栅极电极12e2和覆盖层12c。介电层12d3的基部可以夹在栅极电极12e2和覆盖层12c之间。介电层12d3的基部可以被栅极电极12e2和覆盖层12c覆盖或埋住。
介电层12d3的延伸部可以覆盖或接触介电层12d2的一部分。
介电层12d3的延伸部可以设置于覆盖层12c和介电层12d2之间。介电层12d3的延伸部可以通过介电层12d2与介电层12d1隔开。
介电层12d3可以围绕或覆盖覆盖层12c的一部分。
介电层12d1、介电层12d2、和介电层12d3可以将覆盖层12c与基板10隔开。因此，覆盖层12c和基板10之间的距离(亦即，厚度t3、厚度t2、和厚度t1)可以大于栅极电极12e1和基板10之间的距离(亦即，厚度t1)。因此，覆盖层12c和基板10之间的距离(亦即，厚度t3、厚度t2、和厚度t1)可以大于栅极电极12e2和基板10之间的距离(亦即，厚度t2和厚度t1)。例如，栅极电极12e2、栅极电极12e1、和覆盖层12c可以与基板10相隔不同的距离。
介电层12dl的表面、介电层12d2的延伸部的表面、介电层12d3的延伸部的表面、覆盖层12c的表面、和主动区域10a的顶表面中的任意两个可以实质上共平面。
构成介电层12d2的材料可以与构成介电层12d1的材料相同或不同。类似地，构成介电层12d3的材料可以与构成介电层12d1的材料相同或不同。
在一些实施例中，介电层12d2和介电层12d1可以具有通过不同操作所形成的相同材料。类似地，介电层12d3与介电层12d1可以具有通过不同操作所形成的相同材料。
例如，介电层12dl的制作技术可以包括热氧化操作。介电层12d2的制作技术可以包括原子层沉积(atomic layer deposition；ALD)制程。介电层12d3的制作技术可以包括ALD制程。
在一些实施例中，介电层12d1和介电层12d2可以具有不同的密度，像是不同的粒子密度。例如，介电层12d1的密度可以低于介电层12d2的密度。介电层12d2的密度可以高于介电层12d1的密度。例如，介电层12d2可以比介电层12d1更致密。
在一些实施例中，介电层12d1和介电层12d3可以具有不同的密度，像是不同的粒子密度。例如，介电层12d1的密度可以低于介电层12d3的密度。介电层12d3的密度可以高于介电层12d1的密度。例如，介电层12d3可以比介电层12d1更致密。在一些实施例中，介电层12d2和介电层12d3可以具有相同的密度。
栅极电极12e1可以设置于介电层12d1上并且通过介电层12d1与基板10隔开。栅极电极12e1可以与基板10相隔一距离(亦即，厚度t1)。在一些实施例中，栅极电极12e1与基板10隔开的距离范围可以从大约4.0nm到大约6.0nm。
栅极电极12e1可以被介电层12d1和介电层12d2包围或覆盖。栅极电极12e1相对于栅极电极12e2也可以称为较低栅极电极。
在一些实施例中，栅极电极12e1可以包括单层金属、金属复合物或导电材料层。在一些实施例中，栅极电极12e1可以包括金属基材料。例如，栅极电极12e1可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、前述的堆叠、或前述的组合。
栅极电极12e2可以设置于介电层12d2上并且通过介电层12d2与栅极电极12e1隔开。栅极电极12e2可以通过介电层12d1和介电层12d2与基板10隔开。栅极电极12e2可以与基板10隔开一距离(亦即，厚度t1和厚度t2)。在一些实施例中，栅极电极12e2与基板10隔开的距离范围可以从大约5.5nm到大约9.0nm，像是大约7.0nm或大约7.5nm。
栅极电极12e2可以与第二掺杂区102隔开一距离(亦即，厚度tl和厚度t2)。栅极电极12e2可以与第一掺杂区101隔开一距离(亦即，厚度t1和厚度t2)。
栅极电极12e2可以被介电层12d2和介电层12d3包围或覆盖。栅极电极12e2相对于栅极电极12e1也可以称为较高栅极电极。
在一些实施例中，栅极电极12e2可以包括单层金属、金属复合物或导电材料层。在一些实施例中，栅极电极12e2可以包括多晶硅(poly-Si)、氮化钛(TiN)、氮化钨(WN)、或其类似材料。
在一些实施例中，栅极电极12e1的宽度w1可以大于栅极电极12e2的宽度w2。
在一些实施例中，栅极电极12e1和12e2可以用作字元线。例如，栅极电极12e1和12e2可以与位元线(像是图3所示的位元线结构32)一起使用以寻址存储单元。例如，栅极电极12e2可以用作存储单元中晶体管的栅极电极。第二掺杂区102和第一掺杂区101可以作为晶体管的漏极区和源极区。第二掺杂区102可以耦合到电容器或存储元件(像是图3所示的存储元件34)并且第一掺杂区101可以耦合到位元线(像是图3所示的位元线结构32)。晶体管可以将电荷保留在电容器中。
在一些实施例中，栅极电极12e2可以具有低功函数。在一些实施例中，栅极电极12e1可以具有高功函数。高功函数是指高于硅的中间能隙(mid-gap)功函数的功函数。低功函数是指低于硅的中间能隙功函数的功函数。具体地，高功函数可以高于4.5eV，而低功函数可以低于4.5eV。
在一些实施例中，栅极电极12e1和12e2可以被配置为接收不同的电压。在一些实施例中，施加在栅极电极12e1上的电压可以大于施加在栅极电极12e2上的电压。在一些实施例中，栅极电极12e1和12e2之间的电压差可以大于0.3伏特(V)。在一些实施例中，栅极电极12e1和12e2可以被配置为寻址不同的存储单元。
覆盖层12c可以设置于介电层12d3上并且通过介电层12d3与栅极电极12e2隔开。覆盖层12c可以通过介电层12d1、介电层12d2、和介电层12d3与基板10隔开。覆盖层12c可以与基板10隔开一距离(亦即，厚度t1、厚度t2、和厚度t3)。在一些实施例中，覆盖层12c与基板10隔开的距离范围可以从大约7.0nm到大约12.0nm，像是大约10.0nm或大约9.0nm。
覆盖层12c可以被介电层12d3包围或覆盖。覆盖层12c可以接触介电层12d3的延伸部。覆盖层12c可以通过介电层12d3与介电层12d2隔开。覆盖层12c可以用于保护栅极电极12e2。覆盖层12c可以具有与主动区域10a的顶表面实质上共平面的一表面。
在一些实施例中，栅极电极12e1的宽度w1可以大于覆盖层12c的宽度w3。在一些实施例中，栅极电极12e2的宽度w2可以大于覆盖层12c的宽度w3。换句话说，覆盖层12c的宽度w3可以小于栅极电极12e2的宽度w2。覆盖层12c的宽度w3可以小于栅极电极12e1的宽度w1。
在一些实施例中，覆盖层12c可以包括介电材料，像是氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(N2OSi2)、和氧化氮化硅(N2OSi2)。在一些实施例中，覆盖层12c可以包括氮化硅衬层(liner)和旋涂介电(spin-on-dielectric；SOD)材料。
栅极结构11可以包括介电层11d1、11d2、11d3、栅极电极11e1、11e2、和覆盖层11c。栅极结构11的结构类似于栅极结构12的结构，除了栅极结构11设置于隔离区域10i中之外。
图1C例示沿着图1A所示的线A-A’绘制的半导体元件的剖面示意图。图1C的结构类似于图1B的结构，除了下述差异之外。
在一些实施例中，介电层12d3的厚度t3可以大于介电层12d2的厚度t2。例如，介电层12d3的厚度t3可以实质上是介电层12d2的厚度t2的两倍。例如，介电层12d3的厚度t3可以是大约3.0nm，而介电层12d2的厚度t2可以是大约1.5nm。
在一些实施例中，覆盖层12c与基板10隔开的距离范围可以从大约8.5nm到大约10.5nm。
图1D例示沿着图1A所示的线A-A’绘制的半导体元件的剖面示意图。图1D的结构类似于图1B的结构，除了下述差异之外。
在一些实施例中，介电层12d2的厚度t2可以大于介电层12d3的厚度t3。例如，介电层12d2的厚度t2可以实质上是介电层12d3的厚度t3的两倍。例如，介电层12d2的厚度t2可以是大约3.0nm，而介电层12d3的厚度t3可以是大约1.5nm。
在一些实施例中，覆盖层12c与基板10隔开的距离范围可以从大约8.5nm到大约10.5nm。
图1E例示沿着图1A所示的线B-B’绘制的半导体元件的剖面示意图。
参照图1E，沟槽10t2延伸穿过主动区域10a和隔离区域10i的其中一者。沟槽10t2可以具有鳍片结构，其中主动区域10a比隔离区域10i更为突出。换句话说，跨越隔离区域10i的传输栅极的深度大于跨越主动区域10a的主要栅极的深度。因此，用于栅极结构12的沟槽10t2对于主要栅极区和传输栅极区具有不同的深度。
鳍片结构可以增加通道宽度并改善电特性。在一些实施例中，可以省略鳍片结构。
图2例示本公开一些实施例的半导体元件2的剖面示意图。图2的半导体元件2类似于图1的半导体元件1，除了下述差异之外。
半导体元件2的栅极结构12更包括设置于介电层12dl和栅极电极12el之间的障壁层12bl。障壁层12b1可以共形地形成于介电层12d1的表面上。介电层12d2的基部可以设置于障壁层12b1上。介电层12d2的基部可以接触障壁层12b1。
在一些实施例中，障壁层12bl可以包括金属基材料。障壁层12b1可以包括金属氮化物。障壁层12b1可以包括氮化钛(TiN)或氮化钽(TaN)。
半导体元件2的栅极结构12更包括设置于介电层12d2和栅极电极12e2之间的障壁层12b2。障壁层12b2可以设置于介电层12d2的基部上。
障壁层12b2与基板10之间的距离(亦即，厚度t1和厚度t2)可以大于障壁层12b1与基板10之间的距离(亦即，厚度t1)。例如，障壁层12b2与障壁层12b1可以与基板10相隔不同的距离。
障壁层12bl和12b2可以包括相同或不同的材料。在一些实施例中，障壁层12b2可以包括金属基材料。障壁层12b2可以包括金属氮化物。障壁层12b2可以包括氮化钛(TiN)或氮化钽(TaN)、氮化钨(WN)或前述的组合。
图3例示本公开一些实施例的半导体元件3的剖面示意图。图3的半导体元件3类似于图1的半导体元件1，除了下述差异之外。
半导体元件3可以更包括隔离层30、接触插塞31、33、位元线结构32、和存储元件34。
隔离层30可以是单层或多层。隔离层30可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(N2OSi2)、氧化氮化硅(N2OSi2)等。隔离层30可以用于将相邻的接触插塞33彼此隔离。
接触插塞31可以与位元线结构32和第一掺杂区101电性连接。位元线结构32可以包括位元线32a、位元线硬掩膜层32b、和间隔物32c。位元线32a可以包括选自多晶硅(poly-Si)、金属硅化物、金属氮化物、和金属中的至少一种材料。位元线硬掩膜层32b可以包括氧化硅或氮化硅。间隔物32c可以包括介电材料。间隔物32c可以接触介电层12d1、介电层12d2、及/或介电层12d3。
接触插塞33可以与存储元件34和第二掺杂区102电性连接。
在一些实施例中，接触插塞31和33可以包括合适的导电材料。例如，接触插塞31和33可以包括钨(W)、铜(Cu)、铝(Al)、银(Ag)、前述的合金、或前述的组合。
存储元件34可以是电容器。因此，存储元件34可以包括与接触插塞33接触的存储节点。存储节点可以具有圆柱状或柱形状。电容器介电层可以形成于存储节点的表面上。
随着DRAM元件变得更加地高度集成，将存储单元中的主要栅极(像是栅极结构12的电极)与相邻的存储单元中的传输栅极(像是栅极结构11的电极)隔离变得更加困难。例如，当传输栅极开启时，可以创建一个反转层(inversion layer)，其可以扩展源极/漏极接面，从而产生内部电场。内部电场可以加速GIDL。
通过形成更厚的介电层(亦即，介电层12d1、12d2、和12d3)于覆盖层和基板之间，可以降低有效电场并且因此可以降低GIDL。因此，可以避免不同存储单元中字元线之间的干扰，延长数据保持时间，也可以提高半导体元件的操作可靠性。
此外，较低栅极电极和基板之间的介电层(例如，介电层12dl)可以具有恒定的厚度，这有助于最适化亚阈值摆幅并降低阈值电压。因此，可以增加通道离子(例如，通道区域CH中的通道离子)。例如，可以增加掺杂区之间电子的数目、数量、密度、或流动。例如，假设外部电阻和内部陷阱电荷(或内部陷阱密度)是恒定的，则通道离子可以增加20％、40％、60％、或更多。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J、图4K、图4L、图4M、图4N、图4O、和图4P例示本公开一些实施例的制备半导体元件的方法的各阶段。为了更好地理解本公开的各方面，已经将这些图式中的至少一些进行简化。在一些实施例中，可以通过以下参照图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J、图4K、图4L、图4M、图4N、图4O、和图4P所述的操作来制备图3中的半导体元件3。
如图4A所示，形成隔离区域10i于基板10中。主动区域10a由隔离区域10i定义。可以通过STI(浅沟槽隔离)制程形成隔离区域10i。例如，形成衬垫层(未显示)于基板10上之后，使用隔离掩膜(未显示)蚀刻衬垫层和基板10以定义隔离沟槽。以介电材料填充隔离沟槽，从而形成隔离区域10i。
可以依序地形成壁氧化物(wall oxide)、衬层、和间隙填充介电质作为隔离区域10i。衬层的制作技术可以包括堆叠氧化硅(SiO2)和氮化硅(Si3N4)。间隙填充介电质可以包括SOD材料。在本公开的另一个实施例中，在隔离区域10i中，可以使用氮化硅作为间隙填充介电质。可以通过化学气相沉积(chemical vapor deposition；CVD)制程对隔离沟槽填充介电材料。此外，可以额外进行像是化学机械研磨(chemical-mechanical polishing；CMP)的平坦化制程。
参照图4B，可以接着形成多个沟槽10t1和10t2于基板10中。每一个沟槽10t1和10t2可以具有与主动区域10a和隔离区域10i交叉的线状。每一个沟槽10t1和10t2的制作技术可以包括使用硬掩膜层40作为蚀刻掩膜的基板10蚀刻制程。硬掩膜层40可以形成于基板10上，并且具有线状开口。硬掩膜层40可以包括对基板10具有蚀刻选择性的材料。每一个沟槽10t1和10t2可以形成为比隔离沟槽浅。在一些实施例中，每一个沟槽10t1和10t2的底部边缘可以具有曲率。
可以同时蚀刻主动区域10a和隔离区域10i以形成沟槽10tl和10t2。在一些实施例中，由于主动区域10a和隔离区域10i之间的蚀刻选择性，隔离区域10i被蚀刻得比主动区域10a更深。因此，栅极沟槽可以具有鳍片结构，其中主动区域10a比栅极沟槽中的隔离区域10i更为突出。
参照图4C，可以形成介电层d1于每一个沟槽10t1和10t2的表面上。在形成介电层d1之前，可以使从蚀刻制程损坏的每一个沟槽10t1和10t2的内表面恢复。例如，可以通过热氧化处理形成牺牲氧化物，然后可以移除牺牲氧化物。
介电层dl的制作技术可以包括热氧化制程，像是原位蒸汽发生(in situ steamgeneration；ISSG)氧化制程。在一些实施例中，介电层d1的制作技术可以包括沉积制程，像是CVD制程或ALD制程。
参照图4D，可以形成障壁层bl于介电层d1和硬掩膜层40上。可以共形地形成障壁层bl于介电层d1的表面上。障壁层b1的制作技术可以包括ALD或CVD制程。
参照图4E，可以形成导电层e1于障壁层bl上。可以形成导电层e1于障壁层b1上以填充每一个沟槽10t1和10t2。导电层e1可以包括低电阻金属材料。导电层e1可以包括钨(W)。导电层e1的制作技术可以包括CVD或ALD制程。
参照图4F，可以进行凹陷制程。可以通过干蚀刻制程(例如，回蚀刻制程)来进行凹陷制程。障壁层11b1和12b1的制作技术可以包括对障壁层bl进行回蚀刻制程。栅极电极11e1和12e1的制作技术可以包括对导电层e1进行回蚀刻制程。
障壁层11b1和栅极电极11e1可以形成于沟槽10t1的内部。障壁层11b1和栅极电极11e1的顶表面可以实质上共平面或位于相同的水平上。障壁层12b1和栅极电极12e1可以形成于沟槽10t2内。障壁层12b1和栅极电极12e1的顶表面可以实质上共平面或位于相同的水平上。
在一些实施例中，可以预先进行平坦化制程以暴露出硬掩膜层40的顶表面，然后可以进行回蚀刻制程。
在形成障壁层12b1和栅极电极12e1之后，可以部分地暴露介电层12d1的表面12d1s。
参照图4G，可以形成介电层d2于障壁层12b1和栅极电极12e1上。介电层d2可以直接接触障壁层12b1和栅极电极12e1。介电层d2可以直接接触介电层12d1的表面12d1s。介电层d2的制作技术可以包括ALD或CVD。
参照图4H，可以形成障壁层b2于介电层d2上。介电层d2可以设置于障壁层b2和栅极电极12e1之间。障壁层b2可以非共形地形成。非共形障壁层b2的制作技术可以包括物理气相沉积(physical vapor deposition；PVD)。
参照图4I，可以移除障壁层b2的一部分以暴露出介电层d2的一部分。例如，可以对障壁层b2进行蚀刻制程。因此，障壁层11b2可以保留在介电层d2的底表面上。
参照图4J，可以形成导电层e2于障壁层11b2和介电层d2上。导电层e2可以填充每一个沟槽。导电层e2可以包括具有低功函数的材料。导电层e2可以包括具有低功函数的多晶硅，例如掺杂有N型杂质的多晶硅。导电层e2的制作技术可以包括CVD或ALD。
参照图4K，可以进行凹陷制程。可以通过干蚀刻制程(例如，回蚀刻制程)来进行凹陷制程。栅极电极11e2和12e2的制作技术可以包括对导电层e2进行回蚀刻制程。在形成栅极电极12e2之后，可以部分地暴露出介电层d2的表面d2s。
参照图4L，可以形成介电层d3于栅极电极12e2上。介电层d3可以直接接触栅极电极12e2。介电层d3可以直接接触介电层d2的表面d2s。介电层d3的制作技术可以包括ALD或CVD。
参照图4M，可以形成覆盖层11c和12c于介电层d3上。
参照图4N，可以平坦化覆盖层11c和12c并且可以移除硬掩膜层40，使介电层12d1、12d2、和12d3的顶表面暴露出来。通过上述一系列制程，可以形成埋入栅极结构11、12、13、和14。
参照图4O，通过植入或其他掺杂技术来进行杂质的掺杂制程。因此，形成第一掺杂区101和第二掺杂区102于基板10中。
在一些实施例中，可以在所述的其他操作之后形成第一掺杂区101和第二掺杂区102。例如，可以在图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、图4I、图4J、图4K、图4L、和图4M的其中一个操作之后形成第一掺杂区101和第二掺杂区102。
参照图4P，可以形成隔离层30于来自图4N的结构的顶表面上，例如，通过ALD、CVD、PVD、远程等离子体CVD(remote plasma CVD；RPCVD)、等离子体增强CVD(plasma enhancedCVD；PECVD)、涂布等。可以图案化隔离层30以定义形成于后续操作中的接触插塞31、33的位置。接触插塞31可以设置于第一掺杂区101之上。接触插塞33可以设置于第二掺杂区102之上。然后，位元线结构32可以与接触插塞31电性连接。存储元件34可以与接触塞33电性连接。
在一些实施例中，在形成存储元件34之后，可以形成配线层(图中未显示)于存储元件34上。例如，配线层可以具有多层配线结构，其包括多个配线层和层间绝缘膜。
图5例示本公开一些实施例的制备一半导体元件的方法50流程图。
在一些实施例中，方法50可以包括步骤S51，形成一沟槽于一基板中。例如，如图4B所示，可以形成多个沟槽10t1和10t2于基板10中。
在一些实施例中，方法50可以包括步骤S52，设置一较低障壁层于该沟槽中。例如，如图4D所示，可以形成障壁层bl于介电层d1和硬掩膜层40上。障壁层bl可以设置于沟槽10t1和10t2中。
在一些实施例中，方法50可以包括步骤S53，设置一较低栅极电极于该沟槽中的该较低障壁层上。例如，如图4E所示，可以形成导电层e1于障壁层bl上。例如，如图4F所示，可以通过对导电层e1进行回蚀刻制程来形成栅极电极11e1和12e1。在一些实施例中，可以通过对障壁层bl进行回蚀刻制程来形成障壁层11b1和12b1。
在一些实施例中，方法50可以包括步骤S54，设置一较低介电层于该沟槽中的该较低栅极电极上。例如，如图4G所示，可以形成介电层d2于障壁层12b1和栅极电极12e1上。类似地，可以形成介电层d2于障壁层11b1和栅极电极11e1上。
在一些实施例中，方法50可以包括步骤S55，设置一较高障壁层于该沟槽中的该较低介电层上。例如，如图4H所示，可以形成障壁层b2于介电层d2上。例如，如图4I所示，障壁层11b2可以保留在介电层d2的底表面上。
在一些实施例中，方法50可以包括步骤S56，设置一较高栅极电极于该沟槽中的该较低介电层上。例如，如图4J所示，可以形成导电层e2于障壁层11b2、和介电层d2上。例如，如图4K所示，可以通过对导电层e2进行回蚀刻制程来形成栅极电极11e2和12e2。
在一些实施例中，方法50可以包括步骤S57，设置一较高介电层于该沟槽中的该较高栅极电极上。例如，如图4L所示，可以形成介电层d3于栅极电极12e2上。
在一些实施例中，方法50可以包括步骤S58，设置一覆盖层于该沟槽中的该较高介电层上。例如，如图4M所示，可以形成覆盖层11c和12c于介电层d3上。于图4N中，可以平坦化覆盖层11c和12c并且可以移除硬掩膜层40，使介电层12d1、12d2、和12d3的顶表面暴露出来。
本公开的一方面提供了一种半导体元件。该半导体元件包括具有一沟槽的一基板以及位于该沟槽中的一栅极结构。该栅极结构包括一较高栅极电极、位于该较高栅极电极上的一覆盖层、以及部分地设置于该较高栅极电极和该覆盖层之间的一第一介电层。
本公开的另一方面提供了一种半导体元件。该半导体元件包括具有一沟槽的一基板以及位于该沟槽中的一栅极结构。该栅极结构包括一较高栅极电极和位于该较高栅极电极上的一覆盖层。该覆盖层和该基板之间的一距离大于该较高栅极电极和该基板之间的一距离。
本公开的另一方面提供了一种半导体元件的制备方法。该方法包括形成一沟槽于一基板中并设置一较高栅极电极于该沟槽中。该方法也包括设置一第一介电层于该沟槽中的该较高栅极电极上并设置一覆盖层于该沟槽中的该第一介电层上。
在沟槽中形成较厚的介电层可以降低有效电场并因此降低GIDL。因此，可以避免不同存储单元中字元线之间的干扰。可以延长数据保持时间，也可以提高半导体元件的操作可靠性。
此外，栅极结构也包括较低栅极电极以及位于较低栅极电极和基板之间的介电层。较低栅极电极和基板之间的介电层可以具有恒定的厚度，这有助于最适化亚阈值摆幅并降低阈值电压。因此，可以增加通道离子。例如，可以增加掺杂区之间电子的数目、数量、密度、或流动。例如，假设外部电阻和内部陷阱电荷(或内部陷阱密度)为恒定的，则通道离子可以增加20％、40％、60％、或更多。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或前述的组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中该的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文该的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (20)

1.一种半导体元件，包括：
一基板，具有一沟槽；以及
一栅极结构，位于该沟槽中，其中该栅极结构包括：
一较高栅极电极；
一覆盖层，位于该较高栅极电极上；以及
一第一介电层，部分地设置于该较高栅极电极和该覆盖层之间。
2.如权利要求1所述的半导体元件，其中该覆盖层和该基板之间的一距离大于该较高栅极电极和该基板之间的一距离，且该覆盖层的一宽度小于该较高栅极电极的一宽度。
3.如权利要求1所述的半导体元件，其中该栅极结构更包括：
一较低栅极电极，与该较高栅极电极隔开；以及
一第二介电层，部分地设置于该较高栅极电极和该较低栅极电极之间。
4.如权利要求3所述的半导体元件，其中该较高栅极电极设置于该第一介电层和该第二介电层之间。
5.如权利要求3所述的半导体元件，其中该第一介电层的一厚度和该第二介电层的一厚度实质上相等。
6.如权利要求5所述的半导体元件，其中该第一介电层的该厚度和该第二介电层的该厚度介于大约1.5纳米(nm)和大约3.0纳米之间。
7.如权利要求3所述的半导体元件，其中该第一介电层的一厚度实质上为该第二介电层的一厚度的两倍，且该第一介电层的该厚度为大约3.0纳米且该第二介电层的该厚度为大约1.5纳米。
8.如权利要求3所述的半导体元件，其中该第二介电层的一厚度实质上为该第二介电层的一厚度的两倍，且该第二介电层的该厚度为大约3.0纳米且该第一介电层的该厚度为大约1.5纳米。
9.如权利要求3所述的半导体元件，其中该栅极结构更包括：
一第三介电层，设置于该基板和该较低栅极电极之间，其中该第二介电层设置于该第一介电层和该第三介电层之间。
10.如权利要求9所述的半导体元件，其中该第三介电层的一厚度实质上为恒定的，且该第三介电层的该厚度为大约4.0纳米。
11.如权利要求1所述的半导体元件，其中该栅极结构设置于该基板的一主动区域中。
12.如权利要求1所述的半导体元件，其中该栅极结构设置于该基板的一隔离区域中。
13.一种半导体元件，包括：
一基板，具有一沟槽；以及
一栅极结构，位于该沟槽中，其中该栅极结构包括：
一较高栅极电极；以及
一覆盖层，位于该较高栅极电极上；
其中该覆盖层和该基板之间的一距离大于该较高栅极电极和该基板之间的一距离。
14.如权利要求13所述的半导体元件，其中该覆盖层和该基板之间的该距离介于大约7.0纳米和12.0纳米之间。
15.如权利要求13所述的半导体元件，其中该覆盖层通过一第一介电层、一第二介电层、和一第三介电层与该基板隔开。
16.如权利要求15所述的半导体元件，其中该第一介电层将该覆盖层与该较高栅极电极隔开，该第二介电层设置于该第一介电层和该第三介电层之间，该第三介电层的一厚度实质上为恒定的，且该第三介电层的该厚度大于该第一介电层的一厚度。
17.如权利要求16所述的半导体元件，其中该第三介电层的该厚度大于该第二介电层的一厚度。
18.如权利要求15所述的半导体元件，其中该栅极结构更包括：
一较低栅极电极，与该较高栅极电极隔开。
19.如权利要求18所述的半导体元件，其中该第二介电层将该较低栅极电极与较高栅极电极隔开。
20.如权利要求18所述的半导体元件，其中该第三介电层将该较低栅极电极与该基板隔开。
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