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CN116722009A - 半导体装置及方法 - Google Patents

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CN116722009A
CN116722009A CN202310523572.7A CN202310523572A CN116722009A CN 116722009 A CN116722009 A CN 116722009A CN 202310523572 A CN202310523572 A CN 202310523572A CN 116722009 A CN116722009 A CN 116722009A
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CN
China
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semiconductor layer
layer
semiconductor
nanostructures
forming
Prior art date
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Application number
CN202310523572.7A
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English (en)
Inventor
马少阳
温政彦
舒丽丽
李啟弘
杨育佳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置包含在源极/漏极区中的晶种层以及提供形成的方法。半导体装置可以包含在基材上方的多个纳米结构、包围环绕多个纳米结构的栅极结构、相邻于多个纳米结构的源极/漏极区，以及在源极/漏极区和栅极结构之间的内间隔物。源极/漏极区可以包含多晶晶种层覆盖于多个纳米结构的侧壁和内间隔物的侧壁，以及晶种层上方的半导体层。半导体层可以具有比晶种层更高的掺杂物浓度。

Description

半导体装置及方法
技术领域
本揭露的实施例是关于一种半导体装置及方法，且特别是关于一种纳米场效晶体管(nano-field effect transistors；nano-FETs)的半导体装置及方法。
背景技术
半导体装置用于各式各样的电子应用中，例如个人计算机、手机、数字相机和其他电子设备。半导体装置的制造通常通过在半导体基材上依序沉积绝缘或介电层、导电层和半导体层的材料，并使用微影图案化各种材料层以在其上形成电路组件和元件。
半导体产业通过不断减少最小特征尺寸来持续改良各种电子组件(例如晶体管、二极管、电阻、电容等)的集成密度，从而允许更多元件集成于给定区域中。然而，随着最小特征尺寸减少，额外需解决的问题也随之出现。
发明内容
本揭露的一方面是指一种半导体装置，其特征在于，包含：位于基材上方的多个纳米结构、包围环绕那些纳米结构的栅极结构、与那些纳米结构相邻的源极/漏极区、位于源极/漏极区与栅极结构之间的内间隔物，其中源极/漏极区包含：第一半导体层以及第二半导体层。第一半导体层覆盖那些纳米结构的侧壁以及内间隔物的侧壁。第一半导体层的剖面为连续的U型半导体层。第一半导体层为多晶体。第二半导体层位在第一半导体层上方。第二半导体层所具有的第一掺杂物的浓度高于第一半导体层所具有的第一掺杂物的浓度。
本揭露的另一方面是指一种形成半导体装置的方法，其特征在于，包含：形成纳米结构堆叠于基材上；通过堆叠的纳米结构形成凹槽；沉积第一半导体层于凹槽中；对第一半导体层进行退火工艺；以及沉积第二半导体层于第一半导体层的第一部分结晶上方，其中第一半导体层为非晶，退火工艺使得第一半导体层的第一部分结晶。
本揭露的另一方面是指一种形成半导体装置的方法，其特征在于，包含：形成半导体堆叠包含多个牺牲层；以及多个纳米结构，其中那些牺牲层和那些纳米结构以交替的方式设置于彼此的上方；形成栅极结构于半导体堆叠上；蚀刻半导体堆叠以形成邻近于栅极结构的凹槽；形成多个内间隔物于那些牺牲层的侧壁上；以及形成源极/漏极区包含形成第一半导体层于凹槽中，其中第一半导体层形成于那些纳米结构的侧壁和那些内间隔物的侧壁上，以及其中第一半导体层包含非晶半导体层；结晶化一部分的第一半导体层；以及形成第二半导体层于第一半导体层的结晶部分上。
附图说明
当与附图一起阅读时，从以下详细描述中可以最好地理解揭露的方面。值得注意的是，根据行业的标准做法，各种特征并未按照比例绘制。事实上，可以任意放大或缩小各种特征的尺寸以清晰的讨论。
图1是绘示根据一些实施例的纳米场效应晶体管(nano-FET)的三维视图的示例；
图2、3、4、5、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、11C、12A、12B、12C、13A、13B、13C、13D、14A、14B、14C、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B、19C、20A、20B、20C、21A、21B、21C、21D和21E是根据一些实施例，为纳米场效晶体管在制造的中间阶段的剖面图；
图22A、22B、23A、23B、24A和24B是根据一些实施例，为纳米场效晶体管在制造的中间阶段的剖面图。
【符号说明】
55:纳米结构
66:鳍片
50:基材
68:浅沟槽隔离(STI)区
100:栅极介电层
102:栅极电极
92:磊晶源极/漏极区
A-A':剖面
B-B':剖面
C-C':剖面
64:多层堆叠
51,51A,51B,51C:第一半导体层
53,53A,53B,53C:第二半导体层
52,52A,52B,52C:第一纳米结构
54,54A,54B,54C:第二纳米结构
70:虚置介电层
72:虚置栅极层
74:遮罩层
78:遮罩
76:虚置栅极
71:虚置栅极电介质
80:第一间隔层
82:第二间隔层
81:第一间隔物
83:第二间隔物
60:虚置介电层
86:第一凹槽
88:侧壁凹槽
90:第一内间隔物
91:晶种层
93:源极/漏极区
92A:第一半导体材料层
92B:第二半导体材料层
92C:第三半导体材料层
96:第一层间电介质
94:接触蚀刻停止层
98:第二凹槽
104:栅极遮罩
114:接触
106:第二层间电介质
108:第三凹槽
110:硅化物区
112:接触
118:导电材料
95:底部介电层
具体实施方式
以下揭露提供许多不同的实施例或示例，用于实现本揭露的不同特征，为了简化本揭露案件，元件和排列的具体示例描述如下，当然，这些仅仅是示例，并且不旨在进行限制，例如，在以下描述中，第一特征形成于第二特征上或上方，可能包含第一和第二特征直接接触而形成的实施例，并且也可能包含其中额外特征可以形成在第一和第二特征之间，而使得第一和第二特征不直接接触的实施例。此外，为了简单和清楚的目的，本揭露会在各种示例中重复使用参考数字和/或字母。此重复使用并不限定所讨论的各种实施例和/或组件之间的关系。
此外，本揭露为了便于描述附图所示中一个元件或部件与另外一个(一些)元件或部件之间的关系，可能使用空间相对术语，例如“在…之下”、“在…下方”、“下方”、“在…之上”、“在…上方”及类似用语。除了图中所描绘的方向之外，空间相对术语意旨涵盖设备在使用或操作时的不同方向，此装置可以以其他方式定向(旋转90度或其他方向)，并且相应地解释本文所使用的空间相对描述。
下文在特定情况下描述实施例，包括纳米场效晶体管的晶粒。然而，各种实施例可以应用于包含其他类型的晶体管(例如，鳍式场效晶体管、平面晶体管等)来代替纳米场效晶体管或与纳米场效晶体管组合的晶粒。在一些实施例中，连续晶种层会形成在纳米结构、栅极内间隔物和基材的侧壁上方，并在此晶种层上方形成磊晶源极/漏极区。通过此晶种层的形成，磊晶源/漏区生长的成核位点更丰富，分布更均匀，这可以增加磊晶源/漏区的均匀性并且减少缺陷，例如空隙堆叠错误(stacking faults)，从而提高纳米场效晶体管的整体性能。
图1是绘示根据一些实施例的纳米场效晶体管(例如，纳米线场效晶体管、纳米片场效晶体管等)的三维视图的例子，此纳米场效晶体管包含在一基材50(例如一半导体基材)上的鳍片66上的一纳米结构55(例如纳米片、纳米线等)，其中纳米结构55用来作为纳米场效晶体管的通道区。纳米结构55可以包含p型纳米结构、n型纳米结构或两者的组合。浅沟槽隔离(Shallow Trench Isolation；STI)区68设置在相邻鳍片66之间，这些相邻鳍片66可以从相邻STI区68和相邻STI区68之间突出，且突出相邻STI区68之间上方。虽然，如此处所用，STI区68与基材50两者分开描述或图示，但术语“基材”可指单独的半导体基材或半导体基材和隔离区的组合。此外，虽然鳍片66的底部绘示为与基材50接续的单一材料，但鳍片66和/或基材50的底部可以包括单一材料或多种材料。在本文中，鳍片66指的是在相邻STI区68之间延伸的部分。
栅极介电层100位于鳍片66的顶部表面上方，并且沿着纳米结构55的顶部表面、侧壁和底部表面的边缘。栅极电极102位于栅极介电层100上方，磊晶源极/漏极区92设置在栅极介电层100和栅极电极102的相对面的鳍片66上。
图1还绘示后面图中所使用的参考剖面，剖面A-A'沿着栅极电极102的纵轴及一方向，例如此方向垂直于纳米场效晶体管的磊晶源极/漏极区92之间的电流方向。剖面B-B'垂直于剖面A-A'，并且平行于纳米场效晶体管的鳍片66的纵轴及一方向，例如此方向为纳米场效晶体管的磊晶源极/漏极区92之间的电流流动的方向。剖面C-C'平行于剖面A-A'，并且延伸通过纳米场效晶体管的磊晶源极/漏极区92。为清楚起见，随后的图皆参考这些参考剖面。
本文所讨论的一些实施例的背景，是利用栅极后制工艺(gate-last process)所形成的纳米场效晶体管。在其他实施例中，可以使用栅极先制工艺(gate-first process)。此外，一些实施例则是考虑了在平面装置中使用的方面，例如平面场效晶体管或鳍式场效晶体管。
图2至图21C是根据一些实施例，为纳米场效晶体管在制造的中间阶段的剖面图。图2至图5、6A、14A、15A、16A、17A、18A、19A、20A、21A和21D显示了图1中所示的参考剖面A-A'。图6B、7B、8B、9B、10B、11B、11C、12B、12C、13B、13D、14B、15B、16B、17B、18B、19B、20B、21B、21E、22B、23B和24A显示了图1中所示的参考剖面B-B'。图7A、8A、9A、10A、11A、12A、13A、13C、14C、19C、20C、21C、22A、23A和24B显示了图1中所示的参考剖面C-C'。
在图2中，提供一基材50，此基材50可以是半导体基材，例如块体半导体(bulksemiconductor)、绝缘体上覆半导体(semiconductor-on-insulator；SOI)基材等，其可以被掺杂(例如用p型或n型掺杂物)或不掺杂。此基材50可以是晶片，例如硅晶片；通常，绝缘体上覆半导体基材是形成在绝缘层上的一层半导体材料，此绝缘层可以是例如氧化埋层(Buried Oxide；BOX)、氧化硅层等。绝缘层通常设置于硅或玻璃基材的基材上，也可以使用其他基材，例如多层或梯度基材。在一些实施例中，基材50的半导体材料可以包括硅；锗；一种化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或前述的组合。
进一步参照图2，在基材50上方形成一多层堆叠64，此多层堆叠64为包含一第一半导体层51A、51B和51C(整体称为第一半导体层51)和一第二半导体层53A、53B和53C(整体称为第二半导体层53)，两者相互交替堆叠所形成的交替层。移除第二半导体层53，并且图案化第一半导体层51以在p型区域中形成纳米场效晶体管的通道区。此外，移除第一半导体层51，并且图案化第二半导体层53以在n型区域中形成纳米场效晶体管的通道区。
可以移除第一半导体层51，并且图案化第二半导体层53以在n型区和p型区两者中形成纳米场效晶体管的通道区。在其他实施例中，可以移除第二半导体层53，并且可以图案化第一半导体层51以在n型区和p型区两者中形成纳米场效晶体管的通道区。在这样的实施例中，n型区和p型区两者中的通道区可以具有相同的材料成分(例如，硅或另一种半导体材料)，并且同时形成。
出于说明的目的，多层堆叠64包含每一第一半导体层51中的三层和第二半导体层53中的三层。在一些实施例中，多层堆叠64可以包括任意数量的第一半导体层51和第二半导体层53。多层堆叠64的每一层可以通过一工艺来磊晶成长，例如化学气相沉积(ChemicalVapor Deposition；CVD)、原子层沉积(Atomic Layer Deposition；ALD)、气相磊晶(VaporPhase Epitaxy；VPE)、分子束磊晶(Molecular Beam Epitaxy；MBE)等。在各种实施例中，第一半导体层51和第二半导体层53中的其中一个可以由适用于p型纳米场效晶体管的第一半导体材料所形成，例如硅锗等，并且第一半导体层51和第二半导体层53中的另一个可以由适用于n型纳米场效晶体管的第二半导体材料所形成，例如硅、碳化硅等。
第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择比的材料。如此，可以移除第一半导体材料的第一半导体层51，而不会很大程度地移除第二半导体材料的第二半导体层53，从而允许图案化第二半导体层53以形成通道区，例如n型纳米场效晶体管的通道区。同样地，可以移除第二半导体材料的第二半导体层53，而不会很大程度地移除p型区域中的第一半导体材料的第一半导体层51，从而允许图案化第一半导体层51以形成通道区，例如p型纳米场效晶体管的通道区。此外，在一些实施例中，第一半导体层51和第二半导体层53在p型区和n型区中可以包含相同的材料。在其他实施例中，第一半导体层51和第二半导体层53中的一个或两个可以是不同的材料，或者以不同的顺序形成在p型区和n型区中。
现在参考图3，鳍片66形成在基材50中，并且纳米结构55形成在多层堆叠64中。在一些实施例中，纳米结构55和鳍片66可以通过在多层堆叠64和基材50中蚀刻沟槽而分别形成于多层堆叠64和基材50中。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(Reactive Ion Etch；RIE)、中性射束蚀刻(Neutral Beam Etch；NBE)等或上述的组合。蚀刻可以是非等向性的；通过蚀刻多层堆叠64而形成纳米结构55，可以进一步从第一半导体层51中定义第一纳米结构52A、52B和52C(整体称为第一纳米结构52)，以及从第二半导体层53中定义第二纳米结构54A、54B、54C(整体称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以进一步整体称为纳米结构55。
为了说明的目的，以下是以具有第二纳米结构54作为通道区的一n型区作为讨论的示例。在p型区也可以应用类似的工艺。图3中形成两个鳍片，在其他实施例中可以形成不同数量的鳍片。
鳍片66和纳米结构55可以通过任何合适的工艺来进行图案化，例如，鳍片66和纳米结构55可以使用一个或多个微影工艺来进行图案化，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化结合了微影和自对准工艺，从而允许创建具有以下特征的图案，例如可以获得比使用单个、直接的微影工艺具更小间距的图案。例如，在一实施例中，在一基材上方形成一牺牲层，并使用微影工艺进行图案化。使用自对准工艺时来沿着图案化牺牲层的旁边形成间隔物。然后，移除牺牲层，且剩余的间隔物可用于图案化鳍片66。
虽然每一个鳍片66和纳米结构55在绘示中皆具有始终一致的宽度，但在一些实施例中，鳍片66和/或纳米结构55可能具有锥形侧壁，使得每一个鳍片66和/或纳米结构55的宽度在朝向基材50的方向上不断地增加。在这样的实施例中，每个纳米结构55可以具有不同的宽度，并且是梯形的。
在图4中，STI区68相邻于鳍片66而形成，此STI区68可以通过在基材50、鳍片66和纳米结构55上方，以及相邻鳍片66之间沉积一绝缘材料而形成。此绝缘材料可以是氧化物，例如氧化硅、氮化物等，或上述的组合，并且此绝缘材料可以通过高密度等离子体化学气相沉积(high-density plasma CVD；HDP-CVD)、可流动化学气相沉积(flowable CVD；FCVD)等工艺，或上述的组合而形成。其他绝缘材料则可以通过任何可接受的工艺所形成。在绘示的实施例中，绝缘材料是通过FCVD工艺而形成的氧化硅。一旦绝缘材料形成之后，即可实施一退火工艺。在一个实施例中，绝缘材料的形成使得多余的绝缘材料覆盖纳米结构55。虽然绝缘材料在绘示中为单层，但在一些实施例中可能使用多层。例如，在一些实施例中，会沿着基材50、鳍片66和纳米结构55的表面形成一衬垫(未个别地说明)，而后一填充材料，如讨论的材料可以形成于此衬垫上。
然后，利用一移除工艺来移除纳米结构55上多余的绝缘材料。在一些实施例中，此移除工艺可以使用例如化学机械研磨(chemical mechanical polish；CMP)的平坦化工艺、回蚀工艺、上述工艺的组合，或类似的工艺等。利用平坦化工艺曝露纳米结构55，会使得纳米结构55的顶部表面和绝缘材料在平坦化工艺完成后是平坦的。
凹陷绝缘材料以形成STI区68。凹陷蚀刻绝缘材料来使得鳍片66的上部分从相邻的STI区68之间突出。再者，如图所示，STI区68的顶部表面可以具有平坦表面、凸表面、凹表面(如碟状)或上述的组合。通过适当的蚀刻，STI区68的顶部表面可能为平坦状、凸状和/或凹状。可以利用可接受的蚀刻工艺使STI区68凹陷，例如一对绝缘材料具有选择性的蚀刻工艺(例如，相较于鳍片66和纳米结构55的材料，以较快的速率蚀刻绝缘材料的材料)。例如，可以使用一氧化物移除工艺，此工艺使用例如稀氢氟酸(dilute hydrofluoric；dHF)。
上面图2至图4中所描述的工艺，仅是关于鳍片66和纳米结构55如何形成的一个示例。在一些实施例中，鳍片66和/或纳米结构55可以利用遮罩和磊晶生长工艺而形成。例如，可以形成介电层在基材50的顶部表面上，并且可以蚀刻沟槽穿过介电层以露出下方的基材50。磊晶结构可以在沟槽中磊晶生长，并且可以凹蚀介电层，使得磊晶结构从介电层突出以形成鳍片66和/或纳米结构55。磊晶结构可以包含上述讨论的交替半导体材料，例如第一半导体材料和第二半导体材料。在磊晶结构中磊晶生长的一些实施例中，磊晶生长的材料可于生长期间可于原位(in situ)掺杂，如此可不需要前布植和后续布植步骤，即使原位和布植掺杂可一起使用。
进一步参照图4，适当的井区(未个别地说明)可以形成于鳍片66和纳米结构55中。在具有不同井区类型的实施例中，可以使用光阻或其他遮罩(未个别地说明)进行n型区和p型区的不同布植步骤。例如光阻可以形成于鳍片66、纳米结构55，以及n型区和p型区中的STI区68的上方。图案化光阻以曝露p型区。光阻可以通过使用旋转涂抹技术形成，并且可以使用可接受的微影技术进行图案化。光阻一旦图案化后，布植一n型杂质于p型区时，光阻可作为遮罩以实质地防止n型杂质布植到n型区域中。布植n型区的杂质可以是磷、砷、锑等，或是类似的n型区布植物，其浓度范围约为1013至1014个原子个数/立方厘米。布植后，利用一可接受的灰化工艺移除光阻。
在布植p型区之后或之前，光阻或其他遮罩(未个别地说明)可以形成于p型区和n型区中的鳍片66、纳米结构55和STI区68上方。图案化光阻以曝露n型区。光阻可以通过使用旋转涂抹技术形成，并且可以使用可接受的微影技术进行图案化。光阻一旦图案化后，布植一p型杂质于n型区时，光阻可作为遮罩以实质地防止p型杂质布植到p型区中。布植p型区的杂质可以是硼、氟化硼、铟等，或是类似的p型区布植物，其浓度范围约为1013至1014个原子个数/立方厘米。布植后，利用一可接受的灰化工艺移除光阻。
布植n型区和p型区后，可进行退火工艺以修复布植所造成的缺陷，并且活化布植的p型和/或n型杂质。在一些实施例中，生长期间可于原位掺杂磊晶鳍片的生长材料，如此可不需要布植步骤，尽管可一同使用原位和布植掺杂。
在图5中，虚置(dummy)介电层70形成在鳍片66和/或纳米结构55上。虚置介电层70可以是例如氧化硅、氮化硅，或类似的组合等，并且可以根据可接受的技术沉积或热生长虚置介电层70。虚置栅极层72形成于虚置介电层70的上方，并且一遮罩层74形成于虚置栅极层72的上方。虚置栅极层72可以沉积于虚置介电层70的上方，然后通过例如CMP的方式平坦化。遮罩层74可以沉积在虚置栅极层72的上方。虚置栅极层72可以是导电或非导电材料，并且此材料可以选自一群组，包含非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。可以通过物理气相沉积(physical vapordeposition；PVD)、CVD、溅射沉积或用于沉积选定材料的其他技术来沉积虚置栅极层72。虚置栅极层72可以由相对于隔离区具有高蚀刻选择性的其他材料所制成。遮罩层74可以包含例如氮化硅、氮氧化硅等。单个虚置栅极层72和单个遮罩层74可以横跨n型区和p型区而形成。值得一提的是，仅出于说明性目的，所绘示的虚置介电层70仅覆盖鳍片66和纳米结构55。在一些实施例中，可以沉积虚置介电层70，使得虚置介电层70覆盖STI区68，并使得虚置介电层70在虚置栅极层72和STI区68之间延伸。
图6A至图24B绘示出制造实施例装置的各种额外步骤。在图6A和图6B中，可以图案化遮罩层74(参见第5图)，利用可接受的光学微影和蚀刻技术以形成遮罩78。然后可以将遮罩78的图案转移至虚置栅极层72和虚置介电层70，以分别形成虚置栅极76和虚置栅极电介质71。虚置栅极76覆盖鳍片66的相应通道区。利用遮罩78的图案可以物理上地分离每个虚置栅极76与相邻虚置栅极76。虚置栅极76也可以具有纵向方向，其实质上垂直于各个鳍片66的纵向方向。
在图7A和图7B中，第一间隔层80和第二间隔层82形成于所示的结构的上方，并分别绘示于图6A和图6B。随后将图案化第一间隔层80和第二间隔层82以作为间隔物，并用于形成自对准源极/漏极区。在图7A和图7B中，第一间隔层80形成于STI区68的顶部表面上、鳍片66、纳米结构55和遮罩78的顶部表面和侧壁上、以及虚置栅极76和虚置栅极电介质71的侧壁上。第二间隔层82沉积在第一间隔层80的上方。第一间隔层80可以由氧化硅、氮化硅、氧氮化硅等形成，并使用例如热氧化工艺或通过CVD、ALD等技术来沉积。相较于第一间隔层80，第二间隔层82可以由具不同蚀刻速率的一材料所形成，此材料例如氧化硅、氮化硅、氮氧化硅等，并且可以通过CVD、ALD等技术来沉积。
在形成第一间隔层80之后，并且在形成第二间隔层82之前，可以进行轻掺杂源极/漏极(lightly doped source/drain；LDD)区(未个别地说明)的布植。在具有不同装置型态的实施例中，与上图4中所讨论的布植相似，一遮罩，例如光阻，可以形成于n型区上方而露出p型区，并且布植适当型态的杂质(例如，p型)至曝露的鳍片66和p型区的纳米结构55中。而后移除遮罩。之后，一遮罩，例如光阻，可以形成于在p型区上方而露出n型区，并且布植适当型态的杂质(例如，n型)至曝露的鳍片66和n型区的纳米结构55中。然后可以移除光罩。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质也可以是先前讨论的任何p型杂质。轻掺杂源极/漏极区可具有杂质浓度范围为大约1×1015至大约1×1019个原子个数/立方厘米之间，可以进行退火工艺以修复布植所造成的缺陷，并且活化所布植的杂质。
在图8A和图8B中，蚀刻第一间隔层80和第二间隔层82以形成第一间隔物81和第二间隔物83。如下文将更详细讨论的，第一间隔物81和第二间隔物83用于自对准随后形成的源极区，以及在后续工艺期间保护鳍片66和/或纳米结构55的侧壁。第一间隔层80和第二间隔层82可以利用一合适的蚀刻工艺来蚀刻，例如等向性蚀刻工艺(例如，湿蚀刻工艺)、非等向性蚀刻工艺(例如，干蚀刻工艺)等。在一些实施例中，第二间隔层82的材料具有不同于第一间隔层80的材料的蚀刻速率，使得在对第二间隔层82进行图案化时，第一间隔层80可以作为蚀刻停止层，以及使得在对第一间隔层80进行图案化时，第二间隔层82可以作为遮罩。例如，在图8A中，可以使用非等向性蚀刻工艺来蚀刻第二间隔层82，其中第一间隔层80作为蚀刻停止层，其中第二间隔层82的剩余部分形成如图8A所示的第二间隔物83。而后，在蚀刻第一间隔层80的曝露部分时，第二间隔物83作为遮罩，从而形成如第8A图所示的第一间隔物81。
如图8A所绘示，第一间隔物81和第二间隔物83设置在鳍片66和/或纳米结构55的侧壁上。如图8B所绘示，在一些实施例中，第二间隔层82可以从邻近于遮罩78、虚置栅极76和虚置栅极电介质71的第一间隔层80上方移除，并且第一间隔物81设置在遮罩78、虚置栅极76和虚置介电层60的侧壁上。在其他实施例中，第二间隔层82的一部分可以保留于与遮罩78、虚置栅极76和虚置栅极电介质71相邻的第一间隔层80的上方。
值得注意的是，上述揭露大致地描述一形成间隔物和LDD区的工艺。可以使用其他工艺和顺序。例如，可以使用更少或额外的间隔物，可以使用不同的步骤顺序(例如，可以在沉积第二间隔层82之前，对第一间隔物81进行图案化)，可以形成和移除额外的间隔物等。此外，可以使用不同的结构和步骤来形成n型和p型装置。
在图9A和图9B中，第一凹槽86形成于鳍片66、纳米结构55和基材50中，是根据一些实施例。随后磊晶源极/漏极区将形成于第一凹槽86中。第一凹槽86可以延伸穿过第一纳米结构52和第二纳米结构54，至基材50中。如图9A所示，STI区68的顶部表面可以与第一凹槽86的底部表面齐平。在各种实施例中，可以蚀刻鳍片66，使得第一凹槽86的底部表面设置于STI区68的顶部表面下方等。第一凹槽86可以通过蚀刻鳍片66、纳米结构55和基材50而形成，利用非等向性蚀刻工艺例如RIE、NBE等。第一间隔物81、第二间隔物83和遮罩78在用于形成第一凹槽86的蚀刻工艺期间，遮罩部分鳍片66、纳米结构55和基材50。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻每一层纳米结构55和/或鳍片66。在第一凹槽86达到期望深度之后，可以使用定时蚀刻工艺来停止第一凹槽86的蚀刻。
在图10A和图10B中，多层堆叠64中层的部分侧壁由蚀刻第一凹槽86所露出的第一半导体材料(例如，第一纳米结构52)所形成，并蚀刻此多层堆叠64中层的部分侧壁以形成侧壁凹槽88。虽然侧壁凹槽88中的第一纳米结构52和第二纳米结构54的侧壁在图10B中绘示为直的，但是侧壁可能是凹状或凸状。蚀刻侧壁可以使用等向性蚀刻工艺来蚀刻，例如湿蚀刻等。在其中一实施例中，第一纳米结构52包含例如硅锗(SiGe)，以及第二纳米结构54包含例如硅(Si)或碳化硅(SiC)，一使用四甲基氢氧化铵(tetramethylammonium hydroxide；TMAH)、氢氧化铵(ammonium hydroxide；NH4OH)等的干蚀刻工艺，可用于蚀刻第一纳米结构52的侧壁。
在图11A至图11C中，第一内间隔物90形成于侧壁凹槽88中。第一内间隔物90可以通过沉积一内间隔层(未个别地说明)于图10A和图10B中所示的结构上来形成。第一内间隔物90作为隔离特征，于随后形成的源极/漏极区和栅极结构之间。如以下将更详细讨论的，源极/漏极区将形成于第一凹槽86中，而对应的栅极结构将替代第一纳米结构52。
内间隔层可以通过一顺应(conformal)沉积工艺来沉积，例如CVD、ALD等。内间隔层可以包含例如氮化硅或氮氧化硅的材料，虽然可以使用任何合适的材料，例如低介电常数(low-k)的材料具有一小于约3.5的k-值。然后可以非等向性地蚀刻内间隔层以形成第一内间隔物90。虽然第一内间隔物90的外侧壁在绘示中与第二纳米结构54的侧壁齐平，但第一内间隔物90的外侧壁可以延伸超过第二纳米结构54的侧壁或从第二纳米结构54的侧壁凹陷。
此外，虽然第一内间隔物90的外侧壁在图11B中绘示为直的，但是第一内间隔物90的外侧壁可以是凹入的或凸出的。作为示例，图11C绘示出一实施例，其中第一纳米结构52的侧壁是凹入的，第一内间隔物90的外侧壁是凹入的，以及第一内间隔物90从第二纳米结构54的侧壁中凹陷。内间隔层可以通过一非等向性蚀刻工艺来蚀刻，例如RIE、NBE等。第一内间隔物90可用于防止随后形成的磊晶源极/漏极区92受到后续蚀刻工艺的损坏，如下面关于图13A至图13D中所讨论，例如用于形成栅极结构的蚀刻工艺。
在图12A至图12C中，晶种层91形成于第一凹槽86中。如下文更详细讨论的，磊晶源极/漏极区92(如图13A及图13B所示)将形成在晶种层91上方，其中晶种层91于生长工艺期间为磊晶源极/漏极区92提供成核位点。晶种层91和磊晶源极/漏极区92整体可以称为源极/漏极区93(如图13A及13B所示)。晶种层91可以由任何可接受的材料形成。例如，如果第二纳米结构54在n型区中为硅，则晶种层91可以包含一施加在第二纳米结构54上拉伸应变的材料，例如硅、掺磷硅、掺砷硅、掺磷碳化硅、碳化硅、磷化硅等。晶种层91可以使用例如CVD等技术来形成，此技术是使用硅烷气体和氢气作为前驱物以形成未掺杂的硅。可以添加磷化氢气体作为一前驱物以形成掺杂磷的硅，以及可以添加砷气作为一前驱物以形成掺杂砷的硅。掺杂于晶种层91中的掺杂浓度可以大于零并且小于5×1019个原子个数/立方厘米。沉积可以在温度范围为大约400℃至大约600℃下进行，例如大约500℃至大约600℃，以及压力范围为大约1托至大约200托，例如大约100托至大约200托。沉积时间范围可以为大约30秒至大约100秒内。虽然上述实施例描述原位掺杂于沉积期间，但可以使用其他掺杂方法，例如离子布植，来代替原位掺杂或与原位掺杂结合使用。在一些实施例中，晶种层91可以是未掺杂的半导体材料，例如未掺杂的硅。
晶种层91在沉积期间形成为一非晶层，并且之后可以进行退火工艺以诱发结晶。晶种层91的结晶从第二纳米结构54和基材50传播。可以进行退火工艺于温度范围大约为600℃至大约700℃的氢气环境中，持续时间范围大约100秒至大约300秒。
晶种层91可以在第一凹槽86中完全或部分结晶。如上所述，结晶从第二纳米结构54和基材50中传播。在退火足够长的持续时间的实施例中，结晶可以传播至晶种层91的整个厚度，并且传播至第一内间隔物90的上方。因此，晶种层91中覆盖第一凹槽86表面的部分，在退火之后会变成多晶体或单晶体，而晶种层91中相邻于第一间隔物81和在遮罩78上方的部分，在退火之后会保持为非晶体。进行一蚀刻工艺以移除晶种层91中相邻第一间隔物81和在遮罩78上方的非晶部分，在第一凹槽86中留下晶种层91的结晶部分。蚀刻工艺可以是湿蚀刻，例如一使用在温度范围为大约600℃至大约700℃下使用盐酸的湿蚀刻。
在一些实施例中，如图12B所示，晶种层91可以是连续的U形层，侧壁覆盖第二纳米结构54的侧壁和第一内间隔物90的侧壁。晶种层91的厚度范围可以在大约0.5nm至大约3nm。晶种层91的底部可以与基材50直接接触。在一些实施例中，如图12C所示，部分晶种层形成于第一内间隔物90的凹状外侧壁，也可以是凹状的。
形成晶种层91作为，例如，一非晶材料如非晶硅来允许在基材的整个表面上形成晶种层91，包含在第一内间隔物90的侧壁上。随后的结晶提供更均匀的表面，使得随后的磊晶源极/漏极区92可以在表面上磊晶生长，从而减少空隙和堆叠错误。
在图13A至图13C中，磊晶源极/漏极区92形成于第一凹槽86中的晶种层91上。在一些实施例中，磊晶源极/漏极区92会施加应力于第二纳米结构54上，从而提高性能。如图13B所示，磊晶源极/漏极区92形成于第一凹槽86中，使得每个虚置栅极76设置在相应的相邻磊晶源极/漏极区92对之间。在一些实施例中，第一间隔物81用于将磊晶源极/漏极区92与虚置栅极76分开，以及第一内间隔物90用于将晶种层91及磊晶源极/漏极区92，与纳米结构55隔开适当的横向距离，使得磊晶源极/漏极区92不会与随后形成的所得纳米场效晶体管中的栅极短路。
磊晶源极/漏极区92可以包含适用于磊晶源极/漏极区92的任何可接受材料。例如，如果第二纳米结构54在n型区中为硅，则磊晶源极/漏极区92可以包含施加在第二纳米结构54上的拉伸应变材料，例如硅、掺磷硅、碳化硅、掺磷碳化硅、磷化硅等。磊晶源极/漏极区92可以具有从纳米结构55相应的上表面凸起的表面，并且可以具有刻面(facet)。
在一些实施例中，磊晶源极/漏极区92可以在生长期间原位掺杂或之后布植。磊晶源极/漏极区92可以具有一掺杂浓度大于2×1021原子个数/立方厘米。在一些实施例中，磊晶源极/漏极区92在沉积之后可以是多晶的或单晶的。如先前所述，通过形成磊晶源极/漏极区92于晶种层91的上方，磊晶源极/漏极区92将具有增加的均匀性和减少的缺陷，例如空隙和堆叠错误，因为晶种层91提供更丰富和更均匀分布的成核位点，于磊晶源极/漏极区92的生长过程中。
作为用于形成磊晶源极/漏极区92的磊晶工艺结果，磊晶源极/漏极区92的上部分具有横向向外扩展超出纳米结构55的侧壁的刻面，而磊晶源极/漏极区92底部的横向扩展受到第一间隔物81的限制。在一些实施例中，这些刻面导致一相同纳米场效晶体管的相邻磊晶源极/漏极区92合并，如图13A所绘示。在其他实施例中，相邻的磊晶源极/漏极区92在磊晶工艺完成之后保持分离，如图13C所绘示。在一些其他实施例中，间隔物蚀刻用于形成第一间隔物81，并可以调整以移除间隔物材料，以允许磊晶生长区延伸至STI区68的表面。
磊晶源极/漏极区92可以包含一个或多个半导体材料层。例如，磊晶源极/漏极区92可以包含第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。任何数量的半导体材料层可用于磊晶源极/漏极区92。每一个第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C可以由不同的半导体材料所形成，并且可以掺杂不同的掺杂物浓度。在一些实施例中，第一半导体材料层92A可具有一掺杂物浓度，此掺杂物浓度小于第二半导体材料层92B，并且大于第三半导体材料层92C。在磊晶源极/漏极区92包含三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，第二半导体材料层92B可以沉积于第一半导体材料层92A的上方，并且第三半导体材料层92C可以沉积于第二半导体材料层92B的上方。
图13D绘示出磊晶源极/漏极区92形成于在晶种层91上和第一凹槽86中，是根据以上在图12C中所描述的实施例。磊晶源极/漏极区92的部分形成于晶种层91的凹入部分上方，可以是凸出的。
在图14A至图14C中，第一层间电介质(interlayer dielectric；ILD)96沉积于图6A、图13A和图13B所示的结构上(图7A至图13D的工艺不改变在图6A中所示的剖面)，分别地。第一ILD 96可以由一介电材料所形成，并且可以通过任何合适的方法来沉积，例如CVD、等离子体增强化学气相沉积(plasma-enhanced CVD；PECVD)或FCVD。介电材料可以包含磷硅酸盐玻璃(phospho-silicate glass；PSG)、硼硅酸盐玻璃(boro-silicate glass；BSG)、掺硼磷硅酸盐玻璃(boron-doped phospho-silicate glass；BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass；USG)等。其他绝缘材料可以通过使用任何可接受的工艺而形成。在一些实施例中，一接触蚀刻停止层(contact etch stop layer；CESL)94设置在第一ILD 96和磊晶源极/漏极区92、遮罩78和第一间隔物81之间。接触蚀刻停止层94可以包含一电介质材料，例如氮化硅、氧化硅、氮氧化硅等，其蚀刻速率与上覆第一ILD 96的材料不同。
在图15A和图15B中，可以进行一平坦化工艺，例如CMP，以使得第一ILD 96的顶部表面与虚置栅极76或遮罩78的顶部表面齐平。平坦化工艺还可以移除虚置栅极76上的遮罩78，以及沿着遮罩78侧壁的部分第一间隔物81。在平坦化工艺之后，虚置栅极76、第一间隔物81和第一ILD 96的顶部表面在工艺变化范围内是水平的。因此，虚置栅极76的顶部表面通过第一ILD 96以露出，在一些实施例中，可以保留遮罩78，在这种情况下，平坦化工艺使第一ILD 96的顶部表面与遮罩78的顶部表面和第一间隔物81齐平。
在图16A和图16B中，移除虚置栅极76和遮罩78(如果存在)，在一个或多个蚀刻步骤中，从而形成第二凹槽98。也移除第二凹槽98中的部分虚置介电层60。在一些实施例中，虚置栅极76和虚置介电层60通过非等向性干法蚀刻工艺来移除。例如，蚀刻工艺可以包含使用反应气体的干蚀刻工艺，此反应气体选择性地蚀刻虚置栅极76，以一比第一ILD 96或第一间隔物81更快的速率。每一个第二凹槽98曝露和/或覆盖部分纳米结构55，并作为通道区于随后完成的纳米场效晶体管中。部分纳米结构55作为通道区，设置于相邻的磊晶源极/漏极区92对之间。在移除工艺期间，当蚀刻虚置栅极76时，虚置介电层60可用作蚀刻停止层。然后可以在虚置栅极76的移除工艺之后移除虚置介电层60。
在图17A图和图17B中，移除第一纳米结构52，延伸第二凹槽98。第一纳米结构52可以通过一等向性蚀刻工艺来移除，例如湿蚀刻或使用对第一纳米结构52的材料具有选择性的蚀刻剂，而与第一纳米结构52相比，第二纳米结构54、基材50、STI区68保持相对未蚀刻。在第一纳米结构52包含例如SiGe，以及第二纳米结构54A、54B和54C包含例如Si或SiC的实施例中，四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等，可用于移除n型区中的第一纳米结构52。
在图18A图和图18B中，形成栅极介电层100和栅极电极102为取代栅极。栅极介电层100顺应地沉积于第二凹槽98中。栅极介电层100可以形成于基材50的顶部表面和侧壁上，以及第二纳米结构54的顶部表面、侧壁和底部表面上。栅极介电层100也可以沉积在第一ILD 96、CESL 94、第一间隔物81和STI区68的顶部表面上。
根据一些实施例，栅极介电层100包含一个或多个介电层，例如氧化物、金属氧化物等或上述的组合。例如，在一些实施例中，栅极电介质可以包括氧化硅层和在氧化硅层上方的金属氧化物层。在一些实施例中，栅极介电层100包含一高介电常数介电材料，并且在这些实施例中，栅极介电层100可以具有大于约7.0的介电常数值，并且可以包含金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅及上述组合的硅酸盐。栅极介电层100的形成方法可以包含分子束沉积(molecular-beam deposition；MBD)、ALD、PECVD等。
栅极电极102沉积在栅极介电层100上方，分别地，并填充第二凹槽98的剩余部分。栅极电极102可以包含一含金属材料如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、上述的组合或上述的多层。例如，虽然图18A和图18B中仅绘示单一层栅极电极102，但是栅极电极102可以包含任何数量的衬层、任何数量的功函数调谐层(work function tuninglayers)和填充材料。构成栅极电极102的任何组合层可以沉积在相邻的第二纳米结构54之间。
在填充第二凹槽98之后，可以进行平坦化工艺，例如CMP，以移除栅极介电层100的多余部分和栅极电极102的材料，这些多余部分在第一ILD 96的顶部表面的上方。栅极电极102和栅极介电层100的材料的剩余部分，因此而形成所得的纳米场效晶体管的取代栅极结构。栅极电极102和栅极介电层100整体可以称为“栅极结构”。
在图19A至图19C中，栅极结构(包含栅极介电层100和对应的覆盖栅极电极102)是凹陷的，从而直接形成一凹槽于栅极结构上方和第一间隔物81的相对部分之间。栅极遮罩104包含一层或多层介电材料，例如氮化硅、氮氧化硅等填充于凹槽中，随后通过平坦化工艺以移除在第一ILD 96上方延伸的介电材料的多余部分。后续形成的栅极接触(例如下面关于图21A和21B所讨论的接触114)穿过栅极遮罩104，以接触凹陷的栅极电极102的顶部表面。
进一步绘示于图19A至图19C，第二ILD 106沉积在第一ILD 96的上方和栅极遮罩104的上方。在一些实施例中，第二ILD 106是通过FCVD所形成的可流动薄膜。在一些实施例中，第二ILD 106由一介电材料例如PSG、BSG、BPSG、USG等所形成，并且可以通过任何合适方法，例如CVD、PECVD等来沉积。
在图20A至图20C中，蚀刻第二ILD 106、第一ILD 96、CESL 94和栅极遮罩104形成第三凹槽108，以露出磊晶源极/漏极区92和/或栅极结构的表面。第三凹槽108可以通过利用一非等向性蚀刻工艺，例如RIE、NBE等蚀刻而形成。在一些实施例中，第三凹槽108可以利用第一蚀刻工艺蚀刻穿过第二ILD 106和第一ILD 96，可以使用第二蚀刻工艺蚀刻穿过栅极遮罩104，然后可以使用第三蚀刻工艺蚀刻穿过CESL 94。一遮罩，例如光阻，可以形成并图案化于第二ILD 106的上方，以从第一蚀刻工艺和第二蚀刻工艺中遮罩部分的第二ILD106。在一些实施例中，蚀刻工艺可能会过度蚀刻，因此，第三凹槽108延伸至磊晶源极/漏极区92和/或栅极结构中，并且第三凹槽108的底部可以与磊晶源极/漏极区92和/或栅极结构齐平(例如，在相同水平，或与基材具有相同距离)或低于(例如，更靠近基材)。虽然图20B将第三凹槽108绘示为在相同剖面中曝露磊晶源极/漏极区92和栅极结构，在各种实施例中，磊晶源极/漏极区92和栅极结构可以曝露于不同剖面中，从而降低后续形成的接触短路的风险。在形成第三凹槽108之后，硅化物区110形成于磊晶源极/漏极区92的上方。在一些实施例中，硅化物区110是通过首先沉积一金属(未说明)而形成，此金属能够与下方磊晶源极/漏极区92的半导体材料(例如，硅、硅锗、锗)产生反应而形成硅化物或锗化物区，如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或上述的合金，于磊晶源极/漏极区92的曝露部分上方，然后进行热退火工艺以形成硅化物区110。然后移除沉积金属中未反应的部分，例如通过一蚀刻工艺。虽然硅化物区110被称为硅化物区，但硅化物区110也可以是锗化物区或锗化硅区(例如，包含硅化物和锗化物的区域)。在一个实施例中，硅化物区110包括钛硅(TiSi)，并且具有厚度范围大约在2nm和大约10nm之间。
接下来，在图21A至图21C中，接触112和接触114(亦可称为接触插塞)于第三凹槽108中形成。接触112和接触114可以各自包含一个或多个层，例如阻障层、扩散层和填充材料。例如，在一些实施例中，接触112和接触114每个都包含阻障层和导电材料，并且电耦合至下方的导电特征(例如，所绘示的实施例中的栅极电极102和/或硅化物区110)。接触114电耦合到栅极电极102，并且可以称为栅极接触，以及接触112电耦合到硅化物区110，并且可以称为源极/漏极接触。阻障层可以包括钛、氮化钛、钽、氮化钽等。导电材料118可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以进行平坦化工艺，例如CMP，以移除第二ILD 106表面多余的材料。
在图21A至图21C中，为了说明目的绘示出一具有三个纳米结构的实施例，并且在一些实施例中可以形成更多或更少的纳米结构。例如，图21D和图21E绘示出相似于图21A和图21B中所示装置的装置剖面图，其中相同的附图标号指代相同的特征，具有两个第一纳米结构52A、52B和两个第二纳米结构54A、54B设置于鳍片66的上方。
图22A至图24B所绘示出的各种制造步骤是根据一些实施例。图22A至图24B中所示的过程，假设先行已进行与以上参考图2至图11C中所讨论的那些相似过程。因此，在如上文参考图11A至图11C所讨论的那样形成第一内间隔物90之后，工艺可以进行到图22A和图22B，其中底部介电层95沿着第一凹槽86的底部形成。底部介电层95可以减少基材漏电和井隔离漏电(well isolation leakage)。
在一些实施例中，底部介电层95可以沉积一介电材料层例如氮化硅、碳氮化硅、氧碳氮化硅等来形成，是通过使用例如ALD、PVD、CVD等技术。介电材料层可以最初形成于遮罩78的上方，沿着第一间隔物81的侧壁，以及沿着第一凹槽86的底部和侧壁表面(例如，基材50的顶部表面和第二纳米结构54和第一内间隔物90的侧壁)。可进行布植工艺以布植离子，例如碳、氧、锗或前述的组合，沿着水平表面进入介电材料层，使得垂直表面上的介电材料层，例如沿着第二纳米结构54的侧壁、第一内间隔物90和第一间隔物81中布植较少或基本上没有离子。布植的离子可以降低介电材料层(例如，沿第一凹槽86底部的部分介电材料层)中布植部分的蚀刻速率，与沿第二纳米结构54、第一内间隔物90和第一间隔物81的侧壁的介电材料层中未布植部分相比。随后的蚀刻工艺从第二纳米结构54、第一内间隔物90、遮罩78和第一间隔物81的侧壁中，同时沿第一凹槽86的底部留下介电材料层以形成底部介电层95，如图22B所绘示。以上描述提供一种形成底部介电层95的方法，而其他方法也是可能的。
在图23A和图23B中，晶种层91于第一凹槽86中形成，是通过先前关于图12A和图12B所讨论的类似方法。在一些实施例中，如图23B所绘示，晶种层91是连续的U形层，其侧壁覆盖第二纳米结构54的侧壁和第一内间隔物90的侧壁。晶种层91的底部可以与底部介电层95的顶部表面直接接触。
此后，可以进行以上参考图13A至图21C中所讨论的那些类似工艺，以形成磊晶源极/漏极区92、第一ILD 96、栅极电极102、第二ILD 106、接触112和接触114。图24A和图24B中绘示出一装置的剖面图，其相似于图21B和图21C中所绘示的装置剖面图，其中相同的附图标号指代相同的特征。如图24A和图24B所绘示，底部介电层95设置在基材50和晶种层91之间。通过形成底部介电层95于磊晶源极/漏极区92下方，基材50与磊晶源极/漏极区92电隔离，降低基材漏电和井隔离漏电，从而提高纳米场效晶体管的整体性能。
这里描述的实施例具有一些优点。例如，在晶种层上方形成磊晶源极/漏极区之前，晶种层可以形成于纳米结构和栅极内间隔物的侧壁以及基材的上方。通过形成晶种层，磊晶源极/漏极区生长的成核位点更丰富，分布更均匀，这使得磊晶源极/漏极区的均匀性增加并减少例如空隙和堆叠错误等缺陷，从而提高纳米场效晶体管的整体性能。
在一个实施例中，一种半导体装置包含位于基材上方的多个纳米结构、包围环绕那些纳米结构的栅极结构、与那些纳米结构相邻的源极/漏极区、源极/漏极区和栅极结构之间的内间隔层，其中源极/漏极区包含第一半导体层，其覆盖那些纳米结构的侧壁和内间隔物的侧壁，其中，第一半导体层的剖面为连续的U形半导体层，其中，第一半导体层为多晶体，以及第二半导体层位于第一半导体层上方，其中第二半导体层具有比第一半导体层高的第一掺杂物浓度。在一个实施例中，第二半导体层是单晶的。在一个实施例中，第一半导体层与基材直接接触。在一个实施例中，半导体装置还包含位于第一半导体层和基材之间的介电层，其中介电层与第一半导体层直接接触。在一个实施例中，第一半导体层不含第一掺杂物。在一个实施例中，第一半导体层中第一掺杂物的浓度高于0且少于5×1019原子个数/立方厘米。在一个实施例中，第二半导体层中第一掺杂物的浓度高于2×1021原子个数/立方厘米。在一个实施例中，第一掺杂物为磷。在一个实施例中，第一半导体层的厚度范围在0.5nm和3nm之间。
在一个实施例中，一种形成半导体装置的方法包含在基材上形成纳米结构的堆叠，通过纳米结构的堆叠形成凹槽，沉积第一半导体层于凹槽中，其中第一半导体层是非晶的，退火第一半导体层，其中退火使得第一半导体层的第一部分结晶，以及在第一半导体层的第一部分上方沉积第二半导体层。在一个实施例中，形成第一半导体层还包含用第一导电类型的掺杂物掺杂第一半导体层，其中第一半导体层具有第一掺杂物浓度。在实施例中，形成第二半导体层还包含用第一导电类型的掺杂物掺杂第二半导体层，其中第二半导体层具有第二掺杂物浓度。在一个实施例中，第二掺杂物浓度大于第一掺杂物浓度。在一个实施例中，第一半导体层的第一部分在退火后为多晶体。在一个实施例中，此方法还包含在沉积第二半导体层之前，移除第一半导体层的第二部分。
在一个实施例中，一种形成半导体装置的方法包含形成半导体堆叠，半导体堆叠包含多个牺牲层；以及多个纳米结构，其中那些牺牲层和那些纳米结构以交替的方式设置于彼此的上方；形成栅极结构于半导体堆叠上；蚀刻半导体堆叠以形成邻近于栅极结构的凹槽；形成多个内间隔物于那些牺牲层的侧壁上；以及形成源极/漏极区包含形成第一半导体层于凹槽中，其中第一半导体层形成于那些纳米结构的侧壁和那些内间隔物的侧壁上，以及其中第一半导体层包含非晶半导体层；结晶化一部分的第一半导体层；以及形成第二半导体层于第一半导体层的结晶部分上。在一个实施例中，第二半导体层是结晶的。在一个实施例中，形成第一半导体层包含沿着栅极结构的侧壁形成第一半导体层。在一个实施例中，在结晶化工艺之后，移除第一半导体层。在一个实施例中，此方法还包含在凹槽中沉积介电层于形成第一半导体层之前，其中形成第一半导体层包含形成第一半导体层于介电层的上方。
前面概述几个实施例的特征，以便本领域的技术人员可以更好地理解本揭露的各个方面。本领域技术人员应当理解，他们可以轻易地使用本揭露作为基础，用于设计或修改其他过程和结构，以进行相同目的和/或实现本文所介绍的实施例的相同优点。本领域技术人员也应该了解，这样的等效结构并不脱离本揭露的精神和范围，并且可以在不脱离本揭露的精神和范围的情况下，对本文进行各种改动、替换和变更。

Claims (10)

1.一种半导体装置，其特征在于，包含：
多个纳米结构，位于一基材上方；
一栅极结构，包围环绕所述多个纳米结构；
一源极/漏极区，与所述多个纳米结构相邻；
一内间隔物，位于该源极/漏极区与栅极结构之间，其中该源极/漏极区包含：
一第一半导体层，覆盖所述多个纳米结构的侧壁以及该内间隔物的侧壁，其中该第一半导体层的横剖面为连续的U型半导体层，其中该第一半导体层为多晶体；以及
一第二半导体层，位在该第一半导体层上方，其中该第二半导体层所具有的一第一掺杂物的浓度高于该第一半导体层所具有的该第一掺杂物的浓度。
2.如权利要求1所述的半导体装置，其特征在于，还包含：
一介电层，位于该第一半导体层及该基材之间，其中该介电层与该第一半导体层直接接触。
3.如权利要求1所述的半导体装置，其特征在于，其中该第一半导体层含该第一掺杂物的浓度为高于0，少于5×1019原子个数/立方厘米。
4.如权利要求1所述的半导体装置，其特征在于，其中该第二半导体层含该第一掺杂物的浓度为高于2×1021原子个数/立方厘米。
5.如权利要求1所述的半导体装置，其特征在于，其中该第一掺杂物为磷。
6.如权利要求1所述的半导体装置，其特征在于，其中该第一半导体层的厚度范围在0.5纳米～3纳米之间。
7.一种形成半导体装置的方法，其特征在于，其方法包含：
形成一纳米结构堆叠于一基材上；
透过该堆叠的纳米结构形成一凹槽；
沉积一第一半导体层于该凹槽中，其中该第一半导体层为非晶(amorphous)；
对该第一半导体层进行一退火工艺，其中该退火工艺使得该第一半导体层的一第一部分结晶；以及
沉积一第二半导体层于该第一半导体层的该第一部分结晶上方。
8.如权利要求7所述的方法，其特征在于，还包含：
在沉积该第二半导体层之前，移除该第一半导体层的一第二部分。
9.一种形成半导体装置的方法，其特征在于，包含：
形成一半导体堆叠，该半导体堆叠包含：
多个牺牲层；以及
多个纳米结构，其中所述多个牺牲层及所述多个纳米层以交错方式置于彼此的上方；
形成一栅极结构于该半导体堆叠上；
蚀刻该半导体堆叠以形成邻近该栅极结构的一凹槽；
在所述多个牺牲层的侧壁形成多个内间隔物；以及
形成一源极/漏极区，其中形成该源极/漏极区的步骤包含：
在该凹槽内形成一第一半导体层，其中该第一半导体层形成于所述多个纳米结构的侧壁及所述多个内间隔物的侧壁上，以及其中该第一半导体包含非晶半导体层；
对该第一半导体层的一部分进行一结晶化工艺；以及
形成一第二半导体层于该第一半导体层的该结晶化部分上。
10.如权利要求9所述的方法，其特征在于，还包含：
在该结晶化工艺之后，从该栅极结构的侧壁移除该第一半导体层。
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