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TWI848542B - 半導體裝置及其製造方法 - Google Patents

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TWI848542B
TWI848542B TW112103895A TW112103895A TWI848542B TW I848542 B TWI848542 B TW I848542B TW 112103895 A TW112103895 A TW 112103895A TW 112103895 A TW112103895 A TW 112103895A TW I848542 B TWI848542 B TW I848542B
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李欣怡
張文
志安 徐
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台灣積體電路製造股份有限公司
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Abstract

一種裝置，包括半導體基板；半導體基板上方垂直堆疊的奈米結構集合；第一源極/汲極區；及第二源極/汲極區，其中垂直堆疊奈米結構集合沿第一橫截面在第一源極/汲極區與第二源極/汲極區之間延伸。裝置進一步包括沿第二橫截面包圍垂直堆疊奈米結構集合的閘極結構。第二橫截面沿閘極結構的縱軸。閘極結構包含：包圍垂直堆疊奈米結構集合中之各者的閘極介電質；閘極介電質上方的第一金屬碳化物層；及第一金屬碳化物層上方的閘極填充材料。第一金屬碳化物層包含Ce、Hf、V、Nb、Sc、Y、或Mo。

Description

半導體裝置及其製造方法
本揭露有關於半導體裝置與半導體裝置的製造方法。
半導體裝置用於多種電子應用，諸如舉例而言，個人電腦、手機、數位相機、及其他電子設備。半導體裝置通常係藉由在半導體基板上方順序沉積材料的絕緣或介電層、導電層、及半導體層，並使用微影術對各種材料層進行圖案化以在其上形成電路組件及元件來製造的。
半導體行業藉由不斷減小最小特徵尺寸來不斷提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，從而允許更多組件整合至給定面積中。然而，隨著最小特徵尺寸的減小，出現了需要解決的其他問題。
在一些實施例中，半導體裝置包括半導體基板；半導體基板上方的垂直堆疊奈米結構集合；第一源極/汲極區；及第二源極/汲極區。垂直堆疊奈米結構集合沿第一橫截面在第一源極/汲極區與第二源極/汲極區之間延伸。裝置進一步包括沿第二橫截面包圍垂直堆疊奈米結構集合的閘極結構，其中第二橫截面沿閘極結構的縱軸。閘極結構包含：包圍垂直堆疊奈米結構集合中之各者的閘極介電質；閘極介電質上方的第一金屬碳化物層，其中第一金屬碳化物層包含Ce、Hf、V、Nb、Sc、Y、或Mo；及第一金屬碳化物層上方的閘極填充材料。
在一些實施例中，半導體裝置包括複數個通道區；第一源極/汲極區，包含第一半導體材料層及第一半導體材料層上方的第二半導體材料，其中第一半導體材料層的表面係彎曲的；第二源極/汲極區，其中複數個通道區在第一源極/汲極區與第二源極/汲極區之間延伸；圍繞複數個通道區中之各者的閘極結構。閘極結構包含：閘極介電質；閘極介電質上方的第一金屬氮化物層；第一金屬氮化物層上方的第一金屬碳化物層，其中第一金屬碳化物層的金屬元素為Ce、Hf、V、Nb、Sc、Y、或Mo；及第一金屬碳化物層上方的閘極填充材料。
在一些實施例中，一種方法包括在半導體鰭片的側壁上方並沿側壁沉積高k閘極介電層；在高k閘極介電層 上方沉積第一功函數金屬，其中沉積第一功函數金屬包含使第一含碳前驅物及第一含金屬前驅物流動，其中第一含金屬前驅物包含Ce、Hf、V、Nb、Sc、Y、或Mo；及在第一功函數金屬上方沉積填充金屬。
20:分隔器
50:基板
50I:內片區域
50N:n型區
50P:p型區
51,51A,51B,51C:半導體層
52,52A,52B,52C:奈米結構
53,53A,53B,53C:半導體層
54,54A,54B,54C:奈米結構
55:奈米結構
64:多層堆疊
66:鰭片
68:隔離區/STI區
70:虛設介電層
71:虛設閘極介電質
72:虛設閘極層
74:遮罩層
76:虛設閘極
78:遮罩
80:間隔層
81:間隔物
82:間隔層
83:間隔物
86:凹槽
88:側壁凹槽
90:內部間隔物
92:源極/汲極區
92A~92C:半導體材料層
92B:半導體材料層
92C:半導體材料層
94:CESL
96:ILD
98:凹槽
100:閘極介電層/閘極介電質
101:介面層
102:閘電極/閘極結構
102N:閘電極
102P:閘電極
103:高k閘極介電層
104:閘極遮罩
105:功函數金屬層
106:ILD
107:功函數金屬層
107A~107B:層
108:凹槽
109:填充金屬
110:矽化物區
111:區域
112:觸點
113:功函數金屬層
114:觸點
115:功函數金屬層
115A~115B:層
117:填充材料
119:區域
121:功函數金屬層
123:功函數金屬層
125:功函數金屬層
127:功函數金屬層
131:功函數金屬層
133:功函數金屬層
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1圖圖示根據一些實施例的以三維視圖的奈米結構場效電晶體(nanostructure field-effect transistor，nano-FET)之實例。
第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第12C圖、第12D圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第19A圖、第19B圖、第19C圖、第19D圖、第20A圖、第20B圖、第20C圖、第20D圖、第21A圖、第21B圖、第21C圖、第21D圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第 24A圖、第24B圖、及第24C圖係根據一些實施例的製造nano-FET的中間階段之橫截面圖。
第25A圖、第25B圖、及第25C圖係根據一些實施例的nano-FET之橫截面圖。
第26A圖、第26B圖、及第26C圖係根據一些實施例的nano-FET之橫截面圖。
第27A圖、第27B圖、及第27C圖係根據一些實施例的nano-FET之橫截面圖。
第28A圖、第28B圖、及第28C圖係根據一些實施例的nano-FET之橫截面圖。
第29圖係根據一些實施例的nano-FET之橫截面圖。
以下揭示內容提供用於實施本揭露的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術 語，諸如「在......下方」、「在......之下」、「下部」、「在......之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。
本文中的各種實施例包括具有功函數金屬層的閘極結構，功函數金屬層包含金屬碳化物。舉例而言，金屬碳化物可包含Ce1-yCy、Hf1-yCy、V1-yCy、Nb1-yCy、Sc1-yCy、Y1-yCy、Hf1-yCy、或Mo1-yCy，其中y係滿足0<y<1的數目。在一些實施例中，金屬碳化物層可獨佔地用作閘極結構中的功函數金屬。在一些實施例中，金屬碳化物層可與一或多個其他功函數金屬(例如，一或多個金屬氮化物及/或金屬碳化物層)組合使用，以在閘極結構中提供多個功函數金屬層。作為使用不同金屬碳化物作為功函數金屬的結果，功函數調諧可更精確地達成。
以下在包含nano-FET的晶粒的特定上下文中描述實施例。然而，各種實施例可應用於包含其他類型之電晶體(例如，鰭式場效電晶體(field effect transistor，FinFET)、平面電晶體、或類似者)以代替nano-FET或與nano-FET組合的晶粒。
第1圖圖示根據一些實施例的以三維視圖的nano-FET(例如，奈米線FET、奈米片FET(nanowire FET/nanosheet FET，Nano-FET)、或類似者)的實例。nano-FET包含基板50(例如，半導體基板)上的鰭片66上方的奈米結構55(例如，奈米片、奈米線、或類似者)，其中奈米結構55充當nano-FET的通道區。奈米結構55可包括p型奈米結構、n型奈米結構、或其組合。隔離區68設置於相鄰鰭片66之間，鰭片66可自相鄰隔離區68之上及之間突出。儘管隔離區68描述/圖示為與基板50分離，但如本文所使用的，術語「基板」可指單獨半導體基板或半導體基板與隔離區之組合。此外，儘管鰭片66的底部部分圖示為單一的與基板50連續的材料，但鰭片66的底部部分及/或基板50可包含單一材料或複數個材料。在此上下文中，鰭片66指在相鄰隔離區68之間延伸的部分。
閘極介電層100在鰭片66的頂表面上方，並沿奈米結構55的頂表面、側壁、及底表面。閘電極102在閘極介電層100上方。磊晶源極/汲極區92設置於閘極介電層100及閘電極102的相對側上的鰭片66上。
第1圖進一步圖示在後續諸圖中使用的參考橫截面。橫截面A-A'沿閘電極102的縱軸，且在例如垂直於nano-FET的磊晶源極/汲極區92之間的電流流動方向的方向上。橫截面B-B'垂直於橫截面A-A'並平行於nano-FET的鰭片66的縱軸，且在例如nano-FET的磊晶源極/汲極區92之間的電流流動方向上。橫截面C-C'平行於橫截面A-A'，並延伸穿過nano-FET的磊晶源極/ 汲極區。為清晰起見，後續諸圖參考這些參考橫截面。
本文討論的一些實施例在使用後閘極製程形成的nano-FET的上下文中討論。在其他實施例中，可使用先閘極製程。此外，一些實施例設想在諸如平面FET的平面裝置中使用、或在鰭式場效電晶體(field effect transistor，FinFET)中使用的態樣。
第2圖至第24C圖係根據一些實施例的製造nano-FET的中間階段的橫截面圖。第2圖至第5圖、第6A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第19C圖、第19D圖、第20A圖、第21A圖、第21C圖、第21D圖、第22A圖、第23A圖、及第24A圖圖示第1圖中所示的參考橫截面A-A'。第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第11C圖、第12B圖、第12D圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第17C圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖、及第24B圖圖示第1圖中所示的參考橫截面B-B'。第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第12C圖、第13C圖、第22C圖、第23C圖、及第24C圖圖示第1圖中所示的參考橫截面C-C'。
在第2圖中，提供基板50。基板50可為半導體基板，諸如體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板、或類似 者，其可摻雜(例如，使用p型或n型摻雜劑)或無摻雜。基板50可為晶圓，諸如矽晶圓。一般而言，SOI基板係在絕緣體層上形成的半導體材料層。絕緣體層可為例如埋入式氧化物(buried oxide，BOX)層、氧化矽層、或類似者。絕緣體層設置於基板上，通常係矽基板或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；或其組合。
基板50具有n型區50N及p型區50P。n型區50N可用於形成諸如NMOS電晶體的n型裝置，例如，n型nano-FET，而p型區50P可用於形成諸如PMOS電晶體的p型裝置，例如，p型nano-FET。n型區50N可與p型區50P實體分離(如圖所示藉由分隔器20)，且可在n型區50N與p型區50P之間設置任意數目的裝置特徵(例如，其他活性裝置、摻雜區、隔離結構等)。儘管圖示一個n型區50N及一個p型區50P，但可提供任意數目的n型區50N及p型區50P。
進一步地在第2圖中，多層堆疊64形成於基板50上方。多層堆疊64包括第一半導體層51A~51C(統稱為第一半導體層51)與第二半導體層53A~53C(統稱為第二半導體層53)之交替層。出於說明的目的並如下文更詳 細地討論的，將移除第二半導體層53，且將對第一半導體層51進行圖案化以在p型區50P中形成nano-FET的通道區。此外，將移除第一半導體層51，且將對第二半導體層53進行圖案化以在n型區50N中形成nano-FET的通道區。然而，在一些實施例中，可移除第一半導體層51，並可對第二半導體層53進行圖案化以在n型區50N中形成nano-FET的通道區，且可移除第二半導體層53，並可對第一半導體層51進行圖案化以在p型區50P中形成nano-FET的通道區。
在其他實施例中，可移除第一半導體層51，並可對第二半導體層53進行圖案化，以在n型區50N及p型區50P兩者中形成nano-FET的通道區。在其他實施例中，可移除第二半導體層53，並可對第一半導體層51進行圖案化以在n型區50N及p型區50P兩者中形成非FET的通道區。在此類實施例中，n型區50N及p型區50P中的通道區可具有相同的材料組成物(例如，矽或另一半導體材料)，並可同時形成。第25A圖、第25B圖、及第25C圖圖示由此類實施例產生的結構，其中p型區50P及n型區50N中的通道區包含例如矽。
出於說明目的，多層堆疊64圖示為包括第一半導體層51及第二半導體層53中之各者的三個層。在一些實施例中，多層堆疊64可包括任意數目的第一半導體層51及第二半導體層53。多層堆疊64的層中之各者可使用諸如化學氣相沉積(chemical vapor deposition，CVD)、 原子層沉積(atomic layer deposition，ALD)、氣相磊晶(vapor phase epitaxy，VPE)、分子束磊晶(molecular beam epitaxy，MBE)、或類似者的製程來磊晶生長。在各種實施例中，第一半導體層51可由適於p型nano-FET的第一半導體材料(諸如矽鍺、或類似物)形成，而第二半導體層53可由適於n型nano-FET的第二半導體材料(諸如矽、矽碳、或類似物)形成。出於說明目的，多層堆疊64圖示為具有適於p型nano-FET的最底半導體層。在一些實施例中，可形成多層堆疊64，使得最底層係適於n型nano-FET的半導體層。
第一半導體材料與第二半導體材料可為彼此具有高蝕刻選擇性的材料。因此，可移除第一半導體材料之第一半導體層51，而不顯著移除n型區50N中第二半導體材料之第二半導體層53，從而允許對第二半導體層53進行圖案化以形成n型nano-FET的通道區。類似地，可移除第二半導體材料之第二半導體層53，而不顯著移除p型區50P中第一半導體材料之第一半導體層51，從而允許對第一半導體層51進行圖案化以形成p型nano-FET的通道區。
現在參考第3圖，根據一些實施例，在基板50中形成鰭片66，且在多層堆疊64中形成奈米結構55。在一些實施例中，可藉由在多層堆疊64及基板50中蝕刻溝槽，分別在多層堆疊64及基板50中形成奈米結構55及鰭片66。蝕刻可為任何可接受的蝕刻製程，諸如反應離子蝕刻 (reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合。蝕刻可為各向異性的。藉由蝕刻多層堆疊64形成奈米結構55可進一步自第一半導體層51界定第一奈米結構52A~52C(統稱為第一奈米結構52)，並自第二半導體層53界定第二奈米結構54A~54C(統稱為第二奈米結構54)。第一奈米結構52與第二奈米結構54可進一步統稱為奈米結構55。
鰭片66及奈米結構55可藉由任何適合的方法來圖案化。舉例而言，鰭片66及奈米結構55可使用一或多個光學微影術製程來圖案化，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程將光學微影術與自對準製程組合在一起，允許產生具有例如比使用單一直接光學微影術製程可獲得的節距更小節距的圖案。舉例而言，在一個實施例中，在基板上方形成犧牲層，並使用光學微影術製程來圖案化。使用自對準製程沿著經圖案化犧牲層形成間隔物。接著移除犧牲層，且接著可使用剩餘間隔物來圖案化鰭片66。
出於說明目的，第3圖圖示n型區50N及p型區50P中鰭片66具有基本相等的寬度。在一些實施例中，n型區50N中鰭片66的寬度可大於或小於p型區50P中鰭片66。此外，雖然鰭片66及奈米結構55中之各者均圖示為具有一致的寬度，但在其他實施例中，鰭片66及/或奈米結構55可具有錐形側壁，使得鰭片66及/或奈米結構55中之各者的寬度在朝向基板50的方向上連續增加。 在這些實施例中，奈米結構55中之各者可具有不同的寬度且為梯形形狀。
在第4圖中，淺溝槽隔離(shallow trench isolation，STI)區68相鄰於鰭片66形成。STI區68可藉由在基板50、鰭片66、及奈米結構55上方、及相鄰鰭片66之間沉積絕緣材料來形成。絕緣材料可為諸如氧化矽的氧化物、氮化物、類似物、或其組合，並可藉由高密度電漿CVD(high-density plasma CVD，HDP-CVD)、可流動CVD(flowable CVD，FCVD)、類似者、或其組合形成。可使用藉由任何可接受製程形成的其他絕緣材料。在所示實施例中，絕緣材料為藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，則可執行退火製程。在一個實施例中，絕緣材料的形成使得多餘絕緣材料覆蓋奈米結構55。儘管絕緣材料圖示為單層，但一些實施例可利用多層。舉例而言，在一些實施例中，可首先沿基板50、鰭片66、及奈米結構55的表面形成襯裡(未分開圖示)。此後，可在襯裡上方形成填充材料，諸如上文討論的填充材料。
接著對絕緣材料應用移除製程，以移除奈米結構55上方的多餘絕緣材料。在一些實施例中，可使用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合、或類似者。平坦化製程曝光奈米結構55，使得奈米結構55及絕緣材料的頂表面在平坦化製程完成之後保持平齊。
接著使絕緣材料凹陷以形成STI區68。使絕緣材料凹陷，使得n型區50N及p型區50P中鰭片66的上部部分自相鄰STI區68之間突出。此外，STI區68的頂表面可具有如圖所示的平表面、凸表面、凹表面(諸如碟形)、或其組合。STI區68的頂表面可藉由適當的蝕刻形成為平的、凸的、及/或凹的。STI區68可使用可接受的蝕刻製程來凹陷，諸如對絕緣材料的材料具有選擇性的蝕刻製程(例如，以比蝕刻鰭片66及奈米結構55的材料更快的速率蝕刻絕緣材料的材料)。舉例而言，可使用例如稀氫氟(dHF)酸的氧化物來移除。
以上關於第2圖至第4圖所述的製程係如何形成鰭片66及奈米結構55的僅一個實例。在一些實施例中，可使用遮罩及磊晶生長製程形成鰭片66及/或奈米結構55。舉例而言，可在基板50的頂表面上方形成介電層，並可穿過介電層蝕刻溝槽以曝光下伏基板50。磊晶結構可在溝槽中磊晶生長，並可使介電層凹陷，使得磊晶結構自介電層突出以形成鰭片66及/或奈米結構55。磊晶結構可包含以上討論的交替半導體材料，諸如第一半導體材料及第二半導體材料。在磊晶生長磊晶結構的一些實施例中，磊晶生長的材料可在生長期間經原位摻雜，這可避免先前及/或後續植入，儘管原位摻雜與植入摻雜可一起使用。
此外，僅出於說明目的，第一半導體層51(及所得奈米結構52)及第二半導體層53(及所得奈米結構54)在本文中圖示及討論為在p型區50P及n型區50N中包含 相同的材料。因此，在一些實施例中，第一半導體層51及第二半導體層53中之一者或兩者可為不同的材料，或在p型區50P及n型區50N中以不同的次序形成。
此外，在第4圖中，可在鰭片66、奈米結構55、及/或STI區68中形成適當的井(未分開圖示)。在具有不同井類型之實施例中，可使用光阻劑或其他遮罩(未分開圖示)來達成用於n型區50N及p型區50P的不同植入步驟。舉例而言，可在n型區50N及p型區50P中鰭片66及STI區68上方形成光阻劑。光阻劑經圖案化以曝光p型區50P。光阻劑可藉由使用旋裝技術形成，並可使用可接受的光學微影術技術來圖案化。一旦光阻劑經圖案化，則在p型區50P中執行n型雜質植入，且光阻劑可充當遮罩以基本防止n型雜質植入n型區50N中。n型雜質可為植入該區域中的磷、砷、銻、或類似物，其濃度在約1013原子/cm3至約1014原子/cm3的範圍內。在植入之後，移除光阻劑，諸如藉由可接受的灰化製程。
在植入p型區50P之後或之前，在p型區50P及n型區50N中鰭片66、奈米結構55、及STI區68上方形成光阻劑或其他遮罩(未分開圖示)。光阻劑經圖案化以曝光n型區50N。光阻劑可使用旋裝技術形成，且可使用可接受的光學微影術技術來圖案化。一旦光阻劑經圖案化，則可在n型區50N中執行p型雜質植入，且光阻劑可用作遮罩以基本防止p型雜質植入p型區50P中。p型雜質可為植入該區域的硼、氟化硼、銦、或類似物，其濃度在約 1013原子/cm3至約1014原子/cm3的範圍內。在植入之後，可移除光阻劑，諸如藉由可接受的灰化製程。
在植入n型區50N及p型區50P之後，可執行退火以修復植入物損傷並活化植入的p型及/或n型雜質。在一些實施例中，磊晶鰭片的生長材料可在生長期間經原位摻雜，這可避免植入，儘管原位摻雜與植入摻雜可一起使用。
在第5圖中，在鰭片66及/或奈米結構55上形成虛設介電層70。虛設介電層70可為例如氧化矽、氮化矽、其組合、或類似物，並可根據可接受的技術來沉積或熱生長。在虛設介電層70上方形成虛設閘極層72，並在虛設閘極層72上方形成遮罩層74。虛設閘極層72可沉積於虛設介電層70上方，接著經平坦化，諸如藉由CMP。遮罩層74可沉積於虛設閘極層72上方。虛設閘極層72可為導電或非導電材料，並可選自包括非晶矽、多晶矽(聚矽)、多晶矽鍺(聚SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、及金屬的群組。虛設閘極層72可藉由物理氣相沉積(physical vapor deposition，PVD)、CVD、濺射沉積、或用於沉積被選材料的其他技術來沉積。虛設閘極層72可由其他材料製成，這些材料具有對隔離區之蝕刻的高蝕刻選擇性。遮罩層74可包括例如氮化矽、氧氮化矽、或類似物。在這一實例中，跨越n型區50N及p型區50P形成單個虛設閘極層72及單個遮罩層74。應注意，僅出於說明目的，所示虛設介電層70僅覆蓋鰭片66及奈米結 構55。在一些實施例中，可沉積虛設介電層70，使得虛設介電層70覆蓋STI區68，從而虛設介電層70在虛設閘極層72與STI區68之間延伸。
第6A圖至第24C圖圖示製造實施例裝置的各種額外步驟。第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第12C圖、第13A圖、第13C圖、第14A圖、第15A圖、第22C圖、第23C圖、及第24C圖圖示區域n型區50N或區域p型區50P中的特徵。在第6A圖及第6B圖中，可使用可接受的光學微影術及蝕刻技術對遮罩層74(見第5圖)進行圖案化，以形成遮罩78。接著，可將遮罩78的圖案轉移至虛設閘極層72及虛設介電層70，以分別形成虛設閘極76及虛設閘極介電質71。虛設閘極76覆蓋鰭片66的個別通道區。遮罩78的圖案可用於將虛設閘極76中之各者與相鄰虛設閘極76實體分離開。虛設閘極76亦可具有與個別鰭片66的縱向方向基本垂直的縱向方向。
在第7A圖及第7B圖中，第一間隔層80及第二間隔層82分別形成於第6A圖及第6B圖中所示的結構上方。第一間隔層80及第二間隔層82隨後經圖案化以充當用於形成自對準源極/汲極區的間隔層。在第7A圖及第7B圖中，第一間隔層80形成於STI區68的頂表面；鰭片66、奈米結構55、及遮罩78的頂表面及側壁；及虛設閘極76及虛設閘極介電質71的側壁上。第二間隔層82沉積於第一間隔層80上方。第一間隔層80可使用諸如熱氧 化或藉由CVD、ALD、或類似者沉積的技術，由氧化矽、氮化矽、氧氮化矽、或類似物形成。第二間隔層82可由具有不同於第一間隔層80的材料的蝕刻速率的材料形成，諸如氧化矽、氮化矽、氧氮化矽、或類似物，並可藉由CVD、ALD、或類似者來沉積。
在形成第一間隔層80之後且在形成第二間隔層82之前，可執行用於輕摻雜源極/汲極(lightly doped source/drain，LDD)區(未分開圖示)的植入。在具有不同裝置類型的實施例中，類似於第4圖中的上述植入，可在n型區50N上方形成遮罩，諸如光阻劑，同時曝光p型區50P，並可將適當類型(例如，p型)的雜質植入p型區50P中的經曝光鰭片66及奈米結構55中。接著可移除遮罩。隨後，在曝光n型區50N的同時，可在p型區50P上方形成諸如光阻劑的遮罩，並可將適當類型雜質(例如，n型)植入n型區50N中的經曝光鰭片66及奈米結構55中。接著可移除遮罩。n型雜質可為先前討論的n型雜質中之任意者，而p型雜質可為先前討論的p型雜質中之任意者。輕摻雜源極/汲極區可具有約1x1015原子/cm3至約1x1019原子/cm3範圍內的雜質濃度。退火可用於修復植入損傷並活化植入的雜質。
在第8A圖及第8B圖中，第一間隔層80及第二間隔層82經蝕刻以形成第一間隔物81及第二間隔物83。如下文將更詳細地討論的，第一間隔物81及第二間隔物83用於自對準隨後形成之源極汲極區，以及在後續處理期 間保護鰭片66及/或奈米結構55的側壁。第一間隔層80及第二間隔層82可使用適合的蝕刻製程來蝕刻，諸如各向同性蝕刻製程(例如，濕式蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)、或類似者。在一些實施例中，第二間隔層82的材料具有與第一間隔層80的材料不同的蝕刻速率，使得第一間隔層80可在圖案化第二間隔層82時充當蝕刻終止層，並使得第二間隔層82可在圖案化第一間隔層80時充當遮罩。舉例而言，可使用各向異性蝕刻製程來蝕刻第二間隔層82，其中第一間隔層80用作蝕刻終止層，其中第二間隔層82的剩餘部分形成第二間隔物83，如第8A圖中所示。此後，在蝕刻第一間隔層80的經曝光部分時，第二間隔物83充當遮罩，從而形成如第8A圖中所示的第一間隔物81。
如第8A圖中所示，第一間隔物81及第二間隔物83設置於鰭片66及/或奈米結構55的側壁上。如第8B圖中所示，在一些實施例中，第二間隔層82可自相鄰於遮罩78、虛設閘極76、及虛設閘極介電質71的第一間隔層80上方移除，且第一間隔物81設置於遮罩78、虛設閘極76、及虛設閘極介電質71的側壁上。在其他實施例中，第二間隔層82的一部分可保留在相鄰於遮罩78、虛設閘極76、及虛設閘極介電質71的第一間隔層80上。
注意，以上揭示內容大體描述形成間隔物及LDD區的製程。可使用其他製程及順序。舉例而言，可利用更少或額外的間隔物、可利用不同的步驟序列(例如，可在沉 積第二間隔層82之前圖案化第一間隔物81)、可形成並移除額外間隔物、及/或類似者。此外，可使用不同的結構及步驟來形成n型及p型裝置。
在第9A圖及第9B圖中，根據一些實施例，第一凹槽86形成於鰭片66、奈米結構55、及基板50中。隨後將在第一凹槽86中形成磊晶源極/汲極區。第一凹槽86可延伸穿過第一奈米結構52及第二奈米結構54，並進入基板50中。如第9A圖中所示，STI區68的頂表面可與第一凹槽86的底表面平齊。在各種實施例中，可蝕刻鰭片66，使得第一凹槽86的底表面設置於STI區68的頂表面之下；或類似者。可藉由使用各向異性蝕刻製程(諸如RIE、NBE、或類似者)蝕刻鰭片66、奈米結構55、及基板50以形成第一凹槽86。第一間隔物81、第二間隔物83、及遮罩78在用於形成第一凹槽86的蝕刻製程期間遮蔽鰭片66、奈米結構55、及基板50的部分。可使用單個蝕刻製程或多個蝕刻製程來蝕刻奈米結構55及/或鰭片66中之各者。定時蝕刻製程可用於在第一凹槽86到達所需深度之後終止第一凹槽86之蝕刻。
在第10A圖、及第10B圖中，由藉由第一凹槽86曝光的第一半導體材料(例如，第一奈米結構52)形成的多層堆疊64的層的側壁的部分經蝕刻以在n型區50N中形成側壁凹槽88，而由藉由第一凹槽86曝光的第二半導體材料(例如，第二奈米結構54)形成的多層堆疊64的層的側壁的部分經蝕刻以在p型區50P中形成側壁凹槽 88。儘管側壁凹槽88中第一奈米結構52及第二奈米結構54的側壁在第10B圖中圖示為直的，但側壁可為凹的或凸的。可使用各向同性蝕刻製程(諸如濕式蝕刻或類似者)來蝕刻側壁。可使用遮罩(未顯示)保護p型區50P，同時使用對第一半導體材料具有選擇性的蝕刻劑來蝕刻第一奈米結構52，使得第二奈米結構54及基板50與n型區50N中第一奈米結構52相比保持相對未蝕刻。類似地，可使用遮罩(未顯示)保護n型區50N，同時使用對第二半導體材料具有選擇性的蝕刻劑來蝕刻第二奈米結構54，使得第一奈米結構52及基板50與p型區50P中第二奈米結構54相比保持相對未蝕刻。在第一奈米結構52包括例如SiGe、且第二奈米結構54包括例如Si或SiC的實施例中，可使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、或類似物的乾式蝕刻製程來蝕刻n型區50N中第一奈米結構52的側壁，且可使用具有氟化氫、另一基於氟的蝕刻劑、或類似物的濕式或乾式蝕刻製程來蝕刻p型區50P中第二奈米結構54的側壁。
在第11A圖至第11C圖中，第一內部間隔物90形成於側壁凹槽88中。可藉由在第10A圖及第10B圖中所示的結構上方沉積內部間隔層(未分開圖示)來形成第一內部間隔物90。第一內部間隔物90充當隨後形成之源極/汲極區與閘極結構之間的隔離特徵。如下文將更詳細地討論的，源極/汲極區將形成於凹槽86中，而n型區50N中第一奈米結構52及p型區50P中第二奈米結構54將用 相應閘極結構替換。
內部間隔層可藉由共形沉積製程來沉積，諸如CVD、ALD、或類似者。內部間隔層可包含諸如氮化矽或氧氮化矽的材料，儘管可利用諸如具有小於約3.5的k值的低介電常數(低k)材料的任何適合材料。接著可各向異性地蝕刻內部間隔層以形成第一內部間隔物90。儘管第一內部間隔物90的外側壁圖示為與n型區50N中第二奈米結構54的側壁平齊並與p型區50P中第一奈米結構52的側壁平齊，但第一內部間隔物90的外側壁可分別延伸超出第二奈米結構54及/或第一奈米結構52的側壁或自其凹陷。
此外，儘管第一內部間隔物90的外側壁在第11B圖中圖示為直的，但第一內部間隔物90的外側壁可為凹的或凸的。作為實例，第11C圖圖示一個實施例，其中第一奈米結構52的側壁為凹的，第一內部間隔物90的外側壁為凹的，且第一內部間隔物90在n型區50N中自第二奈米結構54的側壁凹陷。亦圖示其中第二奈米結構54的側壁為凹的、第一內部間隔物90的外側壁為凹的、且第一內部間隔物90在p型區50P中自第一奈米結構52的側壁凹陷的實施例。內部間隔層可藉由各向異性蝕刻製程(諸如RIE、NBE、或類似者)來蝕刻。第一內部間隔物90可用於防止後續蝕刻製程(諸如用於形成閘極結構的蝕刻製程)對後續形成之源極/汲極區(諸如磊晶源極/汲極區92，下文參考第12A圖至第12C圖討論)造成損壞。
在第12A圖至第12C圖中，磊晶源極/汲極區92形成於第一凹槽86中。在一些實施例中，源極/汲極區92可在n型區50N中第二奈米結構54及p型區50P中第一奈米結構52上施加應力，從而改善性能。如第12B圖中所示，磊晶源極/汲極區92形成於第一凹槽86中，使得各個虛設閘極76設置於磊晶源極/汲極區92的個別相鄰對之間。在一些實施例中，第一間隔物81用於將磊晶源極/汲極區92與虛設閘極76分離開，而第一內部間隔物90用於將磊晶源極/汲極區92與奈米結構55分離開適當的側向距離，以便磊晶源極/汲極區92不會與隨後形成之nano-FET的閘極短路。
n型區50N(例如，NMOS區)中磊晶源極/汲極區92可藉由遮蔽p型區50P(例如，PMOS區)來形成。接著，在n型區50N中第一凹槽86中磊晶生長磊晶源極/汲極區92。磊晶源極/汲極區92可包括適用於n型nano-FET的任何可接受材料。舉例而言，若第二奈米結構54係矽，則磊晶源極/汲極區92可包括在第二奈米結構54上施加拉伸應變的材料，諸如矽、碳化矽、磷摻雜碳化矽、磷化矽、或類似物。磊晶源極/汲極區92可具有自奈米結構55的個別上表面凸起的表面，並可具有小平面。
p型區50P(例如，PMOS區域)中的磊晶源極/汲極區92可藉由遮蔽n型區50N(例如，NMOS區域)來形成。接著，在p型區50P中第一凹槽86中磊晶生長磊晶源極/汲極區92。磊晶源極/汲極區92可包括適合於p型 nano-FET的任何可接受材料。舉例而言，若第一奈米結構52係矽鍺，則磊晶源極/汲極區92可包含在第一奈米結構52上施加壓縮應變的材料，諸如矽鍺、硼摻雜矽鍺、鍺、鍺錫、或類似物。磊晶源極/汲極區92亦可具有自多層堆疊64的個別表面凸起的表面，並可具有小平面。
磊晶源極/汲極區92、第一奈米結構52、第二奈米結構54、及/或基板50可植入有摻雜劑以形成源極/汲極區，類似於先前討論的形成輕摻雜源極/汲極區的製程，接著進行退火。源極/汲極區可具有約1x1019原子/cm3與約1x1021原子/cm3之間的雜質濃度。源極/汲極區的n型及/或p型雜質可為先前討論的雜質中之任意者。在一些實施例中，磊晶源極/汲極區92可在生長期間經原位摻雜。
作為用於在n型區50N及p型區50P中形成磊晶源極/汲極區92的磊晶製程的結果，磊晶源極/汲極區92的上表面具有側向向外擴展超出奈米結構55的側壁的小平面。在一些實施例中，如第12A圖中所示，這些小平面導致相同nano-FET的相鄰磊晶源極/汲極區92合併。在其他實施例中，如第12C圖中所示，在磊晶製程完成之後，相鄰磊晶源極/汲極區92保持分離。在第12A圖及第12C圖中所示的實施例中，第一間隔物81可形成至STI區68的頂表面，從而阻擋磊晶生長。在一些其他實施例中，第一間隔物81可覆蓋進一步阻擋磊晶生長的奈米結構55的側壁的部分。在一些其他實施例中，可調整用於形成第 一間隔物81的間隔物蝕刻以移除間隔物材料，從而允許磊晶生長區延伸至STI區68的表面。
磊晶源極/汲極區92可包含一或多個半導體材料層。舉例而言，磊晶源極/汲極區92可包含第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C。作為所使用的磊晶製程(多個)的結果，半導體材料層92A、92B、及/或92C中之各者均可具有彎曲表面。任意數目之半導體材料層可用於磊晶源極/汲極區92。第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C中之各者均可由不同的半導體材料形成，並可摻雜至不同的摻雜劑濃度。在一些實施例中，第一半導體材料層92A可具有小於第二半導體材料層92B並大於第三半導體材料層92C的摻雜劑濃度。在磊晶源極/汲極區92包含三個半導體材料層的實施例中，可沉積第一半導體材料層92A，第二半導體材料層92B可沉積於第一半導體材料層92A上方，且第三半導體材料層92C可沉積於第二半導體材料層92B上方。
第12D圖圖示一個實施例，其中n型區50N中第一奈米結構52的側壁及p型區50P中第二奈米結構54的側壁係凹的，第一內部間隔物90的外側壁係凹的，且第一內部間隔物90分別自第二奈米結構54及第一奈米結構52的側壁凹陷。如第12D圖中所示，磊晶源極/汲極區92可與第一內部間隔物90接觸地形成，並可延伸超過n型區50N中第二奈米結構54的側壁及p型區50P中第一奈米 結構52的側壁。
在第13A圖至第13C圖中，第一層間介電質(interlayer dielectric，ILD)96分別沉積於第6A圖、第12B圖、及第12A圖中所示的結構上方(第7A圖至第12D圖的製程不會改變第6A圖中所示的橫截面)。第一ILD 96可由介電材料形成，並可藉由任何適合的方法沉積，諸如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)、或FCVD。介電材料可包括磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)、無摻雜矽玻璃(USG)、或類似物。可使用藉由任何可接受製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻終止層(contact etch stop layer，CESL)94設置於第一ILD 96與磊晶源極/汲極區92、遮罩78、及第一間隔物81之間。CESL 94可包含具有不同於上覆第一ILD 96的材料的蝕刻速率的介電材料，諸如氮化矽、氧化矽、氧氮化矽、或類似物。
在第14A圖至第14B圖中，可執行諸如CMP的平坦化製程，以使第一ILD 96的頂表面與虛設閘極76或遮罩78的頂表面平齊。平坦化製程亦可移除虛設閘極76上的遮罩78，及沿遮罩78的側壁的第一間隔物81的部分。在平坦化製程之後，虛設閘極76、第一間隔物81、及第一ILD 96的頂表面在製程變化範圍內保持平齊。因此，虛設閘極76的頂表面經由第一ILD 96曝光。在一些實施例中，可保留遮罩78，在這種情況下，平坦化製程 使第一ILD 96的頂表面與遮罩78及第一間隔物81的頂表面平齊。
在第15A圖及第15B圖中，在一或多個蝕刻步驟中移除虛設閘極76及遮罩78(若存在)，從而形成第二凹槽98。亦移除第二凹槽98中虛設閘極介電質71的部分。在一些實施例中，藉由各向異性乾式蝕刻製程移除虛設閘極76及虛設閘極介電質71。舉例而言，蝕刻製程可包括使用反應氣體(多個)的乾式蝕刻製程，反應氣體以比蝕刻第一ILD 96或第一間隔物81更快的速率選擇性地蝕刻虛設閘極76。各個第二凹槽98曝光及/或上覆奈米結構55的部分，其在隨後完成之nano-FET中充當通道區。充當通道區的奈米結構55的部分設置於磊晶源極/汲極區92的相鄰對之間。在移除期間，當蝕刻虛設閘極76時，虛設閘極介電質71可用作蝕刻終止層。接著，可在移除虛設閘極76之後移除虛設閘極介電質71。
在第16A圖及第16B圖中，移除n型區50N中第一奈米結構52及p型區50P中第二奈米結構54，延伸第二凹槽98。可藉由在p型區50P上方形成遮罩(未顯示)及使用對第一奈米結構52的材料具有選擇性的蝕刻劑執行各向同性蝕刻製程(諸如濕式蝕刻或類似者)來移除第一奈米結構52，而第二奈米結構54、基板50、STI區68與第一奈米結構52相比保持相對未蝕刻。在第一奈米結構52包括例如SiGe、第二奈米結構54A~54C包括例如Si或SiC的實施例中，四甲基氫氧化銨(TMAH)、氫氧 化銨(NH4OH)、或類似物可用於移除n型區50N中第一奈米結構52。
p型區50P中第二奈米結構54可藉由在n型區50N上方形成遮罩(未顯示)及使用對第二奈米結構54的材料具有選擇性的蝕刻劑執行各向同性蝕刻製程(諸如濕式蝕刻或類似者)來移除，而第一奈米結構52、基板50、STI區68與第二奈米結構54相比保持相對未蝕刻。在第二奈米結構54包括例如SiGe、第一奈米結構52包括例如Si或SiC的實施例中，氟化氫、另一基於氟的蝕刻劑、或類似物可用於移除p型區50P中第二奈米結構54。
在其他實施例中，可同時形成n型區50N及p型區50P中的通道區，例如藉由移除n型區50N及p型區50P兩者中的第一奈米結構52，或藉由移除n型區50N及p型區50P兩者中的第二奈米結構54。在此類實施例中，n型nano-FET及p型nano-FET的通道區可具有相同的材料組成物，諸如矽、矽鍺、或類似物。第25A圖、第25B圖、及第25C圖圖示由此類實施例產生的結構，其中p型區50P及n型區50N兩者中的通道區由第二奈米結構54提供，且舉例而言，包含矽。
在第17A圖及第17B圖中，形成用於替換閘極的閘極介電層100。閘極介電層100共形地沉積於第二凹槽98中。在n型區50N中，閘極介電層100可形成於基板50的頂表面及側壁上以及第二奈米結構54的頂表面、側壁、及底表面上，而在p型區50P中，閘極介電層100 可形成於基板50的頂表面及側壁上以及第一奈米結構52的頂表面、側壁、及底表面上。閘極介電層100亦可沉積於第一ILD 96、CESL 94、第一間隔物81、及STI區68的頂表面上。
根據一些實施例，閘極介電層100包含一或多個介電層，諸如氧化物、金屬氧化物、類似物、或其組合。舉例而言，在一些實施例中，閘極介電質可包含介面層101(例如，氧化矽層或類似物)及介面層101上方的高k閘極介電層103(例如，金屬氧化物層)。在一些實施例中，高k閘極介電層103具有大於約7.0的k值，並可包括金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽酸鹽、及其組合。閘極介電層100的結構在n型區50N及p型區50P中可相同或不同。閘極介電層100的形成方法可包括分子束沉積(molecular-beam deposition，MBD)、ALD、PECVD、及類似者。在一些實施例中，介面層101的厚度T1可在約7Å至約25Å的範圍內，且高k閘極介電層103的厚度T2可在約7Å至約35Å的範圍內。在其他實施例中，介面層101及/或高k閘極介電層103可具有不同的厚度。在所示實施例中，可使用共形沉積製程沉積介面層101。在其他實施例中，介面層101可藉由選擇性生長製程形成，以僅使用例如熱氧化製程設置於奈米結構(例如，奈米結構52/54)的表面上。第17C圖圖示熱生長介面層101的替代實施例，其可應用於閘電極形成之所有後續實施例。
n型區50N及p型區50P中閘極介電層100之形成可同時發生，使得各個區域中閘極介電層100由相同的材料形成。在一些實施例中，各個區域中閘極介電層100可藉由不同的製程形成，使得閘極介電層100可為不同的材料及/或具有不同數目的層。當使用不同的製程時，可使用各種遮蔽步驟來遮蔽及曝光適當的區域。
在第18A圖至第21D圖中，閘電極102P及102N(見第20A圖、第20B圖、第21A圖、及第21B圖)分別形成於閘極介電層100上方的p型區50P及n型區50N中，並填充第二凹槽98的剩餘部分。n型區50N及p型區50P中閘電極102之形成可同時發生，使得各個區域中閘電極102由相同的材料形成。在一些實施例中，各個區域中閘電極102可藉由不同的製程形成，使得閘電極102可為不同的材料及/或具有不同數目的層。當使用不同的製程時，可使用各種遮蔽步驟來遮蔽及曝光適當的區域。第18A圖至第20B圖圖示在p型區50P中形成閘電極102的各個層的橫截面圖，而第21A圖至第21D圖圖示在n型區50N中完成的閘電極102的橫截面圖。
閘電極102可包括含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、鈷、釕、鋁、鎢、其組合、或其多層。此外，閘電極102可包括金屬碳化物的一或多層，諸如過渡金屬碳化物，其允許增加功函數金屬調諧靈活性。
參考第18A圖及第18B圖，可選的功函數金屬層105沉積於閘極介電層100上(例如，高k閘極介電層103 上)。可沉積功函數金屬層105以圍繞奈米結構(例如，奈米結構52)中之各者，且功函數金屬層105可進一步沉積於堆疊奈米結構的相鄰者之間(例如，奈米結構52A/52B及/或奈米結構52B/52C之間)的內片區域50I中。在一些實施例中，功函數金屬層105係金屬氮化物層，諸如氮化鈦(TiN)層。功函數金屬層105的形成方法可包括CVD、ALD、PVD、或類似者。在功函數金屬層105為藉由ALD沉積的氮化鈦層的實施例中，可使用含鈦前驅物(例如，TiCl4、或類似物)及含氮前驅物(例如，NH3)形成複數個氮化鈦單層。功函數金屬層105可具有約5Å至約15Å範圍內的厚度T3。可藉由直接在高k閘極介電層103上包括包含金屬氮化物(例如，氮化鈦)的功函數金屬層105來達成優點。舉例而言，功函數金屬層105的金屬氮化物材料可提供與高k閘極介電層103的更穩定的介面，具有更少的懸掛鍵，特別是當功函數金屬層105具有上述厚度範圍內的厚度時。在其他實施例中，可以降低穩定性為代價(例如，更多懸掛鍵，見第26A圖至第26C圖)省略功函數金屬層105。
在第19A圖至第19D圖中，功函數金屬層107沉積於功函數金屬層105(若存在)上，或若省略功函數金屬層105，則沉積於高k閘極介電層103上(見第26A圖至第26C圖)。可沉積功函數金屬層107以圍繞奈米結構(例如，奈米結構52)中之各者，且功函數金屬層107可進一步沉積於堆疊奈米結構的相鄰者之間的內片區域50I 中(例如，奈米結構52A/52B及/或奈米結構52B/52C之間)。在一些實施例中，閘極介電層100、功函數金屬層105、及功函數金屬層107之組合可完全填充自第一奈米結構52跨越至第二奈米結構52的內片區域50I。在一些實施例中(例如，在省略功函數金屬層105的情況下)，閘極介電層100與功函數金屬層107之組合可完全填充自第一奈米結構52跨越至第二奈米結構52的內片區域50I(見第26A圖至第26C圖)。其他組態亦係可能的。
在一些實施例中，功函數金屬層107係包含碳及Ce、Hf、V、Nb、Sc、Y、或Mo的金屬碳化物層。藉由使用具有上述金屬的金屬碳化物層，可在所得裝置中達成臨限電壓調諧的更高靈活性。第19C圖及第19D圖圖示(例如，第19A圖中的區域111的)功函數金屬層107的詳細視圖。在一些實施例中，如第19C圖中所示，功函數金屬層107係完全由包含Ce、Hf、V、Nb、Sc、Y、或Mo的金屬碳化物形成的單層。在其他實施例中，如第19D圖中所示，功函數金屬層107係各個均包含金屬碳化物的多層結構。舉例而言，功函數金屬層107包括包含碳化鈦(TiC)或碳化鉭(TaC)的下部層107A、及包含Ce、Hf、V、Nb、Sc、Y、或Mo的上部層107B。下部層107A可形成於功函數金屬層105(若存在)或閘極介電層100上，而上部層107B可形成於下部層107A上。包含鈦或鉭的下部層107A可促進包含Ce、Hf、V、Nb、Sc、Y、或Mo的上覆上部層107B的沉積製程。
功函數金屬層107之形成方法可包括CVD、ALD、PVD、或類似者。在一些實施例中，沉積製程可在約125°C至約600℃範圍內的溫度下執行。在上述溫度範圍內執行沉積製程可提供優勢。舉例而言，在低於125℃的溫度下執行沉積製程可導致沉積前驅物無法正確反應並形成功函數金屬層107。此外，在高於600℃的溫度下執行沉積製程可由於過度沉積速率而導致的功函數金屬層107的不可接受粗糙度而導致不良的膜品質。沉積製程可進一步在例如0.1托與70托範圍內的壓力下執行。功函數金屬層107可與功函數金屬層105一樣經原位沉積(例如，在同一腔室中且沒有真空環境中斷)，或功函數金屬層107可與功函數金屬層105一樣經非原位沉積(例如，在不同腔室中及/或有真空環境中介中斷)。在功函數金屬層107為多層結構的實施例中，可根據上述製程形成諸層中之各者(例如，層107A及107B)。
在一些實施例中，沉積製程功函數金屬層107使適合的前驅物流動，以便形成包含所需金屬碳化物(多個)的功函數金屬層107。前驅物可包括含碳前驅物(例如，三甲基鋁(TMA,Al(CH3)3或類似物)。前驅物可進一步包括含金屬前驅物，其可根據沉積的金屬碳化物的類型而變化。用於沉積包含Ce、Hf、V、Nb、Sc、Y、或Mo的功函數金屬層107的實例含金屬前驅物分別包括CeCl14、HfCl14、VCl13、NbCl15、ScCl14、YClx、或MoClx，其中「x」表示正整數。此外，用於沉積包含鈦或鉭的功函 數金屬層107的實例含金屬前驅物分別包括TiCl4或TaCl5。其他適合的前驅物可在其他實施例中使用。
接下來，在第20A圖及第20B圖中，在功函數金屬層107上方形成填充金屬109。填充金屬109可為含金屬材料，諸如Co、Ru、Al、W、其組合、其多層、或類似物。填充金屬109之形成可包括使用CVD、ALD、PVD、或類似者的一或多個沉積步驟。填充金屬109可為多層結構或單一層。舉例而言，在填充金屬109包含W的實施例中，填充金屬109可包含無氟鎢(fluorine free tungsten，FFW)層及FFW層上方的低氟鎢(low fluorine tungsten，LFW)層。填充金屬109、功函數金屬層107、及功函數金屬層105(若存在)之組合在p型區50P中提供閘電極102P。在一些實施例中，閘電極102P可具有在約7Å至約25Å範圍內的內片厚度T4(例如，相鄰奈米結構52之間的跨越區域)。
在填充第二凹槽98之後，可執行諸如CMP的平坦化製程，以移除閘極介電層100及閘電極102P的材料的多餘部分，這些多餘部分在第一ILD 96的頂表面上方。因此，閘電極102P及閘極介電層100的材料的剩餘部分形成所得nano-FET的替換閘極結構。閘電極102P與閘極介電層100可統稱為「閘極結構」。第20C圖圖示沿第20B圖的線X-X的閘極結構之俯視圖。第20D圖圖示沿第20B圖的線Y-Y的閘極結構之俯視圖。
第21A圖至第21D圖圖示n型區50N中閘極結 構(例如，包含閘電極102N與閘極介電層100)的橫截面圖。第21C圖及第21D圖圖示第21A圖的區域119的詳細視圖。閘電極102N可包括可選的功函數金屬層113、功函數金屬層115、及填充材料117。在一些實施例中，閘電極102N可具有約7Å至約25Å範圍內的厚度。
可選功函數金屬層113沉積於閘極介電層100上方。可選功函數金屬層113可為金屬氮化物層，金屬氮化物層由類似材料製成，並使用如上所述的關於功函數金屬層105的類似製程。功函數金屬層113可具有與功函數金屬層105相同或不同的材料組成物。功函數金屬層113可具有約5Å至約15Å範圍內的厚度T4。可藉由直接在高k閘極介電層103上包括包含金屬氮化物(例如，氮化鈦)的功函數金屬層113來達成優點。舉例而言，功函數金屬層113的金屬氮化物材料可提供與高k閘極介電層103的更穩定的介面，具有更少的懸掛鍵，特別是當功函數金屬層113的厚度在上述範圍內時。在其他實施例中，可以降低穩定性為代價(例如，更多懸掛鍵，第26A圖至第26C圖)省略功函數金屬層113。
功函數金屬層115沉積於功函數金屬層113(若存在)及閘極介電層100上方。功函數金屬層115可為一或多個金屬碳化物層(多個)，其包含與如上所述的關於功函數金屬層107類似的材料，並由類似製程製成。舉例而言，功函數金屬層115可包含Ce、Hf、V、Nb、Sc、Y、或Mo。功函數金屬層115可為單一層(例如，如由第21C 圖所示)或包含下部層115A與上部層115B之多層結構。下部層115可為包含Ti或Ta的金屬碳化物層，而上部層115B可為包含Ce、Hf、V、Nb、Sc、Y、或Mo的金屬碳化物層。下部層115A可促進上部層115B的生長。功函數金屬層113或115中之至少一者可進一步提供n型功函數金屬層，其包含n型金屬(例如，鋁或類似物)。舉例而言，功函數金屬層115可包括包含碳、鋁、及Ti、Ta、Ce、Hf、V、Nb、Sc、Y、或Mo的合金的金屬碳化物層。
填充材料117可由與上述關於填充金屬109的類似材料形成，並使用類似製程形成。填充材料117可具有與填充金屬109相同或不同的材料組成物。
在第22A圖至第22C圖中，閘極結構(包括閘極介電層100與相應上覆閘電極102N/102P)係凹陷的，以便在閘極結構的直接上方及第一間隔物81的相對部分之間形成凹槽。將包含介電材料(諸如氮化矽、氧氮化矽、或類似物)的一或多層的閘極遮罩104填充於凹槽中，接著進行平坦化製程以移除在第一ILD 96上方延伸的介電材料的多餘部分。隨後形成之閘極觸點(諸如閘極觸點114，下文將參考第24A圖及第24B圖討論)穿透閘極遮罩104以接觸凹陷閘電極102的頂表面。
如第22A圖至第22C圖中所示，第二ILD 106沉積於第一ILD 96及閘極遮罩104上方。在一些實施例中，第二ILD 106係藉由FCVD形成的可流動膜。在一 些實施例中，第二ILD 106由諸如PSG、BSG、BPSG、USG、或類似物的介電材料形成，並可藉由諸如CVD、PECVD、或類似者的任何適合方法來沉積。
在第23A圖至第23C圖中，第二ILD 106、第一ILD 96、CESL 94、及閘極遮罩104經蝕刻以形成第三凹槽108，曝光磊晶源極/汲極區92及/或閘極結構的表面。第三凹槽108可藉由使用各向異性蝕刻製程(諸如RIE、NBE、或類似者)進行蝕刻來形成。在一些實施例中，第三凹槽108可使用第一蝕刻製程蝕刻穿過第二ILD 106及第一ILD 96；可使用第二蝕刻製程蝕刻穿過閘極遮罩104；接著可使用第三蝕刻製程蝕刻穿過CESL 94。可在第二ILD 106上方形成並圖案化諸如光阻劑的遮罩，以自第一蝕刻製程及第二蝕刻製程遮蔽第二ILD 106的部分。在一些實施例中，蝕刻製程可過度蝕刻，因此，第三凹槽108延伸至磊晶源極/汲極區92及/或閘極結構中，且第三凹槽108的底部可與磊晶源極/汲極區92及/或閘極結構平齊(例如，處於相同位準，或與基板具有相同的距離)、或低於磊晶源極/汲極區92及/或閘極結構(例如，更接近基板)。儘管第19B圖將第三凹槽108圖示為將磊晶源極/汲極區92與閘極結構曝光於相同的橫截面中，但在各種實施例中，磊晶源極/汲極區92與閘極結構可曝光於不同的橫截面中，從而降低隨後形成之觸點的短路風險。在形成第三凹槽108之後，在磊晶源極/汲極區92上方形成矽化物區110。在一些實施例中，矽化物區110藉由首 先在磊晶源極/汲極區92的經曝光部分上方沉積能夠與下伏磊晶源極/汲極區92的半導體材料(例如，矽、矽鍺、鍺)反應以形成矽化物區或鍺化物區的金屬(未顯示)(諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬，稀土金屬或其合金)、接著執行熱退火製程以形成矽化物區110。接著，例如藉由蝕刻製程移除經沉積金屬的未反應部分。儘管矽化物區110稱為矽化物區，但矽化物區110亦可為鍺化物區或鍺化矽區(例如，包含矽化物及鍺化物的區域)。在一個實施例中，矽化物區110包含TiSi，且厚度在約2nm與約10nm之間的範圍內。
接下來，在第24A圖至第24C圖中，觸點112及114(亦可稱為接觸插座)形成於第三凹槽108中。觸點112及114可各個包含一或多個層，諸如阻障層、擴散層、及填充材料。舉例而言，在一些實施例中，觸點112及114各個包括阻障層及導電材料，並電耦合至下伏導電特徵(例如，所示實施例中的閘極結構102及/或矽化物區110)。觸點112電耦合至閘極結構102並可稱為閘極觸點，而觸點114電耦合至矽化物區110並可稱為源極/汲極觸點。阻障層可包括鈦、氮化鈦、鉭、氮化鉭、或類似物。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似物。可執行諸如CMP的平坦化製程，以自第二ILD 106的表面移除多餘材料。
因此，可形成具有金屬碳化物功函數金屬層的各種電晶體結構，以在臨限電壓調諧中提供改善的靈活性。儘 管第2圖至第24C圖圖示具有特定組態的電晶體，但其他組態亦係可能的。舉例而言，奈米結構52及/或54中之各者的形狀可不同，諸如在其他實施例中為圓角。可藉由調整用於形成奈米結構52/54的蝕刻製程(多個)來達成圓角形狀。第29圖圖示沿第1圖的橫截面A-A的橫截面圖，其中奈米結構52/54具有圓角橫截面。如下所述，可在閘電極102N/102P中之各者中包括額外的或更少的功函數金屬層。
第25A圖至第25C圖圖示根據一些替代實施例的裝置之橫截面圖。第25A圖圖示第1圖中所示的參考橫截面A-A'。第25B圖圖示第1圖中所示的參考橫截面B-B'。第25C圖圖示第1圖中所示的參考橫截面C-C'。在第25A圖至第25C圖中，類似的參考數字指示由類似製程形成的類似元件，如第24A圖至第24C圖的結構。然而，在第25A圖至第25C圖中，n型區50N及p型區50P中通道區包含同一材料。舉例而言，包含矽的第二奈米結構54為p型區50P中p型nano-FET及n型區50N中n型nano-FET提供通道區。舉例而言，可藉由同時自p型區50P及n型區50N移除第一奈米結構52來形成第25A圖至第25C圖的結構；在p型區50P中第二奈米結構54周圍沉積閘極介電質100及閘電極102P(例如，適於p型nano-FET的閘電極)；及在n型區50N中第二奈米結構54周圍沉積閘極介電質100及閘電極102N(例如，適於n型nano-FET的閘電極)。在此類實施例中，如上所述， 磊晶源極/汲極區92的材料在n型區50N中可不同於p型區50P。
第26A圖至第26C圖圖示根據一些替代實施例的裝置之橫截面圖。第26A圖圖示第1圖中所示的參考橫截面A-A'。第26B圖圖示第1圖中所示的參考橫截面B-B'。第26C圖圖示第1圖中所示的參考橫截面C-C'。在第26A圖至第26C圖中，類似的參考數字指示由類似製程形成的類似元件，如第24A圖至第24C圖的結構。然而，在第26A圖至第26C圖中，可省略功函數金屬層105及113(例如，金屬氮化物層)，且n型區50N及p型區50P中通道區包含同一材料。舉例而言，功函數金屬層107與閘極介電層100可共同填充p型區50P中相鄰奈米結構54之間的整個區域，而功函數金屬層115與閘極介電層100可共同填充n型區50N中相鄰奈米結構54之間的整個區域。
第27A圖至第27C圖圖示根據一些替代實施例的裝置之橫截面圖。第27A圖圖示第1圖中所示的參考橫截面A-A'。第27B圖圖示第1圖中所示的參考橫截面B-B'。第27C圖圖示第1圖中所示的參考橫截面C-C'。在第27A圖至第27C圖中，類似的參考數字指示由類似製程形成的類似元件，如第24A圖至第24C圖的結構。然而，在第27A圖至第27C圖中，功函數金屬層105及113(例如，金屬氮化物層)可省略；額外功函數金屬層121、123、125、及127可包括於閘極結構中，且n型區50N及p型區50P 中通道區包含同一材料。舉例而言，p型區50P中閘電極102P可包括功函數金屬層107上方的額外功函數金屬層121及功函數金屬層121上方的功函數金屬層123。功函數金屬層121可為金屬氮化物層(例如，包含氮化鈦或類似物)，其包含與上述功函數金屬層105類似的材料，並以類似的方式形成(見第18A圖及第18B圖)。功函數金屬層121可如功函數金屬層107一樣經原位沉積(例如，在同一腔室中且沒有真空環境中斷)，或功函數金屬層121可如功函數金屬層107一樣經非原位沉積(例如，在不同腔室中及/或有中介真空環境中斷)。功函數金屬層123可為金屬碳化物層(例如，包含Ti、Ta、Ce、Hf、V、Nb、Sc、Y、Mo、或類似物)，其包含與功函數金屬層107類似的材料，並以類似的方式形成。功函數金屬層123可如功函數金屬層121一樣經原位沉積(例如，在同一腔室中且沒有真空環境中斷)，或功函數金屬層123可如功函數金屬層121一樣經非原位沉積(例如，在不同腔室中及/或有中介真空環境中斷)。此外，n型區50N中閘電極102N可包括功函數金屬層115上方的額外功函數金屬層125及功函數金屬層125上方的功函數金屬層127。功函數金屬層125可為金屬氮化物層(例如，包含氮化鈦或類似物)，其包含與上述功函數金屬層113類似的材料，並以類似的方式形成(見第21A圖及第21B圖)。功函數金屬層125可如功函數金屬層115一樣經原位沉積(例如，在同一腔室中且沒有真空環境中斷)，或功函數金屬層125可如功 函數金屬層115一樣經非原位沉積(例如，在不同腔室中及/或有中介真空環境中斷)。功函數金屬層127可為金屬碳化物層(例如，包含Ti、Ta、Ce、Hf、V、Nb、Sc、Y、Mo、或類似物)，其包含與功函數金屬層115類似的材料，並以類似的方式形成。功函數金屬層127可如功函數金屬層125一樣經原位沉積(例如，在同一腔室中且沒有真空環境中斷)，或功函數金屬層127可如功函數金屬層125一樣經非原位沉積(例如，在不同腔室中及/或有中介真空環境中斷)。
第28A圖至第28C圖圖示根據一些替代實施例的裝置之橫截面圖。第28A圖圖示第1圖中所示的參考橫截面A-A'。第28B圖圖示第1圖中所示的參考橫截面B-B'。第28C圖圖示第1圖中所示的參考橫截面C-C'。在第28A圖至第28C圖中，類似的參考數字指示由類似製程形成的類似元件，如第24A圖至第24C圖的結構。然而，在第28A圖至第28C圖中，額外功函數金屬層131及133可包括於閘極結構中，且n型區50N及p型區50P中通道區包含同一材料。舉例而言，在p型區50P中，可在功函數金屬層107上方形成額外功函數金屬層131。功函數金屬層131可為金屬氮化物層(例如，包含氮化鈦或類似物)，其包含與功函數金屬層105類似的材料，並以類似的方式形成。功函數金屬層131可如功函數金屬層107一樣經原位沉積(例如，在同一腔室中且沒有真空環境中斷)，或功函數金屬層131可如功函數金屬層107一樣經非原位沉積 (例如，在不同腔室中及/或有中介真空環境中斷)。在n型區50N中，可在功函數金屬層115上方形成額外功函數金屬層133。功函數金屬層133可如功函數金屬層115一樣經原位沉積(例如，在同一腔室中且沒有真空環境中斷)，或功函數金屬層133可如功函數金屬層115一樣經非原位沉積(例如，在不同腔室中及/或有中介真空環境中斷)。功函數金屬層133可為金屬氮化物層(例如，包含氮化鈦或類似物)，其包含與功函數金屬層113類似的材料，並以類似的方式形成。
本文中的各種實施例包括具有功函數金屬層的閘極結構，其包含金屬碳化物。舉例而言，金屬碳化物可包含Ce、Hf、V、Nb、Sc、YC、Hf、或Mo。在一些實施例中，金屬碳化物層可獨佔地用作閘極結構中的功函數金屬。在一些實施例中，金屬碳化物層可與一或多個其他功函數金屬(例如，一或多個TiN層)組合使用，以在閘極結構中提供多個功函數金屬層。作為使用不同的金屬碳化物作為功函數金屬的結果，功函數調諧可更精確地達成。
在一些實施例中，半導體裝置包括半導體基板；半導體基板上方的垂直堆疊奈米結構集合；第一源極/汲極區；及第二源極/汲極區。垂直堆疊奈米結構集合沿第一橫截面在第一源極/汲極區與第二源極/汲極區之間延伸。裝置進一步包括沿第二橫截面包圍垂直堆疊奈米結構集合的閘極結構，其中第二橫截面沿閘極結構的縱軸。閘極結構包含：包圍垂直堆疊奈米結構集合中之各者的閘極介電質；閘極 介電質上方的第一金屬碳化物層，其中第一金屬碳化物層包含Ce、Hf、V、Nb、Sc、Y、或Mo；及第一金屬碳化物層上方的閘極填充材料。可選地，在一個實施例中，裝置進一步包括第一金屬碳化物層與閘極介電質之間的第一金屬氮化物層。可選地，在一個實施例中，第一金屬氮化物層包含氮化鈦。可選地，在一個實施例中，裝置進一步包括第一金屬碳化物層上方的第二金屬氮化物層。可選地，在一個實施例中，裝置進一步包括第一金屬碳化物層與閘極介電質之間的第二金屬碳化物層，其中第二金屬碳化物層包含與第一金屬碳化物層不同的金屬元素。可選地，在一個實施例中，第二金屬碳化物層包含碳化鈦或碳化鉭。可選地，在一個實施例中，裝置進一步包括第一金屬碳化物層上方的第三金屬氮化物層；及第三金屬氮化物層上方的第三金屬碳化物層，其中閘極填充材料設置於第一金屬碳化物層上方。可選地，在一個實施例中，第三金屬碳化物層包含Ti、Ta、Ce、Hf、V、Nb、Sc、Y、或Mo。
在一些實施例中，半導體裝置包括複數個通道區；第一源極/汲極區，包含第一半導體材料層及第一半導體材料層上方的第二半導體材料，其中第一半導體材料層的表面係彎曲的；第二源極/汲極區，其中複數個通道區在第一源極/汲極區與第二源極/汲極區之間延伸；圍繞複數個通道區中之各者的閘極結構。閘極結構包含：閘極介電質；閘極介電質上方的第一金屬氮化物層；第一金屬氮化物層上方的第一金屬碳化物層，其中第一金屬碳化物層的金屬 元素為Ce、Hf、V、Nb、Sc、Y、或Mo；及第一金屬碳化物層上方的閘極填充材料。可選地，在一個實施例中，裝置進一步包括第一金屬碳化物層與第一金屬氮化物層之間的第二金屬碳化物層，其中第一金屬碳化物層的金屬元素不同於第二金屬碳化物層的金屬元素。可選地，在一個實施例中，裝置進一步包括第一金屬碳化物層上方的第二金屬氮化物層。可選地，在一個實施例中，第一金屬氮化物層具有5Å至15Å範圍內的厚度。可選地，在一個實施例中，閘極介電質、第一金屬氮化物層、及第一金屬碳化物層完全填充第一區域，第一區域自多個通道區的第一通道區跨越至複數個通道區的第二通道區。可選地，在一個實施例中，閘極介電質包含：介面層；及介面層上方的高k介電質。
在一些實施例中，一種方法包括在半導體鰭片的側壁上方並沿側壁沉積高k閘極介電層；在高k閘極介電層上方沉積第一功函數金屬，其中沉積第一功函數金屬包含使第一含碳前驅物及第一含金屬前驅物流動，其中第一含金屬前驅物包含Ce、Hf、V、Nb、Sc、Y、或Mo；及在第一功函數金屬上方沉積填充金屬。可選地，在一個實施例中，方法進一步包括在沉積第一功函數金屬之前在高k閘極介電層上方沉積第二功函數金屬，其中沉積第二功函數金屬包含使第二含碳前驅物及第二含金屬前驅物流動，其中第二含金屬前驅物包含鈦或鉭。可選地，在一個實施例中，方法進一步包括在沉積第一功函數金屬之前在高k 閘極介電層上方沉積第三功函數金屬，其中沉積第三功函數金屬包含使含氮前驅物及第三含金屬前驅物流動。可選地，在一個實施例中，第三含金屬前驅物包含鈦。可選地，在一個實施例中，第一含金屬前驅物包含TaCl5、CeC14、HfC14、VC13、NbC15、ScC14、YClx、或MoClx。可選地，在一個實施例中，方法進一步包括在第一功函數金屬上方沉積第四功函數金屬，其中沉積第四功函數金屬包含使含氮前驅物及第四含金屬前驅物流動。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
20:分隔器
50:基板
50N:n型區
50P:p型區
51A,51B,51C:半導體層
53A,53B,53C:半導體層
64:多層堆疊

Claims (10)

  1. 一種半導體裝置，包含：一半導體基板；一垂直堆疊奈米結構集合，在該半導體基板上方；一第一源極/汲極區；一第二源極/汲極區，其中該垂直堆疊奈米結構集合沿一第一橫截面在該第一源極/汲極區與該第二源極/汲極區之間延伸；以及一閘極結構，沿一第二橫截面包圍該垂直堆疊奈米結構集合，其中該第二橫截面沿該閘極結構的一縱軸，且其中該閘極結構包含：一閘極介電質，包圍該垂直堆疊奈米結構集合的複數個奈米結構中之各者；一第一金屬碳化物層，在該閘極介電質上方，其中該第一金屬碳化物層包含Ce、V、Nb、Sc、Y、或Mo；以及一閘極填充材料，在該第一金屬碳化物層上方。
  2. 如請求項1所述之半導體裝置，進一步包含：一第一金屬氮化物層，該第一金屬氮化物層在該第一金屬碳化物層與該閘極介電質之間。
  3. 如請求項2所述之半導體裝置，進一步包含：一第二金屬氮化物層，該第二金屬氮化物層在該第一金屬 碳化物層上方。
  4. 如請求項1所述之半導體裝置，進一步包含：一第二金屬碳化物層，該第二金屬碳化物層在該第一金屬碳化物層與該閘極介電質之間，其中該第二金屬碳化物層包含與該第一金屬碳化物層不同的一金屬元素。
  5. 一種半導體裝置，包含：複數個通道區；一第一源極/汲極區，包含一第一半導體材料層及一第二半導體材料，該第二半導體材料在該第一半導體材料層上方，其中該第一半導體材料層的一表面係彎曲的；一第二源極/汲極區，其中該些通道區在該第一源極/汲極區與該第二源極/汲極區之間延伸；以及一閘極結構，圍繞該些通道區中之各者，其中該閘極結構包含：一閘極介電質；一第一金屬氮化物層，在該閘極介電質上方；一第一金屬碳化物層，在該第一金屬氮化物層上方，其中該第一金屬碳化物層的一金屬元素為Ce、V、Nb、Sc、Y、或Mo；以及一閘極填充材料，在該第一金屬碳化物層上方。
  6. 如請求項5所述之半導體裝置，其中該閘極 介電質、該第一金屬氮化物層、及該第一金屬碳化物層完全填充一第一區域，該第一區域自該些通道區的一第一通道區跨越至該些通道區的一第二通道區。
  7. 如請求項5所述之半導體裝置，其中該閘極介電質包含：一介面層；以及一高k介電質，在介面層上方。
  8. 一種製造半導體裝置的方法，包含：在一半導體鰭片上方並沿其多個側壁沉積一高k閘極介電層；在該高k閘極介電層上方沉積一第一功函數金屬，其中沉積該第一功函數金屬包含使一第一含碳前驅物及一第一含金屬前驅物流動，其中該第一含金屬前驅物包含Ce、V、Nb、Sc、Y、或Mo；以及在該第一功函數金屬上方沉積一填充金屬。
  9. 如請求項8所述的方法，進一步包含：在沉積該第一功函數金屬之前，在該高k閘極介電層上方沉積一第二功函數金屬，其中沉積該第二功函數金屬包含使一第二含碳前驅物及一第二含金屬前驅物流動，其中該第二含金屬前驅物包含鈦或鉭。
  10. 如請求項8所述的方法，進一步包含：在沉積該第一功函數金屬之前，在該高k閘極介電層上方沉積一第三功函數金屬，其中沉積該第三功函數金屬包含使一含氮前驅物及一第三含金屬前驅物流動。
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