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CN119907294A - 纳米fet中的硅锗表面处的基于氮化物的钝化层 - Google Patents

纳米fet中的硅锗表面处的基于氮化物的钝化层 Download PDF

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CN119907294A
CN119907294A CN202411065717.4A CN202411065717A CN119907294A CN 119907294 A CN119907294 A CN 119907294A CN 202411065717 A CN202411065717 A CN 202411065717A CN 119907294 A CN119907294 A CN 119907294A
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semiconductor
drain
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刘镇玮
蔡济印
游明华
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及纳米FET中的硅锗表面处的基于氮化物的钝化层。在产生纳米FET的方法中，在鳍中形成源极和漏极第一沟槽，该鳍包括交替形成在彼此之上的多个第一纳米结构和多个第二纳米结构。第一半导体层被沉积在源极和漏极第一沟槽的底部部分并且延伸到最底部纳米结构。在源极和漏极第一沟槽中在多个第一纳米结构的侧壁之上形成侧壁钝化层，并且在多个第二纳米结构的侧壁上形成内部间隔件。在第一半导体层之上在源极和漏极第一沟槽中沉积第二半导体层以覆盖第一纳米结构的侧壁钝化层。

Description

纳米FET中的硅锗表面处的基于氮化物的钝化层
技术领域
本公开涉及纳米FET中的硅锗表面处的基于氮化物的钝化层。
背景技术
半导体器件被用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机、以及其他电子设备。半导体器件通常是通过如下方式来制作的：在半导体衬底之上依次沉积绝缘或电介质层、导电层和半导体材料层，并且使用光刻术对各种材料层进行图案化，以在其上形成电路组件和元件。半导体行业通过不断缩小最小特征尺寸来持续改善各种电子组件(例如，晶体管、二极管、电阻器、电容器，等等)的集成密度，这允许更多的组件被集成到给定的区域中。然而，随着最小特征尺寸的减小，出现了应当解决的额外问题。
发明内容
根据本公开的一个实施例，提供了一种形成半导体器件的方法，包括：在第一鳍中形成源极和漏极第一沟槽，其中，所述第一鳍包括交替形成在彼此之上的多个第一纳米结构和多个第二纳米结构；在所述多个第二纳米结构的侧壁上形成内部间隔件；在源极和漏极第一沟槽的底部部分沉积第一半导体层，其中，所述第一半导体层延伸到最底部纳米结构；在所述源极和漏极第一沟槽中在所述多个第一纳米结构的侧壁之上形成侧壁钝化层；并且在所述第一半导体层之上在所述源极和漏极第一沟槽中沉积第二半导体层，其中，所述第二半导体层在所述源极和漏极第一沟槽的侧壁处覆盖第一纳米结构的侧壁钝化层。
根据本公开的一个实施例，提供了一种形成半导体器件的方法，包括：在半导体鳍中形成源极/漏极沟槽，其中，所述半导体鳍包括交替形成在彼此之上的多个第一纳米结构和多个第二纳米结构；在源极/漏极沟槽的底部部分沉积第一SiGe层，其中，所述第一SiGe层延伸到最底部纳米结构；在所述源极/漏极沟槽中在所述多个第一纳米结构的侧壁之上形成侧壁钝化层；并且在所述第一SiGe层之上在所述源极/漏极沟槽中沉积第二SiGe层，其中，所述第二SiGe层在所述源极/漏极沟槽的侧壁处覆盖一个或多个第一纳米结构的侧壁钝化层。
根据本公开的一个实施例，提供了一种半导体器件，包括：第一半导体鳍，在半导体衬底之上，其中，所述第一半导体鳍包括多个第一纳米结构；栅极电极，围绕所述多个第一纳米结构中的每一者；源极和漏极区域，在所述第一半导体鳍中，其中，所述源极和漏极区域中的每一者包括：第一半导体层，其中，所述第一半导体层覆盖所述多个第一纳米结构中的至少一者；以及侧壁钝化层，在所述多个第一纳米结构中的所述至少一者的侧壁上，其中，所述侧壁钝化层在所述第一半导体层和所述多个第一纳米结构中的所述至少一者之间。
附图说明
当与附图一起阅读时，从接下来的详细描述中将最好地理解本公开的各方面。注意，根据行业内的标准做法，各种特征不是按比例绘制的。事实上，为了论述的清晰，各种特征的尺寸可被任意增大或减小。
图1图示了根据本公开的一些实施例的三维视图中的纳米结构场效应晶体管(nano-FET)的示例。
图2、图3、图4和图5是根据本公开的一些实施例的在制造纳米FET时的中间阶段的图1中所示的截面A-A'视图。
图6A和图6B是根据本公开的一些实施例的在制造纳米FET时的中间阶段的图1中所示的截面B-B'视图。
图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图12D、图12E、图12F、图12G、图13A、图13B、图13C、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B和图20C是根据本公开的一些实施例的在制造纳米FET时的中间阶段的截面视图。
图21A、图21B和图21C是根据本公开的一些实施例的纳米FET的截面视图。
图22A和图22B是根据本公开的一些实施例的纳米FET的截面视图。
图23A、图23B和图23C图示了根据本公开的一些实施例的在衬底上制造两个或更多个纳米FET的源极/漏极区域时的中间阶段的截面视图。
图24A、图24B、图25A、图25B、图26A、图26B、图27A和图27B图示了根据本公开的一些实施例的纳米FET的源极/漏极区域中的钝化层的截面视图。
图28图示了根据本公开的一些实施例的用于制造纳米FET的过程的流程图。
具体实施方式
以下公开内容提供了许多不同的实施例，或者示例，用于实现本发明的不同特征。为了简化本公开，下文描述了组件和布置的具体示例。当然，这些只是示例，而并不打算是限制性的。例如，在接下来的描述中，在第二特征上方或第二特征上形成第一特征可包括其中第一和第二特征被形成为直接接触的实施例，也可包括在第一和第二特征之间可形成额外特征，从而使得第一和第二特征可能不是直接接触的实施例。此外，本公开可以在各种示例中重复参考数字和/或字母。这种重复是为了简单清晰，而其本身并不规定所论述的各种实施例和/或配置之间的关系。
另外，空间相关术语，例如“在下面”、“低于”、“下部的”、“高于”、“上部的”之类的，在本文中为了容易描述起见可被用来描述如附图中所示的一个元素或特征与另(一个或多个)元素或(一个或多个)特征的关系。除了附图中所描绘的方位以外，空间相关术语还打算涵盖设备在使用或操作中的不同方位。装置可处在其他方位(旋转90度或在其他方位)并且本文使用的空间相关描述可类似地被相应地解释。
在各种实施例中，在纳米FET中，在源极/漏极区域和一个或多个沟道(例如，纳米片)之间产生的钝化层可减小纳米FET的源极-漏极电流。在衬底的不同位置，可以创建不同的纳米FET，并且在源极/漏极区域和沟道之间产生不同数目的钝化层。从而，在衬底的不同位置，纳米FET的源极-漏极电流可能不同。
另外，在产生源极/漏极区域的过程中，使用沉积和/或蚀刻，源极/漏极区域元素可能会在沉积期间移动到沟道区域中，或者蚀刻可能会改变沟道区域尺寸，从而可能影响临界尺寸。因此，可在源极/漏极区域和沟道区域之间使用钝化层，以防止元素在源极/漏极区域之间迁移和/或防止对临界尺寸的修改。
实施例是在包括纳米FET的管芯这一特定情境中描述的。然而，各种实施例可被应用到包括其他类型的晶体管(例如，鳍式场效应晶体管(fin field-effect transistor，finFET)、平面晶体管，等等)的管芯，以代替纳米FET或与之相结合。
图1图示了根据本公开的一些实施例的三维视图中的纳米结构场效应晶体管(nano-FET)的示例。图1在三维视图中示出了纳米FET(例如，纳米线FET、纳米片FET(Nano-FET)，等等)的示例，为了图示的清晰起见，省略了纳米FET的一些特征。纳米FET可以是纳米片场效应晶体管(nanosheet field-effect transistor，NSFET)、纳米线场效应晶体管(nanowire field-effect transistor，NWFET)、栅极全包围场效应晶体管(gate-all-around field-effect transistor，GAAFET)，等等。
纳米FET包括衬底50(例如，半导体衬底)上的鳍66上方的纳米结构55(例如，纳米片、纳米线，等等)，其中纳米结构55充当纳米FET的沟道区域。纳米结构55可包括p型纳米结构、n型纳米结构或者其组合。隔离区域68被布置在相邻鳍66之间，鳍66可从相邻隔离区域68之间突出于其上。虽然隔离区域68被描述/图示为与衬底50分离，但如本文所使用的，术语“衬底”可以仅指半导体衬底或者指半导体衬底和隔离区域的组合。此外，虽然鳍66的底部部分被图示为是与衬底50一起的单个连续材料，但鳍66的底部部分和/或衬底50也可包括单个材料或多个材料。在这个上下文中，鳍66指的是在相邻的隔离区域68之间延伸的部分。
栅极电介质层100在鳍66的顶表面上方，并且沿着纳米结构55的顶表面、侧壁和底表面。栅极电极102(例如，电极)在栅极电介质层100的上方，以产生栅极结构。外延源极/漏极区域92被布置在栅极电介质层100和栅极电极102的相对侧的鳍66上。外延源极/漏极区域92可以指源极或漏极，取决于上下文单独或共同指代。
图1进一步图示了在后面的附图中使用的参考截面。截面A-A’是沿着栅极电极102的纵轴的，并且在例如与纳米FET的外延源极/漏极区域92之间的电流流动的方向垂直的方向上。截面B-B’垂直于截面A-A’，并且平行于纳米FET的鳍66的纵轴并且在例如纳米FET的外延源极/漏极区域92之间的电流流动的方向上。截面C-C’与截面A-A’平行，并且延伸通过纳米FET的外延源极/漏极区域82。为了清晰起见，后续附图参考了这些参考截面。
本文论述的一些实施例是在利用栅极后制(gate-last)工艺形成的纳米FET的情境中论述的。在其他实施例中，可以使用栅极先制(gate-first)工艺。另外，一些实施例设想到了在平面器件中使用的方面，例如平面FET或鳍式场效应晶体管(FinFET)中。
图2、图3、图4和图5是根据本公开的一些实施例的在制造纳米FET时的中间阶段的图1中所示的截面A-A'视图。在图2中，提供了衬底50。衬底50可以是半导体衬底，例如块状半导体、绝缘体上的半导体(semiconductor-on-insulator，SOI)衬底，等等，其可以是掺杂的(例如，用p型或n型掺杂物掺杂)或者未掺杂的。衬底50可以是晶圆，例如硅晶圆。一般而言，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如隐埋氧化物(buried oxide，BOX)层、氧化硅层，等等。绝缘体层被设在衬底上，通常是硅或玻璃衬底。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟的合金半导体；或者这些的组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可用于形成n型器件，例如NMOS晶体管，例如，n型纳米FET，而p型区域50P可用于形成p型器件，例如PMOS晶体管，例如，p型纳米FET。n型区域50N可以与p型区域50P物理分离(如分隔物20所示)，并且任意数目的器件特征(例如，其他有源器件、掺杂区域、隔离结构，等等)可被布置在n型区域50N和p型区域50P之间。虽然图示了一个n型区域50N和一个p型区域50P，但可以提供任意数目的n型区域50N和p型区域50P。
在图2中，还可以在衬底50上方形成多层堆叠64。多层堆叠64包括第一半导体层51A、51B和51C(统称为第一半导体层51)和第二半导体层53A、53B和53C(统称为第二半导体层53)的交替层。为便于图示，如下文更详细地论述的，第二半导体层53将被去除，并且第一半导体层51将被图案化，以在p型区域50P中形成纳米FET的沟道区域。另外，第一半导体层51将被去除，并且第二半导体层53将被图案化，以在n型区域50N中形成纳米FET的沟道区域。然而，在一些实施例中，第一半导体层51可被去除，并且第二半导体层53可被图案化以在n型区域50N中形成纳米FET的沟道区域，并且第二半导体层53可被去除，并且第一半导体层51可被图案化以在p型区域50P中形成纳米FET的沟道区域。
在另外的其他实施例中，第一半导体层51可被去除，并且第二半导体层53可被图案化，以在n型区域50N和p型区域50P两者中都形成纳米FET的沟道区域。在其他实施例中，第二半导体层53可被去除，并且第一半导体层51可被图案化，以在n型区域50N和p型区域50P两者中都形成纳米FET的沟道区域。在这样的实施例中，n型区域50N和p型区域50P两者中的沟道区域都可以具有相同的材料成分(例如，硅，或另一种半导体材料)并且被同时形成。
为了例示，多层堆叠64被图示为包括第一半导体层51和第二半导体层53的每一者的三层。在一些实施例中，多层堆叠64可包括任意数目的第一半导体层51和第二半导体层53。多层堆叠64的每一层可以使用诸如化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layer deposition，ALD)、气相外延(vapor phase epitaxy，VPE)、分子束外延(molecular beam epitaxy，MBE)之类的工艺来外延地生长。在各种实施例中，第一半导体层51可以由适用于p型纳米FET的第一半导体材料(例如，硅锗或类似材料)形成，并且第二半导体层53可以由适用于n型纳米FET的第二半导体材料(例如，硅、碳化硅或类似材料)形成。为了例示，多层堆叠64被图示为具有适用于p型纳米FET的最底部半导体层。在一些实施例中，可将多层堆叠64形成为使得最底层是适用于n型纳米FET的半导体层。
第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。因此，可以在不显著去除n型区域50N中的第二半导体材料的第二半导体层53的情况下去除第一半导体材料的第一半导体层51，从而允许第二半导体层53被图案化以形成n型纳米FET的沟道区域。类似地，可以在不显著去除p型区域50P中的第一半导体材料的第一半导体层51的情况下去除第二半导体材料的第二半导体层53，从而允许第一半导体层51被图案化以形成p型纳米FET的沟道区域。
如图3所示，根据一些实施例，在衬底50中形成鳍66，并且在多层堆叠64中形成纳米结构55。在一些实施例中，可通过在多层堆叠64和衬底50中蚀刻沟槽来分别在多层堆叠64和衬底50中形成纳米结构55和鳍66。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(reactive ion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)，等等，或者这些的组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠64形成纳米结构55可进一步从第一半导体层51定义第一纳米结构52A、52B和52C(统称为第一纳米结构52)，并且从第二半导体层53定义第二纳米结构54A、54B和54C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可进一步被统称为纳米结构55。
可以通过任何适当的方法对鳍66和纳米结构55进行图案化。例如，可以使用一个或多个光刻工艺对鳍55和纳米结构55进行图案化，包括双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合了光刻和自对准工艺，允许了创建的图案具有例如比否则使用单一的直接光刻工艺可获得的更小的间距。例如，在一个实施例中，牺牲层被形成在衬底上方，并且被使用光刻工艺来进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且剩余的间隔件随后可被用来对鳍66进行图案化。
图3出于例示目的将n型区域50N和p型区域50P中的鳍66图示为具有基本相等的宽度。在一些实施例中，n型区域50N中的鳍66的宽度可能比p型区域50P中的鳍66更大或更薄。另外，虽然每个鳍66和纳米结构55始终被图示为具有一致的宽度，但在其他实施例中，鳍66和/或纳米结构55可具有锥形侧壁，从而每个鳍66和/或纳米结构55的宽度在朝向衬底50的方向上持续增大。在这样的实施例中，每个纳米结构55可以具有不同的宽度，并且呈梯形。
在图4中，可在鳍66附近形成浅沟隔离(shallow trench isolation，STI)区域68。可通过在衬底50、鳍66和纳米结构55上方以及相邻鳍66之间沉积绝缘材料来形成STI区域68。绝缘材料可以是氧化物，例如氧化硅、氮化物，等等，或者是这些的组合，并且可以通过高密度等离子体CVD(high-density plasma CVD，HDP-CVD)、可流动CVD(flowable CVD，FCVD)等等或者这些的组合来形成。可以使用由任何可接受的工艺形成的其他绝缘材料。在图示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成了绝缘材料，则可以执行退火工艺。在一实施例中，绝缘材料的形成使得多余的绝缘材料覆盖了纳米结构55。虽然绝缘材料被图示为单层，但一些实施例可以利用多层。例如，在一些实施例中，首先可以沿着衬底50、鳍66和纳米结构55的表面形成衬砌(未单元图示)。此后，可以在衬砌上方形成填充材料，例如上文论述的那些。
然后对绝缘材料应用去除工艺，以去除纳米结构55上方的多余绝缘材料。在一些实施例中，可以利用平整工艺，例如化学机械抛光(chemical mechanical polish，CMP)、回蚀工艺、这些的组合，等等。平整工艺使得纳米结构55暴露，这样在平整工艺完成之后，纳米结构55和绝缘材料的顶表面是平齐的。
然后使绝缘材料凹陷，以形成STI区域68。绝缘材料被凹陷，以使得n型区域50N和p型区域50P中的鳍66的上部从相邻STI区域68之间突出。另外，STI区域68的顶表面可具有如图所示的平坦表面、凸起表面、凹入表面(例如，凹陷)，或者这些的组合。STI区域68的顶表面可以通过适当的蚀刻被形成为平坦、凸起和/或凹入的。可以使用可接受的蚀刻工艺来使STI区域68凹陷，例如对绝缘材料的材料有选择性的蚀刻(例如，与鳍66和纳米结构55的材料相比，以更快的速率蚀刻绝缘材料的材料)。例如，可以使用氧化物去除，其中使用了例如稀氢氟酸(dHF)。
上文关于图2至图4所描述的工艺只是可如何形成鳍66和纳米结构55的一个示例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍66和/或纳米结构55。例如，可以在衬底50的顶表面上方形成电介质层，并且可以通过电介质层蚀刻出沟槽，以暴露出底层的衬底50。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷，从而使得外延结构从电介质层突出，以形成鳍66和/或纳米结构55。外延结构可包括上文论述的交替半导体材料，例如第一半导体材料和第二半导体材料。在外延结构被外延生长的一些实施例中，外延生长的材料可以在生长期间被进行原位掺杂，这可以避免先前和/或后续的植入，虽然原位和植入掺杂可以被一起使用。
此外，仅出于例示的目的，本文中将第一半导体层51(以及由此产生的纳米结构52)和第二半导体层53(以及由此产生的纳米结构54)图示和论述为在p型区域50P和n型区域50N中包括相同的材料。因此，在一些实施例中，第一半导体层51和第二半导体层53中的一者或两者可以是不同的材料，或者在p型区域50P和n型区域50N中以不同的顺序形成。
进一步地，在图4中，可以在鳍66、纳米结构55和/或STI区域68中形成适当的阱(未单独图示)。在具有不同阱类型的实施例中，可以使用光刻胶或其他掩模(未单独图示)来实现用于n型区域50N和p型区域50P的不同植入步骤。例如，可以在n型区域50N和p型区域50P两者中的鳍66和STI区域68上方形成光刻胶。光刻胶被图案化以暴露p型区域50P。可以通过使用旋涂技术来形成光刻胶，并且可以使用可接受的光刻技术对其进行图案化。一旦光刻胶被图案化，就在p型区域50P中执行n型杂质植入，并且光刻胶可充当掩模，以基本上防止n型杂质被植入到n型区域50N中。n型杂质可以是磷、砷、锑，等等，植入在该区域中，达到的浓度范围为约1013原子/cm3至约1014原子/cm3。在植入之后，例如通过可接受的灰化工艺去除光刻胶。
在植入p型区域50P之后或之前，在p型区域50P和n型区域50N中的鳍66、纳米结构55和STI区域68上方形成光刻胶或其他掩模(未单独图示)。光刻胶被图案化以暴露n型区域50N。可以通过使用旋涂技术来形成光刻胶，并且可以使用可接受的光刻技术对其进行图案化。一旦光刻胶被图案化，就可在n型区域50N中执行p型杂质植入，并且光刻胶可充当掩模，以基本上防止p型杂质被植入到p型区域50P中。p型杂质可以是硼、氟化硼、铟，等等，植入在该区域中，达到的浓度范围为约1013原子/cm3至约1014原子/cm3。在植入之后，可例如通过可接受的灰化工艺去除光刻胶。
在n型区域50N和p型区域50P中的植入之后，可以执行退火工艺以修复植入损伤并且激活植入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可以避免植入，虽然原位和植入掺杂可以被一起使用。在一些实施例中，最初，在沟道区域上方产生虚设栅极结构，以保护沟道区域不被蚀刻。下文将参考图16A、图16B、图17A、图17B、图18A和图18C论述去除虚设栅极结构和产生栅极结构。为了产生虚设栅极结构，用掩模层图案化虚设电介质层。然后，在沟道区域上方保留电介质层和可能的层，并且从其他区域蚀刻掩模层和电介质层。
在图5中，使用可接受的光刻技术，将掩模层78图案化。然后可将掩模层78的图案转移到虚设栅极层76和虚设电介质层71，以分别形成虚设栅极和虚设栅极电介质。虚设栅极覆盖鳍的各个沟道区域。图案化的掩模层78可用于将每个虚设栅极与相邻的虚设栅极物理分离。虚设栅极也可具有与各鳍66的长度方向基本垂直的长度方向。
虚设电介质层71可形成在鳍66和/或纳米结构55上。虚设电介质层71可以是例如氧化硅、氮化硅、这些的组合，等等，并且可以根据可接受的技术被进行沉积或热生长。在虚设电介质层71上方形成虚设栅极层76，并且在虚设栅极层76上方形成掩模层78。虚设栅极层76可被沉积在虚设电介质层71上方，然后例如通过CMP来进行平整。掩模层78可被沉积在虚设栅极层76上方。虚设栅极层76可以是导电或非导电材料，并且可以选自包括以下各项的群组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物、以及金属。可以通过物理汽相沉积(physical vapor deposition，PVD)、CVD、溅射沉积或者其他用于沉积所选材料的技术来沉积虚设栅极层76。虚设栅极层76可以由其他材料制成，这种材料可具有来自隔离区域的蚀刻的高蚀刻选择性。掩模层78可包括例如氮化硅、氧化硅，等等。在此示例中，在n型域50N和p型域50P上形成了单个虚设栅极层76和单个掩模层78。注意，虚设电介质层71被示为仅覆盖鳍66和纳米结构55，这只是为了例示。在一些实施例中，虚设电介质层71可以被沉积，以使得虚设电介质层71覆盖STI区域68，从而虚设电介质层71在虚设栅极层76和STI区域68之间延伸。
图6A和图6B是根据本公开的一些实施例的在制造纳米FET时的中间阶段的图1中所示的截面B-B'视图。如图6A所示以及如参考图5所述，在鳍66的纳米结构55上方形成虚设电介质层71、虚设栅极层76和掩模层78。如图6B所示，在光刻之后，虚设电介质层71、虚设栅极极层76和掩模层78只保留在沟道区域上方，并且被从n型区域50N和p型区域50P两者中的其他区域去除。
图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图12A、图12B、图12C、图12D、图12E、图12F、图12G、图13A、图13B、图13C、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B和图20C是根据本公开的一些实施例的在制造纳米FET时的中间阶段的截面视图。图13A、图14A、图15A、图16A、图17A、图18A、图19A和图20A图示了图1中所示的参考截面A-A’。图7B、图8B、图9B、图10B、图11B、图11C、图12A、图12B、图12C、图12D、图12E、图13B、图14B、图15B、图16B、图17B、图8B、图19B和图20B图示了图1中所示的参考截面B-B’。图7A、图8A、图9A、图10A,、图11A、图12A、图12C、图12F、图12G、图13C、图18C、图19C和图20C图示了图1中所示的参考截面C-C’。图7A、图8A、图9A、图10A、图11A、图12A、图12C、图12F、图12G、图13C、图18C、图19C和图20C图示了n型区域50N和p型区域50P两者中的截面。
在图7A和图7B中，第一间隔层80和第二间隔层82被分别形成于图5和图6A或图6B之一中所示的结构上方。第一间隔层80和第二间隔层82随后将被图案化，以充当用于形成自对准源极/漏极区域的间隔件。在图7A和图7B中，第一间隔层80被形成在STI区域68的顶表面；鳍66、纳米结构55和掩模层78的顶表面和侧壁；以及虚设栅极层76和虚设电介质层71的侧壁上。第二间隔层82被沉积在第一间隔层80上方。第一间隔层80可以由氧化硅、氮化硅、氧氮化硅等等形成，使用诸如热氧化或通过CVD、ALD等等沉积的技术。第二间隔层82可以由具有与第一间隔层80的材料不同的蚀刻率的材料形成，例如氧化硅、氮化硅、氧氮化硅，等等，并且可以通过CVD、ALD等等来沉积。
在形成第一间隔层80之后和形成第二间隔层82之前，可以执行对轻掺杂源极/漏极(lightly doped source/drain，LDD)区域(未单独图示)的植入。在具有不同器件类型的实施例中，类似于上文在图4中论述的植入，可以在n型区域50N上方形成掩模，例如光刻胶，同时暴露出p型区域50P，并且可以将适当类型(例如，p型)的杂质植入到p型区域50P中的暴露鳍66和纳米结构55中。然后可以去除该掩模。随后，可以在p型区域50P上方形成掩模，例如光刻胶，同时暴露出n型区域50N，并且可以将适当类型的杂质(例如，n型)植入到n型区域50N中的暴露鳍66和纳米结构55中。然后可以去除该掩模。n型杂质可以是先前论述的任何n型杂质，并且p型杂质可以是先前论述的任何p型杂质。轻度掺杂的源极/漏极区域可具有从约1x1015原子/cm3到约1x1019原子/cm3的范围中的杂质浓度。可以使用退火来修复植入损伤，并且激活植入的杂质。
在图8A和图8B中，第一间隔层80和第二间隔层82被蚀刻以形成第一间隔件81和第二间隔件83。正如下文将更详细论述的，第一间隔件81和第二间隔件83的作用是使随后形成的源极漏极区域自对准，以及在后续处理期间保护鳍66和/或纳米结构55的侧壁。可以使用适当的蚀刻工艺来蚀刻第一间隔层80和第二间隔层82，例如各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)，等等。在一些实施例中，第二间隔层82的材料与第一间隔层80的材料具有不同的蚀刻率，从而，在对第二间隔层82进行图案化时，第一间隔层80可充当蚀刻停止层，而在对第一间隔层80进行图案化时，第二间隔层82可充当掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间隔层82，其中第一间隔层80充当蚀刻停止层，其中第二间隔层82的剩余部分形成如图8A中所示的第二间隔件83。此后，第二间隔件83充当掩模，同时蚀刻第一间隔层80的暴露部分，从而形成如图8A中所示的第一间隔件81。
如图8A中所示，第一间隔件81和第二间隔件83被布置在鳍66和/或纳米结构55的侧壁上。如图8B中所示，在一些实施例中，第二间隔层82可以被从邻近掩模层78、虚设栅极层76和虚设电介质层71的第一间隔层80上方去除，并且第一间隔件81被布置在掩模层78、虚设栅极层76和虚设电介质层71的侧壁上。在其他实施例中，第二间隔层82的一部分可保留在邻近掩模层78、虚设栅极层76和虚设电介质层71的第一间隔层80上方。
注意，上述公开内容概括描述了形成间隔件和LDD区域的工艺。也可以使用其他工艺和序列。例如，可以利用较少或额外的间隔件，可以利用不同的步骤序列(例如，可以在沉积第二间隔层82之前对第一间隔件81进行图案化)，可以形成和去除额外的间隔件，等等)。此外，可以使用不同的结构和步骤来形成n型和p型器件。
在图9A和图9B中，根据一些实施例，在鳍66、纳米结构55和衬底50中形成沟槽86。沟槽86可延伸穿过第一纳米结构52和第二纳米结构54，并且进入到衬底50中。如图9A中所示，STI区域68的顶表面可与沟槽86的底表面平齐。在各种实施例中，可以蚀刻鳍66，以使得沟槽86的底表面被布置在STI区域68的顶表面下方；等等。可以通过使用诸如RIE、NBE等等之类的各向异性蚀刻工艺蚀刻鳍66、纳米结构55和衬底50来形成沟槽86。在用于形成沟槽86的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模层78会掩蔽鳍66、纳米结构55和衬底50的一些部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55和/或鳍66的每一层。定时蚀刻工艺可用于在沟槽86达到期望的深度之后停止蚀刻沟槽86。
在图10A和10B中，沟槽86所暴露的第一半导体材料(例如，第一种纳米结构52)形成的多层堆叠64的层的侧壁部分被蚀刻以在n型区域50N中形成侧壁凹陷88，并且沟槽86所暴露的第二半导体材料(例如，第二纳米结构54)形成的多层堆叠64的层的侧壁部分被蚀刻以在p型区域50P中形成侧壁凹陷88。虽然在图10B中侧壁凹陷88中的第一纳米结构52和第二纳米结构54的侧壁被图示为直的，但侧壁可以是凹入的或凸起的。可使用诸如湿法蚀刻等等之类的各向同性蚀刻工艺来蚀刻侧壁。可使用掩模(未示出)来保护p型区域50P，同时使用对第一半导体材料有选择性的蚀刻剂来蚀刻第一纳米结构52，以使得与n型区域50N中的第一纳米结构52相比，第二纳米结构54和衬底50保持相对未蚀刻状态。类似地，可使用掩模(未示出)来保护n型区域50N，同时使用对第二半导体材料有选择性的蚀刻剂来蚀刻第二纳米结构54，以使得与p型区域50P中的第二纳米结构54相比，第一纳米结构52和衬底50保持相对未蚀刻状态。在第一纳米结构52包括例如SiGe，并且第二纳米结构54包括例如Si或SiC的实施例中，可以使用带有四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等等的干法蚀刻工艺来蚀刻n型区域50N中的第一纳米结构52的侧壁，并且可以使用带有氟化氢、另一种氟基蚀刻剂等等的湿法蚀刻或干法蚀刻工艺来蚀刻p型区域50P中的第二纳米结构54的侧壁。
在图11A、图11B和图11C中，在侧壁凹陷88中形成了第一内部间隔件90。可以通过在图10A和图10B中所示的结构上方沉积内间隔层(未单独图示)来形成第一内部间隔件90。第一内部间隔件90充当随后形成的源极/漏极区域与栅极结构之间的隔离特征。正如下文更详细论述的，源极/漏极区域将在沟槽86中形成，而n型区域50N中的第一纳米结构52和p型区域50P中的第二纳米结构54将被相应的栅极结构取代。
可通过保形沉积工艺来沉积内间隔层，例如CVD、ALD，等等。内间隔层可包括诸如氮化硅或氧化硅之类的材料，但也可利用任何适当的材料，例如k值小于约3.5的低电介质常数(低k)材料。然后可以对内间隔层进行各向异性蚀刻，以形成第一内部间隔件90。虽然第一内部间隔件90的外侧壁被图示为与n型区域50N中的第二纳米结构54的侧壁齐平，并且与p型区域50P中的第一纳米结构52的侧壁齐平，但第一内部间隔件90的外侧壁可延伸到分别超出第二纳米结构54和/或第一纳米结构52的侧壁或者相对于这些侧壁是凹陷的。
此外，虽然在图11B中第一内部间隔件90的外侧壁被图示为直的，但第一内部间隔件90的外侧壁可以是凹入的或凸起的。例如，图11C图示了一个实施例，在该实施例中，第一纳米结构52的侧壁是凹入的，第一内部间隔件90的外侧壁是凹入的，并且第一内部间隔件90相对于n型区域50N中的第二纳米结构54的侧壁是凹陷的。还图示了实施例，其中第二纳米结构54的侧壁是凹入的，第一内部间隔件90的外侧壁是凹入的，并且第一内部间隔件90相对于p型区域50P中的第一纳米结构52的侧壁是凹陷的。可通过诸如RIE、NBE等等之类的各向异性蚀刻工艺对内间隔层进行蚀刻。第一内部间隔件90可用于防止后续蚀刻工艺(例如用于形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区域(例如外延源极/漏极区域92，下文将参考图12A、图12B、图12C、图12D和图12E进行论述)造成损坏。
在图12A、图12B、图12C、图12D和图12E中，如图所示，沟槽86(源极/漏极凹陷或源极/漏极沟槽)的底部部分230(例如，底层)被填充有半导体材料，并且底部部分230被填充直到最底部的纳米结构54和纳米结构54的最底部内部间隔件90。在一些实施例中，底部部分230是连接两个或更多个半导体鳍66的台地(mesa)或台地的一部分，并且被填充有SiGe半导体材料，例如Si1-xGex，其中x在0.1和0.4之间，例如0.35。在一些实施例中，底部部分230的SiGe半导体材料包括掺杂剂材料。在一些实施例中，底部部分230被填充直到最底部的纳米结构，例如n型区域50N和p型区域50P中的最底部纳米结构52。内部间隔件90在沟槽86的侧壁处具有凹入、凸起或平坦的形状。
在一些实施例中，在n型区域50N中，纳米结构52随后将被去除，并且被包裹在纳米结构54周围的栅极结构所取代。在p型区域50P中，纳米结构54随后可被去除，并且被包裹在纳米结构52周围的栅极结构(参见图19B中的栅极结构195)所取代。如下所示，布置在相邻对外延源极/漏极区域92之间的纳米结构54充当沟道区域(纳米线或纳米片)或沟道，并且栅极结构包裹在n型区域50N中的沟道区域周围。纳米结构52可充当p型区域50P中的沟道区域。
在图12B中，源极/漏极沟槽86暴露于等离子材料120，例如定向等离子材料或等离子束，从而在n型区域50N的纳米结构54上方和p型区域50P的纳米结构52上方形成钝化层232，例如，侧壁钝化层。另一层234是钝化层，形成在底部部分230上方。钝化层232可防止对纳米结构54或52的蚀刻，并且可防止底部部分230材料迁移到纳米结构54或52中，从而可保持纳米FET的临界尺寸(critical dimension，CD)。在一些实施例中，等离子材料120包括硅、碳、氧、氮或这些的组合之一，并且可产生诸如氮化硅、二氧化硅、碳化硅、非晶硅、多晶硅或晶体硅之类的钝化层232。在一些实施例中，钝化层232防止纳米结构54充当沟道区域，从而减小纳米FET的电流。在一些实施例中，如图12B所示，等离子材料120可以是定向的，并且方向可以从向下变为向右倾斜或向左倾斜，从而使得等离子材料冲击在纳米结构的侧壁或底部部分230的顶部。在一些实施例中，n型区域50N的纳米结构54上方或p型区域50P的纳米结构52上方的钝化层232是通过硅、碳、氧、氮或其组合的原子层沉积、然后是至少900摄氏度的热退火而产生的。另外，底部部分230上方的层234也可以如上所述通过原子层沉积然后热退火的方式产生。在一些实施例中，等离子体是氮，并且氮扩散到纳米结构54中，并且与纳米结构54的硅一起形成钝化层232，该钝化层是结晶的SiN屏障，以防止Ge扩散到纳米结构54中。另外，SiN屏障可以防止对纳米结构54的蚀刻，并且可保持临界尺寸。在等离子体为氮并且氮扩散到纳米结构54中的一些实施例中，在钝化层232中会产生多晶SiN和/或非晶SiN。
如图12C所示，从底部部分230材料上方去除层234，然后在底部部分230上方沉积另一个半导体层240。通过去除层234，底部部分230和半导体层240变得与彼此电连接。半导体层240可以覆盖n型区域50N的纳米结构54或者p型区域50P的纳米结构52中的一个或多个，例如一个或两个。半导体层240还覆盖钝化层232。被半导体层240覆盖的带有钝化层232的纳米结构54或52可能不会对纳米FET的电流做出贡献，从而会减小纳米FET的电流。因此，取决于纳米FET所需的电流大小，带有钝化层232的纳米结构54或52中的一个或多个可以被半导体层240覆盖。在一些实施例中，纳米结构54或52可以都没有钝化层232，或者纳米结构54或52可以都不被半导体层240覆盖。钝化层可在300摄氏度到700摄氏度之间的温度下形成。在一些实施例中，半导体层240包括SiGe半导体材料，例如Si1-xGex，其中x在0.1到0.3之间，例如0.25。在一些实施例中，半导体层240的SiGe半导体材料包括掺杂剂材料。在一些实施例中，在去除层234之后，残留元素(例如，氮残留物)保留在底部部分230的顶部。底部部分230、半导体层240和外延源极/漏极区域92可具有n型(例如，砷或磷)掺杂剂浓度或p型(例如，硼)掺杂剂浓度。在一些实施例中，外延源极/漏极区域92的掺杂剂浓度介于约1019cm-3和约1021cm-3之间，并且底部部分230和半导体层240的掺杂剂浓度介于约1014cm-3和约1016cm-3之间。
如图12D所示，通过蚀刻工艺，例如湿法蚀刻或干法蚀刻工艺，例如各向异性蚀刻或定向干法蚀刻，来去除未被半导体层240覆盖的钝化层232。如图12E所示，去除未被半导体层240覆盖的钝化层232之后，在半导体层240上方在源极/漏极沟槽86中生长出外延源极/漏极区域92。外延源极/漏极区域92覆盖没有钝化层232的其余纳米结构54或52，并且变得与纳米结构54或52电接触。在一些实施例中，半导体鳍66包括多达10个纳米结构54或52。在10个纳米结构54或52中，可能没有或者有一个、两个或多达9个纳米结构54或52具有钝化层232(封闭沟道)，并且可能被半导体层240覆盖，从而可能不会对纳米FET的电流做出贡献。其余的纳米结构54或52可能没有钝化层232(开放沟道)，并且与外延源极/漏极区域92接触，并且可能对纳米FET电流做出贡献。取决于在半导体/集成电路中的某一位置可能需要的电流大小，可以确定纳米FET的开放沟道与封闭沟道的数目。在一些实施例中，外延源极/漏极区域92包括SiGe半导体材料，例如Si1-xGex，其中x在0.1到0.3之间，例如0.2，并且可包括掺杂剂材料。
如图12E所示，在沟槽86中形成了外延源极/漏极区域92。在一些实施例中，外延源极/漏极区域92可对n型区域50N中的第二纳米结构54和p型区域50P中的第一纳米结构52施加应力，从而改善性能。如图12E中所示，在沟槽86中形成外延源极/漏极区域92，使得每个虚设栅极层76被布置在各相邻对的外延源极/漏极区域92之间。在一些实施例中，第一间隔件81被用于将外延源极/漏极区域92与虚设栅极层76分离，并且第一内部间隔件90被用于将外延源极/漏极区域92与纳米结构55分离出适当的横向距离，以使得外延源极/漏极区域92不会与随后形成的所产生的纳米FET的栅极短路。
n型区域50N(例如，NMOS区域)中的外延源极/漏极区域92可以通过掩蔽p型区域50P(例如，PMOS区域)来形成。然后，在n型区域50N中的沟槽86中外延地生长外延源极/漏极区域92。外延源极/漏极区域92可包括适合于n型纳米FET的任何可接受材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域82N可包括在第二纳米结构54上施加拉伸应力的材料，例如硅、碳化硅、掺磷碳化硅、磷化硅，等等。外延源极/漏极区域92可具有从纳米结构55的各个上表面升高的表面，并且可具有琢面。
p型区域50P(例如，PMOS区域)中的外延源极/漏极区域92可以通过掩蔽n型区域50N(例如，NMOS区域)来形成。然后，在p型区域50P中的沟槽86中外延地生长外延源极/漏极区域92。外延源极/漏极区域82P可包括适合于p型纳米FET的任何可接受材料。例如，如果第一纳米结构52是硅锗，则外延源极/漏极区域92可包括在第一纳米结构52上施加压缩应力的材料，例如硅锗、掺硼硅锗、锗、锗锡，等等。外延源极/漏极区域92也可具有从多层堆叠64的各个表面升高的表面，并且可具有琢面。
外延源极/漏极区域92、第一纳米结构52、第二纳米结构54和/或衬底50可以被植入掺杂剂以形成源极/漏极区域，类似于先前论述的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域可具有在约1x1019原子/cm3到约1x1021原子/cm3之间的杂质浓度。源极/漏极区域的n型和/或p型杂质可以是先前论述过的任何杂质。在一些实施例中，外延源极/漏极区域92可在生长期间被原位掺杂。
由于用于形成n型区域50N和p型区域50P中的外延源极/漏极区域92的外延工艺，外延源极/漏极区域92的上表面具有横向向外扩展到超过纳米结构55的侧壁的琢面。在一些实施例中，这些琢面会导致相同的两个或更多个纳米FET的相邻外延源极/漏极区域92合并，如图12F所示。在其他实施例中，相邻的外延源极/漏极区域92在外延工艺完成之后仍保持分离，如图12G所示。在这些实施例中，第一间隔件81可以被形成到STI区域68的顶表面，从而阻挡外延生长。在一些其他实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的一些部分，从而进一步阻挡外延生长。在一些其他实施例中，可调整用于形成第一间隔件81的间隔件蚀刻，以去除间隔件材料，从而允许外延生长的区域延伸到STI区域68的表面，如图12F和12G所示，这些图处于截面C-C'，并且还示出了沟槽86中的底部部分230和半导体层240。
外延源极/漏极区域92可包括一个或多个半导体材料层。例如，外延源极/漏极区域92可包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。对于外延源极/漏极区域92可以使用任意数目的半导体材料层。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每一者可以由不同的半导体材料形成，并且可以被掺杂到不同掺杂浓度。在一些实施例中，第一半导体材料层92A的掺杂浓度可小于第二半导体材料层92B，并且大于第三半导体材料层92C。在外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A上方沉积第二半导体材料层92B，并且可以在第二半导体材料层92B上方沉积第三半导体材料层92C。
在图13A、图13B和图13C中，在图5中所示的结构上方沉积了第一层间电介质(interlayer dielectric，ILD)96。第一ILD 96可以由电介质材料形成，并且可通过任何适当的方法来沉积，例如CVD、等离子体增强CVD(plasma-enhanced CVD，PECVD)、或者FCVD。电介质材料可包括磷硅酸盐玻璃(phospho-silicate glass，PSG)、硼硅酸盐玻璃(boro-silicate glass，BSG)、掺硼磷硅酸盐玻璃(boron-doped phospho-silicate glass，BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass，USG)，等等。可以使用由任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(contact etch stoplayer，CESL)94被布置在第一ILD 96与外延源极/漏极区域92、掩模层78和第一间隔件81之间。CESL 94可包括电介质材料，例如氮化硅、氧化硅、氧氮化硅、等等，具有与上覆的第一ILD 96的材料不同的蚀刻率。
在图14A和图14B中，可以执行平整工艺，例如CMP，以使得第一ILD 96的顶表面与虚设栅极层72或掩模层76的顶表面平齐。平整工艺还可以去除虚设栅极层76上的掩模层78，以及沿着掩模层78侧壁的第一间隔件81的一些部分。在平整工艺之后，虚设栅极层76、第一间隔件81和第一ILD 96的顶表面在工艺变化范围内平齐。因此，通过第一ILD 96暴露出虚设栅极层76的顶表面。在一些实施例中，掩模层74可以保留，在这种情况下，平整工艺使得第一ILD 96的顶表面与掩模层74和第一间隔件81的顶表面平齐。
在图15A和图15B中，在一个或多个蚀刻步骤中去除虚设栅极层76和掩模层78(如果存在)，从而形成凹陷98。凹陷98中的虚设电介质层71的部分也被去除。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极层76和虚设电介质层71。例如，蚀刻工艺可包括使用(一种或多种)反应气体的干法蚀刻工艺，该反应气体选择性地以比第一ILD 96或第一间隔件81更快的速率蚀刻虚设栅极层76。每个凹陷98暴露和/或覆盖纳米结构55的一些部分，这些部分在随后完成的纳米FET中充当沟道区域。充当沟道区域的纳米结构55的部分被布置在相邻对的外延源极/漏极区域92之间。在去除期间，当虚设栅极层76被蚀刻时，虚设电介质层71可被用作蚀刻停止层。在去除虚设栅极层76之后，然后可以去除虚设电介质层71。
在图16A和图16B中，n型区域50N中的第一纳米结构52和p型区域50P中的第二纳米结构54被去除，延伸了凹陷98。可以通过在p型区域50P上方形成掩模(未示出)并且使用对第一纳米结构52的材料具有选择性的蚀刻剂执行诸如湿法蚀刻等等之类的各向同性蚀刻工艺来去除第一纳米结构52，而与第一纳米结构52相比，第二纳米结构54、衬底50、STI区域68保持相对未蚀刻。在第一纳米结构52包括例如SiGe并且第二纳米结构54A、54B和54C包括例如Si或SiC的实施例中，可以使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等等来去除n型区域50N中的第一纳米结构52。
可以通过在n型区域50N上方形成掩模(未示出)并且使用对第二纳米结构54的材料具有选择性的蚀刻剂执行诸如湿法蚀刻等等之类的各向同性蚀刻工艺来去除p型区域50P中的第二纳米结构54，而与第二纳米结构54相比，第一纳米结构52、衬底50、STI区域68保持相对未蚀刻。在第二纳米结构54包括例如SiGe并且第一纳米结构52包括例如Si或SiC的实施例中，可以使用氟化氢、另一种氟基蚀刻剂等等来去除p型区域50P中的第二纳米结构54。
在其他实施例中，n型区域50N和p型区域50P中的沟道区域可同时形成，例如通过去除n型区域50N和p型区域50P两者中的第一纳米结构52或者通过去除n型区域50N和p型区域50P两者中的第二纳米结构54。在这样的实施例中，n型纳米FET和p型纳米FET的沟道区域可以具有相同的材料成分，例如硅、硅锗，等等。图21A、图21B和图21C图示了由这种实施例产生的结构，其中p型区域50P和n型区域50N两者中的沟道区域都由第二纳米结构54提供，并且例如包括硅。
图17A和图17B示出了可以为替换栅极形成的栅极电介质层100和栅极电极102。在凹陷98中保形沉积栅极电介质层100。在n型区域50N中，栅极电介质层100可以形成在衬底50的顶表面和侧壁上以及第二纳米结构54的顶表面、侧壁和底表面上，而在p型区域50P中，栅极电介质层100可以形成在衬底50的顶表面和侧壁上以及第一纳米结构52的顶表面、侧壁和底表面上。栅极电介质层100也可以被沉积在第一ILD 96、CESL 94、第一间隔件81和STI区域68的顶表面上。
根据一些实施例，栅极电介质层100包括一个或多个电介质层，例如氧化物、金属氧化物，等等，或者这些的组合。例如，在一些实施例中，栅极电介质可包括氧化硅层和氧化硅层上方的金属氧化物层。在一些实施例中，栅极电介质层100包括高k电介质材料，并且在这些实施例中，栅极电介质层100可具有大于约7.0的k值，并且可包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。在n型区域50N和p型区域50P中，栅极电介质层100的结构可以相同或不同。栅极电介质层100的形成方法可包括分子束沉积(molecular-beamdeposition，MBD)、ALD、PECVD，等等。
栅极电极102分别被沉积在栅极电介质层100上方，并且填充凹陷98的剩余部分。栅极电极102可包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、这些的组合、或者多层这样的材料。例如，虽然在图17A和图17B中图示了单层栅极电极102，但栅极电极102可包括任意数目的衬砌层、任意数目的工作函数调整层和填充材料。构成栅极电极102的层的任意组合可被沉积在相邻的第二纳米结构54之间和第二纳米结构54A与衬底50之间的n型区域50N中，并且可被沉积在相邻的第一纳米结构52之间的p型区域50P中。
n型区域50N和p型区域50P中的栅极电介质层100的形成可同时发生，从而使得每个区域中的栅极电介质层100由相同的材料形成，并且栅极电极102的形成可同时发生，从而使得每个区域中的栅极电极102由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层100可以通过不同的工艺形成，从而栅极电介质层100可以是不同的材料和/或具有不同的层数，和/或每个区域中的栅极电极102可以通过不同的工艺形成，从而栅极电极102可以是不同的材料和/或具有不同的层数。在使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在填充凹陷98之后，可执行平整工艺，例如CMP，以去除栅极电介质层100和栅极电极102材料的多余部分，这些多余部分在第一ILD 96的顶表面上方。栅极电极102和栅极电介质层100的材料的剩余部分从而形成了所产生的纳米FET的替代栅极结构。栅极电极102和栅极电介质层100可被统称为“栅极结构”。在一些实施例中，n型区域50N中的纳米结构54被配置(例如，形成或设计)为充当纳米FET的沟道，并且p型区域50P中的纳米结构52被配置(例如，形成或设计)为充当纳米FET的沟道。另外，n型区域50N中的纳米结构52包括栅极电极102，与彼此电连接，并且被形成或设计为充当栅极结构的一部分。p型区域50P中的纳米结构54包括栅极电极102，与彼此电连接，并且被形成或设计为充当栅极结构的一部分。
图18A、图18B和图18C示出了可以凹陷的栅极结构(包括栅极电介质层100和相应的上覆栅极电极102)，从而凹陷直接形成于栅极结构上方和第一间隔件81的相对部分之间。包括一层或多层电介质材料(例如氮化硅、氧氮化硅等等)的栅极掩模104被填充在凹陷中，然后进行平整工艺，以去除电介质材料在第一ILD 96上方延伸的多余部分。随后形成的栅极触点穿透栅极掩模104，与凹陷的栅极电极102的顶表面接触。
如图18A、图18B和图18C所示，第二ILD 106被沉积在第一ILD 96上方和栅极掩模104上方。在一些实施例中，第二ILD 106是通过FCVD形成的可流动薄膜。在一些实施例中，第二ILD 106由诸如PSG、BSG、BPSG、USG等等之类的电介质材料形成，并且可通过任何适当的方法沉积，例如CVD、PECVD，等等。
图19A、图19B和图19C示出了第二ILD 106、第一ILD 96、CESL 94和栅极掩模104可被蚀刻以形成暴露外延源极/漏极区域92和/或栅极结构的表面的凹陷108。凹陷108可通过使用诸如RIE、NBE等等之类的各向异性蚀刻工艺的蚀刻形成。在一些实施例中，可以使用第一蚀刻工艺穿过第二ILD 106和第一ILD 96蚀刻凹陷108；可以使用第二蚀刻工艺穿过栅极掩模104蚀刻凹陷108；然后可以使用第三蚀刻工艺穿过CESL 94蚀刻凹陷108。可以在第二ILD 106上方形成并且图案化诸如光刻胶之类的掩模，以针对第一蚀刻工艺和第二蚀刻工艺掩蔽第二ILD 106的一些部分。在一些实施例中，蚀刻工艺可以是过度蚀刻，因此凹陷108延伸到外延源极/漏极区域92和/或栅极结构中，并且凹陷108的底部可以与外延源极/漏极区域92和/或栅极结构平齐(例如，处于同一水平面，或者与衬底有相同的距离)，或者比外延源极/漏极区域92和/或栅极结构低(低于(例如，更靠近衬底)。虽然图19B将凹陷108图示为在同一截面中暴露出外延源极/漏极区域92和栅极结构，但在各种实施例中，外延源极/漏极区域92和栅极结构可以在不同的截面中被暴露，从而降低使随后形成的触点短路的风险。在形成凹陷108之后，在外延源极/漏极区域92上方形成硅化物区域110。在一些实施例中，通过首先沉积能够与底层外延源极/漏极区域92的半导体材料(例如，硅、硅锗、锗)发生反应的金属(未示出)，以在外延源极/漏极区域92的暴露部分上方形成形成硅化物或锗化物区域，例如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或它们的合金，然后执行热退火工艺以形成硅化物区域110，从而来形成硅化物区域110。随后通过例如蚀刻工艺来去除沉积的金属的未反应部分。虽然硅化物区域110被称为硅化物区域，但硅化物区域110也可以是锗化物区域或者硅锗化物区域(例如，包括硅化物和锗化物的区域)。在一个实施例中，硅化物区域110包括TiSi，并且厚度在约2nm到约10nm之间的范围中。如图19B所示，在n型区域50N中，纳米结构52可被去除，并且被包裹在纳米结构54周围的栅极结构195所取代。在p型区域50P中，纳米结构54可被去除，并且被包裹在纳米结构52周围的栅极结构195所取代。每个栅极结构195包括与栅极电介质层100接触的栅极电极102。在每个纳米FET中，栅极结构195，例如栅极结构195的栅极电极102，与彼此接触。在p型区域50P中，栅极结构195与纳米结构52接触，从而栅极电极102通过栅极电介质层100与纳米结构52连接。在n型区域50N中，栅极结构195与纳米结构54接触，从而栅极电极102通过栅极电介质层100与纳米结构54连接。
图20A、图20B和图20C示出了可在凹陷108中形成的触点112和114(也可称为触点插头)。触点112和114可各自包括一层或多层，例如屏障层、扩散层和填充材料。例如，在一些实施例中，触点112和114各自包括屏障层和导电材料，并且与底层导电特征(例如图示实施例中的栅极电极102和/或硅化物区域110)电耦合。触点114与栅极电极102电耦合并且可被称为栅极触点，并且触点112与硅化物区域110电耦合并且可被称为源极/漏极触点。屏障层可包括钛、氮化钛、钽、氮化钽，等等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍，等等。可以执行平整工艺，例如CMP，以从第二ILD 106的表面去除多余材料。
图21A、图21B和图21C是根据本公开的一些实施例的纳米FET的截面视图。图21A图示了图1中所示的参考截面A-A'。图21B图示了图1中所示的参考截面B-B'。图21C图示了图1中所示的参考截面C-C'。在图21A、图21B和图21C中，相同的标号表示通过与图20A、图20B和图20C的结构相似的工艺形成的相似元件。然而，在图21A-图21C中，n型区域50N和p型区域50P中的沟道区域包括相同的材料。例如，包括硅的第二纳米结构54为p型区域50P中的p型纳米FET和n型区域50N中的n型纳米FET提供沟道区域。图21A、21B和21C的结构可通过例如以下方式形成：同时从p型区域50P和n型区域50N两者去除第一纳米结构52；在p型区域50P中的第二纳米结构54周围沉积栅极电介质层100和栅极电极102N(例如，适合于p型纳米FET的栅极电极)；并且在n型区域50N中的第二纳米结构54周围沉积栅极电介质层100和栅极电极102N(例如，适合于n型纳米FET的栅极电极)。在这样的实施例中，如上所述，与p型区域50P相比，n型区域50N中的外延源极/漏极区域92的材料可能不同。图21B还示出了源极/漏极沟槽86的一部分225。不同钝化层的部分225已参考图24A、图24B、图25A、图25B、图26A、图26B、图27A和图27B进行了描述。
图22A和图22B是根据本公开的一些实施例的纳米FET的截面视图。图22A与图20B一致，不同之处在于在图22A中两个沟道是封闭的，例如阻塞的，而只有一个沟道是开放的。图22B与图20B一致，不同之处在于在图22B中没有任何沟道是封闭的，所有沟道都是开放和导电的。
图23A、图23B和图23C图示了根据本公开的一些实施例的在衬底上制造两个或更多个纳米FET 222(例如，半导体器件)的源极/漏极区域时的中间阶段的截面视图。图23A、图23B和图23C示出了衬底50上的位于半导体电路的不同位置的两个或更多个纳米FET222。图23A示出了一个纳米FET 222，其具有的开放沟道多于封闭沟道，以及另一位置处的另一纳米FET 222，其具有的封闭沟道多于开放沟道。图23B示出了一个纳米FET 222，其没有封闭沟道，所有沟道都是开放的，以及另一位置处的另一纳米FET 222，其具有一个封闭沟道和两个开放沟道。图23C示出了一个纳米FET 222，其具有一个封闭沟道和两个开放的沟道，以及另一位置处的另一纳米FET 222，其具有两个封闭沟道和一个开放沟道。每个纳米FET 222要么在n型区域50N中，要么在p型区域50P中。
图24A、图24B、图25A、图25B、图26A、图26B、图27A和图27B图示了根据本公开的一些实施例的纳米FET的源极/漏极区域中的钝化层的截面视图。图24A示出了图21B的部分225，并且示出了底部部分230、半导体层240和外延源极/漏极区域92。图24A和图24B还示出了具有矩形形状的钝化层232，其高度233在3nm和20nm之间，并且厚度243在0.2nm和5nm之间。图24B示出了图24A的部分235。底部部分230、半导体层240和外延源极/漏极区域92具有在10nm和50nm之间的相同宽度237，并且半导体层240具有在3nm和90nm之间的高度231。纳米结构54和内部间隔件90的高度239和241与纳米结构54的高度相同，在3nm和15nm之间。上部内部间隔件90的各底部与外延源极/漏极区域92的底部之间的距离249在5nm和10nm之间。相对于作为参考线的下部内部间隔件90的底部，下部内部间隔件90的各底部与半导体层240的底部之间的距离247在5nm和-10nm之间。钝化层232的边缘2304相对于半导体层240的边缘2302(作为参考点)在5nm和-10nm之间(例如，凹进10nm)。另外，钝化层232的顶表面与钝化层232的面之间的角度2306和2308在80度和110度之间。另外，纳米结构54的高度239小于钝化层232的高度233，从而钝化层232有效地覆盖纳米结构54。
图25A和图25B示出了与图24A和图24B相同的项目，从而相同的项目编号被用于相同的特征，并且具有相同的值或值范围，不同之处在于钝化层232具有指向半导体层240中心的尖形。另外，角度2308在130度和150度之间，并且角度2306在40度和60度之间。
图26A和图26B示出了与图24A和图24B相同的项目，从而相同的项目编号被用于相同的特征，并且具有相同的值或值范围，不同之处在于钝化层232具有透镜形状。另外，角度2308在70度和90度之间，并且角度2306在70度和90度之间。如图所示，角度2306和2308是从外延源极/漏极区域92的底表面到与透镜形状相切的表面计算的。
图27A和图27B示出了与图24A和图24B相同的项目，从而相同的项目编号被用于相同的特征，并且具有相同的值或值范围，不同之处在于钝化层232具有盘形状。另外，角度2308在90度和130度之间，并且角度2306在50度和90度之间。如图所示，角度2306和2308是从外延源极/漏极区域92的底表面到与透镜形状相切的表面计算的。
图28图示了根据本公开的一些实施例的用于制造纳米FET的过程2800的流程图。该过程的步骤在图11A、图11B、图11C、图12A、图12B和图12C中示出。在步骤2810，在第一鳍中形成源极和漏极沟槽。如图11A所示，在半导体鳍66中形成源极和漏极沟槽86。在一些实施例中，第一鳍包括交替排列在彼此之上的多个第一纳米结构54和多个第二纳米结构52。
在步骤2820，在多个第二纳米结构的侧壁上形成内部间隔件。如图11C所示，内部间隔件90可以形成在n型区域50N中的多个第二纳米结构52的侧壁上，并且内部间隔件90没有形成在n型区域50N中的多个第一纳米结构54的侧壁上。如上所述，在n型区域中，第二纳米结构52可被去除并且用纳米FET的栅极结构195来取代。第一纳米结构54可充当纳米FET的沟道，并且栅极结构195环绕在沟道周围。
在步骤2830，在源极和漏极沟槽的底部部分沉积第一半导体层。如图12A所示，在源极和漏极沟槽86的底部部分230沉积第一半导体层。
在步骤2840，在源极和漏极沟槽中在多个第一纳米结构的侧壁上方形成侧壁钝化层。如图12B所示，在源极和漏极沟槽86中的多个第一纳米结构54的侧壁上方形成钝化层232。
在步骤2850，在第一半导体层上方在源极和漏极沟槽中沉积第二半导体层。如图12C所示，在底部部分230上方沉积半导体层240。半导体层240覆盖第一纳米结构54和钝化层232之一。未被覆盖的钝化层232随后被去除。
如上述实施例中所述，可在源极/漏极区域和沟道之间产生钝化层。钝化层可防止电流通过一个或多个沟道，从而减小纳米FET的源极-漏极电流。钝化层还可在沉积和蚀刻期间防止元素在沟道和源极/漏极区域之间迁移，并且可防止沟道区域被蚀刻，从而可保持临界尺寸。
根据一实施例，一种方法包括在第一鳍中形成源极和漏极第一沟槽，以使得第一鳍包括交替形成在彼此之上的多个第一纳米结构和多个第二纳米结构。该方法还包括在多个第二纳米结构的侧壁上形成内部间隔件，并且在源极和漏极第一沟槽的底部部分沉积第一半导体层，以使得第一半导体层延伸到最底部纳米结构。该方法还包括在源极和漏极第一沟槽中在多个第一纳米结构的侧壁上方形成侧壁钝化层，并且在第一半导体层上方在源极和漏极第一沟槽中沉积第二半导体层，以使得第二半导体层在源极和漏极第一沟槽的侧壁处覆盖第一纳米结构的侧壁钝化层。
在一实施例中，顶部钝化层被形成在第一半导体层上方，该方法还包括：在沉积第二半导体层之前，从第一半导体层上方去除顶部钝化层。在一实施例中，第一鳍被形成在半导体衬底上方，该方法还包括：在形成在半导体衬底上方的第二鳍中形成源极和漏极第二沟槽，其中第二鳍包括交替形成在彼此之上的多个第一纳米结构和多个第二纳米结构，在源极和漏极第二沟槽的底部部分沉积第三半导体层，其中第三半导体层延伸到最底部纳米结构，在源极和漏极第二沟槽中在多个第一纳米结构的侧壁上方形成侧壁钝化层，并且在第三半导体层上方在源极和漏极第二沟槽中沉积第四半导体层，第四半导体层在源极和漏极第二沟槽的侧壁处覆盖零个或更多个第一纳米结构的侧壁钝化层。在一实施例中，该方法还包括将氮等离子体指引到源极和漏极沟槽中多个纳米结构的侧壁，以形成包括结晶氮化硅的侧壁钝化层。侧壁钝化层具有至少覆盖多个第一纳米结构的侧壁的矩形形状并且具有1nm到3nm之间的厚度。在一实施例中，该方法还包括去除未被第二半导体层覆盖的多个第一纳米结构中的某个群组的侧壁上方的侧壁钝化层，并且在第二半导体层上方外延地生长源极和漏极区域，其中源极和漏极区域与未被第二半导体层覆盖的第一纳米结构电连接。另外，第三半导体层具有约1015cm-3的n型掺杂浓度，第二半导体层具有约1016cm-3的n型掺杂浓度，并且源极和漏极区域具有约1020cm-3的n型掺杂浓度。在一实施例中，第二半导体层覆盖一个或多个额外第一纳米结构的侧壁钝化层，并且外延生长的源极和漏极区域与未被第二半导体层覆盖的第一纳米结构电接触。在一实施例中，第二半导体层在源极和漏极沟槽的侧壁处覆盖两个或更多个第一纳米结构的侧壁钝化层，并且源极和漏极区域不与被第二半导体层覆盖的两个或更多个第一纳米结构电连接。
根据一实施例，一种方法包括在半导体鳍中形成源极/漏极沟槽，其中半导体鳍包括交替形成在彼此之上的多个第一纳米结构和多个第二纳米结构。该方法还包括在源极/漏极沟槽的底部部分沉积第一SiGe层，其中第一SiGe层延伸到最底部纳米结构并且在源极/漏极沟槽中在多个第一纳米结构的侧壁上方形成侧壁钝化层。该方法还包括在第一SiGe层上方在源极/漏极沟槽中沉积第二SiGe层，其中第二SiGe层在源极/漏极沟槽的侧壁处覆盖一个或多个第一纳米结构的侧壁钝化层。
在一实施例中，半导体鳍被形成在半导体衬底上方，并且源极/漏极沟槽延伸到半导体衬底中。在一实施例中，顶部钝化层被形成在第一SiGe层上方，该方法还包括：在沉积第二SiGe层之前，从第一SiGe层上方去除顶部钝化层。在一实施例中，在沉积第一SiGe层之前，内部间隔件被形成源极/漏极沟槽中多个第二纳米结构的侧壁上。在一实施例中，该方法还包括将氮等离子体、硅等离子体、碳等离子体或氧等离子体之一指引到源极/漏极沟槽中多个第一纳米结构的侧壁以形成侧壁钝化层。钝化层是在300摄氏度和700摄氏度之间的温度下形成的。在一实施例中，覆盖多个第一纳米结构的侧壁的侧壁钝化层凹陷约10nm。在一实施例中，第一纳米结构是栅极沟道，该方法还包括在源极/漏极沟槽中在第二SiGe层上方外延地生长源极和漏极区域，并且用栅极结构替换第二纳米结构。
根据一实施例，一种半导体器件包括半导体衬底上方的第一半导体鳍，其中第一半导体鳍包括多个第一纳米结构。半导体器件还包括围绕多个第一纳米结构中的每一者的栅极电极和第一半导体鳍中的源极和漏极区域，其中源极和漏极区域中的每一者包括：第一半导体层，其中第一半导体层覆盖多个第一纳米结构中的至少一者和多个第一纳米结构中的该至少一者的侧壁上的侧壁钝化层。侧壁钝化层在第一半导体层和多个第一纳米结构中的该至少一者之间。
在一实施例中，源极和漏极区域中的每一者还包括半导体衬底上方的台地，其中第一半导体鳍在台地上方并且台地包括SiGe。在一实施例中，多个第一纳米结构包括最多达6个第一纳米结构，其中最多达2个第一纳米结构包括侧壁钝化层并且被第一半导体层覆盖。在一实施例中，第一纳米结构包括半导体栅极沟道。在一实施例中，侧壁钝化层包括氮化硅、二氧化硅、非晶硅或碳化硅中的一个或多个。在一实施例中，第一半导体鳍的多个第一纳米结构是n型半导体，半导体器件还包括：第二半导体鳍，该第二半导体鳍包括作为p型半导体的多个第二纳米结构，其中第一半导体鳍的第一纳米结构都不包括侧壁钝化层，并且第二半导体鳍的至少一个第二纳米结构包括侧壁钝化层。
前述内容概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当明白，他们可以很容易地将本公开用作设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，这种等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下对本文进行各种改变、替换和更改。
示例1是一种形成半导体器件的方法，包括：在第一鳍中形成源极和漏极第一沟槽，其中，所述第一鳍包括交替形成在彼此之上的多个第一纳米结构和多个第二纳米结构；在所述多个第二纳米结构的侧壁上形成内部间隔件；在源极和漏极第一沟槽的底部部分沉积第一半导体层，其中，所述第一半导体层延伸到最底部纳米结构；在所述源极和漏极第一沟槽中在所述多个第一纳米结构的侧壁之上形成侧壁钝化层；并且在所述第一半导体层之上在所述源极和漏极第一沟槽中沉积第二半导体层，其中，所述第二半导体层在所述源极和漏极第一沟槽的侧壁处覆盖第一纳米结构的侧壁钝化层。
示例2是示例1所述的方法，其中，顶部钝化层被形成在所述第一半导体层之上，所述方法还包括：在沉积所述第二半导体层之前，从所述第一半导体层之上去除所述顶部钝化层。
示例3是示例1所述的方法，其中，所述第一鳍被形成在半导体衬底之上，所述方法还包括：在形成在所述半导体衬底之上的第二鳍中形成源极和漏极第二沟槽，其中，所述第二鳍包括交替形成在彼此之上的多个第一纳米结构和多个第二纳米结构；在源极和漏极第二沟槽的底部部分沉积第三半导体层，其中，所述第三半导体层延伸到最底部纳米结构；在所述源极和漏极第二沟槽中在所述多个第一纳米结构的侧壁之上形成侧壁钝化层；并且在所述第三半导体层之上在所述源极和漏极第二沟槽中沉积第四半导体层，其中，所述第四半导体层在所述源极和漏极第二沟槽的侧壁处覆盖零个或更多个第一纳米结构的侧壁钝化层。
示例4是示例3所述的方法，还包括：去除未被所述第二半导体层覆盖的所述多个第一纳米结构中的一个群组的侧壁之上的侧壁钝化层；并且在所述第二半导体层之上外延地生长源极和漏极区域，其中，所述源极和漏极区域与未被所述第二半导体层覆盖的第一纳米结构电连接，其中：所述第三半导体层具有约1015cm-3的n型掺杂浓度，所述第二半导体层具有约1016cm-3的n型掺杂浓度，并且所述源极和漏极区域具有约1020cm-3的n型掺杂浓度。
示例5是示例1所述的方法，还包括：将氮等离子体指引到所述源极和漏极第一沟槽中所述多个第一纳米结构的侧壁，以形成包括结晶氮化硅的侧壁钝化层，其中，所述侧壁钝化层具有至少覆盖所述多个第一纳米结构的侧壁的矩形形状并且具有1nm到3nm之间的厚度。
示例6是示例5所述的方法，其中，所述第二半导体层覆盖一个或多个额外第一纳米结构的侧壁钝化层，并且其中，外延生长的源极和漏极区域与未被所述第二半导体层覆盖的第一纳米结构电接触。
示例7是示例6所述的方法，其中，所述第二半导体层在所述源极和漏极第一沟槽的侧壁处覆盖两个或更多个第一纳米结构的侧壁钝化层，并且其中，所述源极和漏极区域不与被所述第二半导体层覆盖的两个或更多个第一纳米结构电连接。
示例8是一种形成半导体器件的方法，包括：在半导体鳍中形成源极/漏极沟槽，其中，所述半导体鳍包括交替形成在彼此之上的多个第一纳米结构和多个第二纳米结构；在源极/漏极沟槽的底部部分沉积第一SiGe层，其中，所述第一SiGe层延伸到最底部纳米结构；在所述源极/漏极沟槽中在所述多个第一纳米结构的侧壁之上形成侧壁钝化层；并且在所述第一SiGe层之上在所述源极/漏极沟槽中沉积第二SiGe层，其中，所述第二SiGe层在所述源极/漏极沟槽的侧壁处覆盖一个或多个第一纳米结构的侧壁钝化层。
示例9是示例8所述的方法，其中，所述半导体鳍被形成在半导体衬底之上，并且其中，所述源极/漏极沟槽延伸到所述半导体衬底中。
示例10是示例8所述的方法，其中，顶部钝化层被形成在所述第一SiGe层之上，所述方法还包括：在沉积所述第二SiGe层之前，从所述第一SiGe层之上去除所述顶部钝化层。
示例11是示例8所述的方法，其中，在沉积所述第一SiGe层之前，内部间隔件被形成在所述源极/漏极沟槽中所述多个第二纳米结构的侧壁上。
示例12是示例8所述的方法，还包括：将氮等离子体、硅等离子体、碳等离子体或氧等离子体之一指引到所述源极/漏极沟槽中所述多个第一纳米结构的侧壁以形成所述侧壁钝化层，其中，所述钝化层是在300摄氏度和700摄氏度之间的温度下形成的。
示例13是示例8所述的方法，其中，覆盖所述多个第一纳米结构的侧壁的侧壁钝化层凹陷约10nm。
示例14是示例8所述的方法，其中，所述第一纳米结构是栅极沟道，所述方法还包括：在所述源极/漏极沟槽中在所述第二SiGe层之上外延地生长源极和漏极区域，并且用栅极结构替换所述第二纳米结构。
示例15是一种半导体器件，包括：第一半导体鳍，在半导体衬底之上，其中，所述第一半导体鳍包括多个第一纳米结构；栅极电极，围绕所述多个第一纳米结构中的每一者；源极和漏极区域，在所述第一半导体鳍中，其中，所述源极和漏极区域中的每一者包括：第一半导体层，其中，所述第一半导体层覆盖所述多个第一纳米结构中的至少一者；以及侧壁钝化层，在所述多个第一纳米结构中的所述至少一者的侧壁上，其中，所述侧壁钝化层在所述第一半导体层和所述多个第一纳米结构中的所述至少一者之间。
示例16是示例15所述的半导体器件，其中，所述源极和漏极区域中的每一者还包括：台地，在所述半导体衬底之上，其中，所述第一半导体鳍在所述台地之上，其中，所述台地包括SiGe。
示例17是示例15所述的半导体器件，其中，所述多个第一纳米结构包括最多达6个第一纳米结构，并且其中，最多达2个第一纳米结构包括所述侧壁钝化层并且被所述第一半导体层覆盖。
示例18是示例15所述的半导体器件，其中，所述第一纳米结构包括半导体栅极沟道。
示例19是示例15所述的半导体器件，其中，所述侧壁钝化层包括氮化硅、二氧化硅、非晶硅或碳化硅中的一个或多个。
示例20是示例15所述的半导体器件，其中，所述第一半导体鳍的所述多个第一纳米结构是n型半导体，所述半导体器件还包括：第二半导体鳍，所述第二半导体鳍包括作为p型半导体的多个第二纳米结构，其中，所述第一半导体鳍的第一纳米结构都不包括所述侧壁钝化层，并且其中，所述第二半导体鳍的至少一个第二纳米结构包括所述侧壁钝化层。

Claims (10)

1.一种形成半导体器件的方法，包括：
在第一鳍中形成源极和漏极第一沟槽，其中，所述第一鳍包括交替形成在彼此之上的多个第一纳米结构和多个第二纳米结构；
在所述多个第二纳米结构的侧壁上形成内部间隔件；
在源极和漏极第一沟槽的底部部分沉积第一半导体层，其中，所述第一半导体层延伸到最底部纳米结构；
在所述源极和漏极第一沟槽中在所述多个第一纳米结构的侧壁之上形成侧壁钝化层；并且
在所述第一半导体层之上在所述源极和漏极第一沟槽中沉积第二半导体层，其中，所述第二半导体层在所述源极和漏极第一沟槽的侧壁处覆盖第一纳米结构的侧壁钝化层。
2.如权利要求1所述的方法，其中，顶部钝化层被形成在所述第一半导体层之上，所述方法还包括：
在沉积所述第二半导体层之前，从所述第一半导体层之上去除所述顶部钝化层。
3.如权利要求1所述的方法，其中，所述第一鳍被形成在半导体衬底之上，所述方法还包括：
在形成在所述半导体衬底之上的第二鳍中形成源极和漏极第二沟槽，其中，所述第二鳍包括交替形成在彼此之上的多个第一纳米结构和多个第二纳米结构；
在源极和漏极第二沟槽的底部部分沉积第三半导体层，其中，所述第三半导体层延伸到最底部纳米结构；
在所述源极和漏极第二沟槽中在所述多个第一纳米结构的侧壁之上形成侧壁钝化层；并且
在所述第三半导体层之上在所述源极和漏极第二沟槽中沉积第四半导体层，其中，所述第四半导体层在所述源极和漏极第二沟槽的侧壁处覆盖零个或更多个第一纳米结构的侧壁钝化层。
4.如权利要求3所述的方法，还包括：
去除未被所述第二半导体层覆盖的所述多个第一纳米结构中的一个群组的侧壁之上的侧壁钝化层；并且
在所述第二半导体层之上外延地生长源极和漏极区域，其中，所述源极和漏极区域与未被所述第二半导体层覆盖的第一纳米结构电连接，其中：所述第三半导体层具有1015cm-3的n型掺杂浓度，所述第二半导体层具有1016cm-3的n型掺杂浓度，并且所述源极和漏极区域具有1020cm-3的n型掺杂浓度。
5.如权利要求1所述的方法，还包括：
将氮等离子体指引到所述源极和漏极第一沟槽中所述多个第一纳米结构的侧壁，以形成包括结晶氮化硅的侧壁钝化层，其中，所述侧壁钝化层具有至少覆盖所述多个第一纳米结构的侧壁的矩形形状并且具有1nm到3nm之间的厚度。
6.如权利要求5所述的方法，其中，所述第二半导体层覆盖一个或多个额外第一纳米结构的侧壁钝化层，并且其中，外延生长的源极和漏极区域与未被所述第二半导体层覆盖的第一纳米结构电接触。
7.如权利要求6所述的方法，其中，所述第二半导体层在所述源极和漏极第一沟槽的侧壁处覆盖两个或更多个第一纳米结构的侧壁钝化层，并且其中，所述源极和漏极区域不与被所述第二半导体层覆盖的两个或更多个第一纳米结构电连接。
8.一种形成半导体器件的方法，包括：
在半导体鳍中形成源极/漏极沟槽，其中，所述半导体鳍包括交替形成在彼此之上的多个第一纳米结构和多个第二纳米结构；
在源极/漏极沟槽的底部部分沉积第一SiGe层，其中，所述第一SiGe层延伸到最底部纳米结构；
在所述源极/漏极沟槽中在所述多个第一纳米结构的侧壁之上形成侧壁钝化层；并且
在所述第一SiGe层之上在所述源极/漏极沟槽中沉积第二SiGe层，其中，所述第二SiGe层在所述源极/漏极沟槽的侧壁处覆盖一个或多个第一纳米结构的侧壁钝化层。
9.如权利要求8所述的方法，其中，所述半导体鳍被形成在半导体衬底之上，并且其中，所述源极/漏极沟槽延伸到所述半导体衬底中。
10.一种半导体器件，包括：
第一半导体鳍，在半导体衬底之上，其中，所述第一半导体鳍包括多个第一纳米结构；
栅极电极，围绕所述多个第一纳米结构中的每一者；
源极和漏极区域，在所述第一半导体鳍中，其中，所述源极和漏极区域中的每一者包括：
第一半导体层，其中，所述第一半导体层覆盖所述多个第一纳米结构中的至少一者；以及
侧壁钝化层，在所述多个第一纳米结构中的所述至少一者的侧壁上，其中，所述侧壁钝化层在所述第一半导体层和所述多个第一纳米结构中的所述至少一者之间。
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