TWI727761B

TWI727761B - 記憶元件及其製造方法

Info

Publication number: TWI727761B
Application number: TW109113588A
Authority: TW
Inventors: 李智雄
Original assignee: 旺宏電子股份有限公司
Priority date: 2020-04-23
Filing date: 2020-04-23
Publication date: 2021-05-11
Also published as: TW202141756A

Abstract

一種記憶元件，包括：第一位線位於介電層上與第二位線位於所述第一位線上方；第一字線與第二字線，位於所述第一位線與所述第二位線之間；源極線，位於所述第一字線與所述第二字線之間；通道柱，貫穿所述第一字線、所述源極線與所述第二字線，且與所述第一位線、所述源極線及所述第二位線連接；以及電荷儲存結構，包括第一電荷儲存結構，環繞所述第一字元線的頂面與底面，並介於所述第一字線的側壁與所述通道柱的側壁的下部之間；以及第二電荷儲存結構，環繞所述第二字元線的頂面與底面，並介於所述第二字線的側壁與所述通道柱的所述側壁的上部之間。

Description

記憶元件及其製造方法

本發明是有關於一種記憶元件及其製造方法。

隨著科技日新月異，電子元件的進步增加了對更大儲存能力的需要。為了滿足高儲存密度（high storage density）的需求，記憶體元件尺寸變得更小而且積集度更高。因此，記憶體元件的型態已從平面型閘極（planar gate）結構的二維記憶體元件（2D memory device）發展到具有垂直通道（vertical channel，VC）結構的三維記憶體元件（3D memory device）。然而，具有垂直通道結構的三維記憶元件仍需面臨許多挑戰。

本發明提供一種記憶元件及其製造方法，可以在單位面積內具有縱向疊置的多個記憶單元，以有效利用基底的面積，並且，可與現有製程相容。

本發明實施例提出一種記憶元件，包括：至少一半導體層，位於介電層上方；第一位元線與第二位元線，其中所述第一位元線位於所述介電層上，所述第二位元線位於第一位元線上方；第一字元線與第二字元線，位於所述第一位元線與所述第二位元線之間；源極線，位於所述第一字元線與所述第二字元線之間；通道柱，貫穿所述第一字元線、所述源極線與所述第二字元線，且與所述第一位元線、所述源極線及所述第二位元線連接；第一電荷儲存結構，環繞所述第一字元線的頂面與底面，並介於所述第一字元線的側壁與所述通道柱的側壁的下部之間；以及第二電荷儲存結構，環繞所述第二字元線的頂面與底面，並介於所述第二字元線的側壁與所述通道柱的所述側壁的上部之間。所述第一字元線、所述第一電荷儲存結構與所述通道柱形成第一記憶單元；所述第二字元線、所述第二電荷儲存結構與所述通道柱形成第二記憶單元。

本發明實施例還提出一種記憶元件的製造方法，包括：在介電層上形成第一位元線；以及至少一循環製程。所述至少一循環製程包括以下步驟。在所述第一位元線與所述介電層上形成第一堆疊結構、導體層及第二堆疊結構，其中所述第一堆疊結構與所述第二堆疊結構各自分別包括由下而上的第一絕緣層、犧牲層與第二絕緣層，所述導體層做為源極線；形成穿過所述第二堆疊結構、所述導體層及所述第一堆疊結構的孔；在所述孔中形成通道柱，所述導通柱連接所述第一位元線；在所述所述第二堆疊結構、所述導體層以及至少一部分所述第一堆疊結構中形成凹縫；移除所述凹縫所裸露的所述第二堆疊結構及所述第一堆疊結構的所述犧牲層，以形成第一字元線溝渠與第二字元線溝渠，所述第一字元線溝渠與第二字元線溝渠裸露出所述通道柱的側壁；形成第一電荷儲存結構以覆蓋所述第一字元線溝渠的頂面與底面以及所述通道層的側壁，並形成第二電荷儲存結構以覆蓋所述第二字元線溝渠的頂面與底面以及所述通道層的所述側壁；在所述第一字元線溝渠中形成第一字元線，並在所述第二字元線溝渠中形成第二字元線；在所述凹縫中填入絕緣材料；以及在所述第二堆疊結構上方形成第二位元線，所述第二位元線與所述通道柱電性連接。所述第一字元線、所述第一電荷儲存結構與所述通道柱形成第一記憶單元；所述第二字元線、所述第二電荷儲存結構與所述通道柱形成第二記憶單元。

本發明之三維記憶元件在單位面積內可以包括縱向疊置的多個記憶單元，可以有效利用基底的面積。並且，本發明之三維記憶元件的製程可與現有製程相容。

請參照圖1A，本發明實施例之記憶元件10是一種三維NOR快閃記憶元件，其設置在基底100上。基底100包括以多個絕緣牆St分隔開的多個區塊（Block）BLK。在圖1A中多個區塊（Block）BLK以兩個區塊BLK0與區塊BLK1來表示，但不以此為限。區塊BLK0與區塊BLK1是以絕緣牆（或稱絕緣縫）St0、St1、St2分隔開。記憶元件10包括多個記憶單元組MCt位於各區塊BLK的第一區R1中。第一區R1又可稱為記憶單元區。在各區塊BLK中的多個記憶單元組MCt可以分別排列成多行與多列所形成的陣列。相鄰兩列的記憶單元組MCt可以對齊或是相錯開。舉例來說，區塊BLK0中的記憶單元組MCt0排列成多行與多列所形成的陣列，且相鄰兩列的記憶單元組MCt0可以彼此相錯（如圖1A所示），或彼此對齊（未示出）。區塊BLK1中的記憶單元組MCt1亦排列成多行與多列所形成的陣列，且相鄰兩列的記憶單元組MCt1可以彼此相錯（如圖1A所示），或彼此對齊（未示出）。此外，區塊BLK0中的奇數列的記憶單元組MCt0與區塊BLK1中的奇數列的記憶單元組MCt1彼此在第一方向d1上對齊。區塊BLK0中的偶數列的記憶單元組MCt0與區塊BLK1中的偶數列的記憶單元組MCt1彼此彼此在第一方向d1上對齊。

請參照圖1B，每一個記憶單元組MCt包括在第三方向d3上兩個疊置的第一記憶單元M_B與第二記憶單元M_T。舉例來說，在圖2中，區塊BLK0中具有第一記憶單元M0 ₁₁_B、M0 ₁₂_B、M0 ₁₃_B與第二記憶單元M0 ₁₁_T、M0 ₁₂_T、M0 ₁₃_T。第二記憶單元M0 ₁₁_T、M0 ₁₂_T、M0 ₁₃_T分別設置在第一記憶單元M0 ₁₁_B、M0 ₁₂_B、M0 ₁₃_B上方，且分別形成一個記憶單元組MCt0。同樣地，區塊BLK1中具有第一記憶單元M1 ₁₁_B、M1 ₁₂_B、M1 ₁₃_B與第二記憶單元M1 ₁₁_T、M1 ₁₂_T、M1 ₁₃_T。第二記憶單元M1 ₁₁_T、M1 ₁₂_T、M1 ₁₃_T分別設置在第一記憶單元M1 ₁₁_B、M1 ₁₂_B、M1 ₁₃_B上方，且分別形成一個記憶單元組MCt1。

請參照圖1A與圖2，記憶元件10還包括在第一方向d1延伸的位元線BL_B與位元線BL_T。位元線BL_T對應設置在位元線BL_B上方。位元線BL_B例如是包括BL0_B、BL1_B、…BL9_B，或更多的位元線。位元線BL_T例如是包括BL0_T、BL1_T、…BL9_T，或更多的位元線。每一位元線BL_B與位元線BL_T可以串接不同區塊BLK中的第一記憶單元的汲極以及第二記憶單元的汲極。舉例來說，位元線BL0_B可以串接區塊BLK0中的第一記憶單元M0 ₁₁_B的汲極與區塊BLK1中的第一記憶單元M1 ₁₁_B的汲極。位元線BL0_T可以串接區塊BLK0中的第二記憶單元M0 ₁₁_T的汲極與區塊BLK1中的第二記憶單元M1 ₁₁_T的汲極。

請參照圖1A與圖2，記憶元件10還包括多條源極線SL，以連接同一區塊BLK中同一列的多個第一記憶單元與多個第二記憶單元的共用源極。舉例來說，記憶元件10還包括源極線SL0與SL1。源極線SL0可以串接區塊BLK0中的第一記憶單元M0 ₁₁_B與第二記憶單元M0 ₁₁_T的共用源極、第一記憶單元M0 ₁₂_B與第二記憶單元M0 ₁₂_T的共用源極以及第一記憶單元M0 ₁₃_B與第二記憶單元M0 ₁₃_T的共用源極。同樣地，源極線SL1可以串接區塊BLK1中的第一記憶單元M1 ₁₁_B與第二記憶單元M1 ₁₁_T的共用源極、第一記憶單元M1 ₁₂_B與第二記憶單元M1 ₁₂_T的共用源極以及第一記憶單元M1 ₁₃_B與第二記憶單元M1 ₁₃_T的共用源極。

請參照圖1A與圖2，記憶元件10還包括多條字元線WL，以連接同一區塊BLK中同一列的多個第一記憶單元的閘極或同一列的多個第二記憶單元的閘極。舉例來說，字元線WL00連接區塊BLK0中同一列（第一列）的第一記憶單元M0 ₁₁_B、M0 ₁₂_B、M0 ₁₃_B的閘極。字元線WL01連接區塊BLK0中同一列（第二列）的第二記憶單元M0 ₁₁_T、M0 ₁₂_T、M0 ₁₃_T的閘極。字元線WL10連接區塊BLK1中同一列（第一列）的第一記憶單元M1 ₁₁_B、M1 ₁₂_B、M1 ₁₃_B的閘極。字元線WL11連接區塊BLK1中同一列（第二列）的第二記憶單元M1 ₁₁_T、M1 ₁₂_T、M1 ₁₃_T的閘極。

請參照圖1B，在本實施例中，在區塊BLK0中的記憶單元組MCt0包括第一記憶單元M0 ₁₁_B與第二記憶單元M0 ₁₁_T。第一記憶單元M0 ₁₁_B包括閘極G0（即字元線WL00）、電荷儲存結構140B、通道柱CP、位元線BL0_B（汲極D0）與源極線SL0（源極S，或稱共用源極）。第二記憶單元M0 ₁₁_T設置在第一記憶單元M0 ₁₁_B上方。第二記憶單元M0 ₁₁_T包括閘極G1（即字元線WL01）、電荷儲存結構140T、通道柱CP、位元線BL0_T（汲極D1）與與源極線SL0（源極S，或稱共用源極）。閘極G0與閘極G1設置在位元線BL0_B（汲極D0）與位元線BL0_T（汲極D1）之間。

電荷儲存結構140B與電荷儲存結構140T彼此分離，且形成電荷儲存結構140。電荷儲存結構140T位於電荷儲存結構140B的上方。電荷儲存結構140B覆蓋並物理性接觸閘極G0的頂面與底面，並且位於閘極G0的側壁與通道柱CP的外側壁的下部之間並與其彼此接觸。電荷儲存結構140T覆蓋並物理性接觸閘極G1的頂面與底面，並且位於閘極G1的側壁與通道柱CP的外側壁的上部之間並與其彼此接觸。源極線SL0（源極S）設置在閘極G0與閘極G1之間。源極線SL0（源極S）為連續層，其與通道柱CP的外側壁的中部物理性接觸。位元線BL0_B（汲極D0）與通道柱CP的底面物理性接觸。位元線BL0_T（汲極D1）經由介層窗V1與通道柱CP的頂面電性連接。

請參照圖1A與1C，字元線WL00的末端經由字元線接觸窗WLC0與金屬層ML連接。字元線WL01的末端經由字元線接觸窗WLC1與金屬層ML連接。源極線SL0的末端經由源極線接觸窗SLC與金屬層ML連接。字元線WL00的末端、源極線SL0的末端、字元線WL01的末端設置在區塊BLK0的第二區R2。字元線WL00的末端、源極線SL0的末端、字元線WL01的末端可以呈階梯狀，因此第二區R2又可稱為階梯區。

請參照圖1A與1B，在一些實施例中，在第二區R2中還包括多個虛設柱（dummy pillar）DP。虛設柱DP是用來提供製程中結構的支撐性，以避免層或結構的塌陷。虛設柱DP可以是在形成記憶孔（或稱通道孔）以及通道柱CP時同時形成。虛設柱DP的結構可以與通道柱CP的結構相同，但尺寸可以與記憶孔（或稱通道孔）的尺寸相同或相似。以設置在區塊BLK0的通道柱CP與虛設柱DP來說，通道柱CP下方會有第一位元線BL0_B且與位元線BL0_B電性連接，而虛設柱DP下方則不會有位元線BL0_B且與位元線BL0_B電性不連接。通道柱CP上方會形成介層窗，例如是介層窗V1，以與位元線BL0_T電性連接，而虛設柱DP上方則不會形成介層窗，因此虛設柱DP與位元線BL0_T電性不連接。虛設柱DP的側壁周圍會有閘極G0、源極線SL0、閘極G1或電荷儲存結構140與其接觸。

請參照圖3A，本發明實施例的記憶元件10（如圖1A所示）的製造方法如下。以下的實施例是以形成單一記憶單元組MCt來說明，然而，藉由以下所述的製程可以形成多數個記憶單元組MCt。首先，提供基底（未示出）。基底包括半導體基底，例如是矽基底。於基底上形成介電層102。介電層102的材料例如是化學氣相沉積法形成的氧化矽。在所述介電層102上形成位元線BL_B。位元線BL_B又可稱為汲極（D0）。在一些實施例中，位元線BL_B的形成方法例如是利用化學氣相沉積法形成摻雜的多晶矽，然後再經由微影與蝕刻製程進行圖案化。然後，形成另一介電層（未示出），然後執行諸如化學機械研磨製程的平坦化製程，以去除位線BL_B上的所述另一介電層。在替代實施例中，在形成位元線BL_B之前，先形成所述另一介電層，然後對所述另一介電層進行圖案化以形成位元線溝渠。此後，在所述另一介電層上及位線溝渠形成並填入摻雜的多晶矽層，然後執行諸如化學機械研磨製程的平坦化製程以去除所述另一介電層上的摻雜的多晶矽層，從而形成位線BL_B。

接著，在位元線BL_B與介電層102上形成第一堆疊結構110、導體層120及第二堆疊結構130。第一堆疊結構110包括由下而上堆疊的第一絕緣層112、犧牲層114與第二絕緣層116。第一絕緣層112、第二絕緣層116的材料例如是化學氣相沉積法形成的氧化矽。犧牲層114的材料與第一絕緣層112及第二絕緣層116的材料不同，例如是化學氣相沉積法形成的氮化矽。第一絕緣層112、犧牲層114與第二絕緣層116的厚度可以相同或相異。

導體層120例如是化學氣相沉積法形成的摻雜的多晶矽層。導體層120做為源極線SL（源極S）。第二堆疊結構130包括由下而上堆疊的第一絕緣層132、犧牲層134與第二絕緣層136。第一絕緣層132、第二絕緣層136的材料例如是化學氣相沉積法形成的氧化矽。犧牲層134的材料與第一絕緣層132及第二絕緣層136的材料不同，例如是化學氣相沉積法形成的氮化矽。第一絕緣層132、犧牲層134與第二絕緣層136的厚度可以相同或相異。舉例來說，第二絕緣層136的厚度可以大於第一絕緣層132與犧牲層134的厚度。

請參照圖3B，藉由微影與蝕刻製程進行圖案化製程，以在第二堆疊結構130、導體層120及第一堆疊結構110中形成孔138。孔138又可稱為記憶孔（memory hole）或通道孔（channel hole）。孔138裸露出位元線BL_B。從圖1A所示的上視圖中觀之，孔138的形狀可以是圓形、橢圓形等。在一些實施例中，亦在基底的階梯區（未示出）的第二堆疊結構130、導體層120及第一堆疊結構110中形成多個孔（未示出），孔的下方並無位元線BL_B。這些孔是用來形成虛設柱（如圖1A所示），以在後續製程中支撐半導體元件的結構，以避免層或結構的塌陷。

請參照圖3C至3E，進行在孔138中形成通道柱（channel pillar）CP的製程。在一些實施例中，通道柱CP的形成方法包括以下步驟。首先，在第二堆疊結構130上以及孔138中形成通道層150A與絕緣材料152A，如圖3C所示。通道層150A共形地覆蓋第二堆疊結構130、孔138的側壁以及位元線BL_B的頂面，並且與位元線BL_B電性連接。通道層150A包括摻雜的半導體材料、未摻雜的半導體材料或其組合。舉例來說，通道層150A可以是先經由化學氣相沉積製程或是物理氣相形成未摻雜的多晶矽層，然後再經由回火製程來形成。絕緣材料152A覆蓋在通道層150A上，並且填滿孔138。絕緣材料152A例如是以化學氣相沉積法形成的氧化矽、氮化矽、氮氧化矽、其他合適的介電材料或其組合。

請參照圖3D，移除部分絕緣材料152A，以在孔138中形成絕緣芯152。移除的製程可以採用單一階段蝕刻製程、兩階段蝕刻製程、多階段蝕刻製程、化學機械研磨製程或其組合。蝕刻製程可以例如是非等向性蝕刻、等向性蝕刻或其組合等方法。絕緣芯152的頂面低於第二堆疊結構130的頂面，因此，在絕緣芯152的頂面上具有凹槽（未示出）。接著，在第二堆疊結構130的頂面上以及絕緣芯152上方的凹槽中形成導電層154A。導電層154A例如是經由化學氣相沉積製程或是物理氣相沉積製程形成的摻雜的多晶矽、鎢、鉑或其組合。

請參照圖3E，進行回蝕刻或是化學機械研磨製程，以移除第二堆疊結構130的頂面上的導電材料層154A，以在凹槽中形成導電插塞154，以完成通道柱CP的製作。通道柱CP包括絕緣芯152、導電插塞154以及通道層150。絕緣芯152位於孔138中。導電插塞154位於絕緣芯152上，並且與通道層150電性連接。通道層150為一共形層，其環繞絕緣芯152與導電插塞154的側壁，並且包覆絕緣芯152的底部，與導電插塞154、位元線BL_B以及導體層120電性連接。導體層120做為源極線SL，或源極S。在一些實施例中，與絕緣芯152、導電插塞154以及通道層150相似的結構亦形成在基底的階梯區的多個孔（未示出）中，以形成虛設柱。虛設柱的下方無位元線BL_B，且虛設柱與位元線BL_B電性不連接。

請參照圖3F，在第二堆疊結構130上形成停止層162。停止層162的材料包括以CVD形成的氧化矽、氮化矽、氮氧化矽、碳化矽或其組合。在一些實施例中，停止層162包括與最頂層的第二絕緣層136的材料不同的材料。接著，在停止層162、第二堆疊結構130、導體層120以及第一堆疊結構110中形成凹縫164。在一些實例中，凹縫164的深度至少延伸穿過犧牲層114，使凹縫164的底部裸露出第一絕緣層112。

請參照圖3F，進行蝕刻製程，移除犧牲層114與134，以形成閘極溝渠172與174。蝕刻的方法可以採用乾式蝕刻、濕式蝕刻或其組合。在犧牲層114與134為氮化矽的實施例中，可以採用磷酸做為蝕刻劑。在進行此階段製程時，在基底的階梯區的虛設柱可以提供製程中結構的支撐性，以避免層或結構的塌陷。

請參照圖3G，在閘極溝渠172與174所裸露的表面以及凹縫164的側壁形成電荷儲存結構140A以及導體層170。在一實施例中，電荷儲存結構140A可以包括穿隧層142、電荷儲存層144、阻擋層（blocking layer）146。穿隧層142/電荷儲存層144/阻擋層146例如是氧化物/氮化物/氧化物（ONO）的複合層，或其他材料所形成的複合層。電荷儲存結構140A也可以例如是氧化物/氮化物/氧化物/氮化物/氧化物（ONONO）的複合層、矽/氧化物/氮化物/氧化物/矽（SONOS）、氧化鋁/氧化物/氮化物/氧化物（Al ₂O ₃/O/N/O）或是其他合適的複合層。電荷儲存結構140A可以藉由化學氣相沉積、熱氧化、氮化、蝕刻等製程來形成。導體層170例如是經由化學氣相沉積製程或是物理氣相沉積製程形成導體材料，例如摻雜的多晶矽、非晶矽、鎢（W）、鈷（Co）、鋁（Al）、矽化鎢（WSi _x）或矽化鈷（CoSi _x）。

請參照圖3H，進行非等向性蝕刻製程，將覆蓋在停止層162的頂面上以及填入於凹縫164之中的導體層170以及電荷儲存結構140A移除，以形成電荷儲存結構140以及閘極G0與閘極G1。電荷儲存結構140包括彼此分隔的電荷儲存結構140B與電荷儲存結構140T。

電荷儲存結構140B與閘極G0形成在閘極溝渠172之中。電荷儲存結構140B覆蓋閘極G0的頂面與底面，並且位於閘極G0的側壁與通道柱CP的外側壁的下部之間。電荷儲存結構140T與閘極G1形成在閘極溝渠174之中。電荷儲存結構140T覆蓋閘極G1的頂面與底面，並且位於閘極G1的側壁與通道柱CP的外側壁的上部之間。

請參照圖3I，在凹縫164之中形成絕緣牆St。絕緣牆St的形成方法例如是以化學氣相沉積法或是旋塗法在停止層162上形成絕緣材料層，例如是氧化矽、旋塗式玻璃等。之後，再以停止層162為研磨停止層或是蝕刻停止層，進行回蝕刻製程或是化學機械研磨製程，以移除停止層162上的絕緣材料層。

請參照圖3J，在停止層162中形成介層窗（via）V1。介層窗V1的形成方法例如是以微影蝕刻法在停止層162中形成介層窗孔（via hole）。之後，經由化學氣相沉積製程或是物理氣相沉積製程在停止層162上形成導體材料，例如摻雜的多晶矽、非晶矽、鎢（W）、鈷（Co）、鋁（Al）、矽化鎢（WSi _x）或矽化鈷（CoSi _x）。其後，進行回蝕刻製程或是化學機械研磨製程，將覆蓋在停止層162的表面上的導體材料移除。

之後，在停止層162上形成位元線BL_T（汲極D1）。位元線BL_T的形成方法例如是利用化學氣相沉積法形成摻雜的多晶矽，然後再經由微影與蝕刻製程進行圖案化。位元線BL_T經由介層窗V1與通道柱CP的電性連接。

閘極G0、電荷儲存結構140B、通道柱CP的下部、汲極D0與源極S形成第一記憶單元M_B。閘極G1、電荷儲存結構140T、通道柱CP的上部、汲極D1與源極S形成第二記憶單元M_T。第二記憶單元M_T疊置在第一記憶單元M_B上。此外，電荷儲存結構140B和電荷儲存結構140T彼此分離且未與源極S物理性接觸。電荷儲存結構140B與源極S之間以第一絕緣層116分隔；電荷儲存結構140T與源極S之間以第一絕緣層132分隔。

在上述的實施例中，通道柱CP包括絕緣芯152、導電插塞154以及通道層150，然而，本發明實施例不以此為限。在其他的實施例中，通道柱CP可以是由實心的摻雜的半導體柱150B所構成，如圖4A與圖4B所示。請參照圖3C與圖4A，摻雜的半導體柱150B的形成方法例如是在第二堆疊結構130上形成摻雜的半導體層，且摻雜的半導體層還填滿孔138。摻雜的半導體層例如是摻雜的磊晶矽。其後，進行回蝕刻製程或是化學機械研磨製程，將覆蓋在停止層162的表面上的導體材料移除。以此種具有實心的摻雜的半導體柱150B做為通道柱CP的記憶元件如圖4B所示。請參照圖4B，通道柱CP為實心的摻雜的半導體柱150B，其與位元線BL_B（汲極D0）直接接觸且電性連接，並且與介層窗V1直接接觸且直接經由介層窗V1與位元線BL_T電性連接，而無需再經由導電插塞。在階梯區的虛設柱DP的結構可以與通道柱CP的組合結構相同，但尺寸可以與記憶孔（或稱通道孔）的尺寸相同或相似。

此外，請參照圖1A，在一些實施例中，每一個通道柱CP的上、下方可以被單一條位元線BL_B以及單一條位元線BL_T跨過。例如，記憶單元組MCt0的通道柱CP被單一位元線BL0_B以及單一條位元線BL0_T跨過。在另一些實施例中，每一個通道柱CP的上、下方可以被兩條位元線BL_T及其下方的兩條位元線BL_B（未示出）跨過，如圖5所示。

請參照圖5，記憶元件包括位元線BL_B（未示出）與位元線BL_T。位元線BL_B包括BL0_B、BL1_B……... BL19_B（未示出）。位元線BL_T包括BL0_T、BL1_T…….. BL19_T。位元線BL0_T、BL1_T均跨過同一行的通道柱CP1與CP3，且在通道柱CP1所定義的寬度W1與通道柱CP3所定義的寬度W3之內。位元線BL0_T與通道柱CP1電性連接；而與通道柱CP3電性不連接。位元線BL1_T與通道柱CP1電性不連接，但與通道柱CP3電性連接。位元線BL2_T、BL3_T均跨過同一行的通道柱CP2與CP4，且在通道柱CP2所定義的寬度W2與通道柱CP4所定義的寬度W4之內。位元線BL2_T與通道柱CP2電性連接，但與通道柱CP4電性不連接。位元線BL3_T與通道柱CP4電性不連接；而與通道柱CP4電性連接。換言之，同一行的通道柱CP（例如CP1與CP3）上方的介層窗V（例如V1與V3），在第一方向d1上是相錯開的，而並未對齊。而在同一列的通道柱CP（例如CP1與CP5）上方的介層窗V（例如V1與V5），在第二方向d2上可以對齊或是相錯開的。

在另一些實施例中，上述的記憶元件也可以藉由堆疊而製作成三維記憶元件。

請參照圖6A、6B與6C，三維記憶元件10’包括多層半導體層T。在圖6B與6C中以兩層（tier）半導體層T1與T2來說明，然而，本發明不以此為限，三維記憶元件10’可以包含更多層半導體層。例如，三維記憶元件10’可以包括2至12層半導體層T。半導體層T1與上述記憶元件10具有相似的結構。然，為簡要起見，在圖6A、6B與6C中僅繪出兩個絕緣牆St’（例如St0、St1）以及單一個區塊BLK’（例如BLK0’）。

請參照圖6A與6B，半導體層T2與半導體層T1具有相似的結構。半導體層T2包括以多個絕緣牆St’（例如St0’、St1’）分隔開的多個在各區塊BLK’（例如BLK0’）中的多個記憶單元組MCt’（例如MCt0’）的結構與排列方式可與各區塊BLK中的多個記憶單元組MCt的結構與排列方式相同或相似。半導體層T2包括多個記憶單元組MCt’。每一個記憶單元組MCt’包括在第三方向d3上兩個疊置的第三記憶單元M_B’與第四記憶單元M_T’。

請參照圖6A，半導體層T2還包括在第一方向d1延伸的多條位元線BL_B’與多條位元線BL_T’。位元線BL_B’例如是包括BL0_B’、BL1_B’、BL2_B’、BL3_B’、BL4_B’，或更多的位元線。位元線BL_T’例如是包括BL0_T’、BL1_T’、BL2_T’、BL3_T’、BL4_T’，或更多的位元線。半導體層T2的每一位元線BL_B’位於半導體層T1的位元線BL_T上，半導體層T2的每一位元線BL_T’位於位元線BL_B’上。半導體層T1的位元線BL_B、BL_T與半導體層T2的BL_B’、BL_T’的末端可以呈階梯狀。位元線BL_B經由位元線接觸窗BLC0與金屬層ML連接。在本實施例中，位元線BL_T、BL_B’可以共用，其可經由位元線接觸窗BLC2與金屬層ML連接。位元線BL_T’經由位元線接觸窗BLC3與金屬層ML連接。

請參照圖6A與圖6C，半導體層T2還包括在第二方向d2延伸的字元線WL00’與字元線WL01’以及源極線SL0’。在第二區R2中，半導體層T1的字元線WL00的末端經由字元線接觸窗WLC0與金屬層ML連接。字元線WL01的末端經由字元線接觸窗WLC1與金屬層ML連接。源極線SL0的末端經由源極線接觸窗SLC與金屬層ML連接。半導體層T2的字元線WL00’的末端經由字元線接觸窗WLC0’與金屬層ML連接。字元線WL01’的末端經由字元線接觸窗WLC1’與金屬層ML連接。源極線SL0’的末端經由源極線接觸窗SLC’與金屬層ML連接。

字元線WL00的末端、源極線SL0的末端、字元線WL01的末端、字元線WL00’的末端、源極線SL0’的末端、字元線WL01’的末端設置在區塊BLK0的第二區R2，且可以呈階梯狀。此外，在第二區R2中還可包括多個虛設柱DP’，以提供製程中結構的支撐性，避免層或結構的塌陷。虛設柱DP’的結構可與虛設柱DP相似。

圖7繪示出圖6C的等效電路圖。請參照圖6C與圖7，記憶單元M_B包括閘極G0、源極S、汲極D0、電荷儲存結構140B以及通道柱CP。記憶單元M_T包括閘極G1、源極S、汲極D1、電荷儲存結構140T以及通道柱CP。記憶單元M_B’包括閘極G0’、源極S’、汲極D0’、電荷儲存結構140B’以及通道柱CP’。記憶單元M_T’包括閘極G1’、源極S’、汲極D1’、電荷儲存結構140T’以及通道柱CP’。記憶單元M_B’與憶單元M_T’共用源極S’。記憶單元M_B’的汲極D0’與記憶單元M_T的汲極D1共用。電荷儲存結構140B’和電荷儲存結構140T’彼此分離，其合稱為電荷儲存結構140’。

三維記憶元件10’的製造方法可以依照上述方法形成半導體元件10完成第一半導體層T1的製作。之後，進行循環製程即可完成第二半導體層T2的製作。所述至少一循環製程包括重複圖3A中形成第一堆疊結構110、導體層120以及第二堆疊結構130之步驟至圖3J之形成多條位元線BL_T，及/或依據圖4A與圖4B。

綜上所述，本發明之NOR快閃記憶元件在單位面積內包括縱向疊置的兩個記憶單元，可以有效利用基底的面積。本發明之三維NOR快閃記憶元件在單位面積內可以包括縱向疊置的多個個記憶單元，可以有效利用基底的面積。此外，本發明之NOR快閃記憶元件以及三維NOR快閃記憶元件的製程可與現有製程相容。

10:記憶元件 10’:三維記憶元件 146:阻擋層 100:基底 102:介電層 110:第一堆疊結構 112、132:第一絕緣層 114、134:犧牲層 116、136:第二絕緣層 120:導體層 170:導體層 130:第二堆疊結構 138:孔 140、140A、140’、140B、140T、140B’、140T’:電荷儲存結構 142:穿隧層 144:電荷儲存層 146:阻擋層 150、150A:通道層 150B:半導體柱 152:絕緣芯 152A:絕緣材料 154:導電插塞 154A:導電層 162:停止層 164、164S:凹縫 168:源極線溝渠 172、174:閘極溝渠 BL_B、BL0_B、BL1_B、BL2_B、BL3_B、BL4_B、BL5_B、BL6_B、BL7_B、BL8_B、BL9_B、BL_B’、BL0_B’、BL1_B’、BL2_B’、BL3_B’、BL4_B’、BL_T、BL0_T、BL1_T、BL2_T、BL3_T、BL4_T、BL5_T、BL6_T、BL7_T、BL8_T、BL9_T、BL_T’、BL0_T’、BL1_T’、BL2_T’、BL3_T’、BL4_T’:位元線 BLK、BLK0、BLK1、BLK’、BLK0’:區塊 CP、CP1、CP2、CP3、CP4、CP5:通道柱 d1:第一方向 d2:第二方向 d3:第三方向 D0、D1、D0’、D1’:汲極 DP、DP’:虛設柱 G0、G0’、G1、G1’:閘極 ML:金屬層 M_B、M0 ₁₁_B、M0 ₁₂_B、M0 ₁₃_B、M1 ₁₁_B、M1 ₁₂_B、M1 ₁₃_B、M_B’:第一記憶單元 M_T、M0 ₁₁_T、M0 ₁₂_T、M0 ₁₃_T、M1 ₁₁_T、M1 ₁₂_T、M1 ₁₃_T、M_T’:第二記憶單元 MCt、MCt0、MCt1、MCt’、MCt0’:記憶單元組 R1:第一區 R2:第二區 S、S’:源極 SL0、SL1、SL0’:源極線 SLC、SLC’:源極線接觸窗 St、St0、St1、St2、St’、St0’、St1’:絕緣牆 T、T1、T2:半導體層 V1、V2、V3、V4、V5、V1’、V2’:介層窗 WL、WL00、WL01、WL10、WL11、WL’、WL00’、WL01’:字元線 WLC0、WLC1、WLC0’、WLC1’:字元線接觸窗 W1、W2、W3、W4:寬度

圖1A是依照本發明的實施例的記憶元件的上視圖。圖1B是圖1A的線B-B’的剖面圖。圖1C是圖1A的線C-C’的剖面圖。圖2是圖1A的局部等效電路圖。圖3A至圖3J是依照本發明的實施例的記憶元件的製造流程的剖面示意圖。圖4A至圖4B是依照本發明的又一實施例的記憶元件的局部製造流程的剖面示意圖。圖5是依照本發明的其他實施例的記憶元件的上視圖。圖6A是依照本發明的實施例的三維記憶元件的上視圖。圖6B是圖6A的線B-B’的剖面圖。圖6C是圖6A的線C-C’的剖面圖。圖7是圖6C的等效電路圖。

102:介電層

140、140B、140T:電荷儲存結構

BL_B、BL0_B:第一位元線

BL_T、BL0_T:第二位元線

D0、D1:汲極

CP:通道柱

G0:閘極

G1:閘極

M_B、M0₁₁_B:第一記憶單元

M_T、M0₁₁_T:第二記憶單元

MCt、MCt0:記憶單元組

S:源極

SL0:源極線

St0:絕緣牆

V1:介層窗

WL00、WL01:字元線

Claims

一種記憶元件，包括：至少一半導體層，位於介電層上方，所述至少一半導體層包括：第一位元線與第二位元線，其中所述第一位元線位於所述介電層上，所述第二位元線位於第一位元線上方；第一字元線與第二字元線，位於所述第一位元線與所述第二位元線之間；源極線，位於所述第一字元線與所述第二字元線之間；通道柱，貫穿所述第一字元線、所述源極線與所述第二字元線，且與所述第一位元線、所述源極線及所述第二位元線連接；第一電荷儲存結構，環繞所述第一字元線的頂面與底面，並介於所述第一字元線的側壁與所述通道柱的側壁的下部之間；以及第二電荷儲存結構，環繞所述第二字元線的頂面與底面，並介於所述第二字元線的側壁與所述通道柱的所述側壁的上部之間；其中所述第一字元線、所述第一電荷儲存結構與所述通道柱形成第一記憶單元；所述第二字元線、所述第二電荷儲存結構與所述通道柱形成第二記憶單元。
如請求項1所述的記憶元件，其中所述通道柱包括絕緣芯、導電插塞以及環繞所述絕緣芯與導電插塞側壁與所述絕緣芯的底部的通道層。
如請求項1所述的記憶元件，其中所述源極線位於所述第一電荷儲存結構與所述第二電荷儲存結構之間，且與所述第一電荷儲存結構與所述第二電荷儲存結構彼此分離。
如請求項1所述的記憶元件，其中所述至少一半導體層包括第一半導體層與位於所述第一半導體層上方的第二半導體層，所述第二半導體層的第一位元線與所述第一半導體層的所述第二位元線共用。
如請求項1所述的記憶元件，更包括字元線接觸窗，其向下延伸穿過所述第二電荷儲存結構且與所述第二字元線的頂面的末端接觸。
如請求項1所述的記憶元件，更包括：另一通道柱，與所述通道柱配置在同一行；以及第三位元線，與所述第二位元線平行設置，其中所述第三位元線與所述第二位元線跨過所述通道柱與所述另一通道柱，且在所述通道柱所定義的寬度與所述另一通道柱所定義的另一寬度之內。
如請求項6所述的記憶元件，其中所述另一通道柱與所述第三位元線電性連接，而所述通道柱與所述第二位元線電性連接。
如請求項7所述的記憶元件，其中所述另一通道柱與所述第二位元線電性不連接，而所述通道柱與所述第三位元線電性不連接。
一種記憶元件的製造方法，包括：在介電層上形成第一位元線；以及至少一循環製程，所述至少一循環製程包括：在所述第一位元線與所述介電層上形成第一堆疊結構、導體層及第二堆疊結構，其中所述第一堆疊結構與所述第二堆疊結構各自分別包括由下而上的第一絕緣層、犧牲層與第二絕緣層，所述導體層做為源極線；形成穿過所述第二堆疊結構、所述導體層及所述第一堆疊結構的孔；在所述孔中形成通道柱，所述通道柱連接所述第一位元線；在所述所述第二堆疊結構、所述導體層以及至少一部分所述第一堆疊結構中形成凹縫；移除所述凹縫所裸露的所述第二堆疊結構及所述第一堆疊結構的所述犧牲層，以形成第一字元線溝渠與第二字元線溝渠，其中所述第一字元線溝渠與第二字元線溝渠裸露出所述通道柱的側壁；形成第一電荷儲存結構以覆蓋所述第一字元線溝渠的頂面與底面及所述通道層的側壁，並形成第二電荷儲存結構以覆蓋所述第二字元線溝渠的頂面與底面及所述通道層的所述側壁；在所述第一字元線溝渠中形成第一字元線，並在所述第二字元線溝渠中形成第二字元線；在所述凹縫中填入絕緣材料；以及在所述第二堆疊結構上方形成第二位元線，所述第二位元線與所述通道柱電性連接，其中所述第一字元線、所述第一電荷儲存結構與所述通道柱形成第一記憶單元；所述第二字元線、所述第二電荷儲存結構與所述通道柱形成第二記憶單元。
如請求項9所述的記憶元件的製造方法，其中所述凹縫至少延伸至所述第一堆疊結構的所述第一絕緣層。