CN116264164B - 沟槽式晶体管及其制造方法 - Google Patents

Abstract

本发明提供一种沟槽式晶体管及其制造方法。所述沟槽式晶体管的制造方法包括以下步骤。于衬底中形成沟槽。于沟槽的侧壁与底面上形成第一绝缘层。于沟槽中的第一绝缘层上形成第一导电层，其中孔洞或孔隙形成于部分第一导电层中。移除部分第一导电层，以去除孔洞或孔隙。于沟槽中的第一导电层上及位于所述沟槽的侧壁上的所述第一绝缘层上形成保护层。移除保护层与沟槽的侧壁之间的至少部分第一绝缘层。于沟槽的暴露出的侧壁上形成第二绝缘层。移除保护层。于第一导电层上形成第二导电层。移除第二导电层上方的第二绝缘层。于第二导电层上以及沟槽的侧壁上形成第三绝缘层。于第三绝缘层上形成第三导电层。于第三导电层周围的衬底中形成第一掺杂区。

Description

沟槽式晶体管及其制造方法

技术领域

本发明涉及一种晶体管及其制造方法，且特别是涉及一种沟槽式晶体管及其制造方法。

背景技术

在目前的技术中，沟槽式金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)已广泛应用在电力开关(powerswitch)组件上，例如电源供应器、整流器或低压马达控制器。对于一般的遮蔽栅极沟槽式(shield gate trench，SGT)金属氧化物半导体场效晶体管来说，设置于沟槽中的栅极以及遮蔽电极(亦可称为源电极)的质量对于组件的电特性有显著的影响。特别是，在形成遮蔽栅极沟槽式金属氧化物半导体场效晶体管的过程中，由于沟槽具有高的深宽比(aspectratio)，因此在将电极材料填入沟槽时往往会形成孔洞(void)或孔隙(seam)。当孔洞或孔隙产生时，会严重影响所形成的电极的质量，进而对组件的电特性造成严重影响。

发明内容

本发明是针对一种沟槽式晶体管，其包括不具有孔洞或孔隙的电极。

本发明是针对一种沟槽式晶体管的制造方法，其采用多阶段的方式来形成作为遮蔽电极或源电极的导电层。

根据本发明的实施例，沟槽式晶体管的制造方法包括以下步骤。于衬底中形成沟槽。于所述沟槽的侧壁与底面上形成第一绝缘层。于所述沟槽中的所述第一绝缘层上形成第一导电层，其中孔洞或孔隙形成于部分所述第一导电层中。移除部分所述第一导电层，以去除所述孔洞或孔隙。于所述沟槽中的所述第一导电层上及位于所述沟槽的侧壁上的所述第一绝缘层上形成保护层。移除所述保护层与所述沟槽的侧壁之间的至少部分所述第一绝缘层。于所述沟槽的暴露出的所述侧壁上形成第二绝缘层。移除所述保护层。于所述第一导电层上形成第二导电层。移除所述第二导电层上方的所述第二绝缘层。于所述第二导电层上以及所述沟槽的侧壁上形成第三绝缘层。于所述第三绝缘层上形成第三导电层。于所述第三导电层周围的所述衬底中形成第一掺杂区。

在本发明的沟槽式晶体管的制造方法的一实施例中，所述保护层包括氮化硅层。

在本发明的沟槽式晶体管的制造方法的一实施例中，所述保护层填满所述沟槽。

在本发明的沟槽式晶体管的制造方法的一实施例中，所述衬底包括基层以及形成于所述基层上的外延层，且所述沟槽位于所述外延层中。

在本发明的沟槽式晶体管的制造方法的一实施例中，在移除所述保护层与所述沟槽的侧壁之间的部分所述第一绝缘层之后，所述第一绝缘层的顶面不低于所述第一导电层的顶面。

在本发明的沟槽式晶体管的制造方法的一实施例中，所述第二导电层的形成方法包括以下步骤。于所述沟槽中填入导电材料层。进行回蚀刻工艺，移除部分所述导电材料层，其中剩余的所述导电材料层的顶面高于所述第一绝缘层的顶面。

在本发明的沟槽式晶体管的制造方法的一实施例中，所述第二导电层的形成方法包括以下步骤。于所述沟槽中填入导电材料层。进行回蚀刻工艺，移除部分所述导电材料层，其中剩余的所述导电材料层的顶面不高于所述第一绝缘层的顶面。

在本发明的沟槽式晶体管的制造方法的一实施例中，所述第三绝缘层的形成方法包括进行热氧化工艺。

在本发明的沟槽式晶体管的制造方法的一实施例中，所述第一掺杂区的底面不高于所述第三导电层的底面。

在本发明的沟槽式晶体管的制造方法的一实施例中，在形成所述第一掺杂区之后进一步包括以下步骤。于所述第一掺杂区中形成第二掺杂区，其中所述第二掺杂区的导电型与所述第一掺杂区的导电型不同。于所述衬底上形成第四绝缘层。于所述第四绝缘层中形成与所述第二掺杂区连接的接点(contact)。于所述第四绝缘层上形成与所述接点连接的第四导电层。

在本发明的沟槽式晶体管的制造方法的一实施例中，在形成所述第四绝缘层之后以及在形成所述接点之前，进一步于所述接点的下方形成第三掺杂区，且所述第三掺杂区的导电型与所述第一掺杂区的导电型相同。

在本发明的沟槽式晶体管的制造方法的一实施例中，所述第一绝缘层的位于所述沟槽的底面上的部分的厚度大于所述第一绝缘层的位于所述沟槽的侧壁上的部分的厚度。

根据本发明的实施例，沟槽式晶体管包括具有沟槽的衬底、第一电极、绝缘层、第二电极、栅间介电层(inter-gate dielectric layer)、栅介电层(gate dielectriclayer)以及主体区(body region)。所述第一电极设置于所述沟槽的下部。所述绝缘层设置于所述第一电极与所述沟槽的侧壁与底面之间。所述第二电极设置于所述第一电极上。所述栅间介电层设置于所述第一电极与所述第二电极之间。所述栅介电层设置于第二电极与所述衬底之间。所述主体区设置于所述第二电极周围的所述衬底中。

在本发明的沟槽式晶体管的一实施例中，所述绝缘层的位于所述沟槽的底面上的部分的厚度大于所述绝缘层的位于所述沟槽的侧壁上的部分的厚度。

在本发明的沟槽式晶体管的一实施例中，所述衬底包括基层以及设置于所述基层上的外延层，且所述沟槽位于所述外延层中。

在本发明的沟槽式晶体管的一实施例中，所述第一电极包括第一部分与位于所述第一部分上的第二部分，且所述第二部分的宽度大于所述第一部分的宽度。

在本发明的沟槽式晶体管的一实施例中，进一步包括第二绝缘层，其设置于所述第二部分与所述衬底之间。

在本发明的沟槽式晶体管的一实施例中，所述主体区的底面不高于所述第二电极的底面。

在本发明的沟槽式晶体管的一实施例中，进一步包括源极区、层间介电层(inter-layer dielectric layer)、接点以及导电层。所述源极区设置于所述主体区中。所述层间介电层设置于所述衬底上。所述接点设置于所述层间介电层中且与所述源极区电连接。所述导电层设置于所述层间介电层上且与所述接点电连接。

在本发明的沟槽式晶体管的一实施例中，进一步包括掺杂区，其设置于所述接点的下方且与所述接点电连接，其中所述掺杂区的导电型与所述主体区的导电型相同。

综上所述，在本发明的沟槽式晶体管的工艺中，使用保护层以及采用多阶段的方式来形成作为遮蔽电极或源电极的导电层，因此可有效地避免导电层中存在孔洞或孔隙，进而使得本发明的沟槽式晶体管可具有稳定的电性表现。

附图说明

图1A至图1G为依据本发明实施例所绘示的沟槽式晶体管的制造流程剖面示意图；

图2为依据本发明另一实施例所绘示的沟槽式晶体管的剖面示意图；

图3A至图3C为依据本发明另一实施例所绘示的沟槽式晶体管的制造流程剖面示意图。

具体实施方式

下文列举实施例并配合附图来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，图式仅以说明为目的，并未依照原尺寸作图。为了方便理解，在下述说明中相同的组件将以相同的符号来说明。

关于文中所使用“包含”、“包括”、“具有”等等用语，均为开放性的用语，也就是指“包含但不限于”。

当以“第一”、“第二”等的用语来说明组件时，仅用在将这些组件彼此区分，并不限制这些组件的顺序或重要性。因此，在一些情况下，第一组件亦可称作第二组件，第二组件亦可称作第一组件，且此不偏离本发明的范畴。

此外，文中所提到的方向性用语，例如“上”、“下”等，仅是用以参考附图的方向，并非用来限制本发明。因此，应理解，“上”可与“下”互换使用，且当层或膜等组件放置在另一组件“上”时，所述组件可直接放置在所述另一组件上，或者可存在中间组件。另一方面，当称组件“直接”放置在另一组件“上”时，则两者之间不存在中间组件。

图1A至图1G为依据本发明实施例所绘示的沟槽式晶体管的制造流程剖面示意图。在本实施例中，沟槽式晶体管为遮蔽栅极沟槽式金属氧化物半导体场效晶体管，其具有设置于沟槽中的栅极以及遮蔽电极(亦可称为源电极)，以下将对此作详细说明。此外，在本实施例中，第一导电型为P型与N型中的一者，而第二导电型则为P型与N型中的另一者。

首先，参照图1A，提供衬底100。在本实施例中，衬底100包括基层100a以及形成于基层100a上的外延层100b。基层100a例如是具有第一导电型重掺杂的硅基层。外延层100b例如是具有第一导电型轻掺杂的外延层。外延层100b的形成方法例如是进行选择性外延生长(selective epitaxy growth，SEG)工艺。接着，于外延层100b中形成沟槽102。在本实施例中，沟槽102的深度小于外延层100b的厚度，亦即沟槽102的底部位于外延层100b中，使得沟槽102并未暴露出基层100a。此外，在本实施例中，沟槽102具有实质上垂直的侧壁。

接着，参照图1B，于沟槽102的侧壁与底面上形成第一绝缘层104。在本实施例中，第一绝缘层104为氧化硅层。第一绝缘层104的形成方法例如是进行热氧化工艺，以于衬底100上共形地形成绝缘材料层。在本实施例中，第一绝缘层104具有实质上均匀的厚度，亦即第一绝缘层104的位于沟槽102的底面上的部分的厚度实质上等于第一绝缘层104的位于沟槽102的侧壁上的部分的厚度。然后，于沟槽102中的第一绝缘层104上形成第一导电层106。在本实施例中，第一导电层106为多晶硅层。第一导电层106的形成方法例如是进行化学气相沉积(chemical vapor deposition，CVD)工艺，以将导电材料层填入沟槽102中。由于沟槽102通常具有较高的深宽比，因此在将导电材料层填入沟槽102中之后，所形成的第一导电层106中难以避免地会形成有孔洞或孔隙106a。一般来说，孔洞或孔隙106a大多会形成在第一导电层106的上部中。在图1B中，为使附图清楚以及便于说明，仅绘示一个孔洞或孔隙106a，但本发明不限于此。

然后，参照图1C，移除部分第一导电层106，保留位于沟槽102的下部处的第一导电层106。在本实施例中，进行回蚀刻(etching-back)工艺，以移除位于沟槽102之外的第一导电层106以及位于沟槽102中的部分第一导电层106。如此一来，可去除第一导电层106中的孔洞或孔隙106a。之后，于沟槽102中的第一导电层106上形成保护层108。在本实施例中，保护层108的形成方法例如是先于衬底100上共形地形成层覆盖第一导电层106的顶面与第一绝缘层104的保护材料层，然后进行蚀刻工艺来移除沟槽102外的第一绝缘层104的顶面上的保护材料层。在本实施例中，保护材料层为氮化硅层，但本发明不限于此。在其他实施例中，只要在后续的蚀刻工艺中，保护材料层相较于第一绝缘层104具有较低的蚀刻速率即可。此外，在本实施例中，保护材料层共形地形成衬底100上，亦即保护材料层未填满沟槽102，但本发明不限于此。在其他实施例中，保护材料层可填满沟槽102。

接着，参照图1D，移除保护层108与沟槽102的侧壁之间的部分第一绝缘层104。在本实施例中，移除部分第一绝缘层104的方法例如是进行回蚀刻工艺。由于保护层108相较于第一绝缘层104具有较低的蚀刻速率，因此在移除部分第一绝缘层104之后，保护层108仍可保留于第一导电层106上。此外，在本实施例中，在移除部分第一绝缘层104之后，剩余的第一绝缘层104的顶面高于第一导电层106的顶面，但本发明不限于此。在其他实施例中，剩余的第一绝缘层104的顶面可与第一导电层106的顶面共平面。之后，于沟槽102的暴露出的侧壁上以及外延层100b的顶面上形成第二绝缘层110。在本实施例中，第二绝缘层110为氧化硅层。第二绝缘层110的形成方法例如是进行热氧化工艺。由于保护层108保留于第一导电层106上，因此第二绝缘层110不会形成于第一导电层106上。

然后，参照图1E，移除保护层108。接着，于第一导电层106上形成第二导电层112。在本实施例中，第二导电层112为多晶硅层。第二导电层112的形成方法例如是进行化学气相沉积工艺来将导电材料层填入沟槽102中，然后进行回蚀刻工艺来移除位于沟槽102之外的导电材料层以及位于沟槽102中的部分导电材料层，使得剩余的导电材料层的顶面高于第一绝缘层104的顶面。如此一来，第一导电层106与第二导电层112可构成本实施例的沟槽式晶体管的第一电极114。第一电极114可作为遮蔽电极(亦可称为源电极)。详细地说，在本实施例中，第一电极114设置于沟槽102的下部，且第一电极114包括第一部分114a与位于第一部分114a上的第二部分114b。第二部分114b的宽度大于第一部分114a的宽度，亦即第一电极114的剖面呈现“T”型。

接着，参照图1F，移除第二导电层112上方的第二绝缘层110，以暴露出沟槽102的部分侧壁。在本实施例中，可进行回蚀刻工艺，移除第二导电层112上方的第二绝缘层110，直到剩余的第二绝缘层110的顶面与第二导电层112的顶面共平面。然后，于第二导电层112上以及沟槽102的暴露出的侧壁上形成第三绝缘层116。在本实施例中，第三绝缘层116为氧化硅层。第三绝缘层116的形成方法例如是进行热氧化工艺。接着，于第三绝缘层116上形成第三导电层118。在本实施例中，第三导电层118为多晶硅层。第三导电层118的形成方法例如是进行化学气相沉积工艺来将导电材料层填入沟槽102中，然后进行回蚀刻工艺来移除位于沟槽102之外的导电材料层。

在本实施例中，第三导电层118可作为本实施例的沟槽式晶体管的第二电极120(栅极)。位于第一电极114与第二电极120之间的第三绝缘层116可作为栅间介电层，而位于第二电极120与衬底100(外延层100b)之间的第三绝缘层116可作为栅介电层。

接着，于第三导电层118周围的衬底100(外延层100b)中形成第一掺杂区122。第一掺杂区122例如是具有第二导电型重掺杂的掺杂区。第一掺杂区122的形成方法例如是进行离子植入工艺。第一掺杂区122的底面不高于第三导电层118的底面。在本实施例中，第一掺杂区122的底面与第三导电层118的底面共平面。第一掺杂区122可作为本实施例的沟槽式晶体管的主体区。

之后，参照图1G，可对图1F中的结构继续进行后续所需的工艺，以形成本实施例的沟槽式晶体管10。举例来说，在形成第一掺杂区122之后，于第一掺杂区122中形成第二掺杂区124。第二掺杂区124例如是具有第一导电型重掺杂的掺杂区。第二掺杂区124的形成方法例如是进行离子植入工艺。第二掺杂区124的深度小于第一掺杂区122的深度。第二掺杂区124可作为本实施例的沟槽式晶体管的源极区。也就是说，在沟槽式晶体管10中，第二电极120作为栅极，第一电极114作为遮蔽电极或源电极，第二掺杂区124作为源极，而衬底100则作为漏极。

接着，可于所述衬底100上形成第四绝缘层126。在本实施例中，第四绝缘层126为氧化硅层。第四绝缘层126的形成方法例如是进行化学气相沉积工艺。第四绝缘层126覆盖第三绝缘层116与第二电极120，以作为层间介电层。然后，可于第四绝缘层126中形成与第二掺杂区124电连接的接点128。在本实施例中，接点128的底面位于第二掺杂区124中，但本发明不限于此。此外，为了降低电阻，可在形成接点128之前，于接点128下方形成与接点128电连接的掺杂区130。掺杂区130例如是具有第二导电型重掺杂的掺杂区。此外，可于第四绝缘层126上形成与接点128电连接的导电层132。导电层132例如为金属层。导电层132可作为源极线。接点128、掺杂区130以及导电层132的形成方法为本领域技术人员所熟知，于此不再赘述。

在本实施例中，作为遮蔽电极或源电极的第一电极114的剖面呈现“T”型，但本发明不限于此。图2为依据本发明另一实施例所绘示的沟槽式晶体管的剖面示意图。在进行图1E所述的步骤时，以回蚀刻工艺来移除位于沟槽102中的导电材料层，直到剩余的导电材料层的顶面不高于第一绝缘层104的顶面。如此一来，如图2所示，在沟槽式晶体管20中，所形成的第二导电层200的顶面可与第一绝缘层104的顶面共平面。在其他实施例中，所形成的第二导电层200的顶面可低于第一绝缘层104的顶面。第一导电层106与第二导电层200构成本实施例的沟槽式晶体管的第一电极202，使得作为遮蔽电极或源电极的第一电极202的剖面呈现“l”型，亦即上部的宽度实质上等于下部的宽度。此外，由于整个第一电极202与衬底100之间具有第一绝缘层104，因此图1D中形成第二绝缘层110的步骤亦可省略。

在上述实施例中，在图1B所述的步骤中，所形成的第一绝缘层104具有实质上均匀的厚度，但本发明不限于此。在其他实施例中，所形成的第一绝缘层104可不具有实质上均匀的厚度。

图3A至图3C为依据本发明另一实施例所绘示的沟槽式晶体管的制造流程剖面示意图。在本实施例中，与图1A至图1G相同的构件将以相同的参考符号表示，且不再对其进行说明。

首先，参照图3A，在如图1A所述的形成沟槽102之后，于沟槽102的底部形成第一绝缘层104a。在本实施例中，第一绝缘层104a为氧化硅层。此外，第一绝缘层104a的位于沟槽102的底面上的部分的厚度大于第一绝缘层104a的位于沟槽102的侧壁上的部分的厚度。也就是说，在本实施例中，第一绝缘层104a不具有实质上均匀的厚度，其可通过调整工艺参数的方式来形成，且此方式为本领域技术人员所熟知，于此不再赘述。

接着，参照图3B，进行图1B与图1C所述的步骤，于沟槽102中的第一绝缘层104上形成第一导电层106。此时，第一导电层106的下方存在厚度相对大的第一绝缘层104。由于第一绝缘层104a在沟槽102的底部处具有相对大的厚度，因此降低了沟槽102的深宽比，进而可改善在形成第一导电层106时孔洞或孔隙106a(如图1B所示)的形成。

之后，参照图3C，进行图1C至图1G所述的步骤，以形成本实施例的沟槽式晶体管30。在沟槽式晶体管30中，由于第一电极114下方存在厚度相对较大的第一绝缘层104，因此可进一步避免沟槽式晶体管30在操作的过程中自底部产生漏电流的问题。

此外，在其他实施例中，也可如同图2而形成“l”型的作为遮蔽电极或源电极的第一电极。

综上所述，在本发明的沟槽式晶体管中，使用保护层以及采用多阶段的方式来形成作为遮蔽电极或源电极的导电层，因此可有效地避免导电层中存在孔洞或孔隙。如此一来，本发明的沟槽式晶体管不会受到孔洞或孔性的影响而能够具有稳定的电性表现。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (19)

1.一种沟槽式晶体管的制造方法，其特征在于，包括：

于衬底中形成沟槽；

于所述沟槽的侧壁与底面上形成第一绝缘层；

于所述沟槽中的所述第一绝缘层上形成第一导电层，其中孔洞或孔隙形成于部分所述第一导电层中；

移除部分所述第一导电层，以去除所述孔洞或孔隙；

于所述沟槽中的所述第一导电层上及位于所述沟槽的侧壁上的所述第一绝缘层上形成保护层；

移除所述保护层与所述沟槽的侧壁之间的至少部分所述第一绝缘层；

于所述沟槽的暴露出的所述侧壁上形成第二绝缘层；

移除所述保护层；

于所述第一导电层上形成第二导电层，所述第一导电层与所述第二导电层构成沟槽式晶体管的第一电极，其中所述第一电极包括第一部分与位于所述第一部分上的第二部分，且所述第二部分的宽度大于所述第一部分的宽度；

移除所述第二导电层上方的所述第二绝缘层；

于所述第二导电层上以及所述沟槽的侧壁上形成第三绝缘层；

于所述第三绝缘层上形成第三导电层；以及

于所述第三导电层周围的所述衬底中形成第一掺杂区。

2.根据权利要求1所述的沟槽式晶体管的制造方法，其特征在于，所述保护层包括氮化硅层。

3.根据权利要求1所述的沟槽式晶体管的制造方法，其特征在于，所述保护层填满所述沟槽。

4.根据权利要求1所述的沟槽式晶体管的制造方法，其特征在于，所述衬底包括基层以及形成于所述基层上的外延层，且所述沟槽位于所述外延层中。

5.根据权利要求1所述的沟槽式晶体管的制造方法，其特征在于，在移除所述保护层与所述沟槽的侧壁之间的部分所述第一绝缘层之后，所述第一绝缘层的顶面不低于所述第一导电层的顶面。

6. 根据权利要求1所述的沟槽式晶体管的制造方法，其特征在于，所述第二导电层的形成方法包括：

于所述沟槽中填入导电材料层；以及

进行回蚀刻工艺，移除部分所述导电材料层，

其中剩余的所述导电材料层的顶面高于所述第一绝缘层的顶面。

7. 根据权利要求1所述的沟槽式晶体管的制造方法，其特征在于，所述第二导电层的形成方法包括：

于所述沟槽中填入导电材料层；以及

进行回蚀刻工艺，移除部分所述导电材料层，

其中剩余的所述导电材料层的顶面不高于所述第一绝缘层的顶面。

8.根据权利要求1所述的沟槽式晶体管的制造方法，其特征在于，所述第三绝缘层的形成方法包括进行热氧化工艺。

9.根据权利要求1所述的沟槽式晶体管的制造方法，其特征在于，所述第一掺杂区的底面不高于所述第三导电层的底面。

10.根据权利要求1所述的沟槽式晶体管的制造方法，其特征在于，在形成所述第一掺杂区之后，进一步包括：

于所述第一掺杂区中形成第二掺杂区，其中所述第二掺杂区的导电型与所述第一掺杂区的导电型不同；

于所述衬底上形成第四绝缘层；

于所述第四绝缘层中形成与所述第二掺杂区连接的接点；以及

于所述第四绝缘层上形成与所述接点连接的第四导电层。

11.根据权利要求10所述的沟槽式晶体管的制造方法，其特征在于，在形成所述第四绝缘层之后以及在形成所述接点之前，进一步于所述接点的下方形成第三掺杂区，且所述第三掺杂区的导电型与所述第一掺杂区的导电型相同。

12.根据权利要求1所述的沟槽式晶体管的制造方法，其特征在于，所述第一绝缘层的位于所述沟槽的底面上的部分的厚度大于所述第一绝缘层的位于所述沟槽的侧壁上的部分的厚度。

13.一种利用根据权利要求1至12中任一项所述的沟槽式晶体管的制造方法所制造的沟槽式晶体管，其特征在于，包括：

衬底，具有沟槽；

第一电极，设置于所述沟槽的下部；

绝缘层，设置于所述第一电极与所述沟槽的侧壁与底面之间；

第二电极，设置于所述第一电极上；

栅间介电层，设置于所述第一电极与所述第二电极之间；

栅介电层，设置于第二电极与所述衬底之间；以及

主体区，设置于所述第二电极周围的所述衬底中，

其中所述第一电极包括第一部分与位于所述第一部分上的第二部分，且所述第二部分的宽度大于所述第一部分的宽度。

14.根据权利要求13所述的沟槽式晶体管，其特征在于，所述绝缘层的位于所述沟槽的底面上的部分的厚度大于所述绝缘层的位于所述沟槽的侧壁上的部分的厚度。

15.根据权利要求13所述的沟槽式晶体管，其特征在于，所述衬底包括基层以及设置于所述基层上的外延层，且所述沟槽位于所述外延层中。

16.根据权利要求13所述的沟槽式晶体管，其特征在于，进一步包括第二绝缘层，设置于所述第二部分与所述衬底之间。

17.根据权利要求13所述的沟槽式晶体管，其特征在于，所述主体区的底面不高于所述第二电极的底面。

18.根据权利要求13所述的沟槽式晶体管，其特征在于，进一步包括：

源极区，设置于所述主体区中；

层间介电层，设置于所述衬底上；

接点，设置于所述层间介电层中且与所述源极区电连接；以及

导电层，设置于所述层间介电层上且与所述接点电连接。

19.根据权利要求18所述的沟槽式晶体管，其特征在于，进一步包括掺杂区，设置于所述接点的下方且与所述接点电连接，其中所述掺杂区的导电型与所述主体区的导电型相同。