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CN115051336A - 电源钳位 - Google Patents

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Publication number
CN115051336A
CN115051336A CN202210337121.XA CN202210337121A CN115051336A CN 115051336 A CN115051336 A CN 115051336A CN 202210337121 A CN202210337121 A CN 202210337121A CN 115051336 A CN115051336 A CN 115051336A
Authority
CN
China
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esd
fet
coupled
circuit
power supply
Prior art date
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Pending
Application number
CN202210337121.XA
Other languages
English (en)
Inventor
范根豪
苏郁迪
高字成
蔡明甫
许嘉麟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115051336A publication Critical patent/CN115051336A/zh
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Abstract

本申请公开了电源钳位。一种ESD电源钳位器件包括：ESD检测电路；控制电路，与ESD检测电路耦合；场效应晶体管(FET)，与控制电路耦合；以及阻抗元件，与FET耦合。该FET包括：漏极端子，与第一电源节点耦合；栅极端子，与控制电路耦合；源极端子，经由阻抗元件与第二电源节点耦合；以及主体端子，与第二电源节点耦合。

Description

电源钳位
技术领域
本公开总体涉及电源钳位。
背景技术
使用大场效应晶体管(bigFET)的静电放电(ESD)电源钳位器件已表现出优异的ESD保护性能。然而，bigFET中的电流泄漏限制了其保护性能。随着集成电路制造工艺的缩小，这种限制对集成电路的性能将变得更加重要。
发明内容
根据本公开的第一方面，提供了一种静电放电(ESD)电源钳位器件，包括：ESD检测电路；控制电路，与所述ESD检测电路耦合；场效应晶体管(FET)，与所述控制电路耦合；以及阻抗元件，与所述FET耦合，其中，所述FET包括：漏极端子，与第一电源节点耦合；栅极端子，与所述控制电路的输出端耦合；源极端子，经由所述阻抗元件与第二电源节点耦合；以及主体端子，与所述第二电源节点耦合。
根据本公开的第二方面，提供了一种静电放电(ESD)保护电路，包括：第一保护电路，包括ESD电源钳位器件；以及第二保护电路，包括阻抗元件，该阻抗元件与所述第一保护电路的ESD电源钳位器件耦合，其中，所述第一保护电路的ESD电源钳位器件包括：ESD检测电路；控制电路，与所述ESD检测电路耦合；以及场效应晶体管(FET)，耦合在第一电源节点和第二电源节点之间，其中，所述FET包括：漏极端子，与所述第一电源节点耦合；栅极端子，与所述控制电路的输出端耦合；源极端子，经由所述第二保护电路的阻抗元件与所述第二电源节点耦合；以及主体端子，与所述第二电源节点耦合。
根据本公开的第三方面，提供了一种用于操作ESD保护电路的方法，所述ESD保护电路包括ESD检测电路、控制电路、场效应晶体管(FET)，所述方法包括：向所述ESD保护电路的ESD检测电路的第一节点提供第一电源电压，并向所述ESD检测电路的第二节点提供第二电源电压；将电压从所述ESD检测电路输出到所述ESD保护电路的控制电路的输入节点；导通或关断所述ESD保护电路的FET；以及向所述FET的主体端子以及耦合到所述FET的阻抗元件的端子提供所述第二电源电压。
附图说明
在结合附图阅读时，可以从下面的具体实施方式最佳地理解本公开的各方面。应注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1是示出根据本公开的一些实施例的包括示例性ESD电源钳位器件的集成电路的示意图。
图2是示出根据本公开的一些实施例的非零源极-主体电压下的ESD电源钳位器件的FET的截面图的示意图。
图3是示出根据本公开的一些实施例的包括二极管作为阻抗元件的示例性ESD电源钳位器件的示意图。
图4是示出根据本公开的一些实施例的包括电阻器和二极管的组合作为阻抗元件的示例性ESD电源钳位器件的示意图。
图5是示出根据本公开的一些实施例的包括电感器和二极管的组合作为阻抗元件的示例性ESD电源钳位器件的示意图。
图6是示出根据本公开的一些实施例的包括电阻器作为阻抗元件的示例性ESD电源钳位器件的示意图。
图7是示出了根据本公开的一些实施例的用于操作ESD电源钳位器件的方法的流程图。
图8是示出根据本公开的一些实施例的示例性ESD保护电路的示意图，该示例性ESD保护电路包括具有ESD电源钳位器件的第一电路和具有二极管的第二电路。
图9是示出包括分压器的ESD保护电路、包括第一电源钳位器件的第一电路和包括第二电源钳位器件的第二电路的示意图。
图10是示出根据本公开的一些实施例的用于操作ESD保护电路的方法的流程图，该ESD保护电路包括具有ESD电源钳位器件的第一电路和具有二极管的第二电路。
图11是示出了根据本公开的一些实施例的用于操作ESD保护电路的方法的流程图。
具体实施方式
以下公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本说明书中使用的术语通常具有它们在本领域中和使用每个术语的具体上下文中的普通含义。本说明书中对示例的使用，包括本文讨论的任何术语的示例，仅是说明性的，并且决不限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各种实施例。
尽管术语“第一”、“第二”等在本文中可用于描述各种元素，但这些元素不应受这些术语的限制。这些术语用于区分一个元素与另一个元素。例如，在不脱离实施例的范围的情况下，第一元素可被称为第二元素，并且类似地，第二元素可被称为第一元素。如本文所用，术语“和/或”包括一个或多个相关所列项目中的任一个和所有组合。
在本文件中，术语“耦合”也可称为“电耦合”，并且术语“连接”可称为“电连接”。“耦合”和“连接”还可用于表示两个或更多个元素相互协作或交互。
使用bigFET的ESD电源钳位器件提供出色的ESD保护性能。然而，bigFET中的电流泄漏不容忽视。本公开中描述的实施例提供了用于在不增加器件的尺寸和成本的情况下抑制电源钳位器件中的泄漏电流的技术。
参考图1，图1是示出根据本公开的一些实施例的包括示例性ESD电源钳位器件100的集成电路的示意图。EDS电源钳位器件100可以与核心电路160耦合，并且在ESD事件期间通过将ESD电流从电源域分流到接地域来为核心电路160提供保护。由于本公开的重点是ESD电源钳位器件100，因此在后续附图中将省略核心电路160。
参考图1，ESD电源钳位器件100包括ESD检测电路102。在一些实施例中，ESD检测电路102可包括电阻器104和电容器106。电阻器104和电容器106可耦合在一起以形成电阻-电容(RC)时间常数电路。ESD检测电路102耦合在第一电源电压VDD与第二电源电压VSS之间。在一些实施例中，VDD可以是适合于核心电路160的操作的任何电压。VSS可以是地电压。RC时间常数电路不限于如图所示的一个电阻和一个电容。RC时间常数电路可以包括任何合适数量的电容器或电容性器件。RC时间常数电路还可以包括任何合适数量的电阻器或电阻性器件。
ESD电源钳位器件100包括控制电路108。控制电路108包括输入端114和输出端116。在一些实施例中，控制电路108可以是包括P沟道金属氧化物半导体(PMOS)晶体管110和N沟道金属氧化物半导体(NMOS)晶体管112的逆变器。PMOS晶体管110的源极端可以与电源电压VDD耦合。PMOS晶体管110的漏极端可以与逆变器108的输出端116耦合。NMOS晶体管的源极端可以与电源电压VSS耦合。NMOS晶体管的漏极端可以与逆变器108的输出端116耦合。逆变器108的输入端114可以与ESD检测电路102耦合。
ESD电源钳位器件100包括场效应晶体管(FET)118。FET 118的漏极端子可以与ESD检测电路102、控制电路108和电源电压VDD耦合。如下所述，FET 118的源极端子可以经由阻抗元件与电源电压VSS耦合。FET 118的栅极端子可与控制电路108的输出端116耦合。FET118的主体(bulk)端子可以与电源电压VSS耦合，如图1中的标号122所示。
在一些实施例中，FET 118可以是大场效应晶体管(bigFET)。bigFET可以是具有大沟道宽度以吸收ESD电流的NMOS器件(例如，NMOS晶体管)。bigFET还可以是具有大沟道宽度以吸收ESD电流的PMOS器件(例如，PMOS晶体管)。
ESD电源钳位器件100包括阻抗元件120。阻抗元件120的一端与FET118的源极端子耦合，并且阻抗元件120的另一端与电源电压VSS耦合。
在没有ESD脉冲的正常操作期间，电源电压VDD可以耦合到RC时间常数电路102。由于没有大量电流流入或流出电容器106，逆变器108的输入端114上的电压状态为高。逆变器108进而可以通过输出端116向FET118的栅极端子输出低电压，从而关断FET 118。由于FET118关断，因此电源电压VDD可以理想地提供给核心电路160用于操作。
在ESD事件期间，逆变器的输入端114上的电压状态为低。逆变器108进而可以通过输出端116向FET 118的栅极端子输出高电压，从而导通FET 118。如果核心电路160中出现ESD脉冲，则导通的FET 118可以将ESD脉冲放电到电源电压VSS(例如，地)。ESD检测电路102中的电阻器104和电容器106可以提供RC时间常数(例如，几微秒)以保持或维持FET 118导通，以便将ESD脉冲放电到地。在本实施例中，因为阻抗元件120设置在FET 118的源极端子和电源电压VSS之间，所以在阻抗元件120两端出现电压降。另一方面，FET 118的主体耦合到电源电压VSS而没有阻抗元件。因此，阻抗元件120两端的电压降在FET 118的源极和主体之间产生电压差(VSB)。FET 118的源极和主体之间的电压差将在本公开中称为“源极-主体电压”。该源极-主体电压VSB在FET 118中引起体效应，从而抑制FET 118中的泄漏电流，如下面结合图2进一步讨论的。
参考图2，图2是示出根据本公开的一些实施例的非零源极-主体电压下的ESD电源钳位器件的FET 200的截面图的示意图。在这些示例性实施例中，FET 200是NMOS晶体管。图2中的NMOS晶体管200可以是图1中的FET 118。
参考图2，FET 200包括漏极端子202、栅极端子204、源极端子206、主体端子208、以及源极端子206和漏极端子202之间的耗尽区212。FET200可以在ESD事件期间传导电流。晶体管200在源极端子206和主体端子208之间具有非零源极-主体电压VSB 210。与具有零源极-主体电压的FET的耗尽区(未示出)相比，该源极-主体电压产生扩大的耗尽区212。该扩大的耗尽区进而增加了阈值电压，并且增加的阈值电压抑制了源极-漏极泄漏电流。图2示出了与具有零源极-主体电压的FET的源极-漏极泄漏电流相比被抑制的源极-漏极泄漏电流Isoff 214。可存在对晶体管中的静态电流泄漏的两个贡献：体泄漏电流Iboff和源极-漏极泄漏电流Isoff。本公开的讨论集中于源极-漏极泄漏电流Isoff，但是所公开的实施例的效果不限于抑制源极-漏极泄漏电流Isoff。
如以上结合图1所讨论的，图2中的晶体管200的非零源极-主体电压VSB 210由设置在源极端子(例如，图2中的源极端子206)和电压源VSS(例如，地)之间的阻抗元件120产生。通过利用电源钳位器件的FET的源极端子与地之间的阻抗元件，有效抑制了电源钳位器件的FET中的泄漏电流，从而提高电源钳位器件的ESD保护性能。此外，通过利用简单的电路解决方案，而不是制造或开发新器件，可以在不增加电源钳位器件的尺寸或成本的情况下提供ESD保护。
图2仅是其中NMOS晶体管被用作图1中的电源钳位器件的FET 118的示例。然而，FET 118不限于NMOS晶体管。FET 118可以是PMOS晶体管或任何其他类型的晶体管。
参考图3，图3是示出根据本公开的一些实施例的示例性ESD电源钳位器件300的示意图。ESD电源钳位器件300包括ESD检测电路302。在一些实施例中，ESD检测电路302可以包括电阻器304和电容器306，电容器306与电阻器304耦合以形成RC时间常数电路。ESD检测电路302耦合在第一电源电压VDD与第二电源电压VSS之间。在一些实施例中，VDD可以是适合于核心电路(未示出)的操作的任何电压。VSS可以是地电压。ESD检测电路302类似于图1的ESD检测电路102，并且为简洁起见，此处省略了对ESD检测电路302的详细描述。ESD电源钳位器件300包括控制电路308，该控制电路308包括PMOS晶体管310和NMOS晶体管312(以形成逆变器)，耦合到ESD检测电路302的输入端314，以及输出端316。控制电路308类似于图1的控制电路108，此处省略了对控制电路108的详细描述。
参考图3，ESD电源钳位器件300包括FET 318和二极管320。FET318的漏极端子可以与ESD检测电路302、控制电路308和电源电压VDD耦合。FET 318的栅极端子可以与控制电路308的输出端316耦合。FET318的源极端子可以与二极管320的一个端子耦合。二极管320的另一端子可以与电源电压VSS耦合。FET 318的主体端子可以与电源电压VSS耦合，如图3中的标号322所示。与图1相比，二极管320起到图1中的阻抗元件120的作用，用于为FET 318产生源极-主体电压VSB以抑制FET 318中的泄漏电流。二极管320可以是提供ESD电源钳位器件300所需的适当阻抗的任何二极管。
参考图4，图4是示出根据本公开的一些实施例的示例性ESD电源钳位器件400的示意图。ESD电源钳位器件400包括ESD检测电路402。在一些实施例中，ESD检测电路402可以包括电阻器404和电容器406，电容器406与电阻器404耦合以形成RC时间常数电路。ESD检测电路402耦合在第一电源电压VDD与第二电源电压VSS之间。在一些实施例中，VDD可以是适合于核心电路(未示出)的操作的任何电压。VSS可以是地电压。ESD检测电路402类似于图1的ESD检测电路102，此处省略了对ESD检测电路402的详细描述。ESD电源钳位器件400包括控制电路408，该控制电路408包括PMOS晶体管410和NMOS晶体管412(以形成逆变器)，耦合到ESD检测电路402的输入端414，以及输出端416。控制电路408类似于图1的控制电路108，此处省略了对控制电路408的详细描述。
参考图4，ESD电源钳位器件400包括FET 418、电阻器424和二极管420。FET 418的漏极端子可以与ESD检测电路402、控制电路408和电源电压VDD耦合。FET 418的栅极端子可以与控制电路408的输出端416耦合。FET 418的源极端子可以与电阻器424的一端耦合。电阻器424的另一端可以与二极管420的一个端子耦合。二极管420的另一端子可以与电源电压VSS耦合。FET 418的主体端子可以与电源电压VSS耦合，如图4中的标号422所示。与图1相比，电阻器424和二极管420的组合起到图1中的阻抗元件120的作用，用于为FET 418产生源极-主体电压VSB，从而抑制FET 418中的泄漏电流。电阻器424可以是提供电源钳位器件400所需的适当电阻的任何电阻器。二极管420可以是为电源钳位器件400提供适当阻抗的任何二极管。
参考图5，图5是示出根据本公开的一些实施例的示例性ESD电源钳位器件500的示意图。ESD电源钳位器件500包括ESD检测电路502。在一些实施例中，ESD检测电路502可以包括电阻器504和电容器506，电容器506与电阻器504耦合以形成RC时间常数电路。ESD检测电路502耦合在第一电源电压VDD与第二电源电压VSS之间。在一些实施例中，VDD可以是适合于核心电路(未示出)的操作的任何电压。VSS可以是地电压。ESD检测电路502类似于图1的ESD检测电路102，此处省略了对ESD检测电路502的详细描述。ESD电源钳位器件500包括控制电路508，该控制电路508包括PMOS晶体管510和NMOS晶体管512(以形成逆变器)，耦合到ESD检测电路502的输入端514，以及输出端516。控制电路508类似到图1的控制电路108，此处省略了对控制电路508的详细描述。
参考图5，ESD电源钳位器件500包括FET 518、电感器524和二极管520。FET 518的漏极端子可以与ESD检测电路502、控制电路508和电源电压VDD耦合。FET 518的栅极端子可以与控制电路508的输出端516耦合。FET 518的源极端子可以与电感器524的一端耦合。电感器524的另一端可以与二极管520的一个端子耦合。二极管520的另一端子可以与电源电压VSS耦合。FET 518的主体端子可以与电源电压VSS耦合，如图5中的标号522所示。与图1相比，电感器524和二极管520的组合起到图1中的阻抗元件120的作用，用于为FET 518产生源极-主体电压VSB，从而抑制FET 518中的泄漏电流。电感器524可以是提供ESD电源钳位器件500所需的适当电感的任何电感器。二极管520可以是为ESD电源钳位器件500提供适当阻抗的任何二极管。
参考图6，图6是示出根据本公开的一些实施例的示例性ESD电源钳位器件600的示意图。ESD电源钳位器件600包括ESD检测电路602。在一些实施例中，ESD检测电路602可以包括电阻器604和电容器606，电容器606与电阻器604耦合以形成RC时间常数电路。ESD检测电路602耦合在第一电源电压VDD与第二电源电压VSS之间。在一些实施例中，VDD可以是适合于核心电路(未示出)的操作的任何电压。VSS可以是地电压。ESD检测电路602类似于图1的ESD检测电路102，此处省略了对ESD检测电路602的详细描述。ESD电源钳位器件600包括控制电路608，该控制电路608包括PMOS晶体管610和NMOS晶体管612(以形成逆变器)，耦合到ESD检测电路602的输入端614，以及输出端616。控制电路608类似到图1的控制电路108，此处省略了对控制电路608的详细描述。
参考图6，ESD电源钳位器件600包括FET 618和电阻器620。FET618的漏极端子可以与ESD检测电路602、控制电路608和电源电压VDD耦合。FET 618的栅极端子可以与控制电路608的输出端616耦合。FET618的源极端子可以与电阻器620的一端耦合。电阻器620的另一端可以与电源电压VSS耦合。FET 618的主体端子可以与电源电压VSS耦合，如图6中的标号622所示。与图1相比，电阻器620起到图1中的阻抗元件120的作用，用于为FET 618产生源极-主体电压VSB，从而抑制FET 618中的泄漏电流。电阻器620可以是提供ESD电源钳位器件600所需的适当电阻的任何电阻器。
参考图7，图7是示出根据本公开的一些实施例的用于操作ESD电源钳位器件的方法700的流程图。为了更好地理解本公开，关于图1至图6中所示的实施例讨论方法700，但不限于此。如图7所示，在一些实施例中，方法700包括操作710-740。
方法700包括操作710，在电源节点和ESD电源钳位器件的FET的源极端子之间耦合阻抗元件。电源节点可以是地。方法700包括操作720，将ESD电源钳位器件的FET的主体端子与电源节点耦合。执行操作710和720以在ESD电源钳位器件的FET的源极端子和主体端子之间产生源极-主体电压。例如，如图3至图6所示，阻抗元件可以是二极管、电阻器或电感器中的至少一种。阻抗元件也可以是二极管、电阻器和电感器中的至少一种的组合。图2示出了产生源极-主体电压的优点。例如，所产生的源极-主体电压使得ESD电源钳位器件的FET的源极和漏极之间的耗尽区扩大，并且扩大的耗尽区进而增加了阈值电压，从而抑制ESD电源钳位器件的泄漏电流。
方法700包括操作730，将ESD电源钳位器件的ESD检测电路的输出端与ESD电源钳位器件的控制电路的输入端耦合。例如，如图1所示，ESD检测电路可以包括RC时间常数电路，并且控制电路可以是包括PMOS晶体管和NMOS晶体管的逆变器。执行操作730以提供RC时间常数，以在一定时间段内将逆变器的输入端上的电压状态保持或维持在低或高。
方法700包括操作740，将ESD电源钳位器件的控制电路的输出端耦合到ESD电源钳位器件的FET的栅极端子以导通或关断FET。执行操作740以导通或关断ESD电源钳位器件的FET。逆变器的输入端的低电压状态可以向ESD电源钳位器件的FET的栅极端子输出高电压，从而导通FET。导通的FET可以将ESD脉冲放电到电源电压节点(例如，地)。另一方面，逆变器的输入端的高电压状态可以向ESD电源钳位器件的FET的栅极端子输出低电压，从而关断FET。
参考图8，图8是示出根据本公开的一些实施例的示例性ESD保护电路800的示意图。EDS保护电路800包括具有ESD电源钳位器件860的第一电路和具有二极管820的第二电路。
ESD电源钳位器件860包括ESD检测电路802。在一些实施例中，ESD检测电路802可以包括电阻器804和电容器806，电容器806与电阻器804耦合以形成RC时间常数电路。在一些实施例中，RC时间常数电路不限于一个电阻和一个电容。RC时间常数电路可以包括任何合适数量的电容器或电容性器件。RC时间常数电路还可以包括任何合适数量的电阻器或电阻性器件。
ESD电源钳位器件860包括控制电路808。控制电路808包括输入端814和输出端816。在一些实施例中，控制电路808可以是包括PMOS晶体管810和NMOS晶体管812的逆变器。PMOS晶体管810的源极端子可以与电源电压VDD耦合。PMOS晶体管810的漏极端子可以与逆变器808的输出端816耦合。NMOS晶体管的源极端子可以通过二极管820与电源电压VSS耦合。NMOS晶体管的漏极端子可以与逆变器808的输出端816耦合。逆变器808的输入端814可以与ESD检测电路802耦合。
ESD电源钳位器件860包括FET 818。FET 818的漏极端子可以与ESD检测电路802、控制电路808和电源电压VDD耦合。FET 818的源极端子可以通过二极管820与电源电压VSS耦合。FET 818的栅极端子可以与控制电路808的输出端816耦合。FET 818的主体端子可以与电源电压VSS耦合，如图8中的标号822所示。
在一些实施例中，FET 818可以是bigFET。bigFET可以是具有大沟道宽度以吸收ESD电流的NMOS器件(例如，NMOS晶体管)。bigFET还可以是具有大沟道宽度以吸收ESD电流的PMOS器件(例如，PMOS晶体管)。
二极管820与ESD检测电路802、控制电路808、以及ESD电源钳位器件860的FET 818的源极端子耦合。FET 818的主体端子与电源电压VSS耦合。二极管820两端发生的电压降在ESD电源钳位器件860的FET 818的源极和主体之间产生源极-主体电压。该源极-主体电压使得FET 818的源极和漏极之间的耗尽区扩大，因此增加了阈值电压并抑制了FET 818中的泄漏电流。此外，二极管820还通过提供电压降而用作ESD保护电路800的第二ESD电源钳位器件。结合下面的图9可以更好地理解二极管820的功能。
参考图9，图9是示出ESD保护电路900的示意图。ESD保护电路900包括第一ESD电源钳位器件900a、第二ESD电源钳位器件900b和分压器900c。第一ESD电源钳位器件900a包括电阻器906和电容器908，电容器908耦合到电阻器906以形成RC时间常数电路。第一ESD电源钳位器件900a包括PMOS晶体管910和NMOS晶体管912，NMOS晶体管912耦合到PMOS晶体管910以形成逆变器。第一ESD电源钳位器件900a包括FET914，其可以通过逆变器的输出电压而导通或关断。
类似于第一ESD电源钳位器件900a，第二ESD电源钳位器件900b包括电阻器916和电容器918，电容器918耦合到电阻器916以形成RC时间常数电路。第二ESD电源钳位器件900b包括PMOS晶体管920和NMOS晶体管922，NMOS晶体管922耦合到PMOS晶体管920以形成逆变器。第二ESD电源钳位器件900b包括FET 924，其可以通过逆变器的输出电压而导通或关断。分压器900c包括串联连接的电阻器902和电阻器904。
与图9的ESD保护电路900相比，图8的ESD保护电路800可以通过用二极管820代替第二ESD电源钳位器件，并移除分压器900c来形成。通过移除分压器900c，避免了电阻902和904的不必要的电流耗散，从而避免ESD保护电路900的额外功耗。另外，ESD电源钳位器件860将仅在电路中发生静电冲击时开启。此外，通过移除分压器900c并用二极管820代替第二ESD电源钳位器件900b，可以以更小的占位面积来提供ESD保护，从而减小整个电路的尺寸。此外，如上所述，二极管820在第一ESD保护电路900a的FET的源极和主体之间产生电压差，从而抑制第一ESD保护电路900a中的电流泄漏。
ESD保护电路800的上述优点可以通过具体示例来更好地理解。在该实例中，假设第一ESD电源钳位器件900a可以在1.2V电压下工作。因此，如果第一ESD电源钳位器件900a单独地用于需要1.8V工作电压的应用，则第一ESD电源钳位器件900a可能损坏。然而，与二极管820组合，如图8所示，二极管820可以提供0.7V电压降，ESD保护电路800可以在高达1.9V的工作电压下工作。也就是说，ESD保护电路800可以安全地用于上述需要1.8V工作电压的应用。
图8的ESD保护电路800仅是示例性实施例。在一些其他实施例中，二极管820可以由多个二极管代替。在一些其他实施例中，二极管820可以由二极管与电阻器或电感器的组合代替。
参考图10，图10是示出根据本公开的一些实施例的用于操作ESD保护器件的方法1000的流程图。为了更好地理解本公开，关于图8所示的实施例讨论方法1000，但不限于此。如图10所示，在一些实施例中，方法1000包括操作1010-1040。
方法1000包括操作1010，在第一ESD保护电路和电源节点之间耦合包括阻抗元件的第二ESD保护电路，使得阻抗元件与第一ESD保护电路的FET的源极端子耦合。电源节点可以是地。方法1000包括操作1020，将第一ESD保护电路的FET的主体端子与电源节点耦合。操作1010和1020允许为第一ESD保护电路的FET产生源极-主体电压。例如，如图8所示，阻抗元件可以是二极管。然而，阻抗元件的选择不限于此。在一些实施例中，阻抗元件可以是多个二极管。在一些实施例中，阻抗元件可以是二极管与电阻器或电感器的组合。如上所述，比较图8的ESD保护电路800和图9的ESD保护电路900，可以理解1010和1020的操作的优点。
方法1000包括操作1030，将第一ESD保护电路的ESD检测电路的输出端与第一ESD保护电路的控制电路的输入端耦合。例如，如图8所示，ESD检测电路可以包括RC时间常数电路，并且控制电路可以是包括PMOS晶体管和NMOS晶体管的逆变器。执行操作1030以提供RC时间常数，以在一定时间段内将逆变器的输入端的电压状态保持或维持在低或高。
方法1000包括操作1040，将第一ESD保护电路的控制电路的输出端耦合到第一ESD保护电路的FET的栅极端子以导通或关断FET。执行操作1040以导通或关断第一ESD保护电路的FET。逆变器的输入端的低电压状态可以向FET的栅极输出高电压，从而导通FET。导通的FET可以将ESD脉冲放电到电源电压节点(例如，地)。另一方面，逆变器的输入端的高电压状态可以向FET的栅极输出低电压，从而关断FET。
参考图11，图11是示出根据本公开的一些实施例的用于操作ESD保护电路的方法1100的流程图。为了更好地理解本公开，关于图1至图10所示的实施例讨论方法1100，但不限于此。如图11所示，在一些实施例中，方法1100包括操作1110-1140。
方法1100包括操作1110，向ESD保护电路的ESD检测电路的第一节点提供第一电源电压，并向ESD保护电路的ESD检测电路的第二节点提供第二电源电压。例如，如图1所示，第一电源电压VDD被提供给ESD电源钳位器件100的ESD检测电路102的节点124，并且第二电源电压VSS被提供给ESD电源钳位器件100的ESD检测电路102的节点126。在一些实施例中，VDD可以是适合于核心电路(例如，图1的核心电路160)的操作的任何电压。VSS可以是地电压。在一些实施例中，ESD检测电路可以是包括电阻器和电容器的RC时间常数电路，例如，图1的ESD检测电路102。然而，RC时间常数电路不限于如图所示的一个电阻和一个电容。RC时间常数电路可以包括任何合适数量的电容器或电容性器件。RC时间常数电路还可以包括任何合适数量的电阻器或电阻性器件。
方法1100包括操作1120，将电压从ESD检测电路输出到ESD保护电路的控制电路的输入节点。例如，如图1所示，在没有ESD脉冲的正常操作期间，由于没有大量电流流入或流出ESD检测电路102的电容器106，高电压从ESD检测电路102输出到ESD电源钳位器件100的控制电路108的输入节点114。另一方面，在ESD事件期间，低电压从ESD检测电路102输出到ESD电源钳位器件100的控制电路108的输入节点114。ESD保护电路的控制电路可以是逆变器电路，例如，图1的逆变器108。
方法1100包括操作1130，关断或导通ESD保护电路的FET。例如，如图1所示，在没有ESD脉冲的正常操作期间，逆变器108的输入端114上的电压状态为高，并且低电压通过输出端116从逆变器108输出到FET118的栅极端子，关断FET 118。由于FET 118关断，电源电压VDD可被理想地提供给核心电路160进行操作。另一方面，在ESD事件期间，逆变器的输入端114上的电压状态为低，并且高电压通过输出端116从逆变器108输出到FET 118的栅极端子，导通FET 118。如果在核心电路160中出现ESD脉冲，则导通的FET 118可以将ESD脉冲放电至电源电压VSS(例如，地)。
方法1100包括操作1140，向FET的主体端子和FET的阻抗元件的端子提供第二电源电压。例如，如图1所示，电源电压VSS被提供给FET118的体主体端子(表示为122)。电源电压VSS也被提供给阻抗元件120的端子。因为阻抗元件120设置在FET 118的源极端子和电源电压VSS之间，阻抗元件120两端出现电压降。另一方面，FET 118的主体耦合到电源电压VSS而没有阻抗元件。阻抗元件120两端的电压降产生非零源极-主体电压。该源极-主体电压VSB在FET 118中引起体效应，从而抑制了FET118中的泄漏电流。
以上说明包括示例性操作，但这些操作不一定按所示顺序执行。在不脱离本公开的精神和范围的情况下，可以适当地添加、替换、改变顺序和/或消除操作。
在一些实施例中，公开了一种ESD电源钳位器件。ESD电源钳位器件包括：ESD检测电路；控制电路，与ESD检测电路耦合；场效应晶体管(FET)，与控制电路耦合；以及阻抗元件，与FET耦合。该FET包括：漏极端子，与第一电源节点耦合；栅极端子，与控制电路的输出端耦合；源极端子，经由阻抗元件与第二电源节点耦合；以及主体端子，与第二电源节点耦合。
在一些实施例中，公开了一种ESD保护电路。ESD保护电路包括：第一保护电路，包括ESD电源钳位器件；以及第二保护电路，包括阻抗元件，该阻抗元件与第一保护电路的ESD电源钳位器件耦合。第一保护电路的ESD电源钳位器件包括：ESD检测电路；控制电路，与ESD检测电路耦合；以及FET，耦合在第一电源节点和第二电源节点之间。FET包括：漏极端子，耦合至第一电源节点；栅极端子，与控制电路的输出端耦合；源极端子，经由第二保护电路的阻抗元件与第二电源节点耦合；以及主体端子，与第二电源节点耦合。
在一些实施例中，还公开了一种用于操作ESD保护电路的方法。ESD保护电路包括耦合在第一电源节点和第二电源节点之间的FET。该方法包括在FET的源极端子和主体端子之间产生源极-主体电压；以及向FET的栅极端子提供电压状态，以导通或关断FET。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例
示例1.一种静电放电(ESD)电源钳位器件，包括：ESD检测电路；控制电路，与所述ESD检测电路耦合；场效应晶体管(FET)，与所述控制电路耦合；以及阻抗元件，与所述FET耦合，其中，所述FET包括：漏极端子，与第一电源节点耦合；栅极端子，与所述控制电路的输出端耦合；源极端子，经由所述阻抗元件与第二电源节点耦合；以及主体端子，与所述第二电源节点耦合。
示例2.根据示例1所述的ESD电源钳位器件，其中，所述第二电源节点是地。
示例3.根据示例1所述的ESD电源钳位器件，其中，所述ESD检测电路包括形成电阻-电容(R-C)电路的电阻器和电容性器件。
示例4.根据示例1所述的ESD电源钳位器件，其中，所述控制电路包括形成逆变器的PMOS晶体管和NMOS晶体管。
示例5.根据示例1所述的ESD电源钳位器件，其中，所述阻抗元件包括二极管、电阻器、或电感器中的至少一种。
示例6.根据示例1所述的ESD电源钳位器件，其中，所述阻抗元件包括串联连接的二极管和电阻器。
示例7.根据示例1所述的ESD电源钳位器件，其中，所述阻抗元件包括串联连接的二极管和电感器。
示例8.一种静电放电(ESD)保护电路，包括：第一保护电路，包括ESD电源钳位器件；以及第二保护电路，包括阻抗元件，该阻抗元件与所述第一保护电路的ESD电源钳位器件耦合，其中，所述第一保护电路的ESD电源钳位器件包括：ESD检测电路；控制电路，与所述ESD检测电路耦合；以及场效应晶体管(FET)，耦合在第一电源节点和第二电源节点之间，其中，所述FET包括：漏极端子，与所述第一电源节点耦合；栅极端子，与所述控制电路的输出端耦合；源极端子，经由所述第二保护电路的阻抗元件与所述第二电源节点耦合；以及主体端子，与所述第二电源节点耦合。
示例9.根据示例8所述的ESD保护电路，其中，所述第二电源节点是地。
示例10.根据示例8所述的ESD保护电路，其中，所述ESD检测电路包括形成电阻-电容(R-C)电路的电阻器和电容性器件。
示例11.根据示例8所述的ESD保护电路，其中，所述控制电路包括形成逆变器的PMOS晶体管和NMOS晶体管。
示例12.根据示例8所述的ESD保护电路，其中，所述阻抗元件包括二极管、电阻器、或电感器中的至少一种。
示例13.根据示例8所述的ESD保护电路，其中，所述阻抗元件包括二极管、电阻器和电感器的组合。
示例14.根据示例8所述的ESD保护电路，其中，所述阻抗元件还与所述ESD检测电路和所述控制电路耦合。
示例15.一种用于操作ESD保护电路的方法，所述ESD保护电路包括ESD检测电路、控制电路、场效应晶体管(FET)，所述方法包括：向所述ESD保护电路的ESD检测电路的第一节点提供第一电源电压，并向所述ESD检测电路的第二节点提供第二电源电压；将电压从所述ESD检测电路输出到所述ESD保护电路的控制电路的输入节点；导通或关断所述ESD保护电路的FET；以及向所述FET的主体端子以及耦合到所述FET的阻抗元件的端子提供所述第二电源电压。
示例16.根据示例15所述的方法，其中，所述FET的漏极端子耦合到所述第一电源电压，并且所述FET的源极端子经由所述阻抗元件耦合到所述第二电源电压。
示例17.根据示例15所述的方法，其中，所述第二电源电压是地电压。
示例18.根据示例15所述的方法，其中，所述ESD检测电路包括形成电阻-电容(R-C)电路的电阻器和电容器，并且所述第一电源电压被提供给所述ESD检测电路的电阻器端，并且所述第二电源电压被提供给ESD检测电路的电容器端。
示例19.根据示例15所述的方法，其中，所述控制电路包括形成逆变器的PMOS晶体管和NMOS晶体管，并且所述方法还包括：将所述第一电源电压提供给所述PMOS晶体管的源极端子；以及将所述第二电源电压提供给所述NMOS晶体管的源极端子。
示例20.根据示例15所述的方法，其中，关断和导通所述ESD保护电路的FET由从所述ESD保护电路的控制电路输出的输出电压来控制。

Claims (10)

1.一种静电放电(ESD)电源钳位器件，包括：
ESD检测电路；
控制电路，与所述ESD检测电路耦合；
场效应晶体管(FET)，与所述控制电路耦合；以及
阻抗元件，与所述FET耦合，
其中，所述FET包括：
漏极端子，与第一电源节点耦合；
栅极端子，与所述控制电路的输出端耦合；
源极端子，经由所述阻抗元件与第二电源节点耦合；以及
主体端子，与所述第二电源节点耦合。
2.根据权利要求1所述的ESD电源钳位器件，其中，所述第二电源节点是地。
3.根据权利要求1所述的ESD电源钳位器件，其中，所述ESD检测电路包括形成电阻-电容(R-C)电路的电阻器和电容性器件。
4.根据权利要求1所述的ESD电源钳位器件，其中，所述控制电路包括形成逆变器的PMOS晶体管和NMOS晶体管。
5.根据权利要求1所述的ESD电源钳位器件，其中，所述阻抗元件包括二极管、电阻器、或电感器中的至少一种。
6.根据权利要求1所述的ESD电源钳位器件，其中，所述阻抗元件包括串联连接的二极管和电阻器。
7.根据权利要求1所述的ESD电源钳位器件，其中，所述阻抗元件包括串联连接的二极管和电感器。
8.一种静电放电(ESD)保护电路，包括：
第一保护电路，包括ESD电源钳位器件；以及
第二保护电路，包括阻抗元件，该阻抗元件与所述第一保护电路的ESD电源钳位器件耦合，
其中，所述第一保护电路的ESD电源钳位器件包括：
ESD检测电路；
控制电路，与所述ESD检测电路耦合；以及
场效应晶体管(FET)，耦合在第一电源节点和第二电源节点之间，其中，所述FET包括：
漏极端子，与所述第一电源节点耦合；
栅极端子，与所述控制电路的输出端耦合；
源极端子，经由所述第二保护电路的阻抗元件与所述第二电源节点耦合；以及
主体端子，与所述第二电源节点耦合。
9.根据权利要求8所述的ESD保护电路，其中，所述第二电源节点是地。
10.一种用于操作ESD保护电路的方法，所述ESD保护电路包括ESD检测电路、控制电路、场效应晶体管(FET)，所述方法包括：
向所述ESD保护电路的ESD检测电路的第一节点提供第一电源电压，并向所述ESD检测电路的第二节点提供第二电源电压；
将电压从所述ESD检测电路输出到所述ESD保护电路的控制电路的输入节点；
导通或关断所述ESD保护电路的FET；以及
向所述FET的主体端子以及耦合到所述FET的阻抗元件的端子提供所述第二电源电压。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11848554B2 (en) * 2021-04-21 2023-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge circuit and method of operating same
US12519307B2 (en) * 2022-10-19 2026-01-06 Samsung Electronics Co., Ltd. Electrostatic discharge clamp circuit
TWI835496B (zh) * 2022-12-28 2024-03-11 瑞昱半導體股份有限公司 靜電放電保護電路
US12538585B2 (en) * 2023-03-24 2026-01-27 Samsung Electronics Co., Ltd. ESD protection circuitry, and electronic device including ESD protection circuitry
US12401189B2 (en) * 2023-07-26 2025-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. ESD power clamp devices and circuits
TWI853673B (zh) * 2023-08-17 2024-08-21 世界先進積體電路股份有限公司 靜電放電保護電路
US12444935B2 (en) 2023-11-01 2025-10-14 Vanguard International Semiconductor Corporation Electrostatic discharge protection circuit
US12543378B1 (en) * 2023-12-13 2026-02-03 Cadence Design Systems, Inc. Circuit and method for charge device model protection
US12500411B2 (en) * 2024-03-12 2025-12-16 Vanguard International Semiconductor Corporation Trigger circuit and operating circuit
CN117914115B (zh) * 2024-03-15 2024-05-28 芯联先锋集成电路制造(绍兴)有限公司 一种静电放电保护电路和集成电路芯片

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW518736B (en) * 2001-09-06 2003-01-21 Faraday Tech Corp Gate-driven or gate-coupled electrostatic discharge protection circuit
JP2015046507A (ja) * 2013-08-28 2015-03-12 株式会社東芝 Ｅｓｄ保護回路

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1167486A (ja) * 1997-08-14 1999-03-09 Oki Electric Ind Co Ltd Ｅｓｄ保護回路及びｅｓｄ保護回路を含むパッケージ
US6497510B1 (en) * 1999-12-22 2002-12-24 Eastman Kodak Company Deflection enhancement for continuous ink jet printers
US6912109B1 (en) 2000-06-26 2005-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Power-rail ESD clamp circuits with well-triggered PMOS
JP4942007B2 (ja) 2004-10-25 2012-05-30 ルネサスエレクトロニクス株式会社 半導体集積回路
US7570468B2 (en) * 2006-07-05 2009-08-04 Atmel Corporation Noise immune RC trigger for ESD protection
US8068319B1 (en) * 2006-09-14 2011-11-29 Marvell International Ltd. Circuits, systems, algorithms and methods for ESD protection
US7982523B2 (en) * 2008-12-05 2011-07-19 Infineon Technologies Ag Electro static discharge clamping device
US8477467B2 (en) * 2011-07-26 2013-07-02 United Microelectronics Corp. Electrostatic discharge protection circuit
US9117677B2 (en) * 2011-10-13 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor integrated circuit having a resistor and method of forming the same
US20130099297A1 (en) 2011-10-20 2013-04-25 Macronix International Co., Ltd. Electrostatic discharge protection device
US8964341B2 (en) * 2012-04-26 2015-02-24 Globalfoundries Singapore Pte. Ltd. Gate dielectric protection
US9042064B2 (en) 2012-10-04 2015-05-26 Qualcomm Incorporated Electrostatic discharge protection for class D power amplifiers
US8854147B2 (en) * 2012-10-12 2014-10-07 Google Inc. Crystal oscillator with electrostatic discharge (ESD) compliant drive level limiter
US9013845B1 (en) * 2013-03-04 2015-04-21 Xilinx, Inc. High voltage RC-clamp for electrostatic discharge (ESD) protection
US9058886B2 (en) * 2013-03-22 2015-06-16 Kabushiki Kaisha Toshiba Power supply circuit and protection circuit
US20150043113A1 (en) 2013-08-06 2015-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Esd clamp circuit
US9716381B2 (en) 2013-09-20 2017-07-25 The Regents Of The University Of Michigan Electrostatic discharge clamp circuit for ultra-low power applications
US9640988B2 (en) * 2014-12-12 2017-05-02 Globalfoundries Inc. Comparative ESD power clamp
US20160241021A1 (en) * 2015-02-17 2016-08-18 Macronix International Co., Ltd. Electrostatic discharge protection device
US10734806B2 (en) 2016-07-21 2020-08-04 Analog Devices, Inc. High voltage clamps with transient activation and activation release control
US10854594B2 (en) * 2018-05-31 2020-12-01 Microsoft Technology Licensing, Llc Electrostatic discharge circuit for cross domain ESD protection
TWI686031B (zh) 2019-08-12 2020-02-21 創意電子股份有限公司 靜電放電防護裝置與方法
US11296502B2 (en) * 2020-07-22 2022-04-05 Taiwan Semiconductor Manufacturing Company Limited Electrostatic discharge protection circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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