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TWI854165B - 延遲電路 - Google Patents

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TWI854165B
TWI854165B TW110141535A TW110141535A TWI854165B TW I854165 B TWI854165 B TW I854165B TW 110141535 A TW110141535 A TW 110141535A TW 110141535 A TW110141535 A TW 110141535A TW I854165 B TWI854165 B TW I854165B
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pmos transistor
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Inventor
岡部茂行
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日商艾普凌科有限公司
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Abstract

本發明提供一種延遲電路，能夠以比以往更緊湊的尺寸產生與以往相同的延遲時間。延遲電路包括：第一導電型的第一、第三電晶體；第二導電型的第二、第四電晶體；電容；定電流源；以及電阻體。第一電晶體具有與輸入端子連接的閘極、與第一電源端子連接的源極、以及汲極。第二電晶體具有與輸入端子及第一電晶體的閘極連接的閘極、與第一電晶體的汲極及電容的第二端連接的汲極、以及源極。第三電晶體具有閘極、與第二電源端子連接的源極、以及汲極，第三電晶體的閘極連接於第一電晶體的汲極、第二電晶體的汲極、及電容的第二端的節點。第四電晶體具有與節點及第三電晶體的閘極連接的閘極、與第三電晶體的汲極及輸出端子連接的汲極、以及源極。

Description

延遲電路
本發明是有關於一種延遲電路。
已知一種延遲電路，包括電容，且產生與所述電容的電容值對應的延遲時間（例如，參照日本專利特開2010-219661號公報）。 [現有技術文獻] [專利文獻]
專利文獻1：日本專利特開2010-219661號公報 [發明所欲解決之課題]
然而，在所述延遲電路中，要產生的延遲時間越大，則電容值越大。電容值的增大會導致電容的尺寸增大，進而導致延遲電路整體的尺寸增大。
本發明考慮到所述情況，其目的在於提供一種能夠以比以往更緊湊的尺寸產生與以往相同的延遲時間的延遲電路。
[解決課題之手段]
本發明實施方式的延遲電路的特徵在於包括：第一電晶體，具有與輸入端子連接的閘極、與供給第一電源電壓的電源端子連接的源極、以及汲極；電容，具有與供給所述第一電源電壓的電源端子連接的第一端、以及與所述第一電晶體的汲極連接的第二端；第二電晶體，具有與所述第一電晶體的閘極及所述輸入端子連接的閘極、與所述第一電晶體的汲極及所述電容的第二端連接的汲極、以及源極；第一定電流源，連接於所述第二電晶體的源極、與供給與所述第一電源電壓不同的第二電源電壓的電源端子之間；第三電晶體，具有閘極、與供給所述第二電源電壓的電源端子連接的源極、以及汲極，所述第三電晶體的閘極連接於所述第一電晶體的汲極、所述第二電晶體的汲極、及所述電容的第二端的節點；第四電晶體，具有與所述節點及所述第三電晶體的閘極連接的閘極、與所述第三電晶體的汲極及輸出端子連接的汲極、以及源極；以及電阻體，具有與所述第四電晶體的源極連接的第一端、以及與供給所述第一電源電壓的電源端子連接的第二端；且所述第一電晶體以及所述第四電晶體為作為p型及n型的其中一種的第一導電型金屬氧化物導體（metal oxide semiconductor，MOS）電晶體，所述第二電晶體以及所述第三電晶體為作為p型及n型的另一種的第二導電型金屬氧化物半導體電晶體。 [發明的效果]
根據本發明，可以比以往更緊湊的尺寸產生與以往相同的延遲時間。
[第一實施方式] 圖1是作為本發明第一實施方式的延遲電路的一例的延遲電路10A的電路圖。
延遲電路10A例如形成在半導體基板上，並且包括於半導體裝置1A中。延遲電路10A例如包括p型MOS電晶體（以下設為“PMOS電晶體”）Q1、Q3、Q4；n型MOS電晶體（以下設為“NMOS電晶體”）Q2、Q5；電容21以及定電流源22。
作為第一電晶體的PMOS電晶體Q1具有與輸入端子Ti連接的閘極、與電源端子3連接的源極以及汲極。電源端子3是供給作為電源電壓的電壓VDD的端子。
電容21連接於電源端子3與PMOS電晶體Q1的汲極之間。即，電容21具有與電源端子3連接的第一端、以及與PMOS電晶體Q1的汲極連接的第二端。
作為第二電晶體的NMOS電晶體Q2具有與PMOS電晶體Q1的閘極及輸入端子Ti連接的閘極、與PMOS電晶體Q1的汲極及電容21的第二端連接的汲極、以及源極。
作為第一定電流源的定電流源22連接於NMOS電晶體Q2的源極與作為電源端子的接地端子4之間。接地端子4是供給接地電壓GND的電源端子。作為電源電壓的接地電壓GND是例如0伏特等的成為基準的電壓，是與電壓VDD不同的電壓。
作為第三電晶體的NMOS電晶體Q5具有與節點N1連接的閘極、與接地端子4連接的源極以及汲極。節點N1是PMOS電晶體Q1的汲極及NMOS電晶體Q2的汲極與電容21的第二端的連接點。
作為第四電晶體的PMOS電晶體Q4具有與節點N1及NMOS電晶體Q5的閘極連接的閘極、與NMOS電晶體Q5的汲極及輸出端子To連接的汲極、以及源極。
關於作為電阻體的PMOS電晶體Q3，閘極與汲極連接（短路），例如作為包括作為相互連接的閘極及汲極的第一端、以及作為源極的第二端的電阻體發揮作用。所謂連接成二極體的PMOS電晶體Q3具有與第四電晶體的源極連接的作為第一端的閘極及汲極、以及與電源端子3連接的作為第二端的源極。
此處，對本實施方式的延遲電路中的第一電晶體～第四電晶體的導電型的關係進行說明。第一電晶體及第四電晶體的導電型是作為p型及n型的其中一種的第一導電型。另一方面，第二電晶體及第三電晶體的導電型是作為p型及n型的另一種的第二導電型。即，第二導電型與第一導電型不同。在圖1所示的延遲電路10A中，第一導電型是p型，第二導電型是n型。
接下來，對延遲電路10A的運行進行說明。 當向輸入端子Ti輸入低準位（以下設為“L準位”）的電壓時，PMOS電晶體Q1導通，NMOS電晶體Q2斷開，因此PMOS電晶體Q4的閘極及NMOS電晶體Q5的閘極被供給電壓VDD、即高準位（以下設為“H準位”）的電壓。因此，PMOS電晶體Q4斷開，NMOS電晶體Q5導通，從輸出端子To輸出的電壓的電壓準位成為L準位。
此處，當輸入至輸入端子Ti的電壓的電壓準位從L準位轉變為H準位時，PMOS電晶體Q1從導通轉變為斷開，NMOS電晶體Q2從斷開轉變為導通。當PMOS電晶體Q1斷開、NMOS電晶體Q2導通時，通過定電流源22的定電流開始向電容21充入電荷。電容21產生從輸入至輸入端子Ti的電壓的電壓準位發生轉變的時機開始至從輸出端子To輸出的電壓的電壓準位發生轉變為止的延遲時間。因此，在向電容21開始充入電荷的時間點，從輸出端子To輸出的電壓的電壓準位維持L準位。
其後，隨著電荷的充入，電容21兩端的電壓上升，節點N1的電壓下降。不久，當節點N1的電壓低於從包括PMOS電晶體Q3、PMOS電晶體Q4以及NMOS電晶體Q5的電路（反相器）輸出的電壓的電壓準位發生轉變的閾值（以下，簡單設為“閾值”）時，所輸出的電壓的電壓準位從L準位轉變為H準位，從輸出端子To供給H準位的電壓。
在延遲電路10A中的電容21與不包括PMOS電晶體Q3的延遲電路中的電容為相同的電容值的情況下，延遲電路10A與不包括PMOS電晶體Q3的延遲電路相比，能夠降低包括PMOS電晶體Q4及NMOS電晶體Q5的電路的閾值。若著眼於延遲時間，則延遲電路10A可產生比相同尺寸的不包括PMOS電晶體Q3的延遲電路更大的延遲時間。
另一方面，在不包括PMOS電晶體Q3的延遲電路的延遲時間與延遲電路10A的延遲時間相同的情況下，延遲電路10A中的電容21的電容值可比不包括PMOS電晶體Q3的延遲電路的電容的電容值小。若著眼於電路尺寸，則相對於不包括PMOS電晶體Q3而具有相同延遲時間的延遲電路，延遲電路10A可減小整體電路尺寸。
此外，在本實施方式中，對應用了連接成一級二極體的PMOS電晶體Q3作為電阻體的例子進行了說明，但電阻體並不限定於此。
電阻體只要具有產生規定的電壓降的單個或多個元件即可，也可應用二極體或電阻。二極體中不僅包括二極體元件，還包括連接成二極體的MOS電晶體。另外，電阻體也可構成為多個連接成二極體的MOS電晶體、二極體元件及電阻級聯連接。
[第二實施方式] 圖2是作為本發明第二實施方式的延遲電路的一例的延遲電路10B的電路圖。
相對於延遲電路10A，延遲電路10B的不同之處在於：代替作為電阻體的PMOS電晶體Q3而包括作為二極體的PMOS電晶體Q3，並且還包括PMOS電晶體Q7、NMOS電晶體Q8以及電阻31，但其他方面實質上並無不同。因此，在本實施方式中，以與延遲電路10A不同的構成元件、作用及效果為中心進行說明，同時對與延遲電路10A實質上並無不同的構成元件標注相同的符號並省略說明。
延遲電路10B例如形成在半導體基板上，並且包括於半導體裝置1B中。延遲電路10B進而包括：作為電阻體的PMOS電晶體Q3；PMOS電晶體Q1、PMOS電晶體Q4；NMOS電晶體Q2、NMOS電晶體Q5；電容21及定電流源22；以及例如PMOS電晶體Q7；NMOS電晶體Q8以及電阻31。
作為第五電晶體的PMOS電晶體Q7具有與PMOS電晶體Q4的汲極連接的閘極、與電源端子3連接的源極、以及與電阻31的第一端連接的汲極。
作為第六電晶體的NMOS電晶體Q8具有與PMOS電晶體Q7的閘極及PMOS電晶體Q4的汲極連接的閘極、與接地端子4連接的源極、以及與電阻31的第二端及輸出端子To連接的汲極。此處，將NMOS電晶體Q8的汲極與電阻31的第二端的連接點稱為節點N2。在延遲電路10B中，輸出端子To與節點N2連接。
包括PMOS電晶體Q7、NMOS電晶體Q8以及電阻31而構成的電路的閾值低於由流經與PMOS電晶體Q4及NMOS電晶體Q5的汲極連接的路徑的貫通電流以及PMOS電晶體Q3所決定的電壓。即，構成為在從PMOS電晶體Q4的汲極與NMOS電晶體Q5的汲極的節點輸出的電壓的電壓準位從L準位轉變為H準位時，NMOS電晶體Q8導通。
包括PMOS電晶體Q7、NMOS電晶體Q8以及電阻31而構成的電路（反相器）的閾值能夠通過改變電阻31的電阻值的大小來調整為所期望的閾值。
此處，對本實施方式的延遲電路中的第一電晶體～第六電晶體的導電型的關係進行說明。第一、四、五電晶體的導電型是作為p型及n型的其中一種的第一導電型。另一方面，第二、三、六電晶體的導電型是作為p型及n型的另一種的第二導電型。即，第二導電型與第一導電型不同。在圖2所例示的延遲電路10B中，第一導電型是p型，第二導電型是n型。
接著，對延遲電路10B的運行進行說明。此外，由於關於與延遲電路10A重複的構成元件的運行實質上相同，因此簡化或省略對所述運行的說明。
當向輸入端子Ti輸入L準位的電壓時，從PMOS電晶體Q4的汲極與NMOS電晶體Q5的汲極的節點輸出L準位的電壓。PMOS電晶體Q7的閘極及NMOS電晶體Q8的閘極被施加L準位的電壓，PMOS電晶體Q7導通，NMOS電晶體Q8斷開。因此，從PMOS電晶體Q7的汲極與NMOS電晶體Q8的汲極的節點向輸出端子To供給的電壓成為H準位的電壓。
當輸入至輸入端子Ti的電壓的電壓準位從L準位轉變為H準位時，產生延遲時間。在經過所述延遲時間後，從PMOS電晶體Q4的汲極與NMOS電晶體Q5的汲極的節點輸出的電壓的電壓準位從L準位轉變為H準位。
經過延遲時間後不久，從PMOS電晶體Q4的汲極與NMOS電晶體Q5的汲極的節點輸出的電壓僅上升至由流經與PMOS電晶體Q4及NMOS電晶體Q5的汲極連接的路徑的貫通電流以及PMOS電晶體Q3決定的電壓。然而，經過延遲時間後不久的從PMOS電晶體Q4的汲極與NMOS電晶體Q5的汲極的節點輸出的電壓的電壓上升會使NMOS電晶體Q8從斷開狀態轉變為導通狀態。
NMOS電晶體Q8從斷開狀態轉變為導通狀態，另一方面，在從PMOS電晶體Q4的汲極與NMOS電晶體Q5的汲極的節點輸出的電壓的上升並不充分的階段，PMOS電晶體Q7不會從導通狀態轉變為斷開狀態。然而，即使PMOS電晶體Q7保持導通狀態，由於電阻31連接於PMOS電晶體Q7的汲極與NMOS電晶體Q8的汲極之間，因此也在電阻31的兩端產生電壓降。
若NMOS電晶體Q8從斷開狀態轉變為導通狀態，則在電阻31的兩端產生電壓降，由此，從PMOS電晶體Q7的汲極與NMOS電晶體Q8的汲極的節點向輸出端子To供給的電壓從H準位轉變為L準位。此外，在PMOS電晶體Q7轉變為斷開狀態的情況下，從PMOS電晶體Q7的汲極與NMOS電晶體Q8的汲極的節點向輸出端子To供給的電壓是L準位的電壓。
如此，若NMOS電晶體Q8從斷開狀態轉變為導通狀態，則無論PMOS電晶體Q7的導通/斷開狀態如何，從PMOS電晶體Q7的汲極與NMOS電晶體Q8的汲極的節點向輸出端子To供給的電壓均為L準位的電壓。
根據延遲電路10B，可獲得與延遲電路10A同樣的效果。即，若著眼於電路尺寸，則延遲電路10B可以比以往更緊湊的尺寸產生與以往相同的延遲時間。另外，若著眼於延遲時間，則延遲電路10B可以與以往的延遲電路相同的尺寸產生比以往更大的延遲時間。
另外，根據延遲電路10B，在從PMOS電晶體Q4的汲極及NMOS電晶體Q5的汲極輸出的電壓未充分上升的延遲時間經過後不久，也可可靠地使電壓準位轉變。
[第三實施方式] 圖3是作為本發明第三實施方式的延遲電路的一例的延遲電路10C的電路圖。
相對於延遲電路10A，延遲電路10C的不同之處在於還包括PMOS電晶體Q9以及反相器41，但其他方面實質上並無不同。因此，在本實施方式中，以與延遲電路10A不同的構成元件、作用及效果為中心進行說明，同時對與延遲電路10A實質上並無不同的構成元件標注相同的符號並省略說明。
延遲電路10C例如形成在半導體基板上，並且包括於半導體裝置1C中。延遲電路10C進而包括作為二極體的PMOS電晶體Q3；PMOS電晶體Q1、PMOS電晶體Q4；NMOS電晶體Q2、NMOS電晶體Q5；電容21及定電流源22；以及例如PMOS電晶體Q9以及反相器41。出於與利用電阻的情況相比，在流通漏電流的情況下也能獲得所期望的電壓降並且抑制消耗電流的觀點，連接有作為二極體的PMOS電晶體Q3。
作為第七電晶體的PMOS電晶體Q9具有閘極、與電源端子3連接的源極、以及與PMOS電晶體Q4的源極及連接成二極體的PMOS電晶體Q3的閘極及汲極連接的汲極。
反相器41具有與PMOS電晶體Q4的汲極連接的輸入端、以及與PMOS電晶體Q9的閘極連接的輸出端。此處，將反相器41的輸入端與輸出端子To的連接點稱為節點N3。在延遲電路10C中，PMOS電晶體Q4的汲極及NMOS電晶體Q5的汲極與節點N3連接。
此處，對本實施方式的延遲電路中的第一電晶體～第七電晶體的導電型的關係進行說明。第一、四、五、七電晶體的導電型是作為p型及n型的其中一種的第一導電型。另一方面，第二、三、六電晶體的導電型是作為p型及n型的另一種的第二導電型。即，第二導電型與第一導電型不同。在圖3所例示的延遲電路10C中，第一導電型是p型，第二導電型是n型。
接著，對延遲電路10C的運行進行說明。此外，由於關於與延遲電路10A重複的構成元件的運行實質上相同，因此簡化或省略對所述運行的說明。
當向輸入端子Ti輸入L準位的電壓時，從PMOS電晶體Q4的汲極與NMOS電晶體Q5的汲極的節點輸出L準位的電壓。此處，PMOS電晶體Q9的閘極接收基於從PMOS電晶體Q4的汲極輸出的電壓的電壓。在延遲電路10C中，從PMOS電晶體Q4的汲極與NMOS電晶體Q5的汲極的節點輸出的電壓經由反相器41而供給至PMOS電晶體Q9的閘極。此時，由於向PMOS電晶體Q9的閘極供給H準位的電壓，因此PMOS電晶體Q9為斷開狀態。
當輸入至輸入端子Ti的電壓的電壓準位從L準位轉變為H準位時，產生延遲時間。從PMOS電晶體Q4的汲極與NMOS電晶體Q5的汲極的節點輸出的電壓的電壓準位從L準位轉變為H準位。由於經由反相器41向PMOS電晶體Q9的閘極輸入L準位的電壓，因此PMOS電晶體Q9導通。
當PMOS電晶體Q9轉變為導通時，與PMOS電晶體Q3相比，PMOS電晶體Q9的導通電阻極小，因此可忽略經由PMOS電晶體Q3連接PMOS電晶體Q4的汲極與電源端子3的路徑。即，PMOS電晶體Q4的汲極經由導通狀態的PMOS電晶體Q9而與電源端子3連接。
因此，當輸入至輸入端子Ti的電壓的電壓準位從L準位轉變為H準位時，在經過延遲時間後，可使PMOS電晶體Q4的汲極與NMOS電晶體Q5的汲極的節點的電壓上升至電壓VDD。
根據延遲電路10C，可不增加消耗電流地獲得與延遲電路10A同樣的效果。即，若著眼於電路尺寸，則延遲電路10C可不增加消耗電流、且以比以往更緊湊的尺寸產生與以往相同的延遲時間。另外，若著眼於延遲時間，則延遲電路10C可以與以往的延遲電路相同的尺寸，不增加消耗電流地產生比以往更大的延遲時間。
另外，根據延遲電路10C，在經過延遲時間後，將從電源端子3流向PMOS電晶體Q4的電流的路徑從經由PMOS電晶體Q3的路徑切換為經由PMOS電晶體Q9的路徑，由此使PMOS電晶體Q4及NMOS電晶體Q5的汲極的電壓上升至電壓VDD。通過使PMOS電晶體Q4及NMOS電晶體Q5的汲極的電壓上升至電壓VDD，在外部電路與輸出端子To連接的情況下，可抑制流向所述外部電路的貫通電流的影響。
此外，在本實施方式中，對應用了連接成一級二極體的PMOS電晶體Q3作為二極體的例子進行了說明，但二極體並不限定於此。
二極體並不限定於連接成二極體的MOS電晶體，也可應用二極體元件。另外，二極體也可構成為連接成二極體的MOS電晶體或二極體元件多個串接連接。
[第四實施方式] 圖4是作為本發明第四實施方式的延遲電路的一例的延遲電路10D的電路圖。
延遲電路10D例如形成在半導體基板上，並且包括於半導體裝置1D中。相對於延遲電路10A，延遲電路10D的不同之處在於還包括定電流源51，但其他方面實質上並無不同。因此，在本實施方式中，以與延遲電路10A不同的構成元件、作用及效果為中心進行說明，同時對與延遲電路10A實質上並無不同的構成元件標注相同的符號並省略說明。
延遲電路10D進而包括作為電阻體的PMOS電晶體Q3；PMOS電晶體Q1、PMOS電晶體Q4；NMOS電晶體Q2、NMOS電晶體Q5；電容21及定電流源22以及例如定電流源51。作為第二定電流源的定電流源51連接於PMOS電晶體Q4的汲極與NMOS電晶體Q5的汲極之間。
此處，本實施方式的延遲電路中的第一電晶體～第七電晶體的導電型的關係與第三實施方式的延遲電路中的第一電晶體～第七電晶體的導電型的關係相同。即，第一、四、五、七電晶體是第一導電型，第二、三、六電晶體是第二導電型。在圖4所例示的延遲電路10D中，為第一導電型是p型、第二導電型是n型的一例。
接著，對延遲電路10D的運行進行說明。此外，由於關於與延遲電路10A重複的構成元件的運行實質上相同，因此簡化或省略對所述運行的說明。
當向輸入端子Ti輸入L準位的電壓時，從PMOS電晶體Q4的汲極與定電流源51的節點輸出L準位的電壓。另外，定電流源51將規定的定電流供給至NMOS電晶體Q5的汲極。
當輸入至輸入端子Ti的電壓的電壓準位從L準位轉變為H準位時，產生延遲時間。在經過所述延遲時間後，從PMOS電晶體Q4的汲極與定電流源51的節點輸出的電壓的電壓準位從L準位轉變為H準位。
此處，包括PMOS電晶體Q3、PMOS電晶體Q4、定電流源51及NMOS電晶體Q5的電路的閾值通過由定電流源51供給的規定的定電流及PMOS電晶體Q3決定的電壓、以及PMOS電晶體Q4的閘極-源極間電壓來決定。另一方面，不包括連接於PMOS電晶體Q4的汲極與NMOS電晶體Q5的汲極之間的定電流源51而包括PMOS電晶體Q3、PMOS電晶體Q4及NMOS電晶體Q5的電路的閾值通過PMOS電晶體Q4的閾值電壓、NMOS電晶體Q5的閾值電壓以及因PMOS電晶體Q3而下降的電壓來決定。
因此，在不包括定電流源51的延遲電路中，產生的延遲時間受到電源端子3的電壓VDD的影響。即，在不包括連接於PMOS電晶體Q4的汲極與NMOS電晶體Q5的汲極之間的定電流源51的延遲電路中，產生的延遲時間對電壓VDD的依賴性大。
相對於此，延遲電路10D那樣的包括連接於PMOS電晶體Q4的汲極與NMOS電晶體Q5的汲極之間的定電流源51的延遲電路中，產生的延遲時間不受電源端子3的電壓VDD的影響。即，產生不依賴於電壓VDD的延遲時間。
根據延遲電路10D，可獲得與延遲電路10A同樣的效果。即，若著眼於電路尺寸，則延遲電路10D可以比以往更緊湊的尺寸產生與以往相同的延遲時間。另外，若著眼於延遲時間，則延遲電路10D可以與以往的延遲電路相同的尺寸產生比以往更大的延遲時間。
另外，根據延遲電路10D，通過包括定電流源51，可產生不依賴於電壓VDD的延遲時間。
此外，本發明並不限定於以上所述的實施方式本身，在實施階段，除了以上所述的例子以外也能夠以各種方式實施，可在不脫離發明的主旨的範圍內進行各種省略、置換、變更。例如，除了以上所述的構成例以外，還能夠變形為如後述的延遲電路10E、延遲電路10F、延遲電路10G那樣適當組合延遲電路10A～延遲電路10D的構成元件而得的結構（第一、二、三變形例）。
圖5、圖6及圖7分別是作為本發明實施方式的延遲電路的第一變形例、第二變形例及第三變形例的延遲電路10E、延遲電路10F及延遲電路10G的電路圖。
延遲電路10E、延遲電路10F、延遲電路10G例如與以上所述的延遲電路10A～延遲電路10D同樣地形成在半導體基板上，並且包括於半導體裝置1E、半導體裝置1F、半導體裝置1G中。相對於延遲電路10B，延遲電路10E構成為還包括定電流源51。即，相對於延遲電路10A，延遲電路10E構成為還包括PMOS電晶體Q7、NMOS電晶體Q8、電阻31以及定電流源51。根據延遲電路10E，可獲得與延遲電路10A、延遲電路10B、延遲電路10D同樣的效果。
相對於延遲電路10C，延遲電路10F構成為還包括定電流源51。即，相對於延遲電路10A，延遲電路10F構成為還包括PMOS電晶體Q9、反相器41以及定電流源51。根據延遲電路10F，可獲得與延遲電路10A、延遲電路10C、延遲電路10D同樣的效果。
相對於延遲電路10E，延遲電路10G構成為還包括PMOS電晶體Q9、反相器41以及反相器61。即，相對於延遲電路10A，延遲電路10G構成為還包括PMOS電晶體Q7、NMOS電晶體Q8、電阻31、定電流源51、PMOS電晶體Q9、反相器41以及反相器61。反相器61具有與節點N2連接的輸入端以及與節點N3連接的輸出端。根據延遲電路10G，可獲得與延遲電路10A、延遲電路10B、延遲電路10C、延遲電路10D同樣的效果。
此外，也可從所述延遲電路10G省略兩個反相器41、61及定電流源51中的至少一者來構成延遲電路。在從延遲電路10G省略了兩個反相器41、61而得的延遲電路中，將基於從PMOS電晶體Q4的汲極輸出的電壓直接施加至PMOS電晶體Q9的閘極。
另外，在以上所述的本實施方式的延遲電路中，也可採用使輸入至輸入端子Ti的電壓的電壓準位反轉並從輸出端子To輸出所述電壓的結構。在所述情況下，例如，能夠通過在延遲電路10G中變更反相器41或反相器61的連接位置來進行變形。若具體地進行說明，則在延遲電路10G中，也可將反相器61設置在連接節點N3與PMOS電晶體Q9的閘極的路徑上，或者將反相器41設置在連接節點N2與節點N3的路徑上。
進而，作為實施方式的延遲電路的其他構成例，也可採用如下結構：相對於以上所述的延遲電路，使半導體元件的導電型（p型及n型）以及端子及各元件的連接關係反轉。
以上所述的實施方式或其變形包含在發明的範圍或主旨中，並且包含在權利要求書所記載的發明及其均等的範圍中。
1A～1G:半導體裝置 10A～10G:延遲電路 3:電源端子 4:接地端子 21:電容 22:定電流源（第一定電流源） 31:電阻 41、61:反相器 51:定電流源（第二定電流源） Q1:PMOS電晶體（第一電晶體） Q2:NMOS電晶體（第二電晶體） Q3:PMOS電晶體（電阻體、二極體） Q4:PMOS電晶體（第四電晶體） Q5:NMOS電晶體（第三電晶體） Q7:PMOS電晶體（第五電晶體） Q8:NMOS電晶體（第六電晶體） Q9:PMOS電晶體（第七電晶體） Ti:輸入端子 To:輸出端子 N1、N2、N3:節點 VDD:電壓 GND:接地電壓
圖1是本發明第一實施方式的延遲電路的電路圖。 圖2是本發明第二實施方式的延遲電路的電路圖。 圖3是本發明第三實施方式的延遲電路的電路圖。 圖4是本發明第四實施方式的延遲電路的電路圖。 圖5是表示本發明實施方式的延遲電路的第一變形例的電路圖。 圖6是表示本發明實施方式的延遲電路的第二變形例的電路圖。 圖7是表示本發明實施方式的延遲電路的第三變形例的電路圖。
1A:半導體裝置
10A:延遲電路
3:電源端子
4:接地端子
21:電容
22:定電流源(第一定電流源)
Q1:PMOS電晶體(第一電晶體)
Q2:NMOS電晶體(第二電晶體)
Q3:PMOS電晶體(電阻體、二極體)
Q4:PMOS電晶體(第四電晶體)
Q5:NMOS電晶體(第三電晶體)
Ti:輸入端子
To:輸出端子
N1:節點
VDD:電壓
GND:接地電壓

Claims (7)

  1. 一種延遲電路，包括：第一電晶體，具有與輸入端子連接的閘極、與供給第一電源電壓的電源端子連接的源極、以及汲極；電容，具有與供給所述第一電源電壓的電源端子連接的第一端、以及與所述第一電晶體的汲極連接的第二端；第二電晶體，具有與所述第一電晶體的閘極及所述輸入端子連接的閘極、與所述第一電晶體的汲極及所述電容的第二端連接的汲極、以及源極；第一定電流源，連接於所述第二電晶體的源極、與供給與所述第一電源電壓不同的第二電源電壓的電源端子之間；第三電晶體，具有閘極、與供給所述第二電源電壓的電源端子連接的源極、以及汲極，所述第三電晶體的閘極連接於所述第一電晶體的汲極、所述第二電晶體的汲極、及所述電容的第二端的節點；第四電晶體，具有與所述節點及所述第三電晶體的閘極連接的閘極、與所述第三電晶體的汲極及輸出端子連接的汲極、以及源極；以及電阻體，具有與所述第四電晶體的源極連接的第一端、以及與供給所述第一電源電壓的電源端子連接的第二端；且所述第一電晶體及所述第四電晶體為作為p型及n型的其中一種的第一導電型金屬氧化物半導體電晶體， 所述第二電晶體及所述第三電晶體為作為p型及n型的另一種的第二導電型金屬氧化物半導體電晶體。
  2. 如請求項1所述的延遲電路，還包括：第五電晶體及第六電晶體，所述第五電晶體及第六電晶體進而連接於所述第四電晶體的汲極與所述輸出端子之間；以及電阻，具有第一端及第二端；且所述第五電晶體是具有與所述第四電晶體的汲極連接的閘極、與供給所述第一電源電壓的電源端子連接的源極、以及與所述電阻的第一端連接的汲極的所述第一導電型金屬氧化物半導體電晶體，所述第六電晶體是具有與所述第五電晶體的閘極及所述第四電晶體的汲極連接的閘極、與供給所述第二電源電壓的電源端子連接的源極、以及與所述電阻的第二端及所述輸出端子連接的汲極的所述第二導電型金屬氧化物半導體電晶體。
  3. 如請求項2所述的延遲電路，其中所述電阻體是具有與所述第四電晶體的源極連接的第一端、以及與供給所述第一電源電壓的電源端子連接的第二端的二極體，且所述延遲電路包括第七電晶體，所述第七電晶體具有與所述第六電晶體的汲極、所述電阻的第二端及所述輸出端子連接的閘極、與供給所述第一電源電壓的電源端子連接的源極、以及與所述第四電晶體的源極及所述二極體的第一端連接的汲極。
  4. 如請求項3所述的延遲電路，其中基於從所述第四電晶體的汲極輸出的電壓，向所述第七電晶體的閘極供給電壓。
  5. 如請求項1所述的延遲電路，其中所述電阻體是具有與所述第四電晶體的源極連接的第一端、以及與供給所述第一電源電壓的電源端子連接的第二端的二極體，且所述延遲電路包括：第七電晶體，具有閘極、與供給所述第一電源電壓的電源端子連接的源極、以及與所述第四電晶體的源極及所述二極體的第一端連接的汲極；以及反相器，具有與所述第四電晶體的汲極連接的輸入端、以及與所述第七電晶體的閘極連接的輸出端。
  6. 如請求項1所述的延遲電路，其中所述電阻體是具有與所述第四電晶體的源極連接的第一端、以及與供給所述第一電源電壓的電源端子連接的第二端的二極體，且所述延遲電路包括第七電晶體，所述第七電晶體具有閘極、與供給所述第一電源電壓的電源端子連接的源極、以及與所述第四電晶體的源極及所述二極體的第一端連接的汲極；基於從所述第四電晶體的汲極輸出的電壓，向所述第七電晶體的閘極供給電壓。
  7. 如請求項1至請求項6中任一項所述的延遲電路，還包括：第二定電流源，所述第二定電流源連接於所述第四電晶體的汲極與所述第三電晶體的汲極之間。
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