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TWI686031B - 靜電放電防護裝置與方法 - Google Patents

靜電放電防護裝置與方法 Download PDF

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TWI686031B
TWI686031B TW108128626A TW108128626A TWI686031B TW I686031 B TWI686031 B TW I686031B TW 108128626 A TW108128626 A TW 108128626A TW 108128626 A TW108128626 A TW 108128626A TW I686031 B TWI686031 B TW I686031B
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王文泰
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創意電子股份有限公司
台灣積體電路製造股份有限公司
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Abstract

靜電放電防護裝置包含第一箝位電路、第二箝位電路以及二極體電路。第一箝位電路耦接於第一電源軌與第二電源軌之間。第二箝位電路耦接於第三電源軌與第二電源軌之間。二極體電路用以導向來自輸入輸出墊的靜電放電電流至第一箝位電路或第三電源軌中的至少一者。其中第一電源軌接收第一電壓，第二電源軌接收第二電壓，第三電源軌接收第三電壓，第三電壓高於第一電壓，且第一電壓高於第二電壓。

Description

靜電放電防護裝置與方法
本案是有關於一種靜電放電防護裝置，且特別是有關於採用中值電壓的靜電放電防護裝置與方法。
一般而言，積體電路由一或多個電晶體實現。隨著製程發展，電晶體的尺寸越來越小。為了避免靜電放電所造成的過度電壓應力造成的損壞，通常會使用靜電放電防護電路來保護積體電路免於靜電放電之傷害。在現有的技術中，考量到耐壓，靜電放電防護電路皆以輸入輸出電晶體實施。如此，靜電放電防護電路中的放電路徑的內阻可能較高，而降低靜電放電防護電路的效能。
為了解決上述問題，本案的一些態樣係於提供一種靜電放電防護裝置，其包含第一箝位電路、第二箝位電路以及二極體電路。第一箝位電路耦接於一第一電源軌與一第二電源軌之間。第二箝位電路耦接於一第三電源軌與該第二電源軌之間。二極體電路用以導向來自一輸入輸出墊的一 靜電放電電流至該第一箝位電路或該第三電源軌中的至少一者。其中該第一電源軌接收一第一電壓，該第二電源軌接收一第二電壓，該第三電源軌接收一第三電壓，該第三電壓高於該第一電壓，且該第一電壓高於該第二電壓。
於一些實施例中，該第一箝位電路由複數個核心電晶體實施，且該第二箝位電路由複數個輸入輸出電晶體或複數個堆疊核心電晶體實施。
於一些實施例中，該第一電壓為該第三電壓的2/3~3/4倍。
於一些實施例中，該第一箝位電路的一放電能力高於該第二箝位電路的一放電能力。
於一些實施例中，該第一箝位電路的一內阻低於該第二箝位電路的一內阻。
於一些實施例中，該二極體電路包含第一二極體、第二二極體以及第三二極體。該第一二極體的陽極耦接至該輸入輸出墊，且該第一二極體的陰極耦接至該第一電源軌。該第二二極體的陽極耦接至該第一電源軌，且該第二二極體的陰極耦接至該第三電源軌。該第三二極體的陽極耦接至該第二電源軌，且該第三二極體的陰極耦接至該輸入輸出墊。
於一些實施例中，該靜電放電電流經由該第一二極體導向至該第一箝位電路，或依序經由該第一二極體與該第二二極體導向至該第三電源軌。
於一些實施例中，該二極體電路包含第一二極 體、第二二極體以及第三二極體。該第一二極體的陽極耦接至該輸入輸出墊，且該第一二極體的陰極耦接至該第一電源軌。其中該第二二極體的陽極耦接至該輸入輸出墊，且該第二二極體的陰極耦接至該第三電源軌。該第三二極體的陽極耦接至該第二電源軌，且該第三二極體的陰極耦接至該輸入輸出墊。
於一些實施例中，該靜電放電電流經由該第一二極體導向至該第一箝位電路，或經由該第二二極體導向至該第三電源軌。
於一些實施例中，該二極體電路包含第一二極體、第二二極體以及第三二極體。該第一二極體的陽極耦接至該輸入輸出墊，且該第一二極體的陰極耦接至該第一電源軌。該第二二極體的陽極耦接至該第二電源軌，且該第二二極體的陰極耦接至該第三電源軌。該第三二極體的陽極耦接至該第二電源軌，且該第三二極體的陰極耦接至該輸入輸出墊。
於一些實施例中，該靜電放電電流經由該第一二極體導向至該第一箝位電路，或依序經由該第一二極體、該第一箝位電路以及該第二二極體導向至該第三電源軌。
本案的一些態樣係於提供一種靜電放電防護方法，其包含下列操作：經由一二極體電路導向來自一輸入輸出墊的一靜電放電電流至一第一箝位電路或一第一電源軌中的至少一者；以及經由該第一箝位電路對該靜電放電電流進行放電，其中該第一箝位電路耦接於一第二電源軌與一第 三電源軌之間，一第二箝位電路耦接於該第一電源軌與該第二電源軌之間，該第一電源軌接收一第一電壓，該第二電源軌接收一第二電壓，該第三電源軌接收一第三電壓，該第一電壓高於該第三電壓，且該第三電壓高於該第二電壓。
綜上所述，本案一些實施例提供的靜電放電防護裝置與靜電放電防護方法可提供一組具有更低工作電壓與更低內阻的箝位電路，以提升靜電放電防護裝置的效能。
100‧‧‧靜電放電防護裝置
100A‧‧‧輸入輸出墊
110‧‧‧二極體電路
120、130‧‧‧箝位電路
101‧‧‧電源軌
102‧‧‧電源軌
103‧‧‧電源軌
D1~D3‧‧‧二極體
IESD+‧‧‧正靜電放電電流
IESD-‧‧‧負靜電放電電流
P1~P3‧‧‧路徑
VDD1~VDD2、VSS‧‧‧電壓
C、C1、C2‧‧‧電容
R1、R2‧‧‧電阻
T1~T5‧‧‧電晶體
Q1~Q3‧‧‧電晶體
410‧‧‧反相器
VC‧‧‧控制訊號
600‧‧‧ESD防護方法
S610、S620‧‧‧操作
第1圖為根據本案一些實施例所繪製的靜電放電(Electrostatic Discharge,ESD)防護裝置的示意圖；第2圖為根據本案一些實施例所繪製的ESD防護裝置的示意圖；第3圖為根據本案一些實施例所繪製的ESD防護裝置的示意圖；第4圖為根據本案一些實施例所繪製的箝位電路的示意圖；第5圖為根據本案一些實施例所繪製的箝位電路的示意圖；以及第6圖為根據本案一些實施例所繪製的一種ESD防護方法的流程圖。
下文係舉實施例配合所附圖式作詳細說明，但 所提供之實施例並非用以限制本案所涵蓋的範圍，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本案所涵蓋的範圍。
另外，關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。
在本文中，使用第一、第二與第三等等之詞彙，是用於描述各種元件是可以被理解的。但是這些元件不應該被這些術語所限制。這些詞彙只限於用來辨別單一元件。因此，在下文中的一第一元件也可被稱為第二元件，而不脫離本案的本意。
於本文中，用語『電路系統(circuitry)』可泛指包含一或多個電路(circuit)所形成的單一系統。用語『電路』可泛指由一或多個電晶體與/或一或多個主被動元件按一定方式連接以處理訊號的物件。
關於本文中所使用之『約』、『大約』或『大致約』一般通常係指數值之誤差或範圍約百分之二十以內，較好地是約百分之十以內，而更佳地則是約百分五之以內。文中若無明確說明，其所提及的數值皆視作為近似值，即如『約』、『大約』或『大致約』所表示的誤差或範圍。
為易於理解，以下各圖式中的類似元件將被指定為相同標號。
第1圖為根據本案一些實施例所繪製的靜電放 電(Electrostatic Discharge,ESD)防護裝置100的示意圖。於一些實施例中，ESD防護裝置100可應用於晶片或積體電路中的輸入輸出(input/output,I/O)介面中，以避免來自I/O墊(pad)100A的ESD事件損壞晶片或積體電路中的內部元件。
於一些實施例中，ESD防護裝置100包含二極體電路110、箝位電路120以及箝位電路130。二極體電路110耦接至電源軌101、102與103。二極體電路110用以導向因I/O墊100A上的ESD事件所產生的ESD電流至箝位電路120與/或電源軌101中至少一者。例如，二極體電路110包含多個二極體D1~D3。二極體D1的陽極耦接至電源軌102，且二極體D1的陰極耦接至電源軌101。二極體D2的陽極耦接至I/O墊100A，且二極體D2的陰極耦接至電源軌102。二極體D3的陽極耦接至電源軌103，且二極體D3的陰極耦接至I/O墊100A。當ESD事件發生時，I/O墊100A上出現正ESD電流IESD+。此正ESD電流IESD+可經由二極體D2(即路徑P2)導向至電源軌102以及箝位電路120，或依序經由二極體D2與D1(即路徑P1)導向至電源軌101(以及箝位電路130)。或者，當ESD事件發生時，I/O墊100A上出現負ESD電流IESD-。此負ESD電流IESD-可經由二極體D3(即路徑P3)導向至電源軌103。
如第1圖所示，電源軌101接收電壓VDD1，電源軌102接收電壓VDD2，且電源軌103接收電壓VSS。於一些實施例中，電壓VDD1高於電壓VDD2，且電壓VDD2 高於電壓VSS。
箝位電路120耦接於電源軌102與電源軌103之間，且箝位電路130耦接於電源軌101與電源軌103之間。響應於來自I/O墊100A的ESD事件，箝位電路120與/或箝位電路130中至少一者會導通而提供至少一放電路徑。如此一來，因ESD事件所產生的正ESD電流IESD+可透過箝位電路120或130中至少一者進行放電，以避免誤損壞晶片或積體電路中的其他元件。
於一些實施例中，箝位電路120之放電能力(相當於電流驅動能力)高於箝位電路130之放電能力。於一些實施例中，箝位電路120之內阻低於箝位電路130之內阻。於一些實施例中，箝位電路120可由核心(core)電晶體實施，且箝位電路130可由I/O電晶體實施。一般而言，核心電晶體用於實施晶片中的主要電路部分，而I/O電晶體具有相對較高的耐壓能力，且通常用於實施I/O介面電路。核心電晶體的臨界電壓低於I/O電晶體的臨界電壓。因此，箝位電路120可在較低的工作電壓下導通而提供放電路徑。此外，相較於I/O電晶體，使用核心電晶體實施的箝位電路120所提供的放電路徑具有較低的內阻。如此一來，當存在有正ESD電流IESD+時，箝位電路120可以更快地導通而對此正ESD電流IESD+進行放電，以提供ESD防護。換言之，藉由設置箝位電路120，ESD防護裝置100的效能可以進一步改善。
於一些實施例中，箝位電路120之工作電壓(例 如為電壓VDD2)低於箝位電路130之工作電壓(例如為電壓VDD1)。於一些實施例中，電壓VDD2可低於電壓VDD1並高於或等於核心電晶體之標稱核心(nominal core)電壓。於一些實施例中，電壓VDD2約為2/3倍~3/4倍的電壓VDD1。於一些實施例中，電壓VDD2可低於2/3倍的電壓VDD1。上述倍數關係用於示例，且本案並不以此些倍數為限。
於一些相關應用中，考量到耐壓，只使用I/O電晶體實施ESD防護裝置。然而，由於較高的臨界電壓與/或是堆疊電路結構，使用I/O電晶體實施的電路會具有較高的內阻。如此，會導致正ESD電流IESD+與負ESD電流IESD-的放電速度過於不平衡，而降低ESD防護的效能。相較於上述技術，藉由設置箝位電路120，可有效降低放電路徑的內阻，以進一步平衡正ESD電流IESD+與負ESD電流IESD-的放電速度。
於一些實施例中，ESD防護裝置100可更包含一電容C。電容C耦接於電源軌102與電源軌103之間，以提供一輔助路徑來對正ESD電流IESD+進行放電。
第2圖為根據本案一些實施例所繪製的ESD防護裝置100的示意圖。相較於第1圖，在此例中，二極體D1耦接於I/O墊100A與電源軌101之間，其中二極體D1的陽極耦接於I/O墊100A，且二極體D1的陰極耦接於電源軌101。換言之，於此例中，I/O墊100A可在不經由二極體D2耦接至電源軌101。如此，當存在有正ESD電流IESD+時， 此正ESD電流IESD+可經由二極體D1(即路徑P1)直接導向至電源軌101(以及箝位電路130)，或可經由二極體D2(即路徑P2)直接導向至電源軌102以及箝位電路120。
第3圖為根據本案一些實施例所繪製的ESD防護裝置100的示意圖。相較於第1圖，在此例中，二極體D1耦接於電源軌103與電源軌101之間，其中二極體D1的陽極耦接於電源軌103，且二極體D1的陰極耦接於電源軌101。如此，當存在有正ESD電流IESD+時，除了前述的路徑P2，此正ESD電流IESD+更可依序經由二極體D2、箝位電路120與二極體D1(即路徑P1)導向至電源軌101(與箝位電路130)。
第4圖為根據本案一些實施例所繪製的箝位電路120的示意圖。於此例中，電晶體T1~T3由核心電晶體實施。
箝位電路120包含電阻R1、電容C1以及電晶體T1~T3。電阻R1的第一端耦接至電源軌102，且電阻R1的第二端耦接至電容C1的第一端。電容C1的第二端耦接至電源軌103。電晶體T1與電晶體T2操作為反相器410。電晶體T1的第一端耦接至電源軌102，電晶體T1的第二端耦接至電晶體T2的第一端，且電晶體T1以及電晶體T2的控制端耦接至電容C1的第一端。電晶體T2的第二端耦接至電源軌103。電晶體T3用以提供對正ESD電流IESD+的放電路徑。電晶體T3的第一端耦接至電源軌102，電晶體T3的第二端耦接至電源軌103，且電晶體T3的控制端耦接至電晶體 T1的第二端。
當存在有正ESD電流IESD+，電容C1的第一端會耦接至電源軌103，以拉低電容C1的第一端的電位至較低的電壓VSS。反相器410據此輸出具有電壓VDD2的控制訊號VC。響應於此控制訊號VC，電晶體T3被導通以放電正ESD電流IESD+。
第5圖為根據本案一些實施例所繪製的箝位電路130的示意圖。於此例中，電晶體Q1~Q3由I/O電晶體實施。
箝位電路130包含電阻R2、電容C2以及電晶體Q1~Q3。相較箝位電路120，箝位電路130耦接至電源軌101而非電源軌102，且箝位電路130之其餘電路結構類似於箝位電路120的電路結構，故於此不再重複贅述。
上述關於箝位電路120與箝位電路130的電路設置方式用於示例，且本案並不以此為限。例如，於其他實施例中，箝位電路120與箝位電路130亦可由矽控整流器電路實施。或者，如第5圖所示，於其他實施例中，電晶體Q1~Q3每一者亦可由複數個堆疊核心電晶體實施。以電晶體Q3為例，電晶體Q3可改由二個或更多的核心電晶體T4與T5實施，其中該些核心電晶體T4與T5相互堆疊，以等效操作為單一電晶體Q3。
上述各實施例中的元件(二極體、電容、電晶體等等)數量用於示例，依據不同的應用，ESD防護裝置100中的元件數量可相應地調整。
第6圖為根據本案一些實施例所繪製的一種ESD防護方法600的流程圖。
於操作S610，經由二極體電路110導向來自輸入輸出墊100A的靜電放電電流IESD+至箝位電路120或電源軌101中的至少一者。
於操作S620，經由箝位電路120對正ESD電流IESD+進行放電。
上述操作S610與操作S620之說明可參照前述第1~5圖的實施例，故不重複贅述。上述ESD防護方法600的多個操作僅為示例，並非限於上述示例的順序執行。在不違背本案各實施例的操作方式與範圍下，在ESD防護方法600下的各種操作當可適當地增加、替換、省略或以不同順序執行。
綜上所述，本案一些實施例提供的ESD防護裝置與ESD防護方法可提供一組具有更低工作電壓與更低內阻的箝位電路，以提升ESD防護裝置的效能。
雖然本案已以實施方式揭露如上，然其並非限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧靜電放電防護裝置
100A‧‧‧輸入輸出墊
110‧‧‧二極體電路
120、130‧‧‧箝位電路
101‧‧‧電源軌
102‧‧‧電源軌
103‧‧‧電源軌
D1~D3‧‧‧二極體
IESD+‧‧‧正靜電放電電流
IESD-‧‧‧負靜電放電電流
P1~P3‧‧‧路徑
VDD1~VDD2、VSS‧‧‧電壓
C‧‧‧電容

Claims (19)

  1. 一種靜電放電防護裝置，包含：一第一箝位電路，耦接於一第一電源軌與一第二電源軌之間；一第二箝位電路，耦接於一第三電源軌與該第二電源軌之間；以及一二極體電路，用以導向來自一輸入輸出墊的一靜電放電電流至該第一箝位電路或該第三電源軌中至少一者，其中該第一電源軌接收一第一電壓，該第二電源軌接收一第二電壓，該第三電源軌接收一第三電壓，該第三電壓高於該第一電壓，且該第一電壓高於該第二電壓。
  2. 如請求項1所述的靜電放電防護裝置，其中該第一箝位電路由複數個核心電晶體實施，且該第二箝位電路由複數個輸入輸出電晶體或由複數個堆疊核心電晶體實施。
  3. 如請求項1所述的靜電放電防護裝置，其中該第一電壓為該第三電壓的2/3~3/4倍。
  4. 如請求項1所述的靜電放電防護裝置，其中該第一箝位電路的一放電能力高於該第二箝位電路的一放電能力。
  5. 如請求項1所述的靜電放電防護裝置，其 中該第一箝位電路的一內阻低於該第二箝位電路的一內阻。
  6. 如請求項1至5中任一項所述的靜電放電防護裝置，其中該二極體電路包含：一第一二極體，其中該第一二極體的陽極耦接至該輸入輸出墊，且該第一二極體的陰極耦接至該第一電源軌；一第二二極體，其中該第二二極體的陽極耦接至該第一電源軌，且該第二二極體的陰極耦接至該第三電源軌；以及一第三二極體，其中該第三二極體的陽極耦接至該第二電源軌，且該第三二極體的陰極耦接至該輸入輸出墊。
  7. 如請求項6所述的靜電放電防護裝置，其中該靜電放電電流經由該第一二極體導向至該第一箝位電路，或依序經由該第一二極體與該第二二極體導向至該第三電源軌。
  8. 如請求項1至5中任一項所述的靜電放電防護裝置，其中該二極體電路包含：一第一二極體，其中該第一二極體的陽極耦接至該輸入輸出墊，且該第一二極體的陰極耦接至該第一電源軌；一第二二極體，其中該第二二極體的陽極耦接至該輸入輸出墊，且該第二二極體的陰極耦接至該第三電源軌；以及 一第三二極體，其中該第三二極體的陽極耦接至該第二電源軌，且該第三二極體的陰極耦接至該輸入輸出墊。
  9. 如請求項8所述的靜電放電防護裝置，其中該靜電放電電流經由該第一二極體導向至該第一箝位電路，或經由該第二二極體導向至該第三電源軌。
  10. 如請求項1至5中任一項所述的靜電放電防護裝置，其中該二極體電路包含：一第一二極體，其中該第一二極體的陽極耦接至該輸入輸出墊，且該第一二極體的陰極耦接至該第一電源軌；一第二二極體，其中該第二二極體的陽極耦接至該第二電源軌，且該第二二極體的陰極耦接至該第三電源軌；以及一第三二極體，其中該第三二極體的陽極耦接至該第二電源軌，且該第三二極體的陰極耦接至該輸入輸出墊。
  11. 如請求項10所述的靜電放電防護裝置，其中該靜電放電電流經由該第一二極體導向至該第一箝位電路，或依序經由該第一二極體、該第一箝位電路以及該第二二極體導向至該第三電源軌。
  12. 一種靜電放電防護方法，包含：經由一二極體電路導向來自一輸入輸出墊的一靜電放電電流至一第一箝位電路或一第一電源軌中的至少一者； 以及經由該第一箝位電路對該靜電放電電流進行放電，其中該第一箝位電路耦接於一第二電源軌與一第三電源軌之間，一第二箝位電路耦接於該第一電源軌與該第二電源軌之間，該第一電源軌接收一第一電壓，該第二電源軌接收一第二電壓，該第三電源軌接收一第三電壓，該第一電壓高於該第三電壓，且該第三電壓高於該第二電壓。
  13. 如請求項12所述的靜電放電防護方法，其中該第一箝位電路由複數個核心電晶體實施，且該第二箝位電路由複數個輸入輸出電晶體或複數個堆疊核心電晶體實施。
  14. 如請求項12所述的靜電放電防護方法，其中該第一電壓為該第三電壓的2/3~3/4倍。
  15. 如請求項12所述的靜電放電防護方法，其中該第一箝位電路的一放電能力高於該第二箝位電路的一放電能力。
  16. 如請求項12所述的靜電放電防護方法，其中該第一箝位電路的一內阻低於該第二箝位電路的一內阻。
  17. 如請求項12至16中任一項所述的靜電 放電防護方法，其中該二極體電路包含一第一二極體與一第二二極體，且經由該二極體電路導向該靜電放電電流包含：經由該第一二極體導向該靜電放電電流至該第一箝位電路，或依序經由該第一二極體與該第二二極體導向至該第一電源軌，其中該第一二極體的陽極耦接至該輸入輸出墊，該第一二極體的陰極耦接至該第三電源軌，該第二二極體的陽極耦接至該第三電源軌，且該第二二極體的陰極耦接至該第一電源軌。
  18. 如請求項12至16中任一項所述的靜電放電防護方法，其中該二極體電路包含一第一二極體與一第二二極體，且經由該二極體電路導向該靜電放電電流包含：經由該第一二極體導向至該第一箝位電路，或經由該第二二極體導向至該第一電源軌，其中該第一二極體的陽極耦接至該輸入輸出墊，該第一二極體的陰極耦接至該第三電源軌，該第二二極體的陽極耦接至該輸入輸出墊，且該第二二極體的陰極耦接至該第一電源軌。
  19. 如請求項12至16中任一項所述的靜電放電防護方法，其中該二極體電路包含一第一二極體與一第二二極體，且經由該二極體電路導向該靜電放電電流包 含：經由該第一二極體導向至該第一箝位電路，或依序經由該第一二極體、該第一箝位電路以及該第二二極體導向至該第一電源軌，其中該第一二極體的陽極耦接至該輸入輸出墊，該第一二極體的陰極耦接至該第三電源軌，該第二二極體的陽極耦接至該第二電源軌，且該第二二極體的陰極耦接至該第一電源軌。
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