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CN102479803A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

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CN102479803A
CN102479803A CN2011103845754A CN201110384575A CN102479803A CN 102479803 A CN102479803 A CN 102479803A CN 2011103845754 A CN2011103845754 A CN 2011103845754A CN 201110384575 A CN201110384575 A CN 201110384575A CN 102479803 A CN102479803 A CN 102479803A
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Abstract

本发明涉及半导体器件及其形成方法。一种半导体器件，其包括半导体衬底，所述半导体衬底具有第一栅极凹槽，所述第一栅极凹槽具有彼此面对的第一和第二侧壁。第一栅极绝缘膜覆盖所述第一和第二侧壁。第一栅极电极被设置在所述第一栅极绝缘膜上且在所述第一栅极凹槽的下部中。第一掩埋绝缘膜掩埋所述第一栅极凹槽，并且覆盖所述第一栅极电极。第一扩散区与所述第一栅极绝缘膜的第一上部相邻。所述第一上部在所述第一栅极凹槽的所述第一侧壁的上部上。第二扩散区与所述第一栅极凹槽的整个所述第二侧壁的部分相接触。

Description

半导体器件及其形成方法
技术领域
本发明总体上涉及一种半导体器件及其形成方法。
对于在2010年11月30日提交的日本专利申请No.2010-266916和在2011年5月10日提交的日本专利申请No.2011-105376要求优先权，它们的内容通过引用结合于此。
背景技术
近些年来，诸如DRAM(动态随机存取存储器)的半导体器件已经被微型化。因此，如果晶体管的栅极长度缩短，则晶体管的短沟道效应是显著的。结果，亚阈值电流增大，并且晶体管的阈值电压(Vt)减小。
此外，当半导体衬底的杂质浓度增大，以便抑制晶体管的阈值电压(Vt)的减小时，结泄漏电流增大。
由此，当诸如DRAM的半导体器件的存储器单元被微型化时，刷新特性的劣化是严重的问题。
作为用于解决这样的问题的结构，在日本专利特开公布No.2006-339476和日本专利特开公布No.2007-081095中公开了沟槽栅极晶体管，其中，栅极电极被掩埋在半导体衬底的主表面中形成的沟槽中(也称为“凹沟道晶体管”)。
当晶体管是沟槽栅极晶体管时，可以在物理上充分地保证有效的沟道长度(栅极长度)，并且，可以实现DRAM，该DRAM包括精细单元，该精细单元具有等于或小于60nm的最小处理尺寸。
此外，在日本专利特开公布No.2007-081095中公开了DRAM，该DRAM包括：两个沟槽，其被形成为在半导体衬底中彼此相邻；栅极电极，其通过栅极绝缘膜在各个沟槽中形成；第一杂质扩散区，其形成在位于两个栅极电极之间并且对于两个栅极电极共用的半导体衬底的主表面中；以及，第二杂质扩散区，其形成在位于两个栅极电极的元件隔离区的一侧处的半导体衬底的主表面中。
发明内容
在一个实施例中，一种半导体器件可以包括但是不限于：半导体衬底，其具有第一栅极凹槽，所述第一栅极凹槽具有彼此面对的第一和第二侧壁；第一栅极绝缘膜，其覆盖所述第一栅极凹槽的所述第一和第二侧壁；在所述第一栅极绝缘膜上的第一栅极电极，所述第一栅极电极在所述第一栅极凹槽的下部；第一掩埋绝缘膜，其掩埋所述第一栅极凹槽，所述第一掩埋绝缘膜覆盖所述第一栅极电极；第一扩散区，其与所述第一栅极绝缘膜的第一上部相邻，所述第一上部在所述第一栅极凹槽的所述第一侧壁的上部上；以及，第二扩散区，其与所述第一栅极凹槽的整个所述第二侧壁的部分相接触。
在另一个实施例中，一种半导体器件可以包括但是不限于：半导体衬底，其至少具有在第一方向上延伸的有源区，所述半导体衬底具有第一和第二栅极电极凹槽；在所述半导体衬底中的第一和第二隔离区，所述第一和第二隔离区在第二方向上延伸，所述第一和第二隔离区越过至少所述有源区来延伸以将至少所述有源区划分为多个器件形成区；第一和第二晶体管，其被设置在所述第一和第二隔离区之间，所述第一和第二晶体管在所述第一方向上对准并且彼此相邻，所述第一和第二晶体管分别具有第一和第二扩散区，所述第一和第二晶体管具有作为公共扩散区的第三扩散区，所述第三扩散区被设置在所述第一和第二栅极电极凹槽之间；位线，其与所述第三扩散区电耦合；在所述第一和第二栅极电极凹槽中的第一和第二栅极绝缘膜；以及，分别在所述第一和第二栅极绝缘膜上的第一和第二栅极电极，所述第一和第二栅极电极掩埋所述第一和第二栅极电极凹槽的下部。所述第一扩散区在所述半导体衬底中，所述第一扩散区被设置在所述第一隔离区和所述第一栅极电极凹槽之间，所述第一扩散区具有比所述第一栅极电极的顶部水平高的第一底部。所述第二扩散区在所述半导体衬底中，所述第二扩散区被设置在所述第二隔离区和所述第二栅极电极凹槽之间，所述第二扩散区具有比所述第二栅极电极的顶部水平高的第二底部。所述第一栅极电极凹槽具有第一和第二侧表面与第一底部，所述第一侧表面面对所述第一隔离区，所述第二侧表面与所述第三扩散区相邻。所述第二栅极电极凹槽具有第三和第四侧表面与第二底部，所述第三侧表面面对所述第二隔离区，所述第四侧表面与所述第三扩散区相邻。所述第三扩散区完全填充在所述半导体衬底的所述第一和第二栅极凹槽之间的插入区，所述第三扩散区从所述半导体衬底的上表面向所述第一和第二栅极电极凹槽的所述底部延伸。所述第一晶体管具有在所述第一扩散区和所述第三扩散区的所述底部之间的第一沟道区。所述第二晶体管具有在所述第二扩散区和所述第三扩散区的所述底部之间的第二沟道区。
在另一个实施例中，一种用于形成半导体器件的方法可以包括但是不限于：在半导体衬底中形成栅极电极凹槽，所述栅极电极凹槽具有彼此面对的第一和第二侧表面，所述栅极电极凹槽在第一方向上延伸；在所述栅极电极凹槽的所述第一和第二侧表面上形成栅极绝缘膜；形成掩埋所述栅极电极凹槽的栅极电极，所述栅极电极覆盖所述栅极绝缘膜；在所述半导体衬底中形成第一杂质扩散区，所述第一杂质扩散区覆盖在所述第一侧表面上设置的所述栅极绝缘膜的顶部；以及，在所述半导体衬底中形成第二杂质扩散区，所述第二杂质扩散区覆盖在所述第二侧表面上设置的所述栅极绝缘膜的顶部。
附图说明
通过下面结合附图描述特定的优选实施例，本发明的上面的特征和优点将变得更清楚，在附图中：
图1是根据本发明的第一实施例的半导体器件的存储器单元阵列的局部平面图；
图2是图1的半导体器件的、沿着图1的A-A’线所截取的局部横截面正视图；
图3A是在形成图1和图2的半导体器件的方法中涉及的步骤中的存储器单元阵列的局部平面图；
图3B是在形成图1和图2的半导体器件的方法中涉及的、在图3A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图3C是在形成图1和图2的半导体器件的方法中涉及的、在图3A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图4A是在形成图1和图2的半导体器件的方法中涉及的、在图3A、3B和3C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图4B是在形成图1和图2的半导体器件的方法中涉及的、在图4A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图4C是在形成图1和图2的半导体器件的方法中涉及的、在图4A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图5A是在形成图1和图2的半导体器件的方法中涉及的、在图4A、4B和4C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图5B是在形成图1和图2的半导体器件的方法中涉及的、在图5A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图5C是在形成图1和图2的半导体器件的方法中涉及的、在图5A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图6A是在形成图1和图2的半导体器件的方法中涉及的、在图5A、5B和5C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图6B是在形成图1和图2的半导体器件的方法中涉及的、在图6A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图6C是在形成图1和图2的半导体器件的方法中涉及的、在图6A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图7A是在形成图1和图2的半导体器件的方法中涉及的、在图6A、6B和6C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图7B是在形成图1和图2的半导体器件的方法中涉及的、在图7A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图7C是在形成图1和图2的半导体器件的方法中涉及的、在图7A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图8A是在形成图1和图2的半导体器件的方法中涉及的、在图7A、7B和7C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图8B是在形成图1和图2的半导体器件的方法中涉及的、在图8A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图8C是在形成图1和图2的半导体器件的方法中涉及的、在图8A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图9A是在形成图1和图2的半导体器件的方法中涉及的、在图8A、8B和8C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图9B是在形成图1和图2的半导体器件的方法中涉及的、在图9A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图9C是在形成图1和图2的半导体器件的方法中涉及的、在图9A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图10A是在形成图1和图2的半导体器件的方法中涉及的、在图9A、9B和9C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图10B是在形成图1和图2的半导体器件的方法中涉及的、在图10A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图10C是在形成图1和图2的半导体器件的方法中涉及的、在图10A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图11A是在形成图1和图2的半导体器件的方法中涉及的、在图10A、10B和10C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图11B是在形成图1和图2的半导体器件的方法中涉及的、在图11A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图11C是在形成图1和图2的半导体器件的方法中涉及的、在图11A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图12A是在形成图1和图2的半导体器件的方法中涉及的、在图11A、11B和11C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图12B是在形成图1和图2的半导体器件的方法中涉及的、在图12A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图12C是在形成图1和图2的半导体器件的方法中涉及的、在图12A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图13是在形成图1和图2的半导体器件的方法中涉及的、在图12A、12B和12C的步骤之后的步骤中的存储器单元阵列的、具有与图2相同横截面的局部平面图；
图14是在形成图1和图2的半导体器件的方法中涉及的、在图13的步骤之后的步骤中的存储器单元阵列的、具有与图2相同横截面的局部平面图；
图15是在形成图1和图2的半导体器件的方法中涉及的、在图14的步骤之后的步骤中的存储器单元阵列的、具有与图2相同横截面的局部平面图；
图16是在本发明的第二实施例中的半导体器件的、沿着图1的A-A’线所截取的局部横截面正视图；
图17A是在形成图16的半导体器件的方法中涉及的步骤中的存储器单元阵列的局部平面图；
图17B是在形成图16的半导体器件的方法中涉及的、在图17A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图17C是在形成图16的半导体器件的方法中涉及的、在图17A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图18A是在形成图16的半导体器件的方法中涉及的、在图17A、17B和17C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图18B是在形成图16的半导体器件的方法中涉及的、在图18A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图18C是在形成图16的半导体器件的方法中涉及的、在图18A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图19A是在形成图16的半导体器件的方法中涉及的、在图18A、18B和18C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图19B是在形成图16的半导体器件的方法中涉及的、在图19A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图19C是在形成图16的半导体器件的方法中涉及的、在图19A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图20A是在形成图16的半导体器件的方法中涉及的、在图19A、19B和19C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图20B是在形成图16的半导体器件的方法中涉及的、在图20A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图20C是在形成图16的半导体器件的方法中涉及的、在图20A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图21A是在形成图16的半导体器件的方法中涉及的、在图20A、20B和20C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图21B是在形成图16的半导体器件的方法中涉及的、在图21A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图21C是在形成图16的半导体器件的方法中涉及的、在图21A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图22A是在形成图16的半导体器件的方法中涉及的、在图21A、21B和21C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图22B是在形成图16的半导体器件的方法中涉及的、在图22A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图22C是在形成图16的半导体器件的方法中涉及的、在图22A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图23A是在形成图16的半导体器件的方法中涉及的、在图22A、22B和22C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图23B是在形成图16的半导体器件的方法中涉及的、在图23A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图23C是在形成图16的半导体器件的方法中涉及的、在图23A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图24A是在形成图16的半导体器件的方法中涉及的、在图23A、23B和23C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图24B是在形成图16的半导体器件的方法中涉及的、在图24A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图24C是在形成图16的半导体器件的方法中涉及的、在图24A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图25A是在形成图16的半导体器件的方法中涉及的、在图24A、24B和24C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图25B是在形成图16的半导体器件的方法中涉及的、在图25A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图25C是在形成图16的半导体器件的方法中涉及的、在图25A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图26A是在形成图16的半导体器件的方法中涉及的、在图25A、25B和25C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图26B是在形成图16的半导体器件的方法中涉及的、在图26A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图26C是在形成图16的半导体器件的方法中涉及的、在图26A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图27A是在形成图16的半导体器件的方法中涉及的、在图26A、26B和26C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图27B是在形成图16的半导体器件的方法中涉及的、在图27A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图27C是在形成图16的半导体器件的方法中涉及的、在图27A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图28A是在形成图16的半导体器件的方法中涉及的、在图27A、27B和27C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图28B是在形成图16的半导体器件的方法中涉及的、在图28A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图28C是在形成图16的半导体器件的方法中涉及的、在图28A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图29是在形成图16的半导体器件的方法中涉及的、在图28A、28B和28C的步骤之后的步骤中的存储器单元阵列的、具有与图16相同的横截面的局部横截面正视图；
图30A是在本发明的第二实施例的修改示例中的、形成图16的半导体器件的方法中涉及的步骤中的存储器单元阵列的局部平面图；
图30B是在形成图16的半导体器件的方法中涉及的、在图30A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图30C是在形成图16的半导体器件的方法中涉及的、在图30A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图31是在本发明的第三实施例中的半导体器件的、沿着图1的A-A’线所截取的局部横截面正视图；
图32A是在形成图31的半导体器件的方法中涉及的步骤中的存储器单元阵列的局部平面图；
图32B是在形成图31的半导体器件的方法中涉及的、在图17A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图32C是在形成图31的半导体器件的方法中涉及的、在图32A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图33A是在形成图31的半导体器件的方法中涉及的、在图32A、32B和32C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图33B是在形成图31的半导体器件的方法中涉及的、在图32A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图33C是在形成图31的半导体器件的方法中涉及的、在图32A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图34A是在形成图31的半导体器件的方法中涉及的、在图33A、33B和33C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图34B是在形成图31的半导体器件的方法中涉及的、在图34A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图34C是在形成图31的半导体器件的方法中涉及的、在图34A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图35A是在形成图31的半导体器件的方法中涉及的、在图34A、34B和34C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图35B是在形成图31的半导体器件的方法中涉及的、在图35A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图35C是在形成图31的半导体器件的方法中涉及的、在图35A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图36A是在形成图31的半导体器件的方法中涉及的、在图35A、35B和35C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图36B是在形成图31的半导体器件的方法中涉及的、在图36A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图36C是在形成图31的半导体器件的方法中涉及的、在图36A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图37A是在形成图31的半导体器件的方法中涉及的、在图36A、36B和36C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图37B是在形成图31的半导体器件的方法中涉及的、在图37A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图37C是在形成图31的半导体器件的方法中涉及的、在图37A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图38A是在形成图31的半导体器件的方法中涉及的、在图37A、37B和37C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图38B是在形成图31的半导体器件的方法中涉及的、在图38A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图38C是在形成图31的半导体器件的方法中涉及的、在图38A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图39A是在形成图31的半导体器件的方法中涉及的、在图38A、38B和38C的步骤之后的步骤中的存储器单元阵列的局部平面图；
图39B是在形成图31的半导体器件的方法中涉及的、在图39A的步骤中的存储器单元阵列的沿着A-A’线所截取的局部横截面正视图；
图39C是在形成图31的半导体器件的方法中涉及的、在图39A的步骤中的存储器单元阵列的沿着B-B’线所截取的局部横截面正视图；
图40是在形成图31的半导体器件的方法中涉及的、在图39A、39B和39C的步骤之后的步骤中的存储器单元阵列的、具有与图16相同的横截面的局部横截面正视图；
图41是本发明的第一至第三实施例之一的半导体器件的另一个存储器单元阵列的局部平面图；
图42是在现有技术中的DRAM的存储器单元阵列的局部平面图；以及
图43是沿着图42的Z-Z线所截取的局部横截面正视图。
具体实施方式
在描述本发明之前。将描述现有技术，以便利于本发明的理解。
在具有日本专利特开公布No.2006-339476和日本专利特开公布No.2007-081095中公开的沟槽栅极晶体管的DRAM中，在三个表面中形成晶体管的沟道区，即沟槽的两个侧表面和底部。
本发明人已经发现，如果具有这种配置的晶体管被进一步微型化，则未充分地保证该晶体管的导通电流，并且DRAM的正常操作被阻碍。这是由高沟道电阻引起的，该高沟道电阻是由于在如上所述的构成沟槽的三个表面中形成的晶体管的沟道区导致的。
此外，如果沟槽栅极的布置间距变小，则当操作晶体管时，该晶体管的操作状态干扰另一个相邻的晶体管。因此，不能独立地操作晶体管。
这可以被在相邻的沟槽栅极之间形成的沟道区引起。
此外，在沟槽栅极晶体管中，因为栅极电极被形成得从半导体衬底的表面向上突出，所以突出的栅极电极本身使得难以形成要在随后的处理中形成的位线或电容器。因此，难以制造DRAM。
因此，即使在包括使用沟槽的晶体管的DRAM中，也需要一种半导体器件及其制造方法，其中，晶体管的导通电流被充分地保证，并且避免了相邻晶体管的操作干扰，以由此解决制造困难。
本发明人最新发现，如果将DRAM(动态随机存取存储器)的存储器单元微型化，则在一个有源区中提供的两个相邻单元之间的间隔变小，并且结果导致产生在相邻单元之间的干扰缺陷(以下简单称为“干扰缺陷”)，其中，当一个单元累积数据“0”且另一个单元累积数据“1”、并且累积数据“0”的单元被连续地访问时，在累积数据“1”的单元中的累积数据会被破坏。这个干扰缺陷引起半导体器件的可靠性的劣化。
图42是示出传统DRAM的布局的示例的平面图，并且图43是沿着在图42中所示的DRAM的线Z-Z所截取的横截面图。
接下来，将参考图42和43来描述由本发明人发现的上述干扰缺陷。
参见图42，在半导体衬底301的表面中提供了多个规则布置的有源区302。每个有源区302被元件隔离区303围绕，其中，在半导体衬底301的表面中形成的沟槽利于绝缘膜来掩埋。在与有源区302相交的Y方向上，布置在Y方向上延伸的多个字线WL。
参见图43，通过下述方式来形成字线WL1和WL2：通过栅极绝缘膜305，掩埋在半导体衬底301的表面中越过多个有源区302和元件隔离区303而设置的沟槽。
在字线WL1和WL2的上表面上，帽绝缘膜306被形成，以掩埋沟槽。在一个有源区302中，由字线WL1和字线WL2组成的两个字线被提供得彼此相交。
该两个WL1和字线WL2分别构成两个相应的晶体管Tr1和Tr2的栅极电极。除了由字线WL1构成的栅极电极之外，晶体管Tr1进一步包括漏极扩散层307和源极扩散层308。
此外，除了由字线WL2构成的栅极电极之外，晶体管Tr2进一步包括漏极扩散层312和源极扩散层308。源极扩散层308对于晶体管Tr1和Tr2是公共的，并且在位线接触311处连接到位线BL。
同时，漏极扩散层307和312分别经由在层间绝缘膜309中形成的电容性接触插塞310连接到下电极313和314(存储节点)。
下电极313和314分别与未示出的电容性绝缘膜和上电极一起构成电容性元件316和317。与底部相对应的半导体衬底301的表面和使用字线掩埋的沟槽的两个相对侧表面是晶体管Tr1和Tr2的沟道。
例如，如果字线WL1在接通状态中以形成晶体管Tr1的沟道并且向位线319施加在低(L)电平处的电势，则下电极313进入“L”状态。然后，字线WL1被传送到关断状态，以由此在下电极313中累积L(数据“0”)信息。
此外，例如，如果字线WL2在接通状态中以形成晶体管Tr2的沟道并且向位线319施加在高(H)电平处的电势，则下电极314进入H状态。然后，字线WL2被传送到关断状态，以由此在下电极314中累积H(数据“1”)信息。
此外，例如，如果字线WL2在接通状态中以形成晶体管Tr2的沟道并且向位线319施加在高(H)电平处的电势，则下电极314进入H状态。然后，字线WL2被传送到关断状态，以由此在下电极314中累积H(数据“1”)信息。
结果，在晶体管Tr1的沟道中感应的电子e-达到相邻的漏极扩散层312，使得在下电极314中累积的H信息被破坏，并且状态改变为L状态。
即，产生模式缺陷，其指示数据“1”被改变为数据“0”。这个缺陷取决于字线WL 1的通/断次数。例如，如果通/断次数是10000，则破坏多个单元之一，并且如果通/断次数是100000，则破坏10个单元。
最初地，相邻的单元必须独立地保持信息。然而，如果产生其中一个单元的累积状态由于两个相邻单元的操作状态而改变的干扰缺陷，则阻碍了半导体器件(DRAM)的正常操作，并且可靠性劣化。
当单元大时，即当在字线WL1和字线WL2之间的间隔L是70nm时，这个干扰缺陷不是问题，该在字线WL1和字线WL2之间的间隔L被限定为如图42中所示的最小处理尺寸F。
然而，如果存储器单元减小并且在字线WL1和字线WL2之间的间隔变得小于50nm，则干扰缺陷显著。此外，这样的小间隔引起较严重的问题。
现在参考说明性实施例在此描述本发明的实施例。本领域内的技术人员将认识到，可以使用本发明的实施例的教导来实现许多替选实施例，并且本发明不限于为了解释目的而说明的实施例。
在一个实施例中，一种半导体器件可以包括但是不限于：半导体衬底，其具有第一栅极凹槽，所述第一栅极凹槽具有彼此面对的第一和第二侧壁；第一栅极绝缘膜，其覆盖所述第一栅极凹槽的所述第一和第二侧壁；在所述第一栅极绝缘膜上的第一栅极电极，所述第一栅极电极在所述第一栅极凹槽的下部中；第一掩埋绝缘膜，其掩埋所述第一栅极凹槽，所述第一掩埋绝缘膜覆盖所述第一栅极电极；第一扩散区，其与所述第一栅极绝缘膜的第一上部相邻，所述第一上部在所述第一栅极凹槽的所述第一侧壁的上部上；以及，第二扩散区，其与所述第一栅极凹槽的整个所述第二侧壁的部分相接触。
在一些情况下，所述半导体衬底进一步包括第二栅极凹槽，所述第二栅极凹槽具有彼此面对的第三和第四侧壁，并且，所述第二扩散区被设置在所述第一和第二栅极凹槽之间，所述第二扩散区与所述第一和第二栅极凹槽相邻。
在一些情况下，所述第二扩散区完全填充在所述半导体衬底的所述第一和第二栅极凹槽之间的插入区。
在一些情况下，所述半导体器件可以进一步包括但是不限于：第二栅极绝缘膜，其覆盖所述第二栅极凹槽的所述第三和第四侧壁；在所述第二栅极绝缘膜上的第二栅极电极，所述第二栅极电极在所述第二栅极凹槽的上部中；以及，第二掩埋绝缘膜，其掩埋所述第二栅极凹槽，所述第二掩埋绝缘膜覆盖所述第二栅极电极。
在一些情况下，所述第二扩散区具有比所述第一和第二栅极凹槽的底部低的底部部分。
在一些情况下，所述第二扩散区包括彼此结合的第一和第二区，所述第一区与所述第一和第二栅极凹槽的所述底部相邻，并且，所述第二区完全填充在所述半导体衬底的所述第一和第二栅极凹槽之间的插入区。
在一些情况下，所述第一和第二栅极凹槽在所述半导体衬底中的第一方向上延伸。
在一些情况下，所述半导体器件可以进一步包括但是不限于：在所述半导体衬底中的第一隔离区，所述第一隔离区在与所述第一方向交叉的第二方向上延伸，所述第一隔离区至少限定所述半导体衬底的有源区；以及，在所述半导体衬底中的第二隔离区，所述第二隔离区在所述第一方向上延伸，所述第二隔离区将至少所述有源区划分为多个器件形成区。
在一些情况下，所述第二扩散区的所述第一区是层叠区，所述第一和第二隔离区具有比所述第二扩散区的所述第一区的底部更深的底部，所述第一和第二隔离区将所述第二扩散区的所述第一区划分为多个区。
在一些情况下，所述第二隔离区具有与所述第一和第二栅极电极凹槽的底部实质上相同水平的底部。
在一些情况下，所述半导体器件可以进一步包括但是不限于：在所述第四区的底部周围的第三扩散区，所述第三扩散区与所述半导体衬底在导电性类型上相同，所述第三扩散区在杂质浓度上大于所述半导体衬底，所述第三扩散区接触所述第二扩散区的所述第一区。
在一些情况下，所述第一隔离区包括第一绝缘膜，所述第一绝缘膜掩埋在所述半导体衬底中、在所述第二方向上延伸的第一隔离凹槽。
在一些情况下，所述第二隔离区包括第二绝缘膜，所述第二绝缘膜掩埋在所述半导体衬底中、在所述第一方向上延伸的第二隔离凹槽。
在一些情况下，所述半导体器件可以进一步包括但是不限于：位线，其与所述第二扩散区电耦合，所述位线在与所述栅极电极的延伸方向交叉的方向上延伸。
在一些情况下，所述半导体器件可以进一步包括但是不限于：在所述第一掩埋绝缘膜上方的层间绝缘膜；接触插塞，其接触所述第一扩散区，所述接触插塞在所述第一掩埋绝缘膜和所述层间绝缘膜中；在所述层间绝缘膜上方的接触衬垫，所述接触衬垫接触所述接触插塞的上表面；以及，电容器，其与所述接触衬垫电耦合。
在另一个实施例中，一种半导体器件可以包括但是不限于：半导体衬底，其至少具有在第一方向上延伸的有源区，所述半导体衬底具有第一和第二栅极电极凹槽；在所述半导体衬底中的第一和第二隔离区，所述第一和第二隔离区在第二方向上延伸，所述第一和第二隔离区越过至少所述有源区来延伸以将所述至少有源区划分为多个器件形成区；第一和第二晶体管，其被设置在所述第一和第二隔离区之间，所述第一和第二晶体管在所述第一方向上对准并且彼此相邻，所述第一和第二晶体管分别具有第一和第二扩散区，所述第一和第二晶体管具有作为公共扩散区的第三扩散区，所述第三扩散区被设置在所述第一和第二栅极电极凹槽之间；位线，其与所述第三扩散区电耦合；在所述第一和第二栅极电极凹槽中的第一和第二栅极绝缘膜；以及，分别在所述第一和第二栅极绝缘膜上的第一和第二栅极电极，所述第一和第二栅极电极掩埋所述第一和第二栅极电极凹槽的下部。所述第一扩散区在所述半导体衬底中，所述第一扩散区被设置在所述第一隔离区和所述第一栅极电极凹槽之间，所述第一扩散区具有比所述第一栅极电极的顶部水平高的第一底部。所述第二扩散区在所述半导体衬底中，所述第二扩散区被设置在所述第二隔离区和所述第二栅极电极凹槽之间，所述第二扩散区具有比所述第二栅极电极的顶部水平高的第二底部。所述第一栅极电极凹槽具有第一和第二侧表面与第一底部，所述第一侧表面面对所述第一隔离区，所述第二侧表面与所述第三扩散区相邻。所述第二栅极电极凹槽具有第三和第四侧表面与第二底部，所述第三侧表面面对所述第二隔离区，所述第四侧表面与所述第三扩散区相邻。所述第三扩散区完全填充在所述半导体衬底的所述第一和第二栅极凹槽之间的插入区，所述第三扩散区从所述半导体衬底的上表面向所述第一和第二栅极电极凹槽的所述底部延伸。所述第一晶体管具有在所述第一扩散区和所述第三扩散区的所述底部之间的第一沟道区。所述第二晶体管具有在所述第二扩散区和所述第三扩散区的所述底部之间的第二沟道区。
在一些情况下，所述第一沟道区沿着所述第一栅极电极凹槽的第一侧表面从所述第一扩散区的底部延伸，以及所述第二沟道区沿着所述第二栅极电极凹槽的第三侧表面从所述第二扩散区的底部延伸。
在一些情况下，所述第三扩散区包括彼此结合的第一和第二区，所述第一区完全延伸在所述第一和第二栅极电极凹槽之间的插入区中并且从所述半导体衬底的上表面向在所述第一和第二栅极电极凹槽的底部之间的深部延伸，所述第二区在所述第一和第二栅极电极凹槽的底部之间延伸，所述第二区接触所述第一和第二栅极电极凹槽的底部，所述第二区是较低的区域，所述第一沟道区在所述第一扩散区的底部和所述第三扩散区的所述第二区之间延伸，并且，所述第二沟道区在所述第二扩散区的底部和所述第三扩散区的所述第二区之间延伸。
在一些情况下，所述第一和第二隔离区具有比所述第三扩散区的底部更深的底部，并且，通过所述第一和第二隔离区将所述第三扩散区划分为多个扩散区。
在一些情况下，所述半导体器件可以进一步包括但是不限于：在所述第一和第二隔离区的底部周围的第四扩散区，所述第四扩散区与所述半导体衬底在导电性类型上相同，所述第四扩散区在杂质浓度上大于所述半导体衬底，所述第四扩散区接触所述第三扩散区的所述第二区。
在又一实施例中，一种用于形成半导体器件的方法可以包括但是不限于：在半导体衬底中形成栅极电极凹槽，所述栅极电极凹槽具有彼此面对的第一和第二侧表面，所述栅极电极凹槽在第一方向上延伸；在所述栅极电极凹槽的所述第一和第二侧表面上形成栅极绝缘膜；形成掩埋所述输入凹槽的栅极电极，所述栅极电极覆盖所述栅极绝缘膜；在所述半导体衬底中形成第一杂质扩散区，所述第一杂质扩散区覆盖在所述第一侧表面上设置的所述栅极绝缘膜的顶部；以及，在所述半导体衬底中形成第二杂质扩散区，所述第二杂质扩散区覆盖在所述第二侧表面上设置的所述栅极绝缘膜的顶部。
在一些情况下，所述方法可以进一步包括但是不限于：在形成所述栅极电极凹槽之前，在所述半导体衬底中形成第一隔离凹槽，所述第一隔离凹槽在与所述第一方向交叉的第二方向上延伸；形成第一隔离绝缘膜，所述第一隔离绝缘膜掩埋所述第一隔离凹槽，以形成第一隔离区，所述第一隔离区限定有源区；在所述半导体衬底中形成第二隔离凹槽，所述第二隔离凹槽在所述第一方向上延伸；以及，形成第二隔离绝缘膜，所述第二隔离绝缘膜掩埋所述第二隔离凹槽，以形成第二隔离区，所述第二隔离区将所述有源区划分为多个器件形成区。形成所述栅极电极凹槽包括：形成所述栅极电极凹槽，其中每个被设置在所述第二隔离区之间。通过下述方式来形成所述第二扩散区：执行选择性离子注入，以将与所述半导体衬底不同导电性类型的杂质注入到所述栅极电极凹槽之间所述半导体衬底的的部分，以形成所述第二扩散区。
在一些情况下，所述第二扩散区被形成得具有比所述栅极电极凹槽的底部低的底部部分。
在一些情况下，所述方法进一步包括但是不限于：在形成所述栅极电极凹槽之前，在所述半导体衬底中形成凹槽，所述凹槽在与所述第一方向交叉的第二方向上延伸，所述凹槽具有与所述栅极电极凹槽相同的深度；使得所述凹槽更深以形成所述第一隔离凹槽；形成第一隔离绝缘膜，其掩埋所述第一隔离凹槽以形成限定有源区的第一隔离区；在所述半导体衬底中形成第二隔离凹槽，所述第二隔离凹槽在所述第一方向上延伸；形成第二隔离绝缘膜，其掩埋所述第二隔离凹槽以将所述有源区划分为多个器件隔离区；在形成所述第一隔离绝缘膜之前，通过执行选择性离子注入以将与所述半导体衬底不同导电性类型的杂质注入到所述凹槽的所述底部内，在所述半导体衬底中形成以层的形式的第一区；以及，通过执行选择性离子注入以将与所述半导体衬底不同导电性类型的杂质注入到在所述栅极电极凹槽之间的所述半导体衬底的部分内，在所述栅极电极凹槽之间形成第二区并且接触所述第一区，以形成所述第二扩散区。所述栅极电极凹槽被形成为使得所述栅极电极凹槽的底部被所述第一区覆盖。
在一些情况下，所述方法可以进一步包括但是不限于：在形成所述栅极电极凹槽之前，在所述半导体衬底中形成第一隔离凹槽，所述第一隔离凹槽在与所述第一方向交叉的第二方向上延伸；形成第一隔离绝缘膜，其掩埋所述第一隔离凹槽，以形成限定有源区的第一隔离区；在所述半导体衬底中形成第二隔离凹槽，所述第二隔离凹槽在所述第一方向上延伸；形成第二隔离绝缘膜，其掩埋所述第二隔离凹槽以将所述有源区划分为多个器件隔离区；在形成所述第一隔离绝缘膜之前，通过执行选择性离子注入以将与所述半导体衬底不同导电性类型的杂质注入到所述凹槽的整个主表面内，在所述半导体衬底中以层的形式形成第一区；以及，通过执行选择性离子注入以将与所述半导体衬底不同导电性类型的杂质向注入到在所述栅极电极凹槽之间的在所述半导体衬底的部分内，在所述栅极电极凹槽之间形成第二区并且接触所述第一区，以形成所述第二扩散区。所述栅极电极凹槽被形成使得所述栅极电极凹槽的底部被所述第一区覆盖。
在一些情况下，所述方法可以进一步包括但是不限于：在形成所述栅极电极凹槽之前，在所述半导体衬底中形成第一隔离凹槽，所述第一隔离凹槽在与所述第一方向交叉的第二方向上延伸；形成第一隔离绝缘膜，其掩埋所述第一隔离凹槽，以形成限定有源区的第一隔离区；在所述半导体衬底中形成第二隔离凹槽，所述第二隔离凹槽在所述第一方向上延伸，所述第二隔离凹槽具有与所述栅极电极凹槽相同的深度；形成第二隔离绝缘膜，所述第二隔离绝缘膜掩埋所述第二隔离凹槽以将所述有源区划分为多个器件隔离区；在形成所述第二隔离绝缘膜之前，通过执行以比所述半导体衬底高的杂质浓度而离子注入与所述半导体衬底相同导电性类型的杂质，在所述第二隔离凹槽的底部周围形成第三扩散区；在形成所述栅极电极之前，通过执行选择性离子注入以将与所述半导体衬底不同导电性类型的杂质注入到所述栅极电极凹槽的底部内，在所述半导体衬底中以层的形式形成第一区；以及，通过执行选择性离子注入以将与所述半导体衬底不同导电性类型的杂质注入到在所述栅极电极凹槽之间的所述半导体衬底的的部分内，在所述栅极电极凹槽之间形成第二区并且接触所述第一区，以形成所述第二扩散区。
在一些情况下，所述方法可以进一步包括但是不限于：形成与所述第二扩散区电耦合的位线，所述位线在与所述栅极电极的延伸方向交叉的方向上延伸，所述位线在所述栅极电极凹槽之间的所述第二扩散区上延伸。
在一些情况下，所述方法可以进一步包括但是不限于：在所述掩埋绝缘膜上形成层间绝缘膜；形成与所述第一扩散区接触的接触插塞，所述接触插塞在所述第一掩埋绝缘膜和所述层间绝缘膜中；在所述层间绝缘膜上形成接触衬垫，所述接触衬垫接触所述接触插塞的上表面；以及，形成与所述接触衬垫电耦合的电容器。
以下，将参考附图来详细描述本发明所应用到的实施例。此外，在下面的说明中使用的附图用于说明本发明的实施例的配置，并且，每个所示部分的大小、厚度或尺寸可以与实际半导体器件不同。
第一实施例
图1是在根据本发明的第一实施例的半导体器件中提供的存储器单元阵列的示意平面图，并且图2是沿着在图1中所示的存储器单元阵列的线A-A所截取的横截面图。
在图1和2中，将DRAM(动态随机存取存储器)描述为第一实施例的半导体器件10的示例。此外，在图1中，示出DRAM的存储器单元阵列的布局的示例。
在图1中，X方向指示位线34延伸的方向，并且Y方向指示其中栅极电极22和第二元件隔离区17延伸的方向，Y方向与X方向相交。
在图1中，为了说明方便，在存储器单元阵列11的组件中，仅示出半导体衬底13、第一元件隔离区14、有源区16、第二元件隔离区17、栅极电极沟槽18、栅极电极22、位线34、电容性接触插塞42、电容性接触衬垫44和多个元件形成区R，并且未示出存储器单元阵列11的其他组件。
在图2中，事实上，示意地示出在图1中所示的X方向上延伸的位线34。在图2中，向与在图1中所示的半导体器件10的组件相同的组件分配相同的附图标记。
第一实施例的半导体器件10包括：存储器单元区域，其中，形成在图1和2中所示的存储器单元阵列11；以及，围绕存储器单元区域布置的外围电路区(其中形成外部电路的区域；未示出)。
参见图1和2，在第一实施例的半导体器件10中提供的存储器单元阵列11包括半导体衬底13、第一元件隔离区14、具有多个元件形成区R的有源区16、第二元件隔离区17、栅极电极沟槽18、第一和第二晶体管19-1和19-2、栅极绝缘膜21、掩埋栅极电极22、掩埋绝缘膜24、掩蔽绝缘膜26、第一杂质扩散区28、第二杂质扩散区29、孔径32、位线接触插塞33、位线34、帽绝缘膜36、侧壁膜37、层间绝缘膜38、接触孔41、电容器接触插塞42、电容性接触衬垫44、氮化硅膜46和电容器48。
参见图1和2，半导体衬底13是板状衬底。例如，可以将p型单晶硅衬底用作半导体衬底12。在该情况下，半导体衬底13的p型杂质浓度可以例如是1E16原子/cm2。
参见图1，第一元件隔离区14包括第一元件隔离沟槽51和第一元件隔离绝缘膜52。
第一元件隔离沟槽51形成在半导体衬底13中，在相对于图1中所示的X方向以给定角度倾斜的方向(第二方向)上延伸。相对于在图1中所示的Y方向以给定的间隔形成多个第一元件隔离沟槽51。第一元件隔离沟槽51的深度可以例如是250nm。
第一元件隔离绝缘膜52被布置以掩埋第一元件隔离沟槽51。虽然未示出，但是第一元件隔离绝缘膜52的上表面与半导体衬底13的主表面13a齐平。例如，可以将氧化硅膜(SiO2膜)用作第一元件隔离绝缘膜52。
第一形成的元件隔离区14在第二方向上以带形状延伸，并且分割有源区16。
参见图1和2，第二元件隔离区17包括第二元件隔离沟槽54和第二元件隔离绝缘膜55。第二元件隔离沟槽54形成在半导体衬底13中，在图1中所示的Y方向(第一方向)上延伸。因此，第二元件隔离沟槽54分割第一元件隔离区14的一部分。第二元件隔离沟槽54形成为夹在被布置得彼此相邻的两个栅极电极22之间。
每个栅极电极22构成存储器单元的字线。即，在本实施例的存储器单元中，在Y方向上延伸的一个第二元件隔离区17和两个栅极电极22(字线)配对，并且被重复地布置在X方向上。
第二元件隔离沟槽54的深度可以例如是250nm。
第二元件隔离绝缘膜55被布置得掩埋第二元件隔离沟槽54和在掩蔽绝缘膜26中形成的孔径26A。第二元件隔离绝缘膜55的上表面55a与掩蔽绝缘膜26的上表面26a齐平。例如，可以将氧化硅膜(SiO2膜)用作第二元件隔离绝缘膜55。
第二形成的元件隔离区17在第二方向上分割多个元件形成区R。
因此，提供了通过使用第一元件隔离绝缘膜52掩埋在半导体衬底13中形成的第一元件隔离沟槽51而形成的第一元件隔离区14以及通过使用第二元件隔离绝缘膜55掩埋在半导体衬底13中形成的第二元件隔离沟槽54而形成的第二元件隔离区17，以由此将有源区16分割为多个元件形成区R。因此，第一和第二晶体管19-1和19-2可以容易地被导通，并且可以改善存储器单元阵列11的数据保留特性，使得与其中在第二元件隔离沟槽54中设置通过栅极绝缘膜21被施加负电势的虚拟栅极电极(未示出)以分割多个元件形成区R的情况作比较，虚拟栅极电极的电势没有不利地影响第一和第二晶体管19-1和19-2。
参见图1和2，两个栅极电极沟槽18被提供来在位于两个第二元件隔离区17之间的半导体衬底13中在Y方向上延伸。栅极电极沟槽18被由底部18c与第一和第二相对侧表面18a和18b组成的内表面分割。两个栅极电极沟槽18被布置成使得第二侧表面18b彼此面对。
栅极电极沟槽18的深度小于第一和第二元件隔离沟槽51和54的深度(第一和第二元件隔离区14和17的深度)。如果第一和第二元件隔离沟槽51和54的深度是250nm，则栅极电极沟槽18的深度可以例如是150nm。
参见图2，第一和第二晶体管19-1和19-2是沟槽栅极晶体管，每个包括栅极绝缘膜21、栅极电极22、掩埋绝缘膜24、第一杂质扩散区28和第二杂质扩散区29。
如图2中所示，第一和第二晶体管19-1和19-2被布置得彼此相邻。第二杂质扩散区29用作第一和第二晶体管19-1和19-2的公共杂质扩散区(在图2中所示的结构中的漏极区)。
即，构成第一晶体管19-1的栅极电极沟槽18的第二侧表面18b与构成第二晶体管1902的栅极电极沟槽18的第二侧表面18b经由第二杂质扩散区29彼此面对。
参见图2，栅极绝缘膜21被提供来覆盖栅极电极沟槽18的第一和第二侧表面18a和18b与栅极电极沟槽18的底部18c。例如，单层的氧化硅膜(SiO2膜)、通过氧化硅膜的硝化形成的膜(SiON膜)、堆叠的氧化硅膜(SiO2膜)或通过在氧化硅膜(SiO2膜)上堆叠氮化硅膜(SiN膜)而形成的堆叠膜等可以被用作栅极绝缘膜21。
如果单层的氧化硅膜(SiO2膜)被用作栅极绝缘膜21，则栅极绝缘膜21的厚度可以例如是5nm。
参见图2，栅极电极22被布置得通过栅极绝缘膜21掩埋栅极电极沟槽18的下部。因此，栅极电极22的上表面22a被布置在比半导体衬底13的主表面13a低的位置中。栅极电极22可以具有例如通过依序堆叠氮化钛膜和钨膜而形成的堆叠结构。
参见图2，掩埋绝缘膜24被布置得掩埋其中形成栅极绝缘膜21的栅极电极沟槽18，以便覆盖栅极电极22的上表面22a。
此外，掩埋绝缘膜24的上部从半导体衬底13的主表面13a突出，并且该突出部分的上表面24a与掩蔽绝缘膜26的上表面26a齐平。可以将氧化硅膜(SiO2膜)用作掩埋绝缘膜24。
参见图2，在第一杂质扩散区28的上表面28a上设置掩蔽绝缘膜26。掩蔽绝缘膜26具有在第二元件隔离沟槽54上形成的沟槽状孔径26A。当通过各向异性蚀刻来在半导体衬底13中形成第二元件隔离沟槽54时，掩蔽绝缘膜26用作蚀刻掩模。氮化硅膜被用作掩蔽绝缘膜26。在该情况下，掩蔽绝缘膜26的厚度可以例如是50nm。
参见图2，在提供第一侧表面18a的一侧处的半导体衬底13中设置第一杂质扩散区28，以覆盖在栅极电极沟槽18的第一侧表面18a中形成的栅极绝缘膜21的上部21A。
即，构成第一晶体管19-1的栅极电极沟槽18的第一侧表面18a和构成第二晶体管19-2的栅极电极沟槽18的第一侧表面18a经由半导体衬底13面对第二元件隔离沟槽54的侧表面。
因此，第一杂质扩散区28包括在第一侧表面18a和第二元件隔离沟槽54之间夹着的半导体衬底13的上表面13a，并且被设置成覆盖在第一侧表面18a上形成的栅极绝缘膜21的上部分21A。
第一杂质扩散区28的底部28b被设置在比栅极电极沟槽18中掩埋的栅极电极22的上表面22a高的位置(在半导体衬底13的上表面13a的一侧处的位置)。在包括第一杂质扩散区28的底部28b的水平线和包括栅极电极22的上表面22a的水平线之间的距离优选地小于10nm。
对于构成第一和第二晶体管19-1和19-2的各个栅极电极22提供第一杂质扩散区28。
第一杂质扩散区28是用作第一和第二晶体管19-1和19-2的源极/漏极区(在图2中所示的结构中为源极区)的杂质扩散区。如果半导体衬底13是p型硅衬底，则通过向半导体衬底13中离子注入n型杂质来形成第一杂质扩散区28。
参见图2，在两个栅极电极沟槽18之间布置的半导体衬底13的整个部分中提供第二杂质扩散区29。因此，第二杂质扩散区29被布置成覆盖在两个栅极电极沟槽18的两个侧表面18b上提供的整个栅极绝缘膜21。
此外，第二杂质扩散区29的底部从两个栅极电极沟槽18的底部18c向下突出。
因此，在两个栅极电极沟槽18之间布置的半导体衬底13的整个部分中提供的并且具有从两个栅极电极沟槽18的底部18c向下突出的底部的第二杂质扩散区29被提供成使得获得下述状态：其中，在与第一晶体管19-1电连接的下电极57中累积“L”，并且在与第一晶体管19-1电连接的下电极57中累积“H”。在这种状态中，当重复与第一晶体管19-1相对应的栅极电极22(字线)的通/断时，在第一晶体管19-1的沟道中感应的电子e-(未示出)被包含n型杂质的第二杂质扩散区29的底部捕捉，并因此，可以抑制在第一晶体管19-1的沟道中感应的电子e-达到构成第二晶体管19-2的第二杂质扩散区29(漏极区)。
因此，可以抑制当一个单元的累积状态因为其他相邻单元的操作状态而改变时的干扰缺陷的产生，使得不破坏由与第二晶体管19-2电连接的下电极57中累积的第一晶体管19-1的沟道中感应的电子e-导致的H信息，并且状态不改变为L状态。
此外，即使在其中被布置得彼此相邻的两个栅极电极22之间的间隔等于或小于50nm的DRAM中，也可以抑制干扰缺陷的产生。
第二杂质扩散区29用作对于晶体管19-1和19-2而言的第一和第二公共源极/漏极区(在图2中所示的结构中的漏极区)。如果半导体衬底13是p型硅衬底，则通过向半导体衬底13中离子注入n型杂质来形成第二杂质扩散区29。
因此，提供了：第一杂质扩散区28，其包括在第一侧表面18a和第二元件隔离沟槽54之间夹着的半导体衬底13的上表面13a，并且覆盖在第一侧表面18a上布置的栅极绝缘膜21的上部21A；以及，第二杂质扩散区29，其被布置在位于两个第二杂质扩散区18之间的半导体衬底13的整个部分中，并且覆盖在两个栅极电极沟槽18的第二侧表面18b上布置的整个栅极绝缘膜21。因此，当操作第一和第二晶体管19-1和19-2时，仅在与第一侧表面18a上布置的栅极绝缘膜21的下部接触的半导体衬底13和构成栅极电极沟槽18的底部18c的半导体衬底13中形成沟道区。因此，不在与第二侧表面18b连续的半导体衬底13中、即在第一和第二晶体管19-1和19-2之间设置沟道区。
即，仅在构成栅极电极沟槽18的三个表面之中的一个侧表面(第一侧表面18a)和底部(底部18c)这两个表面可以是沟道区，并且另一个侧表面(第二侧表面18b)不可以是沟道区。
因此，当第一和第二晶体管19-1和19-2在导通状态中时，可以与传统的晶体管作比较，减少其中导通电流流动的沟道区。因此，即使在微型化的存储器单元中，也可以减少沟道电阻以增大导通电流。
此外，当第一和第二晶体管19-1和19-2之一运行时，可以抑制另一个晶体管出现故障。
因此，即使当微型化半导体器件10并且以小节距设置栅极电极22时，也可以独立地和稳定地操作第一和第二晶体管19-1和19-2。
参见图2，在从两个栅极电极沟槽18突出的掩埋绝缘膜24之间形成孔径32。孔径32被形成得暴露第二杂质扩散区29的上表面29a。
参见图2，位线接触插塞33被提供来掩埋孔径32，并且与位线34一体地形成。位线接触插塞33的下端接触第二杂质扩散区29的上表面29a。如果通过依序堆叠多晶硅膜、氮化钛(TiN)膜和钨(W)膜而由堆叠的膜形成位线34，则位线接触插塞33可以由多晶硅膜形成。
参见图2，位线34被设置在掩埋绝缘膜24的上表面24a中，并且与位线接触插塞33一体地形成。因此，位线34经由位线接触插塞33与第二杂质扩散区29电连接。
通过依序堆叠多晶硅膜、氮化钛膜和钨膜而形成的堆叠膜、多晶硅膜或氮化钛膜等可以用作位线34的材料。
参见图2，帽绝缘膜36被设置成覆盖位线34的上表面。帽绝缘膜36保护位线34的上表面，并且当通过各向异性蚀刻(具体地说，干法蚀刻)来对变为位线34的基础材料进行构图时用作蚀刻掩模。通过依序堆叠氮化硅膜(SiN膜)和氧化硅膜(SiO2膜)而形成的堆叠膜可以被用作帽绝缘膜36。
参见图2，侧壁膜37被设置成覆盖位线34的侧表面。侧壁膜37具有保护位线34的侧壁的功能。通过依序堆叠氮化硅膜(SiN膜)和氧化硅膜(SiO2膜)而形成的堆叠膜可以被用作侧壁膜37。
参见图2，在掩蔽绝缘膜26的上表面26a和第二元件隔离绝缘膜55的上表面55a上设置层间绝缘膜38。层间绝缘膜38的上表面38a与帽绝缘膜36的上表面36a齐平。例如，可以将使用CVD(化学气相沉积)形成的氧化硅膜(SiO2膜)或使用SOG(旋涂玻璃)形成的涂敷绝缘膜(氧化硅膜(SiO2膜))可以被用作层间绝缘膜38。
参见图2，在衬垫绝缘膜13、掩埋绝缘膜24和层间绝缘膜38中形成接触孔41，以暴露第一杂质扩散区28的上表面28a的一部分。
参见图2，电容器接触插塞42被设置成掩埋接触孔41。电容器接触插塞42的下端接触第一杂质扩散区28的上表面28a的一部分。因此，电容器接触插塞42与第一杂质扩散区28电连接。电容器接触插塞42的上表面42a与层间绝缘膜38的上表面38a齐平。电容器接触插塞42可以例如是通过堆叠氮化钛膜和钨膜而形成的堆叠结构。
参见图2，电容性接触衬垫44被设置在层间绝缘膜38的上表面38a上，使得电容性接触衬垫44的一部分连接到接触插塞42的上表面42a。形成电容器48的下电极57连接到电容性接触衬垫44。
因此，电容性接触衬垫44将接触插塞42与下电极57电连接。
参见图1，电容性接触衬垫44是圆形的，并且被布置在Y方向上与电容器接触插塞42不同的位置中。电容性接触衬垫44被布置在X方向上的相邻位线34之间。
即，以交错布置来重复地布置电容性接触衬垫44，其中，电容性接触衬垫44的中心部被布置在栅极电极22上或被布置得在Y方向上以一个间隔从栅极电极22的侧表面向上。换句话说，在Y方向上以群集形式布置电容性接触衬垫44。
参见图2，在层间绝缘膜38的上表面38a上设置氮化硅膜46，以围绕电容性接触衬垫44的外围部。
对于每个电容性接触衬垫44提供一个电容器48。
每个电容器48包括：下电极57；对于多个下电极57公共的电容性绝缘膜62；以及，对于多个下电极57公共的上电极59。
下电极57被设置在电容性接触衬垫44上，并且与电容性接触衬垫44连接。下电极57是皇冠形状的。电容性绝缘膜58被设置成覆盖从氮化硅膜46暴露的多个下电极57的表面和氮化硅膜46的上表面。
上电极59被设置成覆盖电容性绝缘膜58的表面，上电极59被设置得掩埋其中形成电容性绝缘膜58的下电极57的内部以及在多个下电极57之间的空间。上电极59的上表面59a被布置得从多个下电极57的上端向上。
所形成的电容器48经由电容性接触衬垫44与第一杂质扩散区28电连接。
此外，可以提供用于覆盖上电极59的上表面59a的层间绝缘膜(未示出)、在层间绝缘膜中设置的接触插塞(未示出)、与接触插塞连接的布线(未示出)等。
根据第一实施例的一个方面的半导体器件10具有下面的配置。半导体器件10包括：有源区16，其由半导体衬底13组成并且在第二方向上延伸；多个第二元件隔离沟槽54，其越过有源区16在第一方向上延伸；第一和第二晶体管19-1和19-2，其被设置在第二元件隔离沟槽54的两个之间，并且被布置得在第二方向上相邻；在第一和第二晶体管19-1和19-2之间共享的并且连接到位线34的一个第二杂质扩散区29；在其间夹着第二杂质扩散区29并且被设置在第二杂质扩散区29的两侧处的两个栅极电极沟槽18；栅极绝缘膜21，其覆盖该两个栅极电极沟槽18的内表面；栅极电极22，其掩埋每个栅极电极沟槽18的下部；以及，两个第一杂质扩散区28，其连接到在面对栅极电极沟槽18的第二元件隔离沟槽54之间的半导体衬底13的上表面13a中设置的电容器48。栅极电极沟槽18具有面对第二元件隔离沟槽54的第一侧表面18a、经由第二杂质扩散区29面对第一侧表面18a的第二侧表面18b和底部18c。第一杂质扩散区28包括在第一侧表面18a和第二元件隔离沟槽54之间夹着的半导体衬底13的上表面13a，并且具有在比栅极电极22的上表面22a高的位置处的底部28b。第二杂质扩散区29具有被设置于从第二侧表面18b夹着的半导体衬底13的上表面13a至栅极电极沟槽18的底部18c的整个部分中的配置。在与第二侧表面18b连续的部分中的半导体衬底13不是第一和第二晶体管19-1和19-2的沟道区。
此外，位于从第一杂质扩散区28的底部28b向下并且与第一侧表面18a连续的半导体衬底13的一部分以及与栅极电极沟槽18的底部18c连续的半导体衬底13的一部分变为第一和第二晶体管19-1和19-2的沟道区。
根据第一实施例的半导体器件，提供了下述部分以由此仅在栅极电极沟槽18的底部18c和第一侧表面18a这两个表面中形成沟道区：第一杂质扩散区28，其包括在第一侧表面18a和第二元件隔离沟槽54之间夹着的半导体衬底13的上表面13a，并且具有位于比栅极电极22的上表面22a高的位置处的底部28b；以及，第二杂质扩散区29，其被设置在从在第二侧表面18b处夹着的半导体衬底13的上表面13a至栅极电极沟槽18的底部18c的整个部分中。因此，与其中在栅极电极沟槽的三个表面(两个相对的侧表面和底部)中形成沟道区的传统半导体器件作比较，可以减小沟道电阻。因此，可以充分地保证第一和第二晶体管19-1和19-2的导通电流。
此外，在第二杂质扩散区29的两侧处设置两个栅极电极沟槽18，以夹着第二杂质扩散区29，并且在从在第二侧表面18b夹着的半导体衬底13的上表面13a至栅极电极沟槽18的底部18c的整个部分中设置第二杂质扩散区29，使得在两个栅极电极沟槽18之间不形成沟道区。
因此，在栅极电极沟槽18的布置节距小的情况下，可以独立地操作第一和第二晶体管19-1和19-2，使得当操作第一和第二晶体管19-1和19-2之一时，该晶体管的操作状态不干扰另一个相邻的晶体管。
此外，提供了下述部分，使得栅极电极22不从半导体衬底13的表面13a向上突出：栅极电极22，其被布置成经由栅极绝缘膜来掩埋栅极电极沟槽18的下部；以及，掩埋绝缘膜24，其被布置成掩埋栅极电极沟槽18并且覆盖栅极电极22的上表面22a。
因此，象在本实施例中那样，当将DRAM用作半导体器件10时，可以容易地形成在形成栅极电极22之后形成的位线34或电容器48。因此，可以容易地制造半导体器件10。
此外，提供了在两个栅极电极沟槽18之间布置的半导体衬底13的整个部分中设置的并且具有从两个栅极电极沟槽18的底部向下突出的底部的第二杂质扩散区29，使得获得下述状态：其中，在与第一晶体管19-1电连接的下电极57中累积“L”，并且在与第一晶体管19-1电连接的下电极57中累积“H”。在该状态中，当重复与第一晶体管19-1相对应的栅极电极22(字线)的通/断时，通过包含n型杂质的第二杂质扩散区29的底部来捕捉在第一晶体管19-1(未示出)的沟道中感应的电子e-。因此，可以抑制第一晶体管19-1的沟道中感应的电子e-达到构成第二晶体管19-2的第二杂质扩散区29(漏极区)。
因此，可以抑制干扰缺陷的产生，使得由在与第二晶体管19-2电极的下电极57中累积的、在第一晶体管19-1的沟道中感应的电子e-导致的H信息不损坏，并且状态不改变为L状态，其中，干扰缺陷表示一个单元的累积状态由于另一个相邻单元的操作状态而改变。
此外，即使在其中被布置得彼此相邻的两个栅极电极22之间的间隔等于或小于50nm的DRAM中，也可以抑制干扰缺陷的产生。
图3A至3C、图4A至4C、图5A至5C、图6A至6C、图7A至7C、图8A至8C、图9A至9C、图10A至10C、图11A至11C、图12A至12C、图13、图14和图15是示出用于制造在根据本发明的第一实施例的半导体器件中设置的存储器单元阵列的处理的视图。
图3A是其中形成存储器单元阵列的区域的平面图，图3B是沿着在图3A中所示的结构的线A-A所截取的横截面图，并且图3C是沿着在图3A中所示的结构的线B-B所截取的横截面图。
图4A是其中形成存储器单元阵列的区域的平面图，图4B是沿着在图4A中所示的结构的线A-A所截取的横截面图，并且图4C是沿着在图4A中所示的结构的线B-B所截取的横截面图。
图5A是其中形成存储器单元阵列的区域的平面图，图5B是沿着在图5A中所示的结构的线A-A所截取的横截面图，并且图5C是沿着在图5A中所示的结构的线B-B所截取的横截面图。
图6A是其中形成存储器单元阵列的区域的平面图，图6B是沿着在图6A中所示的结构的线A-A所截取的横截面图，并且图6C是沿着在图6A中所示的结构的线B-B所截取的横截面图。
图7A是其中形成存储器单元阵列的区域的平面图，图7B是沿着在图7A中所示的结构的线A-A所截取的横截面图，并且图7C是沿着在图7A中所示的结构的线B-B所截取的横截面图。
图8A是其中形成存储器单元阵列的区域的平面图，图8B是沿着在图8A中所示的结构的线A-A所截取的横截面图，并且图8C是沿着在图8A中所示的结构的线B-B所截取的横截面图。
图9A是其中形成存储器单元阵列的区域的平面图，图9B是沿着在图9A中所示的结构的线A-A所截取的横截面图，并且图9C是沿着在图9A中所示的结构的线B-B所截取的横截面图。
图10A是其中形成存储器单元阵列的区域的平面图，图10B是沿着在图10A中所示的结构的线A-A所截取的横截面图，并且图10C是沿着在图10A中所示的结构的线B-B所截取的横截面图。
图11A是其中形成存储器单元阵列的区域的平面图，图11B是沿着在图11A中所示的结构的线A-A所截取的横截面图，并且图11C是沿着在图11A中所示的结构的线B-B所截取的横截面图。
图12A是其中形成存储器单元阵列的区域的平面图，图12B是沿着在图12A中所示的结构的线A-A所截取的横截面图，并且图12C是沿着在图12A中所示的结构的线B-B所截取的横截面图。
在图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A和图12A中所示的线A-A对应于在图1中所示的线A-A。此外，图13至15是横截面图，并且对应于在图2中所示的半导体器件10的横截面。
将参考图3A至3C、图4A至4C、图5A至5C、图6A至6C、图7A至7C、图8A至8C、图9A至9C、图10A至10C、图11A至11C、图12A至12C、图13、图14和图15来描述用于制造根据第一实施例的半导体器件10(具体而言是存储器单元阵列11)的方法。
首先，在图3A至3C中所示的处理中，在半导体衬底13的主表面13a上形成衬垫氧化物膜65。接下来，在衬垫氧化物膜65上形成具有孔径66a的沟槽状氮化硅膜66。如图3A中所示，孔径66a在X方向上以给定角度倾斜的方向(第二方向)上以带形状延伸，并且在Y方向上以给定的间隔来形成。
在该情况下，形成孔径66a以暴露与第一元件隔离沟槽51的形成区相对应的衬垫氧化物膜13的上表面。通过下述方式来形成孔径66a：形成在氮化硅膜66上构图的光致抗蚀剂(未示出)，并且使用该光致抗蚀剂作为掩模、通过各向异性蚀刻来蚀刻氮化硅膜66。在形成孔径66a之后，去除光致抗蚀剂。
接下来，通过使用具有孔径66a的氮化硅膜66作为掩模来经由各向异性蚀刻(具体而言是干法蚀刻)来蚀刻半导体衬底13，以由此形成在第二方向上延伸的第一元件隔离沟槽51。
第一元件隔离沟槽51的宽度W1可以例如是43nm。第一元件隔离沟槽51的深度D1(距离半导体衬底13的上表面13a的深度)可以例如是250nm。
接下来，在图4A至4C中所示的处理中，形成掩埋第一元件隔离沟槽51的第一元件隔离绝缘膜52。
具体地说，使用利用HDP(高密度等离子体)方法形成的氧化硅膜(SiO2膜)或利用SOG方法形成的涂敷氧化硅膜(SiO2膜)来掩埋第一元件隔离沟槽51。
然后，通过CMP(化学机械抛光)方法来去除从氮化硅膜66的上表面向上形成的氧化硅膜(SiO2膜)，以由此形成由在第一元件隔离沟槽51中的氧化硅膜(SiO2膜)组成的第一元件隔离绝缘膜52。
因此，形成第一元件隔离区14，所述第一元件隔离区14由第一元件隔离沟槽51和第一元件隔离绝缘膜52组成，并且分割在第二方向上延伸的带形状有源区16。
接下来，在图5A至5C中所示的处理中，去除在图4A至4C中所示的氮化硅膜66，然后去除衬垫氧化物膜65。具体地说，通过热磷酸来去除氮化硅膜66，然后通过HF(氟化氢)蚀刻剂来去除衬垫氧化物膜65。因此，暴露带形状有源区16。
接下来，去除从半导体衬底13的上表面13a突出的第一元件隔离绝缘膜52的一部分，以由此使得第一元件隔离绝缘膜52的上表面52a与在半导体衬底13中的主表面13a齐平。例如，通过湿法蚀刻来执行去除从半导体衬底13的上表面13a突出的第一元件隔离绝缘膜52。
接下来，在图6A至6C中所示的处理中，在图5A至5C中所示的半导体衬底13的主表面13a和第一元件隔离绝缘膜52的上表面52a中形成具有沟槽状孔径26A的掩蔽绝缘膜26。
具体地说，通过下述方式来形成掩蔽绝缘膜26：形成覆盖半导体衬底13的主表面13a和第一元件隔离绝缘膜52的上表面52a的氮化硅膜(掩蔽绝缘膜26的基础材料)，形成在氮化硅膜上构图的光致抗蚀剂(未示出)，并且通过使用该光致抗蚀剂作为掩模的各向异性蚀刻来处理孔径26A。
在该情况下，多个孔径26A在Y方向(第一方向)上延伸，并且在X方向上以给定的间隔形成(参见图6A)。此外，形成孔径26A以暴露与第二元件隔离沟槽54的形成区相对应的半导体衬底13的上表面13a。在形成孔径26A之后去除光致抗蚀剂(未示出)。
接下来，通过使用具有孔径26A的掩蔽绝缘膜26作为掩模的各向异性蚀刻(具体地说为干法蚀刻)来蚀刻半导体衬底13，以由此形成在第一方向上延伸的第二元件隔离沟槽54。
第二元件隔离沟槽54的深度D2(距离半导体衬底13的主表面13a的深度)可以例如是250nm。
接下来，形成掩埋第二元件隔离沟槽54的第二元件隔离绝缘膜55。
具体地说，使用通过HDP方法形成的氧化硅膜(SiO2膜)或通过SOG方法形成的涂敷氧化硅膜(SiO2膜)来掩埋第二元件隔离沟槽54。
接下来，使用CMP方法来去除从掩蔽绝缘膜26的上表面26a向上形成的绝缘膜，以由此形成第二元件隔离绝缘膜55，所述第二元件隔离绝缘膜55具有由氧化硅膜(SiO2膜)形成的上表面55a，并且与在第二元件隔离沟槽54中的掩蔽绝缘膜26的上表面26a齐平。
由此，形成第二元件隔离区17，该第二元件隔离区17由第二元件隔离沟槽54和第二元件隔离绝缘膜55组成，并且将在图5A至5C中所示的带形状有源区16分割为多个元件形成区R。
因此，在形成由在半导体衬底13中形成的第一元件隔离沟槽51和掩埋第一元件隔离沟槽51并且分割带形状有源区16的第一元件隔离绝缘膜52组成的第一元件隔离区14之后，形成第二元件隔离区17，该第二元件隔离区17由在半导体衬底13中形成的第二元件隔离沟槽54和掩埋第二元件隔离沟槽54并且分割多个元件形成区R的第二元件隔离绝缘膜55组成。因此，可以容易地导通第一和第二晶体管19-1和19-2，并且可以改善存储器单元阵列11的数据保留特性，使得与在第二元件隔离沟槽54中设置通过栅极绝缘膜21被施加负电势的虚拟栅极电极(未示出)以分割多个元件形成区R的情形作比较，虚拟栅极电极的电势没有不利地影响第一和第二晶体管19-1和19-2(参见图2)。
接下来，在图7A至7C中所示的处理中，在位于两个第二元件隔离区17之间的掩蔽绝缘膜26中形成在Y方向上延伸的两个沟槽状孔径26B。
在该情况下，孔径26B被形成以暴露与栅极电极沟槽18的形成区相对应的半导体衬底13的主表面13a。通过下述方式来形成孔径26B：形成在掩蔽绝缘膜26上构图的光致抗蚀剂(未示出)，并且通过使用该光致抗蚀剂作为掩模的各向异性蚀刻(具体地说为干法蚀刻)来蚀刻掩蔽绝缘膜26。在形成孔径26B之后来去除光致抗蚀剂。
接下来，通过使用具有孔径26B的掩蔽绝缘膜26作为掩模的各向异性蚀刻(具体地说为干法蚀刻)来蚀刻半导体衬底13，以由此形成两个栅极电极沟槽18，每个栅极电极沟槽18具有底部18c与第一和第二相对侧表面18a和18b。
在该情况下，形成两个栅极电极沟槽18，使得第二侧表面18b经由半导体衬底13(具体地说为在其中形成第二杂质扩散区29的部分中的半导体衬底13)彼此面对。此外，栅极电极沟槽18的深度D3(距离半导体衬底13的主表面13a的深度)小于第一和第二元件隔离沟槽51和54的深度D1和D2。
如果第一和第二元件隔离沟槽51和54的深度D1和D2是250nm，则栅极电极沟槽18的深度D3可以是例如150nm。
接下来，在图8A至8C中所示的处理中，形成覆盖栅极电极沟槽18的第一和第二侧表面18a和18b与栅极电极沟槽18的底部18c的栅极绝缘膜21。例如，单层的氧化硅膜(SiO2膜)、通过氮化氧化硅膜而形成的膜(SiON膜)、堆叠氧化硅膜(SiO2膜)或通过在氧化硅膜(SiO2膜)上堆叠氮化硅膜(SiN膜)而形成的堆叠膜等可以被用作栅极绝缘膜21。
如果单层的氧化硅膜(SiO2膜)被用作栅极绝缘膜21，则可以通过热氧化方法来形成栅极绝缘膜21。在该情况下，栅极绝缘膜21的厚度可以例如是6nm。
接下来，形成栅极电极22，所述栅极电极22通过栅极绝缘膜21掩埋每个栅极电极沟槽18的下部，使得上表面22a低于半导体衬底13的主表面13a。
具体地说，例如，通过CVD方法依序堆叠氮化钛膜和钨膜，以掩埋栅极电极沟槽18，然后，通过干法蚀刻来回蚀刻氮化钛膜和钨膜，使得在栅极电极沟槽18的下部中留下氮化钛膜和钨膜，以由此形成由氮化钛膜和钨膜组成的栅极电极22。每个栅极电极22构成存储器单元的字线。
接下来，形成掩埋绝缘膜24，其覆盖栅极电极22的上表面22a，并且掩埋栅极电极沟槽18和沟槽状孔径26B。
具体地说，使用通过HDP方法形成的绝缘膜(例如，氧化硅膜(SiO2膜))或通过SOG方法形成的涂敷绝缘膜(例如，氧化硅膜(SiO2膜))来掩埋栅极电极沟槽18的上部和孔径26B。
接下来，通过CMP方法来去除从掩蔽绝缘膜26的上表面26a向上突出地形成的绝缘膜。因此，形成掩埋绝缘膜24，其由绝缘膜(例如，氧化硅膜(SiO2膜))组成，该绝缘膜掩埋栅极电极沟槽18和孔径26B，并且具有与掩蔽绝缘膜26的上表面26a齐平的上表面24a。
接下来，在图9A至9C中所示的处理中，在其中能量是100KeV并且剂量是1E14原子/cm2的条件下向在图8A至8C中所示的结构的整个上表面中离子注入作为具有与n型杂质不同的导电性类型的杂质(作为半导体衬底13e的p型半导体衬底)的磷(P)，以由此在位于栅极电极沟槽18和第一元件隔离区17之间的半导体衬底13中形成第一杂质扩散区28，并且在位于栅极电极沟槽18之间的半导体衬底13中形成作为第二杂质扩散区29的一部分的杂质扩散区71。
因此，在位于栅极电极沟槽18的第一侧表面18a的一侧处的半导体衬底13中形成第一杂质扩散区28，以覆盖在第一侧表面18a上形成的栅极绝缘膜21的上部21A。
在该情况下，第一杂质扩散区28被形成为以包括在第一侧表面18a和第二元件隔离沟槽54之间夹着的半导体衬底13的上表面13a，并且具有在比栅极电极22的上表面22a高的位置处掩埋的底部28b。
此外，在这个步骤中的掩蔽绝缘膜26的厚度可以例如是50nm。
接下来，在图10A至10C中所示的处理中，在掩埋绝缘膜24的上表面24a、掩蔽绝缘膜26的上表面26a和第二元件隔离绝缘膜55的上表面55a上形成具有沟槽状孔径73a的光致抗蚀剂73，该沟槽状孔径73a暴露位于掩埋绝缘膜24之间的掩蔽绝缘膜26的上表面26a。
接下来，通过使用光致抗蚀剂73作为掩模的蚀刻(湿法蚀刻或干法蚀刻)来去除从孔径73a暴露的掩蔽绝缘膜26。
因此，暴露杂质扩散区71的上表面71a，并且暴露与杂质扩散区71的上表面71a齐平的第一元件隔离绝缘膜52的上表面52a的一部分。
接下来，在图11A至11C中所示的处理中，在其中能量是100KeV并且剂量是1E14原子/cm2的条件下向从光致抗蚀剂74暴露的杂质扩散区71(换句话说，其中已经形成杂质扩散区71的半导体衬底13)内离子注入作为具有与n型杂质不同的导电性类型的杂质(作为半导体衬底13e的p型半导体衬底)的磷(P)，以由此在位于两个栅极电极沟槽18之间的整个半导体衬底13中形成第二杂质扩散区29。
因此，在两个栅极电极沟槽18之间设置的半导体衬底13的整个部分中形成第二杂质扩散区29，所述第二杂质扩散区29覆盖在两个栅极电极沟槽18的第二侧表面18b中形成的整个栅极绝缘膜21，并且，形成第一和第二晶体管19-1和19-2，其每个包括栅极绝缘膜21、栅极电极22、掩埋绝缘膜24、第一杂质扩散区28和第二杂质扩散区29。
因此，形成覆盖在第一侧表面18a上布置的栅极绝缘膜21的上部21A的第一杂质扩散区28，并且在位于两个栅极电极沟槽18之间的半导体衬底13的整个部分中形成第二杂质扩散区29，所述第二杂质扩散区29覆盖在两个栅极电极沟槽18的第二侧表面18b中布置的整个栅极绝缘膜21。因此，当操作在图2中所示的第一和第二晶体管19-1和19-2时，仅在与第一侧表面18a上布置的栅极绝缘膜21的下部接触的半导体衬底13以及构成栅极电极沟槽18的底部18c的半导体衬底13中形成沟道区，使得不能在第一和第二晶体管19-1和19-2之间形成沟道区。
即，当第一和第二晶体管19-1和19-2在导通状态中时，与传统晶体管作比较，可以减小其中导通电流流动的沟道区。因此，即使在微型化的存储器单元中，也可以减小沟道电阻，以增大导通电流。
此外，当第一和第二晶体管19-1和19-2之一操作时，可以抑制另一个晶体管出现故障。因此，即使当半导体器件10被微型化并且使用小节距来布置栅极电极22时，也可以独立地和稳定地操作第一和第二晶体管19-1和19-2。
此外，在图11A至11C中所示的处理中，第二杂质扩散区29的底部被形成为从两个栅极电极沟槽18的底部18c向下突出。
因此，因为第二杂质扩散区29的底部从两个栅极电极沟槽18的底部18c向下突出，所以获得下述状态：其中，在与第一晶体管19-1电连接的下电极57中累积“L”，并且在与第一晶体管19-1电连接的下电极57中累积“H”。在这种状态中，当重复与第一晶体管19-1相对应的栅极电极22(字线)的通/断时，包含n型杂质的第二杂质扩散区29的底部捕捉在第一晶体管19-1的沟道中感应的电子e-(未示出)。因此，可以抑制在第一晶体管19-1的沟道中感应的电子e-达到构成第二晶体管19-2的第二杂质扩散区29(漏极区)。
因此，可以抑制其中一个单元的累积状态由于另一个相邻单元的操作状态而改变的干扰缺陷的产生，使得不破坏由与第二晶体管19-2电连接的下电极57中累积的第一晶体管19-1的沟道中感应的电子e-导致的H信息，并且状态不改变为L状态。
此外，甚至在其中在被布置得彼此相邻的两个栅极电极22之间的间隔等于或小于50nm的DRAM中，也可以抑制干扰缺陷的产生。
接下来，在图12A至12C中所示的处理中，去除在图11A和11B中所示的光致抗蚀剂73。
接下来，在图13中所示的处理中，整体地形成掩埋孔径32的位线接触插塞33以及在位线接触插塞33上布置并且在X方向上延伸的位线34(参见图1)。
具体地说，在掩埋绝缘膜24的上表面24a上依序形成未示出的多晶硅膜、氮化钛膜和钨膜，以掩埋孔径32(在该情况下，使得多晶硅膜掩埋孔径32)。
接下来，在未示出的钨膜上形成未示出并且作为帽绝缘膜36的基础材料的氮化硅膜(SiN膜)。
然后，使用光刻技术，在氮化硅膜(SiN膜)上形成覆盖位线34的形成区的光致抗蚀剂(未示出)。
接下来，通过使用光致抗蚀剂作为掩模的各向异性蚀刻(具体地说为干法蚀刻)来对氮化硅膜(SiN膜)、钨膜、氮化钛膜和多晶硅膜进行构图，由此整体地形成：构成氮化硅膜(SiN膜)的帽绝缘膜36；构成多晶硅膜并且接触第二杂质扩散区29的上表面29a的位线接触插塞33；以及，在位线接触插塞33上布置并且由多晶硅膜、氮化钛膜和钨膜组成的位线34。
接下来，依序形成未示出的氮化硅膜(SiN膜)和氧化硅膜(SiO2膜)以覆盖位线34的侧表面和帽绝缘膜36，然后，在它们的整个表面上回蚀刻氧化硅膜(SiO2膜)和氮化硅膜(SiN膜)，由此形成覆盖帽绝缘膜36的侧表面和位线34的侧表面的侧壁膜37。
因此，因为依序堆叠氮化硅膜(SiN膜)和氧化硅膜(SiO2膜)以由此形成侧壁膜37，所以当使用SOG方法将涂敷绝缘膜(具体地说为氧化硅膜(SiO2膜))形成为层间绝缘膜38时增强了氧化硅膜(涂敷绝缘膜)的润湿性。因此，可以抑制在氧化硅膜(涂敷绝缘膜)中的空隙的产生。
接下来，使用侧壁膜37覆盖掩埋绝缘膜24的上表面24a、掩蔽绝缘膜26的上表面26a和第二元件隔离绝缘膜55的上表面55a，并且，形成具有与帽绝缘膜36的上表面36a齐平的上表面38a的层间绝缘膜38。因此，从层间绝缘膜38暴露帽绝缘膜36的上表面36a。
具体地说，使用SOG方法，利用涂敷的绝缘膜(氧化硅膜(SiO2膜))来涂敷掩埋绝缘膜24的上表面24a、掩蔽绝缘膜26的上表面26a和第二元件隔离绝缘膜55的上表面55a，使得覆盖侧壁膜37，然后，执行热处理以由此使得氧化硅膜(涂敷绝缘膜)的膜质量致密。
此外，当使用SOG方法来形成氧化硅膜(涂敷绝缘膜)时，使用包含聚硅氨烷的涂敷液体。此外，可以在流气氛中执行热处理。
接下来，使用CMP方法执行热处理的氧化硅膜(涂敷绝缘膜)的抛光，直到暴露帽绝缘膜36的上表面36a。因此，形成具有与帽绝缘膜36的上表面36a实质上齐平的上表面38a的层间绝缘膜38。
此外，在图13中所示的结构中，虽然未示出，但是在抛光氧化硅膜(涂敷绝缘膜)之后，可以使用CVD方法来形成覆盖帽绝缘膜36的上表面36a和层间绝缘膜38的上表面38a的氧化硅膜(SiO2膜)。
接着，在图14中所示的处理中，使用SAC(自对准接触)方法来各向异性地蚀刻(具体地说为干法蚀刻)层间绝缘膜38、掩蔽绝缘膜26、掩埋绝缘膜24和栅极绝缘膜21，以由此形成接触孔41，其暴露第一杂质扩散区28的上表面28a的一部分。
在该情况下，通过选择性地蚀刻氧化硅膜(SiO2膜)的步骤和选择性的蚀刻氮化硅膜(SiN膜)的步骤来执行干法蚀刻。
接下来，在接触孔41中形成接触插塞42，所述接触插塞42具有与层间绝缘膜38的上表面38a实质上齐平的上表面42a和与第一杂质扩散区28的上表面28a接触的下端。
具体地说，使用CVD方法来依序堆叠氮化钛膜(未示出)和钨膜(未示出)，以掩埋接触孔41，然后通过使用CMP方法的抛光来去除在层间绝缘膜38的上表面38a上形成的不必要的氮化钛膜和钨膜，以由此在接触孔41中形成由氮化钛膜和钨膜组成的接触插塞42。
接下来，在层间绝缘膜38的上表面38a上形成与接触插塞42的上表面42a的一部分接触的电容性接触衬垫44。
具体地说，作为电容性接触衬垫44的基础材料的金属膜(未示出)被形成以覆盖帽绝缘膜36的上表面36a、接触插塞42的上表面42a和层间绝缘膜38的上表面38a。
接下来，使用光刻技术来形成覆盖与金属膜的上表面的电容性接触衬垫44的形成区相对应的表面的光致抗蚀剂(未示出)。然后，通过使用该光致抗蚀剂作为掩模的干法蚀刻来去除从光致抗蚀剂暴露的不必要的金属膜，以由此形成由金属膜组成的电容性接触衬垫44。在形成电容性接触衬垫44之后，去除光致抗蚀剂(未示出)。
接下来，在帽绝缘膜36的上表面36a、接触插塞42的上表面42a和层间绝缘膜38的上表面38a上形成覆盖电容性接触衬垫44的氮化硅膜46。
接下来，在图15中所示的处理中，在氮化硅膜46上形成未示出并且具有大厚度的氧化硅膜(SiO2膜)。氧化硅膜(SiO2膜)的厚度可以例如是1500nm。
接下来，使用光刻技术来形成在氧化硅膜(SiO2膜)上构图的光致抗蚀剂(未示出)。然后通过使用该光致抗蚀剂作为掩模的干法蚀刻来蚀刻在电容性接触衬垫44上形成的氧化硅膜(未示出)和氮化硅膜46，以由此形成暴露电容性接触衬垫44的圆柱孔(未示出)。然后去除光致抗蚀剂(未示出)。
接下来，在该圆柱孔(未示出)的内表面和电容性接触衬垫44的上表面上形成导电膜(例如，氮化钛膜)，以由此形成由导电膜组成的皇冠形下电极57。
接下来，使用湿法蚀刻来去除氧化硅膜(未示出)，以由此暴露氮化硅膜46的上表面。然后形成覆盖氮化硅膜46的上表面和下电极57的电容性绝缘膜58。
接下来，形成上电极59以覆盖电容性绝缘膜58的表面。在该情况下，形成上电极59使得从电容性绝缘膜58向上布置上电极59的上表面59a。因此，在每个电容性接触衬垫44上形成由下电极57、电容性绝缘膜58和上电极59组成的电容器48。
因此，制造第一实施例的半导体器件10。
此外，事实上，在上电极59的上表面59a上形成未示出的层间绝缘膜、通孔和布线。
根据用于制造第一实施例的半导体器件的方法，形成覆盖在第一侧表面18a上布置的栅极绝缘膜21的上部21A的第一杂质扩散区28，并且在位于两个栅极电极沟槽18之间的半导体衬底13的整个部分中形成覆盖在两个栅极电极沟槽18的第二侧表面18b上布置的栅极绝缘膜21的第二杂质扩散区29。因此，当操作在图2中所示的第一和第二晶体管19-1和19-2时，仅在与第一侧表面18a上布置的栅极绝缘膜21的下部接触的半导体衬底13中以及在构成栅极电极沟槽18的底部18c的半导体衬底13中形成沟道区，使得不能在第一和第二晶体管19-1和19-2之间形成沟道区。
即，当第一和第二晶体管19-1和19-2在导通状态中时，与传统晶体管作比较，可以减小其中导通电流流动的沟道区。因此，即使在微型化的存储器单元中，也可以减小沟道电阻，以增大导通电流。
此外，当第一和第二晶体管19-1和19-2之一运行时，可以抑制另一个晶体管出现故障。因此，即使当半导体器件10被微型化并且使用小节距来布置栅极电极22时，也可以独立地和稳定地操作第一和第二晶体管19-1和19-2。
此外，栅极电极22被形成为经由栅极绝缘膜来掩埋各个栅极电极沟槽18的下部，然后，形成覆盖栅极电极22的上表面22a的掩埋绝缘膜24以掩埋栅极电极沟槽18。因此，栅极电极22不从半导体衬底13的表面13a向上突出。
因此，象在本实施例中那样，当将DRAM制造为半导体器件10时，可以容易地形成在形成栅极电极22之后形成的位线34或电容器48。因此，可以容易地制造半导体器件10。
此外，在第一实施例中，虽然已经通过示例描述了其中将氧化硅膜(SiO2膜)用作掩埋绝缘膜24并且将氮化硅膜(SiN膜)用作掩蔽绝缘膜26的情况，但是可以将氮化硅膜(SiN膜)用作掩埋绝缘膜24，并且可以将氧化硅膜(SiO2膜)用作掩蔽绝缘膜26。
因此，在图14中所示的处理中，当形成接触孔41时，作为掩埋绝缘膜24的氮化硅膜(SiN膜)作为蚀刻阻止部。由此，因为接触孔41不暴露栅极电极22的上表面22a，所以可以防止电容性接触衬垫44和栅极电极22经由在接触孔41中形成的接触插塞42导通。
此外，第二杂质扩散区29的底部从栅极电极沟槽18的底部18c向下突出，使得获得下述状态：其中，在与第一晶体管19-1电连接的下电极57中累积“L”，并且在与第一晶体管19-1电连接的下电极57中累积“H”。在这种状态中，当重复与第一晶体管19-1相对应的栅极电极22(字线)的通/断时，包含n型杂质的第二杂质扩散区29的底部捕捉在第一晶体管19-1的沟道中感应的电子e-(未示出)。因此，可以抑制在第一晶体管19-1的沟道中感应的电子e-达到构成第二晶体管19-2的第二杂质扩散区29(漏极区)。
因此，可以抑制其中一个单元的累积状态由于另一个相邻单元的操作状态而改变的干扰缺陷的产生，使得不破坏由与第二晶体管19-2电连接的下电极57中累积的在第一晶体管19-1的沟道中感应的电子e-导致的H信息，并且状态不改变为L状态。
此外，即使在其中在被布置得彼此相邻的两个栅极电极22之间的间隔等于或小于50nm的DRAM中，也可以抑制干扰缺陷的产生。
第二实施例
图16是在根据本发明的第二实施例的半导体器件中设置的存储器单元阵列的横截面图，并且对应于沿着图1中所示的线A-A所截取的横截面。
在图16中，将DRAM描述为第二实施例的半导体器件80的示例。在图16中，事实上，示意地示出在图1中的X方向上延伸的位线34。此外，在图16中，向与在图2中所示的第一实施例的半导体器件10相同的组件分配相同的附图标记，并且，将省略其说明。
参见图16，第二实施例的半导体器件80具有与半导体器件10相同的配置，除了半导体器件80包括作为对于在第一实施例的半导体器件10中设置的存储器单元阵列11的替选的存储器单元阵列81。
存储器单元阵列81具有与存储器单元阵列11相同的配置，除了第二杂质扩散区83被提供为对于已经在第一实施例中描述的存储器单元阵列11中设置的第二杂质扩散区29的替选。
即，在第二实施例的半导体器件80中设置的第一和第二晶体管19-1和19-2包括作为对于已经在第一实施例中描述的第二杂质扩散区29的替选的第二杂质扩散区83。
第二杂质扩散区83是通过向半导体衬底13内离子注入具有与作为半导体衬底13的p型硅衬底不同导电性类型的n型杂质而形成的区域，并且用作源极/漏极区(在图16中所示的结构中的漏极区)。
第二杂质扩散区83是对于第一和第二晶体管19-1和19-2公共的n型杂质扩散区，并且包括第一区85和第二区86。
第一区85覆盖在栅极电极沟槽18的底部18c上布置的栅极绝缘膜21，并且沿着包括底部18c的水平面以层形状形成在半导体衬底13内。通过形成到比第一区85深的位置的第一和第二元件隔离区14和17，将第一区85划分为多个区。
第二区86形成在两个栅极电极沟槽18之间夹着的半导体衬底13的整个部分中，并且具有与已经在第一实施例中描述的第二杂质扩散区29相同的配置。第二区86达到从第二区86向下布置的第一区85，并且与第一区85一体地形成。第二区86的上表面86a与半导体衬底13的上表面13a重合，并且接触位线接触插塞33的下端。因此，第二区86经由位线接触插塞33与位线34电连接。
即，第二杂质扩散区83被布置成覆盖在两个栅极电极沟槽18的第二侧表面18b和底部18c上形成的栅极绝缘膜21。
因此，在与栅极电极沟槽18的第二侧表面18b连续的部分中的半导体衬底13以及在与栅极电极沟槽18的底部18c连续的部分中的半导体衬底13不是第一和第二晶体管19-1和19-2的沟道区。
此外，在第二实施例中，通过示例将描述其中n型杂质扩散区用作第二杂质扩散区83的情况。
根据第二实施例的半导体器件，在半导体衬底13中设置第二杂质扩散区83以覆盖在两个栅极电极沟槽18的第二侧表面18b和底部18c上形成的栅极绝缘膜21，使得当操作第一和第二晶体管19-1和19-2时，可以仅在与在第一侧表面18上布置的栅极绝缘膜21的下部接触的半导体衬底13中形成沟道区。即，仅在栅极电极沟槽18的三个表面(具体地说为第一和第二相对侧表面18a和18b与底部18c)之中的一个表面(第一侧表面18a)是沟道区，并且，另外两个表面(第二侧表面18b和底部18c)不是沟道区。
因此，当第一和第二晶体管19-1和19-2在导通状态中时，与传统晶体管作比较，可以减小其中导通电流流动的沟道区。因此，即使在微型化的存储器单元中，也可以减小沟道电阻，以增大导通电流。
此外，当第一和第二晶体管19-1和19-2之一运行时，可以抑制另一个晶体管出现故障。
因此，即使当半导体器件80被微型化并且使用小节距来布置栅极电极22时，也可以独立地和稳定地操作第一和第二晶体管19-1和19-2。
此外，第二杂质扩散区83由下述部分组成：第一区85，其覆盖在栅极电极沟槽18的底部18c上布置的栅极绝缘膜21，沿着包括底部18c的水平面在半导体衬底13内被提供为层形状，并且被第一和第二元件隔离区14和17划分为多个区；以及，第二区86，其被提供在两个栅极电极沟槽18之间夹着的半导体衬底13的整个部分中，达到从第二区86向下布置的第一区85，并且与第一区85一体地形成。因此，获得下述状态：其中，在与第一晶体管19-1电连接的下电极57中累积“L”，并且在与第一晶体管19-1电连接的下电极57中累积“H”。在这种状态中，当重复与第一晶体管19-1相对应的栅极电极22(字线)的通/断时，包含n型杂质的第一区85捕捉在第一晶体管19-1的沟道中感应的电子e-(未示出)。因此，可以防止在第一晶体管19-1的沟道中感应的电子e-达到构成第二晶体管19-2的第二杂质扩散区83(漏极区)。
因此，可以防止其中一个单元的累积状态由于另一个相邻单元的操作状态而改变的干扰缺陷的产生，使得不破坏由与第二晶体管19-2电连接的下电极57中累积的在第一晶体管19-1的沟道中感应的电子e-导致的H信息，并且状态不改变为L状态。
此外，甚至在其中被布置得彼此相邻的两个栅极电极22之间的间隔等于或小于50nm的DRAM中，也可以防止干扰缺陷的产生。
图17A至17C、图18A至18C、图19A至19C、图20A至20C、图21A至21C、图22A至22C、图23A至23C、图24A至24C、图25A至25C、图26A至26C、图27A至27C、图28A至28C和图29是示出用于制造在根据本发明的第二实施例的半导体器件中提供的存储器单元的处理的视图。
图17A是其中形成存储器单元阵列的区域的平面图，图17B是沿着在图17A中所示的结构的线A-A所截取的横截面图，并且图17C是沿着在图17A中所示的结构的线B-B所截取的横截面图。
图18A是其中形成存储器单元阵列的区域的平面图，图18B是沿着在图18A中所示的结构的线A-A所截取的横截面图，并且图18C是沿着在图18A中所示的结构的线B-B所截取的横截面图。
图19A是其中形成存储器单元阵列的区域的平面图，图19B是沿着在图19A中所示的结构的线A-A所截取的横截面图，并且图19C是沿着在图19A中所示的结构的线B-B所截取的横截面图。
图20A是其中形成存储器单元阵列的区域的平面图，图20B是沿着在图20A中所示的结构的线A-A所截取的横截面图，并且图20C是沿着在图20A中所示的结构的线B-B所截取的横截面图。
图21A是其中形成存储器单元阵列的区域的平面图，图21B是沿着在图21A中所示的结构的线A-A所截取的横截面图，并且图21C是沿着在图21A中所示的结构的线B-B所截取的横截面图。
图22A是其中形成存储器单元阵列的区域的平面图，图22B是沿着在图22A中所示的结构的线A-A所截取的横截面图，并且图22C是沿着在图22A中所示的结构的线B-B所截取的横截面图。
图23A是其中形成存储器单元阵列的区域的平面图，图23B是沿着在图23A中所示的结构的线A-A所截取的横截面图，并且图23C是沿着在图23A中所示的结构的线B-B所截取的横截面图。
图24A是其中形成存储器单元阵列的区域的平面图，图24B是沿着在图24A中所示的结构的线A-A所截取的横截面图，并且图24C是沿着在图24A中所示的结构的线B-B所截取的横截面图。
图25A是其中形成存储器单元阵列的区域的平面图，图25B是沿着在图25A中所示的结构的线A-A所截取的横截面图，并且图25C是沿着在图25A中所示的结构的线B-B所截取的横截面图。
图26A是其中形成存储器单元阵列的区域的平面图，图26B是沿着在图26A中所示的结构的线A-A所截取的横截面图，并且图26C是沿着在图26A中所示的结构的线B-B所截取的横截面图。
图27A是其中形成存储器单元阵列的区域的平面图，图27B是沿着在图27A中所示的结构的线A-A所截取的横截面图，并且图27C是沿着在图27A中所示的结构的线B-B所截取的横截面图。
图28A是其中形成存储器单元阵列的区域的平面图，图28B是沿着在图28A中所示的结构的线A-A所截取的横截面图，并且图28C是沿着在图28A中所示的结构的线B-B所截取的横截面图。
此外，在图29中所示的第二实施例的半导体器件80对应于在图16中所示的第二实施例的半导体器件80的横截面。此外，如图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A和图28A中所示的线A-A对应于已经在前描述的在图16中所示的第二实施例的半导体器件80的横截面。
将参考图17A至17C、图18A至18C、图19A至19C、图20A至20C、图21A至21C、图22A至22C、图23A至23C、图24A至24C、图25A至25C、图26A至26C、图27A至27C、图28A至28C和图29来描述制造根据第二实施例的半导体器件80(具体地说为存储器单元阵列81)的方法。
首先，在图17A至17C中所示的处理中，使用与已经在第一实施例中描述的、在图3A至3C中所示的处理相同的技术，依序形成衬垫氧化物膜65、具有孔径66a的沟槽状氮化硅膜66和沟槽91(参见图3A至3C)。
在该情况下，形成孔径66a，以暴露与沟槽91的形成区相对应的衬垫氧化物膜65。
此外，沟槽91是第一元件隔离沟槽51(参见图1)的一部分。沟槽91具有与在图16中所示的栅极电极沟槽18实质上相同的深度。
如果栅极电极沟槽18的深度是150nm，则沟槽91的深度D4(距离半导体衬底13的主表面13a的深度)可以例如是150nm。此外，沟槽91的宽度W2可以例如是43nm。
接下来，在图18A至18C中所示的处理中，向沟槽91的底部91a内选择性地离子注入具有与半导体衬底13不同的导电性类型的杂质，由此在半导体衬底13内形成层叠的杂质扩散区的第一区85。
具体地说，在其中能量是10KeV并且剂量是1E14原子/cm2的条件下，使用具有孔径66a的氮化硅膜66作为掩模来向沟槽91的底部91a内选择性地离子注入作为具有与n型杂质不同的导电性类型的杂质(作为半导体衬底13e的p型硅衬底)的磷(P)，由此在深度D5(第一区85的中心位置相对于半导体衬底13的主表面13a的深度)是150nm的位置中形成具有60nm的厚度M1的第一区85。
接下来，在图19A至19C中所示的处理中，通过使用具有孔径66a的氮化硅膜66作为掩模的各向异性蚀刻(具体上说为干法蚀刻)来蚀刻位于在图18A至18C中所示的从沟槽91向下的半导体衬底13，由此形成多个第一元件隔离沟槽51。
因此，多个第一元件隔离沟槽51通过第一区85，并且第一元件隔离沟槽51的底部51c被设置成从第一区85向下。
第一元件隔离沟槽51的深度D1(距离半导体衬底13的主表面13a的深度)可以例如是250nm。
接下来，在图20A至20C中所示的处理中，使用与已经在第一实施例中描述的在图4A至4C中所示的处理相同的技术来形成掩埋第一元件隔离沟槽51的第一元件隔离绝缘膜52(参见图4A至4C)。
因此，形成多个第一元件隔离区14，所述多个第一元件隔离区14由第一元件隔离沟槽51和第一元件隔离绝缘膜52组成，并且比第一区85更深，并且通过第一元件隔离区14来分割在第二方向上延伸的带形状有源区16。
接下来，在图21A至21C中所示的处理中，使用已经在第一实施例中描述的在图5A至5C中所示的处理相同的技术来依序去除氮化硅膜66和衬垫氧化物膜65，然后，去除从半导体衬底13的主表面13a突出的第一元件隔离绝缘膜52，以由此使得第一元件隔离绝缘膜52的上表面52a与半导体衬底13的主表面13a齐平(参见图5A至5C)。
接下来，在图22A至22C中所示的处理中，使用与已经在第一实施例中描述的在图6A至6C中所示的处理相同的技术来依序形成：具有沟槽状的孔径26A的掩蔽绝缘膜26；比第一区85更深的第二元件隔离沟槽54；以及，具有与掩蔽绝缘膜26的上表面26a齐平的上表面55a并且掩埋第二元件隔离沟槽54的第二元件隔离绝缘膜55(参见图6A至6C)。
因此，形成第二元件隔离区17，其由第二元件隔离沟槽54和第二元件隔离绝缘膜55组成，将在图21A至21C中所示的带形状有源区16分割为多个元件形成区R，并且通过第一区85。
第二元件隔离沟槽54的深度D2(距离半导体衬底13的主表面13a的深度)可以例如是250nm。
因此，在形成由在半导体衬底13中形成的第一元件隔离沟槽51和掩埋第一元件隔离沟槽51的第一元件隔离绝缘膜52构成并且分割带形状有源区16的第一元件隔离区14之后，形成第二元件隔离区17，所述第二元件隔离区17由在半导体衬底13中形成的第二元件隔离沟槽54和掩埋第二元件隔离沟槽54的第二元件隔离绝缘膜55组成，并且分割多个元件形成区R。因此，可以容易地导通第一和第二晶体管19-1和19-2，并且可以改善存储器单元阵列81的数据保留特性，使得与其中在第二元件隔离沟槽54中设置通过栅极绝缘膜21被施加负电势的虚拟栅极电极(未示出)以分割多个元件形成区R的情况作比较，虚拟栅极电极的电势没有不利地影响第一和第二晶体管19-1和19-2(参见图16)。
接下来，在图23A至23C中所示的处理中，使用与已经在第一实施例中描述的在图7A至7C中所示的处理相同的技术，在掩蔽绝缘膜26中形成沟槽状孔径26B，然后形成两个栅极电极沟槽18，使得第二侧表面18b彼此面对(参见图7A至7C)。
在该情况下，形成两个栅极电极沟槽18，使得栅极电极沟槽18的底部18c达到第一区85(暴露第一区85)。因此，利用第一区85覆盖两个栅极电极沟槽18的底部18c。
两个栅极电极沟槽18的深度D3(距离半导体衬底13的主表面13a的深度)小于第一和第二元件隔离沟槽51和54的深度D1和D2。当第一和第二元件隔离沟槽51和54的深度D1和D2是250nm时，栅极电极沟槽18的深度D3可以例如是150nm。
接下来，在图24A至24C中所示的处理中，使用与已经在第一实施例中描述的在图8A至8C中所示的处理相同的技术来依序形成栅极绝缘膜21、栅极电极22以及具有与掩蔽绝缘膜26的上表面26a齐平的上表面24a的掩埋绝缘膜24(参见图8A至8C)。
因此，因为使用第一区85覆盖在栅极电极沟槽18的底部18c上形成的栅极绝缘膜21，所以当在图16中所示的第一和第二晶体管19-1和19-2操作时，构成栅极电极沟槽18的底部18c的半导体衬底13不用作沟道。
接下来，在图25A至25C中所示的处理中，在能量是100KeV并且剂量是1E14原子/cm2的条件下，使用与已经在第一实施例中描述的在图9A至9C中所示的处理相同的技术来向在图24A至24C中所示的结构的整个上表面离子注入作为具有与n型杂质不同的导电性类型的杂质(作为半导体衬底13的p型半导体衬底)的磷(P)。
因此，在位于栅极电极沟槽18和第二元件隔离区17之间的半导体衬底13的主表面13a的一侧处形成第一杂质扩散区28，并且，在位于两个栅极电极沟槽18之间的半导体衬底13中形成作为杂质扩散区71的一部分的第二杂质扩散区83。
在该情况下，第一杂质扩散区28和杂质扩散区71被形成为不接触第一区85。此外，在这个步骤中的掩蔽绝缘膜26的厚度可以例如是50nm。
接下来，使用与在第一实施例中已经描述的在图10A至10C中所示的处理相同的技术来依序形成具有沟槽状孔径73a的光致抗蚀剂73与暴露杂质扩散区71的上表面71a的孔径32(参见图10A至10C)。
接下来，在图27A至27C中所示的处理中，在能量是100KeV并且剂量是1E14原子/cm2的条件下，向从光致抗蚀剂73暴露的并且其中已经形成杂质扩散区71的半导体衬底13(换句话说，位于两个栅极电极沟槽18之间的半导体衬底13)中选择性地离子注入作为具有与n型杂质不同的导电性类型的杂质(作为半导体衬底13的p型半导体衬底)的磷(P)。
因此，在位于两个栅极电极沟槽18之间的整个半导体衬底13中形成第二区86(作为第二杂质扩散区83的一部分的区域)，其与第一区85接触，并且覆盖在两个栅极电极沟槽18的第二侧表面18b中布置的栅极绝缘膜21。
因此，形成第二杂质扩散区83，其由第一和第二区85和86组成并且覆盖在两个栅极电极沟槽18的第二侧表面18b和底部18c中布置的栅极绝缘膜21，并且形成第一和第二晶体管19-1和19-2，所述第一和第二晶体管19-1和19-2中的每个包括栅极绝缘膜21、栅极电极22、掩埋绝缘膜24、第一杂质扩散区28和第二杂质扩散区83。
因此，在半导体衬底13中形成第二杂质扩散区83，以覆盖在两个栅极电极沟槽18的第二侧表面18b和底部18c上布置的栅极绝缘膜21，由此使得仅在栅极电极沟槽18的三个表面(具体地说为第一和第二相对侧表面18a和18b与底部18c)之中的一个表面(第一侧表面18a)能够被用作沟道区。
因此，当第一和第二晶体管19-1和19-2(参见图16)进入导通状态时，与传统晶体管作比较，可以减小其中导通电流流动的沟道区。因此，甚至在微型化的存储器单元中，沟道电阻也能够被减小以增大导通电流。
此外，当第一和第二晶体管19-1和19-2之一操作时，可以抑制另一个晶体管出现故障。因此，即使当微型化半导体器件80并且以小节距布置栅极电极22时，也可以独立地和稳定地操作第一和第二晶体管19-1和19-2。
接下来，在图28A至图28C所示的处理中，去除在图27A和27B中所示的光致抗蚀剂73。
接下来，在图29中所示的处理中，使用与在已经在第一实施例中描述的在图3中所示的处理相同的技术，整体地形成：掩埋孔径32并且与第二区86的上表面86a接触的接触插塞33、位线34以及帽绝缘膜36，然后，依序形成侧壁膜37和层间绝缘膜38(参见图13)。
此外，可以通过依序堆叠氮化硅膜(SiN膜)和氧化硅膜(SiO2膜)来形成侧壁膜37。
因此，当形成通过SOG方法作为层间绝缘膜38形成的涂敷绝缘膜(具体地说为氧化硅膜(SiO2膜))时，增强了氧化硅膜(涂敷绝缘膜)的润湿性。因此，可以抑制在氧化硅膜(涂敷绝缘膜)中的空隙的产生。
接下来，使用与已经在第一实施例中描述的在图14中所示的处理相同的技术，依序形成接触孔41、与第一杂质扩散区28的上表面28a接触的电容性接触插塞42、电容性接触衬垫44、氮化硅膜46和电容器48，所述电容器48由下电极57、电容性绝缘膜58和上电极59组成。
然后，在上电极59的上表面59a上形成未示出的层间绝缘膜、通孔和布线以制造第二实施例的半导体器件80。
根据制造第二实施例的半导体器件的方法，选择性地离子注入具有与半导体衬底13(p型硅衬底)不同的导电性类型的n型杂质，然后，向在两个栅极电极沟槽18之间布置的半导体衬底13的整个部分中选择性地离子注入n型杂质以形成与第一层叠区85接触的第二区86，产生第二杂质扩散区83，所述第二杂质扩散区83由第一和第二区85和86组成，并且覆盖在两个栅极电极沟槽18的第二侧表面18b和底部18c上形成的栅极绝缘膜21。因此，当操作第一和第二晶体管19-1和19-2时，可以仅在与第一侧表面18上布置的栅极绝缘膜21的下部接触的半导体衬底13中形成沟道区。
因此，当第一和第二晶体管19-1和19-2(参见图16)进入导通状态时，与传统晶体管作比较，可以减小其中导通电流流动的沟道区。因此，甚至在微型化的存储器单元中，沟道电阻也可以被减小以增大导通电流。
此外，当第一和第二晶体管19-1和19-2之一运行时，可以抑制另一个晶体管出现故障。因此，即使当半导体器件80被微型化并且以小节距布置栅极电极22时，也可以独立地和稳定地操作第一和第二晶体管19-1和19-2。
此外，形成第一区85，其覆盖被布置在栅极电极沟槽18的底部18c上的栅极绝缘膜21，沿着包括底部18c的水平面、在半导体衬底13内被提供为层形状，并且被第一和第二元件隔离区14和17划分为多个区；然后在两个栅极电极沟槽18之间夹着的半导体衬底13的整个部分中形成达到从第二区86向下布置的第一区85的第二区86，以由此形成由第一和第二区85和86正常的第二杂质扩散区83。因此，获得下述状态：其中，在与第一晶体管19-1电连接的下电极57中累积“L”，并且在与第一晶体管19-1电连接的下电极57中累积“H”。在这种状态中，当重复与第一晶体管19-1相对应的栅极电极22(字线)的通/断时，包含n型杂质的第一区85捕捉在第一晶体管19-1的沟道中感应的电子e-(未示出)。因此，可以防止在第一晶体管19-1的沟道中感应的电子e-达到构成第二晶体管19-2的第二杂质扩散区83(漏极区)。
因此，可以防止其中一个单元的存储状态由于另一个相邻单元的操作状态而改变的干扰缺陷的产生，使得不破坏由与第二晶体管19-2电连接的下电极57中累积的在第一晶体管19-1的沟道中感应的电子e-导致的H信息，并且状态不改变为L状态。
此外，甚至在其中在被布置得彼此相邻的两个栅极电极22之间的间隔等于或小于50nm的DRAM中，也可以防止干扰缺陷的产生。
图30A至30C是示出制造根据本发明的第二实施例的半导体器件中设置的存储器单元阵列的处理的变化形式的视图。
图30A是其中形成存储器单元阵列的区域的平面图，图30b是沿着在图30A中所示的结构的线A-A所截取的横截面图，并且图30C是沿着在图30A中所示的结构的线B-B所截取的横截面图。此外，在图30A中所示的线A-A对应于已经在前描述的在图16中所示的第二实施例的半导体器件80的横截面。
接下来，将参考图30A至30c来描述制造在根据第二实施例的半导体器件80中设置的存储器单元阵列81的变化形式的方法。
首先，在图30A至30C中所示的处理中，选择性地向半导体衬底13的整个主表面13a中选择性地离子注入具有与半导体衬底13不同的导电性类型的杂质，以由此在半导体衬底13内形成作为层叠杂质扩散区的第一区85。
具体地说，在能量是120KeV并且剂量是1E14原子/cm2的条件下向半导体衬底13的整个主表面13a中离子注入作为具有与n型杂质不同的导电性类型的杂质(作为半导体衬底13的p型半导体衬底)的磷(P)，以由此形成在150nm的深度D5(第一区101的中心位置相对于半导体衬底13的主表面13a的深度)的位置中具有60nm的厚度M1的第一区101。
接下来，执行与已经在第一实施例中描述的在图3A至3C中所示的处理相同的处理，以由此形成在图19A至19C中所示的结构，如已经在第二实施例中所述。
然后，依序执行已经在第二实施例中描述的、从在图20A至20C中所示的处理至在图29中所示的处理的处理，以由此制造在图16中所示的第二实施例的半导体器件80。
因此，可以首先形成作为第二杂质扩散区96的一部分的第一区85，并且使用制造半导体器件80的变形的方法，可以获得与制造第二实施例的半导体器件80的方法的效果相同的效果。
第三实施例
图31是在根据本发明的第三实施例的半导体器件中设置的存储器单元阵列的横截面图，并且对应于沿着在图1中所示的线A-A所截取的横截面。
在图31中，将DRAM描述为第三实施例的半导体器件90的示例。此外，在图31中，事实上，示意地示出在图1中所示的X方向上延伸的位线34。此外，在图31中，向与在图16中所示的第二实施例的半导体器件80的组件相同的组件分配相同的附图标记。
参见图31，第三实施例的半导体器件90具有与半导体器件80相同的配置，除了半导体器件90包括作为对于在第二实施例的半导体器件80中设置的存储器单元阵列81的替选的存储器单元阵列91。
存储器单元阵列91具有与存储器单元阵列81相同的配置，除了第二元件隔离区93和第二杂质扩散区96被提供为对于在第二实施例中描述的存储器单元阵列81中设置的第二元件隔离区17和第二杂质扩散区83的替选，并且提供第三杂质扩散区95。
通过使用第二元件隔离绝缘膜55掩埋具有与栅极电极沟槽18基本相同深度的第二元件隔离沟槽98来形成第二元件隔离区93。构成第二元件隔离区93的第二元件隔离绝缘膜55的上表面55a与掩蔽绝缘膜26的上表面26a齐平。
如果栅极电极沟槽18的深度是150nm，则第二元件隔离沟槽98的深度可以例如是150nm。
第三杂质扩散区95是通过下述方式形成的区域：以高浓度向半导体衬底13中离子注入具有与半导体衬底13(p型硅衬底)相同的导电性类型的p型杂质。即，第三杂质扩散区95的p型杂质浓度大于半导体衬底13的p型杂质浓度。当半导体衬底13的p型杂质浓度是1E16原子/cm2时，第三杂质扩散区95的p型杂质浓度可以是例如1E19原子/cm2。
第三杂质扩散区95被布置成围绕第二元件隔离区93的底部93A，并且接触第二相邻杂质扩散区96(具体地说为第一区101)。第三杂质扩散区95是用于防止构成第二杂质扩散区96的、将在后面描述的第一区101接触第二元件隔离区93的杂质扩散区。
第二杂质扩散区96具有与第二杂质扩散区83相同的配置，除了将第一层叠区101提供为对于在第二实施例中描述的第二杂质扩散区83中设置的第一层叠区85的替选。
使用与第三杂质扩散区95相同的深度来形成第一区101，并且第一区101与第二区86一体地形成。n型杂质扩散区用作包括第一区101的第二杂质扩散区96。
第一区101覆盖在两个栅极电极沟槽18的底部18c中形成的栅极绝缘膜21。通过由第三杂质扩散区95，将在第二实施例中描述的第二层叠区86分割为元件形成区来形成第一区101。
第一区101接触第三杂质扩散区95，而不与第二元件隔离区93接触。因此，在第一区101和第二元件隔离区93之间形成第三杂质扩散区95。
根据第三实施例的半导体器件，第二元件隔离区93具有与两个栅极电极沟槽18实质上相同的深度，并且，提供了第三杂质扩散区95，所述第三杂质扩散区95以比半导体衬底高的浓度包含具有与半导体衬底(p型硅衬底)相同导电性类型的p型杂质，所述第三杂质扩散区95被设置在半导体衬底13中以围绕第二元件隔离区93的底部93A，并且接触第一区101。因此，可以在第二元件隔离区93的底部93A和第一区101之间形成用于释放在位于栅极电极22和第二元件隔离区93之间的半导体衬底13中累积的额外电荷的路径(用于释放位于从第三杂质扩散区95向下的半导体衬底13中的电荷的路径)。因此，可以独立和稳定地操作第一和第二晶体管19-1和19-2。
此外，提供了第二杂质扩散区96，所述第二杂质扩散区96由下述部分组成：第一区101，其覆盖在两个栅极电极沟槽18的底部18c上形成的栅极绝缘膜21，并且被第三杂质扩散区95划分为元件形成区；以及，第二区86，其被设置于在两个栅极电极沟槽18之间夹着的半导体衬底13的整个部分中，达到从第二区86向下布置的第一区101，并且与第一区101一体地形成。因此，获得下述状态：其中，在与第一晶体管19-1电连接的下电极57中累积“L”，并且在与第一晶体管19-1电连接的下电极57中累积“H”。在这种状态中，当重复与第一晶体管19-1相对应的栅极电极22(字线)的通/断时，包含n型杂质的第一区101捕捉在第一晶体管19-1的沟道中感应的电子e-(未示出)。因此，可以防止在第一晶体管19-1的沟道中感应的电子e-达到构成第二晶体管19-2的第二杂质扩散区96(漏极区)。
因此，可以抑制其中一个单元的累积状态由于另一个相邻单元的操作状态而改变的干扰缺陷的产生，使得不破坏由与第二晶体管19-2电连接的下电极57中累积的第一晶体管19-1的沟道中感应的电子e-导致的H信息，并且状态不改变为L状态。
此外，甚至在其中在被布置得彼此相邻的两个栅极电极22之间的间隔等于或小于50nm的DRAM中，也可以抑制干扰缺陷的产生。
此外，在第三实施例的半导体器件90的情况下，可以获得与第二实施例的半导体器件80的效果相同的效果。
图32A至32C、图33A至33C、图34A至34C、图35A至35C、图36A至36C、图37A至37C、图38A至38C、图39A至39C和图40是制造根据本发明的第三实施例的半导体器件中提供的存储器单元的处理的视图。
图32A是其中形成存储器单元阵列的区域的平面图，图32B是沿着在图32A中所示的结构的线A-A所截取的横截面图，并且图32C是沿着在图32A中所示的结构的线B-B所截取的横截面图。
图33A是其中形成存储器单元阵列的区域的平面图，图33B是沿着在图33A中所示的结构的线A-A所截取的横截面图，并且图33C是沿着在图33A中所示的结构的线B-B所截取的横截面图。
图34A是其中形成存储器单元阵列的区域的平面图，图34B是沿着在图34A中所示的结构的线A-A所截取的横截面图，并且图34C是沿着在图34A中所示的结构的线B-B所截取的横截面图。
图35A是其中形成存储器单元阵列的区域的平面图，图35B是沿着在图35A中所示的结构的线A-A所截取的横截面图，并且图35C是沿着在图35A中所示的结构的线B-B所截取的横截面图。
图36A是其中形成存储器单元阵列的区域的平面图，图36B是沿着在图36A中所示的结构的线A-A所截取的横截面图，并且图36C是沿着在图36A中所示的结构的线B-B所截取的横截面图。
图37A是其中形成存储器单元阵列的区域的平面图，图37B是沿着在图37A中所示的结构的线A-A所截取的横截面图，并且图37C是沿着在图37A中所示的结构的线B-B所截取的横截面图。
图38A是其中形成存储器单元阵列的区域的平面图，图38B是沿着在图38A中所示的结构的线A-A所截取的横截面图，并且图38C是沿着在图38A中所示的结构的线B-B所截取的横截面图。
图39A是其中形成存储器单元阵列的区域的平面图，图39B是沿着在图39A中所示的结构的线A-A所截取的横截面图，并且图39C是沿着在图39A中所示的结构的线B-B所截取的横截面图。
图40对应于在图31中所示的第三实施例的半导体器件90的横截面。此外，在图32A、图33A、图34A、图35A、图36A、图37A、图38A和图39A中所示的沿着线A-A所截取的横截面对应于已经在前描述的在图31中所示的第三实施例的半导体器件90的横截面。
将参考图32A至32C、图33A至33C、图34A至34C、图35A至35C、图36A至36C、图37A至37C、图38A至38C、图39A至39C和图40来描述制造根据本发明的第三实施例的半导体器件90(具体地说，存储器单元91)的方法。
在图32A至32C中所示的处理中，执行已经在第一实施例中描述的从在图3A至3C中所示的处理至在图5A至5C中所示的处理的处理，以由此形成在图5A至5C中所示的结构。
接下来，使用与第一实施例的在图6A至6C中所示的处理相同的技术，在半导体衬底13的主表面13a上依序形成具有孔径26A的掩蔽绝缘膜26和第二元件隔离沟槽98(通过蚀刻半导体衬底13而形成)。第二元件隔离沟槽98的深度D6(距离半导体衬底13的主表面13a的深度)可以例如是150nm。
接下来，在图33A至33C中所示的处理中，以比半导体衬底13高的浓度向第二元件隔离沟槽98的底部98a中离子注入具有与半导体衬底13相同导电性类型的杂质，并且形成围绕第二元件隔离沟槽98的底部98A的第三杂质扩散区95。
具体地说，向第二元件隔离沟槽98的底部98a中离子注入作为p型杂质(具有与半导体衬底13相同的导电性类型的杂质)的硼(B)，以由此形成作为具有比半导体衬底13的p型杂质高的浓度的p型杂质扩散区的第三杂质扩散区95以围绕第二元件隔离沟槽98的底部98A。
如果半导体衬底13的p型杂质浓度是1E16原子/cm2，则第三杂质扩散区95的p型杂质浓度可以例如是1E19原子/cm2。
接下来，在图34A至34C中所示的处理中，使用与第一实施例的参考图6A至6C描述的方法相同的技术来形成第二元件隔离绝缘膜55，所述第二元件隔离绝缘膜55掩埋第二元件隔离沟槽98并且具有与掩蔽绝缘膜26的上表面26a齐平的上表面55a(参见图6A至6C)。
因此，形成第二元件隔离区93，所述第二元件隔离区93由第二元件隔离沟槽98和第二元件隔离绝缘膜55组成，并且将在图33A中所示的带形状有源区16分割为多个元件形成区R。
接下来，在图35A至35C中所示的处理中，使用与第一实施例的参考图7A至7C描述的方法相同的技术，在掩蔽绝缘膜26中依序形成沟槽状孔径26B和具有第一相对侧表面18a的两个栅极电极沟槽18。
在该情况下，栅极电极沟槽18的深度D3(距离半导体衬底13的主表面13a的深度)与第二元件隔离沟槽98实质上相同。如果第二元件隔离沟槽98的深度是150nm，则栅极电极沟槽18的深度D3可以例如是150nm。
接下来，在图36A至36C中所示的处理中，向栅极电极沟槽18的底部18c中离子注入具有与半导体衬底13(p型硅衬底)不同的导电性类型的n型杂质，以由此形成具有与第三杂质扩散区95相同深度的、作为第二杂质扩散区96的一部分的第一区101。
具体地说，在能量是100KeV并且剂量是1E14原子/cm2的条件下，向栅极电极沟槽18的底部18c中选择性地离子注入作为n型杂质(具有与作为半导体衬底13的p型硅衬底不同的导电性类型的杂质)的磷(P)，以由此形成与第三杂质扩散区95相同深度的第一区101。
在该情况下，第一区101尝试在向第二元件隔离区93的方向(横向方向)上伸展。然而，因为在第二元件隔离区93的底部93A中形成作为高浓度p型杂质扩散区的第三杂质扩散区95，所以第一区101未达到第二元件隔离区93。
由此，如图36B中所示的在第二元件隔离区93的底部93A和第一区101之间存在第三杂质扩散区95，并且第三杂质扩散区95用作电荷能够通过其移动的沟道。
接下来，在图37A至37C中所示的处理中，使用与第一实施例的参考图8A至8C描述的方法相同的技术来依序形成栅极绝缘膜21、栅极电极22和掩埋绝缘膜24(参见图8A至8C)。
在该情况下，因为使用第一区101来覆盖栅极电极沟槽18的底部18c上形成的栅极绝缘膜21，所以构成栅极电极沟槽18的底部18c的半导体衬底13不用作沟道。
接下来，在图38A至38C中所示的处理中，在能量是100KeV并且剂量是1E14原子/cm2的条件下，使用与第一实施例的参考图9A至9C描述的方法相同的技术来向在图37A至37C中所示的结构的整个上表面中离子注入作为n型杂质的磷(P)，以由此同时形成第一杂质扩散区28以及作为杂质扩散区71的一部分的第二区86(参考图9A至9C)。
接下来，在图39A至39C中所示的处理中，使用与第一实施例的在图10A至10C、图11A至11C和图12A至12C中所示的处理相同的技术，使用栅极绝缘膜21覆盖在两个栅极电极沟槽18的第二侧表面18b中形成的、位于两个栅极电极沟槽18之间的半导体衬底13的整个部分，并且形成接触第一区101的第一区85。
因此，形成由第一区85和第一区101组成的第二杂质扩散区96。
接下来，在图40中所示的处理中，执行与已经在第一实施例中描述的在图13至15中所示的处理相同的处理，以由此制造第三实施例的半导体器件90。
根据制造第三实施例的半导体器件的方法，在形成第二元件隔离绝缘膜55之前，以比半导体衬底13高的浓度向第二元件隔离沟槽98的底部98a中离子注入具有与半导体衬底13相同导电性类型的p型杂质，由此形成围绕第二元件隔离区93的底部93A的第三杂质扩散区95，然后，向栅极电极沟槽18的底部18c中选择性地离子注入具有与半导体衬底13不同的导电性类型的n型杂质，由此形成第一层叠区101(第二杂质扩散区96的一部分)。因此，可以在第二元件隔离区93的底部93A和第一区101之间形成用于释放在栅极电极22和第二元件隔离区93之间的半导体衬底13中累积的额外电荷的路径(用于释放位于从第三杂质扩散区95向下的半导体衬底13中的电荷的路径)。因此，可以独立和稳定地操作第一和第二晶体管19-1和19-2。
此外，形成第一区101，所述第一区101覆盖在两个栅极电极沟槽18的底部18c上形成的栅极绝缘膜21，并且被第三杂质扩散区95划分为元件形成区，然后在两个栅极电极沟槽18之间夹着的半导体衬底13的整个部分中形成达到从第二区86向下布置的第一区101的第二区86，由此形成由第一区101和第二区86组成的第二杂质扩散区96。因此，获得下述状态：其中，在与第一晶体管19-1电连接的下电极57中累积“L”，并且在与第一晶体管19-1电连接的下电极57中累积“H”。在这种状态中，当重复与第一晶体管19-1相对应的栅极电极22(字线)的通/断时，包含n型杂质的第一区101捕捉在第一晶体管19-1的沟道中感应的电子e-(未示出)。因此，可以抑制在第一晶体管19-1的沟道中感应的电子e-达到构成第二晶体管19-2的第二杂质扩散区96(漏极区)。
因此，可以抑制其中一个单元的累积状态由于另一个相邻单元的操作状态而改变的干扰缺陷的产生，使得不破坏由与第二晶体管19-2电连接的下电极57中累积的第一晶体管19-1的沟道中感应的电子e-导致的H信息，并且状态不改变为L状态。
此外，甚至在其中在被布置得彼此相邻的两个栅极电极22之间的间隔等于或小于50nm的DRAM中，也可以抑制干扰缺陷的产生。
此外，利用制造第三实施例的半导体器件90的方法，可以获得与第二实施例的半导体器件80的效果相同的效果。
虽然上面已经描述了本发明的优选实施例，但是本发明不限于这样的特定实施例，并且可以在不偏离在权利要求中限定的本发明的范围和精神的情况下进行各种修改和改变。
图41是示出可以被应用到根据本发明的第一至第三实施例的半导体器件的存储器单元阵列的布局的另一个示例的平面图。在图41中，向与在图1中所示的结构的组件相同的组件分配相同的附图标记。
上面已经描述的第一至第三实施例的半导体器件10、80和90可以被应用到其中在图41中所示的有源区16和位线34具有Z字形状的布局。
如在此使用的，下面的方向术语“向前、向后、上、向下、垂直、水平、下和横向”以及任何其他类似的方向术语指的是配备了本发明的设备的那些方向。因此，因此，应当相对于配备了本发明的设备来解释用于描述本发明的这些术语。
术语“被配置”用于描述装置的组件、部分或部件包括被构造和/或编程来执行期望的功能的硬件和/或软件。
此外，可以在一个或多个实施例中以任何适当的方式来组合特定特征、结构或特性。
此外，在权利要求中被表达为“装置加功能”的术语应当包括可以用于执行本发明的那个部件的功能的任何结构。
在此使用的诸如“实质上”、“大约”和“近似”的程度术语表示使得最终结果不显著地改变的修改术语的合理数量的偏离。例如，如果修改的术语的至少±5的偏离未否定它修改的词的含义，则这些术语可以被解释为包括修改的术语的至少±5的偏离。
显然，本发明不限于上面的实施例，而是可以在不偏离本发明的范围和精神的情况下被修改和改变。

Claims (28)

1.一种半导体器件，包括：
半导体衬底，所述半导体衬底具有第一栅极凹槽，所述第一栅极凹槽具有彼此面对的第一和第二侧壁；
第一栅极绝缘膜，所述第一栅极绝缘膜覆盖所述第一栅极凹槽的所述第一和第二侧壁；
第一栅极电极，所述第一栅极电极在所述第一栅极绝缘膜上，并且所述第一栅极电极在所述第一栅极凹槽的下部中；
第一掩埋绝缘膜，所述第一掩埋绝缘膜掩埋所述第一栅极凹槽，并且所述第一掩埋绝缘膜覆盖所述第一栅极电极；
第一扩散区，所述第一扩散区与所述第一栅极绝缘膜的第一上部相邻，所述第一上部在所述第一栅极凹槽的所述第一侧壁的上部上；以及，
第二扩散区，所述第二扩散区与所述第一栅极凹槽的整个所述第二侧壁的部分相接触。
2.根据权利要求1所述的半导体器件，其中，
所述半导体衬底进一步包括第二栅极凹槽，所述第二栅极凹槽具有彼此面对的第三和第四侧壁，以及，
其中，所述第二扩散区被设置在所述第一和第二栅极凹槽之间，所述第二扩散区与所述第一和第二栅极凹槽相邻。
3.根据权利要求2所述的半导体器件，其中，
所述第二扩散区完全填充在所述半导体衬底的所述第一和第二栅极凹槽之间的插入区。
4.根据权利要求3所述的半导体器件，进一步包括：
第二栅极绝缘膜，所述第二栅极绝缘膜覆盖所述第二栅极凹槽的所述第三和第四侧壁；
第二栅极电极，所述第二栅极电极在所述第二栅极绝缘膜上，并且所述第二栅极电极在所述第二栅极凹槽的上部中；以及，
第二掩埋绝缘膜，所述第二掩埋绝缘膜掩埋所述第二栅极凹槽，并且所述第二掩埋绝缘膜覆盖所述第二栅极电极。
5.根据权利要求4所述的半导体器件，其中，
所述第二扩散区具有比所述第一和第二栅极凹槽的底部低的底部部分。
6.根据权利要求4所述的半导体器件，其中，
所述第二扩散区包括彼此结合的第一和第二区，所述第一区与所述第一和第二栅极凹槽的底部相邻，并且，所述第二区完全填充在所述半导体衬底的所述第一和第二栅极凹槽之间的插入区。
7.根据权利要求6所述的半导体器件，其中，
所述第一和第二栅极凹槽在所述半导体衬底中的第一方向上延伸。
8.根据权利要求7所述的半导体器件，进一步包括：
在所述半导体衬底中的第一隔离区，所述第一隔离区在与所述第一方向交叉的第二方向上延伸，所述第一隔离区至少限定所述半导体衬底的有源区；以及
在所述半导体衬底中的第二隔离区，所述第二隔离区在所述第一方向上延伸，所述第二隔离区将至少所述有源区划分为多个器件形成区。
9.根据权利要求8所述的半导体器件，其中，
所述第二扩散区的所述第一区是层叠区，
所述第一和第二隔离区具有比所述第二扩散区的所述第一区的底部深的底部，所述第一和第二隔离区将所述第二扩散区的所述第一区划分为多个区。
10.根据权利要求8所述的半导体器件，其中，
所述第二隔离区具有与所述第一和第二栅极电极凹槽的底部实质上位于相同水平的底部。
11.根据权利要求10所述的半导体器件，进一步包括：
在所述第四区的底部周围的第三扩散区，所述第三扩散区与所述半导体衬底在导电性类型上相同，所述第三扩散区在杂质浓度上大于所述半导体衬底，所述第三扩散区接触所述第二扩散区的所述第一区。
12.根据权利要求8所述的半导体器件，其中，
所述第一隔离区包括第一绝缘膜，所述第一绝缘膜掩埋在所述半导体衬底中的在所述第二方向上延伸的第一隔离凹槽中。
13.根据权利要求8所述的半导体器件，其中，
所述第二隔离区包括第二绝缘膜，所述第二绝缘膜掩埋在所述半导体衬底中的在所述第一方向上延伸的第二隔离凹槽中。
14.根据权利要求1所述的半导体器件，进一步包括：
位线，所述位线与所述第二扩散区电耦合，所述位线在与所述栅极电极的延伸方向交叉的方向上延伸。
15.根据权利要求1所述的半导体器件，进一步包括：
层间绝缘膜，所述层间绝缘膜在所述第一掩埋绝缘膜上方；
接触插塞，所述接触插塞与所述第一扩散区相接触，所述接触插塞在所述第一掩埋绝缘膜和所述层间绝缘膜中；
接触衬垫，所述接触衬垫在所述层间绝缘膜的上方，所述接触衬垫与所述接触插塞的上表面相接触；以及
电容器，所述电容器与所述接触衬垫电耦合。
16.一种半导体器件，包括：
半导体衬底，所述半导体衬底至少具有在第一方向上延伸的有源区，所述半导体衬底具有第一和第二栅极电极凹槽；
第一和第二隔离区，所述第一和第二隔离区在所述半导体衬底中，所述第一和第二隔离区在第二方向上延伸，所述第一和第二隔离区越过至少所述有源区来延伸以将至少所述有源区划分为多个器件形成区；
第一和第二晶体管，所述第一和第二晶体管被设置在所述第一和第二隔离区之间，所述第一和第二晶体管在所述第一方向上对准并且彼此相邻，所述第一和第二晶体管分别具有第一和第二扩散区，所述第一和第二晶体管具有作为公共扩散区的第三扩散区，所述第三扩散区被设置在所述第一和第二栅极电极凹槽之间；
位线，所述位线与所述第三扩散区电耦合；
在所述第一和第二栅极电极凹槽中的第一和第二栅极绝缘膜；以及，
分别在所述第一和第二栅极绝缘膜上的第一和第二栅极电极，所述第一和第二栅极电极掩埋所述第一和第二栅极电极凹槽的下部，
其中，所述第一扩散区在所述半导体衬底中，所述第一扩散区被设置在所述第一隔离区和所述第一栅极电极凹槽之间，所述第一扩散区具有比所述第一栅极电极的顶部的水平高的第一底部，
其中，所述第二扩散区在所述半导体衬底中，所述第二扩散区被设置在所述第二隔离区和所述第二栅极电极凹槽之间，所述第二扩散区具有比所述第二栅极电极的顶部的水平高的第二底部，
所述第一栅极电极凹槽具有第一和第二侧表面以及第一底部，所述第一侧表面面对所述第一隔离区，所述第二侧表面与所述第三扩散区相邻，
所述第二栅极电极凹槽具有第三和第四侧表面以及第二底部，所述第三侧表面面对所述第二隔离区，所述第四侧表面与所述第三扩散区相邻，
所述第三扩散区完全填充在所述第一和第二栅极凹槽之间的所述半导体衬底的插入区，所述第三扩散区从所述半导体衬底的上表面延伸至所述第一和第二栅极电极凹槽的底部。
所述第一晶体管具有在所述第一扩散区和所述第三扩散区的底部之间的第一沟道区，以及
所述第二晶体管具有在所述第二扩散区和所述第三扩散区的底部之间的第二沟道区。
17.根据权利要求16所述的半导体器件，其中，
所述第一沟道区从所述第一扩散区的底部沿着所述第一栅极电极凹槽的第一侧表面延伸，并且所述第二沟道区从所述第二扩散区的底部沿着所述第二栅极电极凹槽的第三侧表面延伸。
18.根据权利要求16所述的半导体器件，其中，
所述第三扩散区包括彼此结合的第一和第二区，所述第一区完全在所述第一和第二栅极电极凹槽之间的插入区中从所述半导体衬底的上表面延伸至所述第一和第二栅极电极凹槽的底部之间的深部，所述第二区在所述第一和第二栅极电极凹槽的底部之间延伸，所述第二区接触所述第一和第二栅极电极凹槽的底部，所述第二区是较低的区域，
所述第一沟道区在所述第一扩散区的底部和所述第三扩散区的所述第二区之间延伸，以及，
所述第二沟道区在所述第二扩散区的底部和所述第三扩散区的所述第二区之间延伸。
19.根据权利要求18所述的半导体器件，其中，
所述第一和第二隔离区具有比所述第三扩散区的底部深的底部，并且
通过所述第一和第二隔离区将所述第三扩散区划分为多个扩散区。
20.根据权利要求18所述的半导体器件，进一步包括：
在所述第一和第二隔离区的底部周围的第四扩散区，所述第四扩散区与所述半导体衬底在导电性类型上相同，所述第四扩散区在杂质浓度上大于所述半导体衬底，所述第四扩散区接触所述第三扩散区的所述第二区。
21.一种用于形成半导体器件的方法，所述方法包括：
在半导体衬底中形成栅极电极凹槽，所述栅极电极凹槽具有彼此面对的第一和第二侧表面，所述栅极电极凹槽在第一方向上延伸；
在所述栅极电极凹槽的所述第一和第二侧表面上形成栅极绝缘膜；
形成掩埋所述栅极电极凹槽的栅极电极，所述栅极电极覆盖所述栅极绝缘膜；
在所述半导体衬底中形成第一杂质扩散区，所述第一杂质扩散区覆盖在所述第一侧表面上设置的所述栅极绝缘膜的顶部；以及
在所述半导体衬底中形成第二杂质扩散区，所述第二杂质扩散区覆盖在所述第二侧表面上设置的所述栅极绝缘膜的顶部。
22.根据权利要求21所述的方法，进一步包括：
在形成所述栅极电极凹槽之前，在所述半导体衬底中形成第一隔离凹槽，所述第一隔离凹槽在与所述第一方向交叉的第二方向上延伸；
形成第一隔离绝缘膜，所述第一隔离绝缘膜掩埋所述第一隔离凹槽，以形成限定有源区的第一隔离区；
在所述半导体衬底中形成第二隔离凹槽，所述第二隔离凹槽在所述第一方向上延伸；以及
形成第二隔离绝缘膜，所述第二隔离绝缘膜掩埋所述第二隔离凹槽，以形成第二隔离区，所述第二隔离区将所述有源区划分为多个器件形成区，
其中，形成所述栅极电极凹槽包括：将所述栅极电极凹槽形成为使得每个所述栅极电极凹槽被设置在所述第二隔离区之间，
其中，通过下述方式来形成所述第二扩散区：执行选择性离子注入，以将与所述半导体衬底不同导电性类型的杂质注入到在所述栅极电极凹槽之间的所述半导体衬底的部分中，以形成所述第二扩散区。
23.根据权利要求22所述的方法，其中，
所述第二扩散区被形成为具有比所述栅极电极凹槽的底部低的底部部分。
24.根据权利要求21所述的方法，进一步包括：
在形成所述栅极电极凹槽之前，在所述半导体衬底中形成凹槽，所述凹槽在与所述第一方向交叉的第二方向上延伸，所述凹槽具有与所述栅极电极凹槽相同的深度；
使得所述凹槽更深以形成所述第一隔离凹槽；
形成第一隔离绝缘膜，其掩埋所述第一隔离凹槽以形成限定有源区的第一隔离区；
在所述半导体衬底中形成第二隔离凹槽，所述第二隔离凹槽在所述第一方向上延伸；
形成第二隔离绝缘膜，其掩埋所述第二隔离凹槽以将所述有源区划分为多个器件隔离区；
在形成所述第一隔离绝缘膜之前，通过执行选择性离子注入以将与所述半导体衬底不同导电性类型的杂质注入到所述凹槽的所述底部中，在所述半导体衬底中以层的形式形成第一区；以及
通过执行选择性离子注入以将与所述半导体衬底不同导电性类型的杂质注入到在所述栅极电极凹槽之间的所述半导体衬底的部分中，在所述栅极电极凹槽之间并且与所述第一区相接触地来形成第二区，以形成所述第二扩散区，
其中，所述栅极电极凹槽被形成为使得由所述第一区来覆盖所述栅极电极凹槽的底部。
25.根据权利要求21所述的方法，进一步包括：
在形成所述栅极电极凹槽之前，在所述半导体衬底中形成第一隔离凹槽，所述第一隔离凹槽在与所述第一方向交叉的第二方向上延伸；
形成第一隔离绝缘膜，其掩埋所述第一隔离凹槽，以形成限定有源区的第一隔离区；
在所述半导体衬底中形成第二隔离凹槽，所述第二隔离凹槽在所述第一方向上延伸；
形成第二隔离绝缘膜，其掩埋所述第二隔离凹槽以将所述有源区划分为多个器件隔离区；
在形成所述第一隔离绝缘膜之前，通过执行选择性离子注入以将与所述半导体衬底不同导电性类型的杂质注入到所述凹槽的整个主表面中，在所述半导体衬底中以层的形式形成第一区；以及，
通过执行选择性离子注入以将与所述半导体衬底不同导电性类型的杂质注入到在所述栅极电极凹槽之间的所述半导体衬底的部分中，在所述栅极电极凹槽之间并且与所述第一区相接触地来形成第二区，以形成所述第二扩散区，
其中，所述栅极电极凹槽被形成为使得由所述第一区来覆盖所述栅极电极凹槽的底部。
26.根据权利要求21所述的方法，进一步包括：
在形成所述栅极电极凹槽之前，在所述半导体衬底中形成第一隔离凹槽，所述第一隔离凹槽在与所述第一方向交叉的第二方向上延伸；
形成第一隔离绝缘膜，其掩埋所述第一隔离凹槽，以形成限定有源区的第一隔离区；
在所述半导体衬底中形成第二隔离凹槽，所述第二隔离凹槽在所述第一方向上延伸，所述第二隔离凹槽具有与所述栅极电极凹槽相同的深度；
形成第二隔离绝缘膜，所述第二隔离绝缘膜掩埋所述第二隔离凹槽以将所述有源区划分为多个器件隔离区；
在形成所述第二隔离绝缘膜之前，通过以比所述半导体衬底高的杂质浓度使用与所述半导体衬底相同导电性类型的杂质执行离子注入，在所述第二隔离凹槽的底部周围形成第三扩散区；
在形成所述栅极电极之前，通过执行选择性离子注入以将与所述半导体衬底不同导电性类型的杂质注入到所述栅极电极凹槽的底部中，在所述半导体衬底中以层的形式形成第一区；以及，
通过执行选择性离子注入以将与所述半导体衬底不同导电性类型的杂质注入到在所述栅极电极凹槽之间的所述半导体衬底的部分中，在所述栅极电极凹槽之间并且与所述第一区相接触地形成第二区，以形成所述第二扩散区。
27.根据权利要求21所述的方法，进一步包括：
形成与所述第二扩散区电耦合的位线，所述位线在与所述栅极电极的延伸方向交叉的方向上延伸，所述位线在所述栅极电极凹槽之间的所述第二扩散区的上方延伸。
28.根据权利要求21所述的方法，进一步包括：
在所述掩埋绝缘膜的上方形成层间绝缘膜；
形成与所述第一扩散区接触的接触插塞，所述接触插塞在所述第一掩埋绝缘膜和所述层间绝缘膜中；
在所述层间绝缘膜的上方形成接触衬垫，所述接触衬垫接触所述接触插塞的上表面；以及，
形成与所述接触衬垫电耦合的电容器。
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