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CN102800694A - 半导体器件及形成该半导体器件的方法 - Google Patents

半导体器件及形成该半导体器件的方法 Download PDF

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CN102800694A
CN102800694A CN2012101671767A CN201210167176A CN102800694A CN 102800694 A CN102800694 A CN 102800694A CN 2012101671767 A CN2012101671767 A CN 2012101671767A CN 201210167176 A CN201210167176 A CN 201210167176A CN 102800694 A CN102800694 A CN 102800694A
Authority
CN
China
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diffusion region
gate trench
region
semiconductor device
semiconductor substrate
Prior art date
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Withdrawn
Application number
CN2012101671767A
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三笠典章
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Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
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Publication date
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Abstract

半导体器件及形成该半导体器件的方法。一种半导体器件，包括：半导体衬底，具有第一栅沟槽，所述第一栅沟槽具有彼此相对的第一侧和第二侧；第一扩散区，位于所述第一栅沟槽下方；第二扩散区，位于所述半导体衬底中，所述第二扩散区覆盖所述第一栅沟槽的所述第一侧的上部部分；以及第三扩散区，位于所述半导体衬底中。所述第三扩散区覆盖所述第一栅沟槽的所述第二侧。所述第三扩散区连接至所述第一扩散区。所述第三扩散区具有比所述第一栅沟槽的底部深的底部。所述第三扩散区的底部在水平高度上不同于所述第一扩散区的底部。

Description

半导体器件及形成该半导体器件的方法
技术领域
本发明总体上涉及一种半导体器件及形成该半导体器件的方法。
要求于2011年5月27日提交的日本专利申请No.2011-119360的优先权，该专利申请的内容通过参考并入本文中。
背景技术
近年来，诸如DRAM（动态随机访问存储器）的半导体器件的纳米尺度化在持续推进。结果，如果晶体管的栅长度变短，则会导致晶体管中的短沟道效应变得明显，亚阈值电流增加，且晶体管阈值电压（Vt）减小。
增大半导体衬底的杂质浓度以抑制晶体管阈值电压（Vt）的减小，将增大结漏电流。
由于该原因，所以在作为半导体器件的DRAM中的纳米尺度化的DRAM存储单元将使刷新特性劣化。
日本专利申请公开No.JPA 2006-339476和JPA 2007-081095公开了一种所谓的凹槽栅晶体管（凹陷沟道晶体管），其中栅电极被掩埋在形成于半导体衬底的前表面侧的凹槽中。
通过制作晶体管凹槽栅晶体管，可以物理地并且充分地获得有效的沟道长度（栅长度），从而能够获得具有最小工艺尺寸在60nm以下的纳米尺度化的单元的DRAM。
在日本专利申请公开No.JPA 2007-081095中，公开了一种DRAM，该DRAM具有：两个凹槽，形成为在半导体衬底中彼此邻近；栅电极，形成在每一个凹槽中，并在凹槽之间有中间栅绝缘膜；第一杂质扩散区，为两个栅电极共用，该第一杂质扩散区形成在半导体衬底的表面上并位于两个栅电极之间；以及第二杂质扩散区，形成在半导体衬底的表面上并位于两个栅电极的元件分离区侧上。
发明内容
在一个实施例中，半导体器件可包括，但不限于：半导体衬底，具有第一栅沟槽，所述第一栅沟槽具有彼此相对的第一侧和第二侧；第一扩散区，位于所述第一栅沟槽下方；第二扩散区，位于所述半导体衬底中，所述第二扩散区覆盖所述第一栅沟槽的所述第一侧的上部部分；以及第三扩散区，位于所述半导体衬底中。第三扩散区覆盖第一栅沟槽的第二侧。第三扩散区连接至第一扩散区。第三扩散区具有比第一栅沟槽的底部深的底部。第三扩散区的底部在水平高度上不同于第一扩散区的底部。
在另一个实施例中，半导体器件可包括，但不限于，半导体衬底、第一隔离区、第二隔离区、第一至第五扩散区。半导体衬底具有第一和第二栅沟槽。第一栅沟槽具有彼此相对的第一和第二侧。第二栅沟槽具有彼此相对的第三和第四侧。第一隔离区限定半导体衬底的有源区。第二隔离区限定有源区中的器件形成区。第一扩散区设置在第一栅沟槽下方。第二扩散区设置在第二栅沟槽下方。第三扩散区设置在半导体衬底下方。第三扩散区覆盖第一栅沟槽的第一侧的上部部分。第四扩散区设置在半导体衬底中。第四扩散区覆盖第二栅沟槽的第一侧的上部部分。第五扩散区设置在半导体衬底中。第五扩散区设置在第一和第二栅沟槽之间。第五扩散区覆盖第一和第二栅沟槽的第二侧。第五扩散区连接至第一和第二扩散区。第五扩散区具有比第一和第二栅沟槽的底部深的底部。第五扩散区的底部在水平高度上不同于第一和第二扩散区的底部。
在又一个实施例中，半导体器件可包括，但不限于，半导体衬底、第一扩散区、第二扩散区和沟道区。半导体衬底具有第一栅沟槽，所述第一栅沟槽具有彼此相对的第一和第二侧。第一扩散区设置在半导体衬底中。第一扩散区覆盖第一栅沟槽的第一侧的上部部分。第二扩散区设置在半导体衬底中。第二扩散区至少覆盖第一栅沟槽的第二侧和底部。沟道区沿着第一栅沟槽的第一侧延伸，并且位于第一和第二扩散区之间。
附图说明
从下面结合附图对某些优选实施例进行的描述，本发明的上述特征和优点将更为明显，其中：
图1是根据本发明一个或更多个实施例的半导体器件的存储单元阵列的部分平面图；
图2是根据本发明一个或更多个实施例的半导体器件的存储单元阵列的，沿着图1的A-A线截取的部分截面正视图；
图3是根据本发明一个或更多个实施例的半导体器件的存储单元阵列的，沿着图1的A-A线的延伸线截取的部分截面正视图；
图4是根据本发明的实施例的变型实施例的半导体器件的存储单元阵列的，沿着图1的A-A线截取的部分截面正视图；
图5A是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的步骤的部分平面图；
图5B是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的步骤的，沿着图5A的A-A线截取的部分截面正视图；
图5C是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的步骤的，沿着图5A的B-B线截取的部分截面正视图；
图6A是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的，在图5A、5B和5C的步骤之后的步骤的部分平面图；
图6B是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图5A、5B和5C的步骤之后的步骤的，沿着图6A的A-A线截取的部分截面正视图；
图6C是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图5A、5B和5C的步骤之后的步骤的，沿着图6A的B-B线截取的部分截面正视图；
图7A是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的，在图6A、6B和6C的步骤之后的步骤的部分平面图；
图7B是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图6A、6B和6C的步骤之后的步骤的，沿着图7A的A-A线截取的部分截面正视图；
图7C是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图6A、6B和6C的步骤之后的步骤的，沿着图7A的B-B线截取的部分截面正视图；
图8A是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的，在图7A、7B和7C的步骤之后的步骤的部分平面图；
图8B是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图7A、7B和7C的步骤之后的步骤的，沿着图8A的A-A线截取的部分截面正视图；
图8C是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图7A、7B和7C的步骤之后的步骤的，沿着图8A的B-B线截取的部分截面正视图；
图9A是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的，在图8A、8B和8C的步骤之后的步骤的部分平面图；
图9B是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图8A、8B和8C的步骤之后的步骤的，沿着图9A的A-A线截取的部分截面正视图；
图9C是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图8A、8B和8C的步骤之后的步骤的，沿着图9A的B-B线截取的部分截面正视图；
图10A是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的，在图9A、9B和9C的步骤之后的步骤的部分平面图；
图10B是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图9A、9B和9C的步骤之后的步骤的，沿着图10A的A-A线截取的部分截面正视图；
图10C是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图9A、9B和9C的步骤之后的步骤的，沿着图10A的B-B线截取的部分截面正视图；
图11A是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的，在图10A、10B和10C的步骤之后的步骤的部分平面图；
图11B是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图10A、10B和10C的步骤之后的步骤的，沿着图10A的A-A线截取的部分截面正视图；
图11C是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图10A、10B和10C的步骤之后的步骤的，沿着图10A的B-B线截取的部分截面正视图；
图12A是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的，在图11A、11B和11C的步骤之后的步骤的部分平面图；
图12B是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图11A、11B和11C的步骤之后的步骤的，沿着图12A的A-A线截取的部分截面正视图；
图12C是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图11A、11B和11C的步骤之后的步骤的，沿着图12A的B-B线截取的部分截面正视图；
图13A是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的，在图12A、12B和12C的步骤之后的步骤的部分平面图；
图13B是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图12A、12B和12C的步骤之后的步骤的，沿着图13A的A-A线截取的部分截面正视图；
图13C是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图12A、12B和12C的步骤之后的步骤的，沿着图13A的B-B线截取的部分截面正视图；
图14A是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的，在图13A、13B和13C的步骤之后的步骤的部分平面图；
图14B是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图13A、13B和13C的步骤之后的步骤的，沿着图14A的A-A线截取的部分截面正视图；
图14C是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图13A、13B和13C的步骤之后的步骤的，沿着图14A的B-B线截取的部分截面正视图；
图15A是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的，在图14A、14B和14C的步骤之后的步骤的部分平面图；
图15B是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图14A、14B和14C的步骤之后的步骤的，沿着图15A的A-A线截取的部分截面正视图；
图15C是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图14A、14B和14C的步骤之后的步骤的，沿着图15A的B-B线截取的部分截面正视图；
图16是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图15A、15B和15C的步骤之后的步骤的，沿与图2相同的截断线截取的部分截面正视图；
图17是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图16的步骤之后的步骤的，沿与图2相同的截断线截取的部分截面正视图；
图18是根据本发明一个或更多个实施例的形成图1、2和3的半导体器件的方法中所包含的在图17的步骤之后的步骤的，沿与图2相同的截断线截取的部分截面正视图；
图19是根据本发明其他实施例的半导体器件的存储单元阵列的部分截面正视图；
图20是根据本发明进一步修改的实施例的半导体器件的存储单元阵列的部分截面正视图；
图21A是根据本发明其他实施例的形成图20的半导体器件的方法中所包含的步骤的部分平面图；
图21B是根据本发明其他实施例的形成图20的半导体器件的方法中所包含的步骤的，沿着图21A的A-A线截取的部分截面正视图；
图21C是根据本发明其他实施例的形成图20的半导体器件的方法中所包含的步骤的，沿着图21A的B-B线截取的部分截面正视图；
图22A是根据本发明其他实施例的形成图20的半导体器件的方法中所包含的，在图21A、21B和1C的步骤之后的步骤的部分平面图；
图22B是根据本发明一个或更多个实施例的形成图20的半导体器件的方法中所包含的在图21A、21B和1C的步骤之后的步骤的，沿着图22A的A-A线截取的部分截面正视图；
图22C是根据本发明其他实施例的形成图20的半导体器件的方法中所包含的在图21A、21B和1C的步骤之后的步骤的，沿着图22A的B-B线截取的部分截面正视图；
图23A是根据本发明其他实施例的形成图20的半导体器件的方法中所包含的，在图22A、22B和22C的步骤之后的步骤的部分平面图；
图23B是根据本发明其他实施例的形成图20的半导体器件的方法中所包含的在图22A、22B和22C的步骤之后的步骤的，沿着图23A的A-A线截取的部分截面正视图；
图23C是根据本发明其他实施例的形成图20的半导体器件的方法中所包含的在图22A、22B和22C的步骤之后的步骤的，沿着图23A的B-B线截取的部分截面正视图；
图24是根据本发明其他实施例的形成图20的半导体器件的方法中所包含的在图23A、23B和23C的步骤之后的步骤的，沿与图19相同的截断线截取的部分截面正视图；
图25是适用于根据本发明实施例的半导体器件的存储单元阵列的另一个布局的部分平面图；
图26是根据现有技术的半导体器件的存储单元阵列的部分平面图；以及
图27是根据现有技术的半导体器件的存储单元阵列的，沿着图26的Z-Z线截取的部分截面正视图。
具体实施方式
在描述本发明的实施例之前，将参照图26和27详细说明现有技术，以便于理解本发明的实施例。
在诸如在日本专利申请公开No.JPA 2006-339476和JPA2007-081095中公开的具有凹槽栅晶体管的DRAM中，上述晶体管的沟道区形成在凹槽的三个表面上，这些表面为两个侧表面和底表面。
发明人意识到，随着在具有上述构成的晶体管的纳米尺度化方面进一步的推进，可能无法获得电流充足的晶体管，从而使正常的DRAM操作困难。如上所述，这是由于晶体管的沟道区形成在凹槽的三个表面上使沟道电阻增大而导致的。
如果凹槽栅放置间距变窄，则当特定的晶体管被操作时，该特定的晶体管的操作状态与另一个相邻的晶体管彼此干扰，从而使得难以独立地操作晶体管。
同样鉴于该技术问题，认为将沟道区形成在相邻的凹槽栅之间具有不利影响。
在凹槽栅晶体管中，因为栅电极形成为向上突出而超过半导体衬底的表面，突出的栅电极自身使将要在后续工艺中形成的位线和电容器难以形成，从而使DRAM的制造变得非常困难。
因此，期望一种半导体器件及制造该半导体器件的方法，即使在DRAM具有使用凹槽的晶体管的情况下，也不仅获得电流充足的晶体管，而且还避免相邻的晶体管之间的操作干扰，并解决制造困难的问题。
下面将在本文中参照例示的实施例来描述本发明的实施例。本领域技术人员将认识到，利用本发明实施例的教导能够实现很多替代实施例，并且本发明不限于出于解释性目的而例示的实施例。
在一个实施例中，半导体器件可包括，但不限于：半导体衬底，具有第一栅沟槽，所述第一栅沟槽具有彼此相对的第一侧和第二侧；第一扩散区，位于第一栅沟槽下方；第二扩散区，位于半导体衬底中，所述第二扩散区覆盖第一栅沟槽的第一侧的上部部分；以及第三扩散区，位于半导体衬底中。第三扩散区覆盖第一栅沟槽的第二侧。第三扩散区连接至第一扩散区。第三扩散区具有比第一栅沟槽的底部深的底部。第三扩散区的底部在水平高度上不同于第一扩散区的底部。
在一些情况下，第一扩散区的底部比第三扩散区的底部深。
在一些情况下，第一扩散区的底部比第三扩散区的底部浅。
在一些情况下，第一扩散区包括沿着第一栅沟槽的下部部分延伸的第一侧扩散部分，所述第一侧扩散部分与第二扩散区分离。
在一些情况下，半导体器件可进一步包括，但不限于，第一栅绝缘体、第一栅电极和第一掩埋绝缘体。第一栅绝缘体覆盖第一栅沟槽的内侧表面。第一栅电极设置在第一栅沟槽的下部部分中以及第一栅绝缘体上。第一掩埋绝缘体设置在第一栅沟槽的上部部分中。第一掩埋绝缘体位于第一栅沟槽之上。
在一些情况下，半导体衬底具有第二栅沟槽。第三扩散区设置在第一栅沟槽和第二栅沟槽之间。
在一些情况下，半导体器件可进一步包括，但不限于：第四扩散区，位于第二栅沟槽下方；以及第五扩散区，位于半导体衬底中。第五扩散区覆盖第二栅沟槽的第一侧的上部部分。第三扩散区覆盖第二栅沟槽的第二侧。第三扩散区连接至第四扩散区。第三扩散区的底部比第二栅沟槽的底部深。第三扩散区的底部在水平高度上不同于第四扩散区的底部。
在一些情况下，第四扩散区的底部比第三扩散区的底部深。
在一些情况下，第四扩散区的底部比第三扩散区的底部浅。
在一些情况下，第四扩散区包括沿着第二栅沟槽的第一侧的下部部分延伸的第二侧扩散部分，所述第二侧扩散部分与第五扩散区分离。
在一些情况下，半导体器件可进一步包括，但不限于：第二栅绝缘体，覆盖第二栅沟槽的内侧表面；第二栅电极，位于第二栅沟槽的下部部分中以及第二栅绝缘体上；以及第二掩埋绝缘体，位于第二栅沟槽的上部部分中，所述第二掩埋绝缘体位于第二栅沟槽之上。
在一些情况下，半导体器件可进一步包括，但不限于：第一隔离区，位于半导体衬底中，所述第一隔离区限定有源区；以及第二隔离区，位于半导体衬底中，所述第二隔离区限定位于有源区中的器件形成区。
在一些情况下，第一扩散区和第三扩散区的底部比第一隔离区和第二隔离区的底部浅。
在一些情况下，第一隔离区和第二隔离区包括，但不限于掩埋在半导体衬底中的第一隔离沟槽和第二隔离沟槽中的绝缘体。
在一些情况下，第一隔离区和第二隔离区可包括，但不限于：绝缘体，该绝缘体被掩埋在半导体衬底中的第一隔离沟槽和第二隔离沟槽中；绝缘层，覆盖第一隔离沟槽和第二隔离沟槽的上部部分的内侧表面；以及导体，位于绝缘层上并且被掩埋在第一隔离沟槽和第二隔离沟槽的上部部分中。
在一些情况下，半导体器件可进一步包括，但不限于：位线，该位线连接至第三扩散区；接触插栓，该接触插栓连接至第二扩散区；以及电容器，该电容器连接至接触插栓。
在另一个实施例中，半导体器件可包括，但不限于，半导体衬底、第一隔离区、第二隔离区、第一扩散区至第五扩散区。半导体衬底具有第一栅沟槽和第二栅沟槽。第一栅沟槽具有彼此相对的第一侧和第二侧。第二栅沟槽具有彼此相对的第三侧和第四侧。第一隔离区限定半导体衬底的有源区。第二隔离区限定位于有源区中的器件形成区。第一扩散区设置在第一栅沟槽下方。第二扩散区设置在第二栅沟槽下方。第三扩散区设置在半导体衬底下方。第三扩散区覆盖第一栅沟槽的第一侧的上部部分。第四扩散区设置在半导体衬底中。第四扩散区覆盖第二栅沟槽的第一侧的上部部分。第五扩散区设置在半导体衬底中。第五扩散区设置在第一栅沟槽和第二栅沟槽之间。第五扩散区覆盖第一栅沟槽和第二栅沟槽的第二侧。第五扩散区连接至第一扩散区和第二扩散区。第五扩散区具有比第一和第二栅沟槽的底部深的底部。第五扩散区的底部在水平高度上不同于第一和第二扩散区的底部。
在又一个实施例中，半导体器件可包括，但不限于，半导体衬底、第一扩散区、第二扩散区和沟道区。半导体衬底具有第一栅沟槽，所述第一栅沟槽具有彼此相对的第一侧和第二侧。第一扩散区设置在半导体衬底中。第一扩散区覆盖第一栅沟槽的第一侧的上部部分。第二扩散区设置在半导体衬底中。第二扩散区至少覆盖第一栅沟槽的第二侧和底部。沟道区沿着第一栅沟槽的第一侧延伸，并且位于第一扩散区和第二扩散区之间。
在一些情况下，第二扩散区包括沿着第一栅沟槽的第一侧的下部部分延伸的第一侧扩散部分。第一侧扩散部分与第二扩散区分离。
在一些情况下，半导体衬底具有第二栅沟槽，所述第二栅沟槽具有彼此相对的第三侧和第四侧。第二扩散区设置在第一栅沟槽和第二栅沟槽之间，并且第二扩散区覆盖第二栅沟槽的第二侧和底部。
根据本实施例的半导体器件，通过具有提供在栅电极凹槽的底部部分处的第一杂质扩散区、提供在半导体上以便覆盖设置在第一侧表面上的栅绝缘膜的上部部分的第二杂质扩散区、以及接合到第一杂质扩散区并提供在半导体衬底上以便至少覆盖设置在第二侧表面上的栅绝缘膜的第三杂质扩散区，而仅在位于第一杂质扩散区和第二杂质扩散区之间的第一侧表面上形成沟道区，使得与其中沟道区形成在作为栅电极凹槽的底表面和相对的侧表面的三个表面上的常规半导体器件相比，可以减小沟道电阻。通过这样做，可以获得电流充足的晶体管。
同样，通过在栅电极凹槽的第二侧表面侧上设置另一个栅电极凹槽并且在该栅电极凹槽附近设置另一个晶体管，在栅电极凹槽之间不形成沟道区。通过这样做，当栅电极凹槽的放置间距变窄时，因为晶体管的操作状态与和该晶体管相邻的另一个晶体管的操作状态不存在干扰，所以可以独立地操作晶体管中的每一个晶体管。
通过提供设置为掩埋栅电极凹槽的下部部分并在其之间有中间栅绝缘膜的栅电极、并且提供设置为掩埋栅电极凹槽以覆盖栅电极的上表面的掩埋绝缘膜，而在半导体衬底的表面上方不存在栅电极的突起。通过这样做，在其中半导体器件为例如DRAM的情况下，因为有利于在后续的工艺步骤中形成位线和电容器，所以易于制造半导体器件。
实施例：
发明人新近意识到，随着DRAM中存储单元的纳米尺度化推进，作为提供在一个有源区中的两个相邻单元之间的间隔（spacing）缩小的结果，在其中一个单元存储数据“0”而另一个单元存储数据“1”并且对存储数据“0”的单元进行重复连续访问的情况下，存储在数据“1”单元中的数据被相邻单元之间的扰动故障（下文中简称为“扰动故障”）毁坏。该扰动故障可能是半导体器件的可靠性损失的原因。
图26是示出常规DRAM布局的示例的平面图，且图27是图26中所示的DRAM沿线Z-Z的截面图。
参照图26和图27，将描述发明人关于上述扰动故障的心得。
参照图26，多个有源区302以规则的方式布置在半导体衬底301的表面上。每个有源区302均被元件分离区303所围绕，其中用绝缘膜掩埋形成在半导体衬底301的表面中的凹槽。在Y方向上延伸的多个字线WL设置在与有源区302交叉的Y方向上。
参照图27，经由中间栅绝缘膜305通过掩埋在凹槽中来形成字线WL1和WL2，凹槽横跨在半导体衬底301的表面中的多个有源区302和元件分离区303。
帽盖绝缘膜306被掩埋至字线WL1和WL2的上表面处的凹槽中。两个字线WL1和WL2被提供为与一个有源区302交叉。
两个字线WL1和WL2构成两个对应的晶体管Tr1和Tr2的栅电极。除由字线WL1制成的栅电极之外，晶体管Tr1还由漏扩散层307和源扩散层308构成。
除由字线WL2制成的栅电极之外，晶体管Tr2还由漏扩散层312和源扩散层308构成。源扩散层308为晶体管Tr1和Tr2所共用，并在位线接触311处连接至位线BL。
每个漏扩散层307和312均经由形成在层间绝缘膜309中的中间接触插栓310而分别连接至下部电极313和314（存储节点）。
每个下部电极313和314与未示出的电容器绝缘膜和上部电极一起形成电容元件316和317。半导体衬底301的与用字线掩埋的凹槽的底表面和两个相对侧表面相对的表面是晶体管Tr1和Tr2的沟道。
例如，在形成晶体管Tr1的沟道的字线WL1处于接通（on）状态的情况下，如果向位线319施加低电平电势，则下部电极313改变至低电平，在此之后，通过将字线WL1置于断开（off）状态，而将低（数据“0”）信息存储在下部电极313处。
如果，例如在形成晶体管Tr2的沟道的字线WL2处于接通（on）状态的情况下，如果向位线319施加高电平电势，则下部电极314改变至高电平，在此之后，通过将字线WL2置于断开（off）状态，而将高（数据“1”）信息存储在下部电极314处。
基于这些操作状态，形成其中下部电极313存储低（信息）而下部电极314存储高（信息）的条件。在此状态下，重复进行对应于低侧下部电极313的字线WL1的接通和断开（对应于使用同一字线WL1的另一个有源区的单元操作）。
结果，晶体管Tr1的沟道中所感生的电子e-到达相邻的漏扩散层312，从而毁坏存储在下部电极314的高信息，并将下部电极314的状态改变至低。
即是说，出现其中“1”数据改变至“0”数据的故障模式。该故障依赖于字线WL1的接通/断开操作的次数，例如，当重复接通/断开操作10,000次时，多个单元中的一个单元被毁坏，这以100,000个操作10次的单元毁坏频率发生。
虽然相邻的单元应当独立地维持它们的各自的信息，但是当扰动故障发生时，存在这样的问题，即，一个相邻的单元的操作状态引起另一个单元中的存储状态发生改变，半导体器件（DRAM）的正常操作被阻碍且其可靠性丧失。
在大的单元尺寸的情况下，即，当由最小工艺尺寸F控制的字线WL1和字线WL2之间的间隔L如图26所示为70nm时，该扰动故障不存在问题。
然而，随着存储单元的缩小，当字线WL1和字线WL2之间的间隔变得小于50nm时，该问题变得显著。当间隔变得更小时，该问题成为更大的问题。
以下将参照附图描述本发明所应用的实施例。下面描述中所用的附图用于描述本发明实施例的构成的目的，其中示出的各种部件的大小、厚度、尺寸等可不同于实际半导体器件中的尺寸关系。第一实施例：
图1是被提供在根据本发明第一实施例的半导体器件中的存储单元阵列的简化平面图，且图2是图1所示存储单元阵列沿线A-A的截面图。
图1和图2中，给出DRAM作为根据第一实施例的半导体器件10的示例。图1示出DRAM中存储单元阵列的布局的示例。
图1中，X方向表示位线34的延伸方向，且Y方向表示栅电极22、第二元件分离区17的延伸方向（第一方向），Y方向与X方向垂直。
图1中，为了便于描述存储单元阵列11中的构成元件，仅示出半导体衬底13、第一元件分离区14、有源区16、第二元件分离区17、栅电极凹槽18、栅电极22、位线34、电容器接触插栓42、电容器接触插栓44和多个元件形成区R，并从图中省略存储单元阵列11的其他构成元件。
图2中，以示意性形式示出了实际上在图1所示的X方向上延伸的位线34，并且图2中，与图1所示半导体器件10中的构成元件相同的构成元件用相同的附图标记表示。
根据第一实施例的半导体器件10具有其中形成有图1和图2所示的存储单元阵列11的存储单元区、以及设置在存储单元区的外围的未示出的外围电路区（其中形成有外围电路的区域）。
参照图1和图2，被提供在根据第一实施例的半导体器件10中的存储单元阵列11具有半导体衬底13、第一元件分离区14、具有多个元件形成区R的有源区16、第二元件分离区17、栅电极凹槽18、第一和第二晶体管19-1和19-2、栅绝缘膜21、作为掩埋的栅电极的栅电极22、掩埋绝缘膜24、掩模绝缘膜26、第一杂质扩散区27、第二杂质扩散区28、第三杂质扩散区29、开口部32、位线接触插栓33、位线34、帽盖绝缘膜36、侧壁膜37、层间绝缘膜38、接触孔41、电容器接触插栓42、电容器接触焊垫44、氮化硅膜46和电容器48。
参照图1和图2，半导体衬底13为片状衬底。可以使用p型单晶硅衬底作为半导体衬底13。在此情况下，可以使半导体衬底13的p型杂质浓度例如为1×1016原子/cm2。
参照图1，第一元件分离区14具有第一元件分离凹槽51和第一元件分离绝缘膜52。第一元件分离凹槽51形成在半导体衬底13上，以便在相对于图1所示的X方向倾斜规定角度的方向（第二方向）上延伸。多个第一元件分离凹槽51以规定间隔形成在图1所示的Y方向上。可以使第一元件分离凹槽51的深度例如为250nm。
第一元件分离绝缘膜52设置为掩埋第一元件分离凹槽51。虽然其未被图示出，但使第一元件分离绝缘膜52的上表面与半导体衬底13的表面13a齐平。例如，可以使用氧化硅膜（SiO2膜）作为第一元件分离绝缘膜52。
具有上述构成的第一元件分离区14分割在第二方向上延伸成带状的有源区16。每个有源区16均具有多个元件形成区R。
参照图1和图2，第二元件分离区17具有第二元件分离凹槽54和第二元件分离绝缘膜55。第二元件分离凹槽54形成在半导体衬底13上，以便在图1所示的Y方向（第一方向）上延伸。通过这样做，第二元件分离凹槽54切割第一元件分离区14的部分。第二元件分离凹槽54形成为夹着两个栅电极22，栅电极22设置为彼此相邻。
每个栅电极22均构成存储单元字线。即是说，在本实施例中的单元阵列中，在Y方向延伸的一个第二元件分离区17和两个栅电极22（字线）形成一对，这些重复地设置在X方向上。
可以使第二元件分离凹槽54的深度例如为250nm。
第二元件分离绝缘膜55设置为掩埋第二元件分离凹槽54和形成在掩模绝缘膜26中的开口部26A。使第二元件分离绝缘膜55的上表面55a与掩模绝缘膜26的上表面26a齐平。例如，可以使用氧化硅膜（SiO2膜）作为第二元件分离绝缘膜55。
具有上述构成的第二元件分离区17分割在第二方向上的多个元件形成区R。
以此方式，通过在形成于半导体衬底13中的第一元件分离凹槽51中提供构成为掩埋第一元件分离绝缘膜52的第一元件分离区14、以及在形成于半导体衬底13中的第二元件分离凹槽54中提供构成为掩埋第二元件分离绝缘膜55的第二元件分离区17以将有源区16分割成多个元件形成区R，与其中在带有中间栅绝缘膜21的第二元件分离凹槽54中提供被施加负电势的虚设栅电极（dummy gate electrode）（未示出）以分割多个元件形成区R的情况相比，因为不存在虚设栅电极的电势对第一和第二晶体管19-1和19-2的不利影响，所以不仅能够容易地导通第一和第二晶体管19-1和19-2，而且还能够改进存储单元阵列11的数据保持特性。
参照图1和图2，两个栅电极凹槽18被提供在半导体衬底13中，以在两个第二元件分离区17之间在Y方向上延伸。栅电极凹槽18被由底表面18c以及相对的第一和第二侧表面18a和18b构成的内表面所分割。两个栅电极凹槽18设置为使得两个栅电极凹槽的第二侧表面18b彼此相对。
栅电极凹槽18构成为具有比第一和第二元件分离凹槽51和54的深度（第一和第二元件分离区14和17的深度）浅的深度。在其中第一和第二元件分离凹槽51和54的深度为250nm的情况下，可以使栅电极凹槽18的深度例如为150nm。
参照图2，第一和第二晶体管19-1和19-2为凹槽栅晶体管，该晶体管具有栅绝缘膜21、栅电极22、掩埋绝缘膜24、第一杂质扩散区27、第二杂质扩散区28和第三杂质扩散区29。
如图2所示，第一和第二晶体管19-1和19-2设置为彼此相邻。第三杂质扩散区29用作为第一和第二晶体管19-1和19-2所共用的杂质扩散区（在图2所示的构成的情况下为漏区）。
即是说，第一晶体管19-1的栅电极凹槽18的第二侧表面18b和第二晶体管19-2的栅电极凹槽18的第二侧表面18b构成为彼此相对，并在两个第二侧表面18b之间有第三杂质扩散区29。
图3是图1所示的存储单元阵列沿线A-A的方向的截面图。图3中，仅示出图1所示的存储单元阵列的构成元件中用于描述所必需的部分。图3中，与图1和图2所示的结构中的构成元件相同的构成元件用相同的附图标记表示。
参照图1和图3，多个元件形成区R在第二方向上被第二元件分离区17分离。
通过这样做，形成在元件形成区R中的第一和第二晶体管19-1和19-2在第二方向上通过第二元件分离区17而与形成在设置在与上述元件形成区R相邻的位置处的另一个元件形成区R中的第一和第二晶体管19-1和19-2分离。
参照图2，栅绝缘膜21被提供为覆盖每个栅电极凹槽18的第一和第二侧表面18a和18b以及栅电极凹槽18的底表面18c。可以使用单层氧化硅膜（SiO2膜）、氮氧化硅膜（SiON膜）、层叠的氧化硅膜（SiO2膜）或者在氧化硅膜（SiO2膜）之上层叠氮化硅膜（SiN膜）而形成的层叠膜等作为栅绝缘膜21。
在使用单层氧化硅膜（SiO2膜）作为栅绝缘膜21的情况下，可以使栅绝缘膜21的厚度例如为6nm。
参照图2，栅电极22设置为掩埋栅电极凹槽18的下部部分，并在栅电极22之间有中间栅绝缘膜21。通过这样做，栅电极22的上表面22a设置在低于半导体衬底13的表面13a的位置处。可以使栅电极22具有例如由氮化钛膜和钨膜相继层叠而形成的层叠结构。
参照图2，掩埋绝缘膜24设置为覆盖栅电极22的上表面22a并掩埋其中形成有栅绝缘膜21的栅电极凹槽18。
掩埋绝缘膜24的上部部分突出超过半导体衬底13的表面13a，并使该突出部分的上表面24a与掩模绝缘膜26的上表面26a齐平。可以使用氧化硅（SiO2膜）作为掩埋绝缘膜24。
参照图2，掩模绝缘膜26被提供在第二杂质扩散区28的上表面28a上。掩模绝缘膜26具有开口部26A，该开口部26A以凹槽形状形成在第二元件分离凹槽54中。当通过各向异性蚀刻在半导体衬底13中形成第二元件分离凹槽54时，掩模绝缘膜26用作蚀刻掩模。使用氮化硅膜作为掩模绝缘膜26，在此情况下，可以使掩模绝缘膜26的厚度例如为50nm。
参照图2，第一杂质扩散区27被提供在每个栅电极凹槽18的底部部分中。
第一杂质扩散区27是通过将n型杂质注入到两个栅电极凹槽18的底表面18c中而形成的区域，该n型杂质具有不同于半导体衬底13（p型硅衬底）的导电类型。第一杂质扩散区27覆盖形成在两个栅电极凹槽18的底表面18c上的栅绝缘膜21。
两个第一杂质扩散区27的底部部分27A接合至第三杂质扩散区29的底部部分29A。第一杂质扩散区27的底部部分27A从第三杂质扩散区29的底部部分29A向半导体衬底13的后表面13b侧突出更多。
通过这样做，在第一杂质扩散区27的底部部分27A和第三杂质扩散区29的底部部分29A之间提供台阶56。可以使以第三杂质扩散区29的底部部分29A为基准的第一杂质扩散区27的底部部分27A的突出量例如为30nm。
具有如上构成的两个第一杂质扩散区27和第三杂质扩散区29一起用作第一和第二晶体管19-1和19-2所共用的源区/漏区（具体而言，在图2所示的本实施例的结构的情况下为漏区）。
第一杂质扩散区27设置在与第二杂质扩散区28间隔开（具体而言，在图2的情况下为向下隔开）的位置处，并且不接合至第二杂质扩散区28。
提供在第一侧表面18a上的栅绝缘膜21露出在第一杂质扩散区27和第二杂质扩散区28之间。第一侧表面18a的从第一和第二杂质扩散区27和28露出的部分用作第一和第二晶体管19-1和19-2的沟道区。
参照图2，第二杂质扩散区28在第一侧表面18a侧的位置处被提供在半导体衬底13中，以便覆盖形成在栅电极凹槽18的第一侧表面18a上的栅绝缘膜21的上部部分21A。
即是说，该构成是这样的构成，其中，第一晶体管19-1的栅电极凹槽18的第一侧表面18a和第二晶体管19-2的栅电极凹槽18的第一侧表面18a与第二元件分离凹槽54的侧表面相对，并且半导体衬底13介于第一侧表面18a和第二元件分离凹槽54的侧表面之间。
因此，第二杂质扩散区28提供为包括夹在第一侧表面18a和第二元件分离凹槽54之间的半导体衬底13的上表面13a，并且还覆盖形成在第一侧表面18a上的栅绝缘膜21的上部部分21A。
第二杂质扩散区28的底表面28b设置在比掩埋在栅电极凹槽18内部的栅电极22的上表面22a高的位置（在半导体衬底13的上表面13a侧的位置）处。所期望的是，在包括第二杂质扩散区28的底表面28b的水平直线和包括栅电极22的上表面22a的水平直线之间的距离在10nm内。
相对于第一和第二晶体管19-1和19-2的每个栅电极22提供第二杂质扩散区28。
第二杂质扩散区28是用作第一和第二晶体管19-1和19-2的源区/漏区（具体而言，在图2所示的本实施例的结构的情况下为漏区）的杂质扩散区。在p型硅衬底作为半导体衬底13的情况下，通过将n型杂质注入到半导体衬底13中来形成第二杂质扩散区28。
参照图2，第三杂质扩散区29提供在设置在两个栅电极凹槽18之间的半导体衬底13的整个部分上。通过这样做，第三杂质扩散区29设置为覆盖提供在栅电极凹槽18的第二侧表面18b上的整个栅绝缘膜21。在p型硅衬底作为半导体衬底13的情况下，通过将n型杂质注入到半导体衬底13中来形成第三杂质扩散区29。
如上所述，第三杂质扩散区29接合至第一杂质扩散区27的底部部分27A，并且与第一杂质扩散区27一起用作第一和第二晶体管19-1和19-2所共用的源区/漏区（具体而言，在图2所示的本实施例的结构的情况下为漏区）。
以此方式，通过将第一杂质扩散区27提供在设置为彼此相邻的两个栅电极凹槽18的底部部分上、将第二杂质扩散区28提供为覆盖设置在两个栅电极凹槽18的第一侧表面18a上的栅绝缘膜21的上部部分21A、将第三杂质扩散区29提供为覆盖设置在栅电极凹槽18的第二侧表面18b上的整个栅绝缘膜21并接合至第一杂质扩散区27、以及将台阶56提供在第一杂质扩散区27的底部部分27A和第三杂质扩散区29的底部部分29A之间，能够仅在半导体衬底13的与第一侧表面18a接触并位于第一杂质扩散区27和第二杂质扩散区28之间的部分中形成沟道区。
具体而言，在与第二侧表面18b接触的半导体衬底13（换用不同术语来说，是位于第一和第二晶体管19-1和19-2之间的半导体衬底13）以及与底部部分18c接触的半导体衬底13中不形成沟道区。
即是说，可以制作这样的构成，使得在构成栅电极凹槽18的三个表面中，仅使两个表面即一个侧表面（第一侧表面18a）和底表面（底表面18c）为沟道区，而另一个侧表面（第二侧表面18b）不为沟道区。
即是说，可以使其中当第一和第二晶体管19-1和19-2处于导通状态时有导通电流流动的沟道区比常规晶体管中的沟道区小。通过这样做，即使在纳米尺度化的存储单元中，也能够减小沟道电阻并增大导通电流。
而且，当第一和第二晶体管19-1和19-2中的一个工作时能够抑制导致另一个晶体管的误操作的不利影响。
因而，即使在其中半导体器件10纳米尺度化且栅电极22设置有窄放置间距的情况下，也能够使第一和第二晶体管19-1和19-2独立稳定地操作。
而且，通过具有提供在设置为彼此相邻的两个栅电极凹槽18的底部部分中的第一杂质扩散区27、以及提供为覆盖设置在两个栅电极凹槽18的第二侧表面18b上的整个栅绝缘膜21并且还接合至第一杂质扩散区27的第三杂质扩散区29，当建立其中低被存储在电连接至第一晶体管19-1的下部电极57中而高被存储在电连接至第二晶体管19-2的下部电极57中的条件、并且在此条件下如果重复对应于第一晶体管19-1的栅电极22（字线）的接通/断开时，因为在第一晶体管19-1的沟道中所感生的电子e-（未示出）被俘获在由n型杂质构成的第一和第三杂质扩散区27和29中，所以能够抑制在第一晶体管19-1的沟道中所感生的电子e-到达第二晶体管19-2的第二杂质扩散区28（漏区）。
通过这样做，因为在第一晶体管19-1的沟道中所感生的电子e-未通过将存储在电连接至第二晶体管19-2的下部电极57中的高信息改变至低状态而将高信息毁坏，所以能够抑制其中一个相邻的单元的操作状态改变另一个单元中所存储的状态的扰动故障的发生。
而且，即使在具有在设置为彼此相邻的栅电极22之间的间隔为50nm以下的DRAM中，也能够抑制上述扰动故障的发生。
参照图2，在从两个栅电极凹槽18突出的掩埋绝缘膜24之间形成有开口部32。开口部32形成为露出第三杂质扩散区29的上表面29a。
参照图2，位线接触插栓33提供为掩埋开口部32，并与位线34一体地构成。位线接触插栓33的下端部与第三杂质扩散区29的上表面29a接触。在其中位线34是由相继层叠多晶硅膜、氮化钛（TiN）膜和钨（W）膜而形成的层叠膜构成的情况下，位线接触插栓33可以由多晶硅膜构成。
参照图2，位线34提供在掩埋绝缘膜24的上表面24a上，并与位线接触插栓33一体地构成。通过这样做，位线34经由位线接触插栓33被电连接至第三杂质扩散区29。
用于位线34的材料可以是相继层叠多晶硅膜、氮化钛膜和钨膜或氮化钛膜等而形成的层叠膜。
参照图2，帽盖绝缘膜36提供为覆盖位线34的上表面。帽盖绝缘膜36，除保护位线34的上表面之外，当通过各向异性蚀刻（具体而言，干法蚀刻）对变成位线34的基体材料构图时还用作蚀刻掩模。可以使用相继层叠氮化硅膜（SiN膜）和氧化硅膜（SiO2膜）形成的层叠膜作为帽盖绝缘膜36。
参照图2，侧壁膜37提供为覆盖位线34的侧表面。侧壁膜37具有保护位线34的侧壁的作用。可以使用相继层叠氮化硅膜（SiN膜）和氧化硅膜（SiO2膜）形成的层叠膜作为侧壁膜37。
参照图2，层间绝缘膜38提供在掩模绝缘膜26的上表面26a上、以及第二元件分离绝缘膜55的上表面55a上。使层间绝缘膜38的上表面38a与帽盖绝缘膜36的上表面36a齐平。可以使用通过CVD（化学气相沉积）而形成的氧化硅膜（SiO2膜）或者通过SOG（玻璃上旋涂）而形成的绝缘膜（氧化硅膜（SiO2膜））作为层间绝缘膜38。
参照图2，接触孔41形成在掩埋绝缘膜24、掩模绝缘膜26和层间绝缘膜38中，以便露出第二杂质扩散区28的上表面28a的一部分。
参照图2，电容器接触插栓42提供为掩埋接触孔41。电容器接触插栓42的下部端部与第二杂质扩散区28的上表面28a的一部分接触。
通过这样做，电容器接触插栓42电连接至第二杂质扩散区28。使电容器接触插栓42的上表面42a与层间绝缘膜38的上表面38a齐平。电容器接触插栓42可以采用例如相继层叠氮化钛膜和氮化钨膜而形成的层叠膜的层叠结构。
参照图2，电容器接触焊垫44提供在层间绝缘膜38的上表面38a上，使得电容器接触焊垫44的一部分连接至电容器接触插栓42的上表面42a。构成电容器48的下部电极57连接在电容器接触焊垫44上。通过这样做，电容器接触焊垫44电连接至电容器接触插栓和下部电极57。
参照图1，电容器接触焊垫44为圆状，并且在Y方向上，相对于电容器接触插栓42而以Z字形曲折的（zig-zag）方式布置。这些电容器接触焊垫44在X方向上设置在相邻的位线之间。
即是说，电容器接触焊垫44设置为，使得电容器接触焊垫44的中心部设置在Y方向上每隔一个栅电极22上方，或者电容器接触焊垫44的中心部设置在Y方向上每隔一个栅电极22的侧表面上方，并且这些位置中的一个在Y方向以Z字形曲折布置重复。换言之，电容器接触焊垫44在Y方向上以Z字形曲折的方式布置。
参照图2，氮化硅膜39提供在第二层间绝缘膜33的上表面33a上，以便围绕电容器接触焊垫38的外围。
一个电容器48具有一个下部电极57、为多个下部电极57所共用的电容器绝缘膜58、以及上部电极，该上部电极为多个下部电极57共用。
下部电极57提供在电容器接触焊垫44上并连接至电容器接触焊垫44。下部电极57为冠状（crown-shaped）。
电容器绝缘膜58提供为覆盖多个下部电极57的从氮化硅膜46露出的表面和氮化硅膜46的上表面。
上部电极59提供为覆盖电容器绝缘膜58的表面。上部电极59提供为掩埋下部电极57的内侧，电容器绝缘膜58形成在下部电极57中，并且位于多个下部电极57之间。上部电极59的上表面59a设置为比多个下部电极57的上端部高。
如上所述构成的电容器48经由电容器接触焊垫44而电连接至第二杂质扩散区28。
还可提供覆盖上部电极59的上表面59a的层间绝缘膜（未示出）、提供在该层间绝缘膜内的接触插栓（未示出）以及连接至该接触插栓的互连。
根据第一实施例的半导体器件，通过将第一杂质扩散区27提供在设置为彼此相邻的两个栅电极凹槽18的底部部分上、将第二杂质扩散区28提供在半导体衬底13上以便覆盖设置在两个栅电极凹槽18的第一侧表面18a上的栅绝缘膜21的上部部分21A、将第三杂质扩散区29提供在半导体衬底13上以便覆盖设置在栅电极凹槽18的第二侧表面18b上的整个栅绝缘膜21并接合至第一杂质扩散区27、以及将台阶56提供在第一杂质扩散区27的底部部分27A和第三杂质扩散区29的底部部分29A之间，能够仅在半导体衬底13的与第一侧表面18a接触的部分中形成沟道区，其位于第一杂质扩散区27和第二杂质扩散区28之间。
由此，与其中沟道区形成在栅电极凹槽的三个表面（两个相对的侧表面和底表面）上的常规半导体器件相比，因为可以减小沟道电阻，所以能够获得电流充足的第一和第二晶体管19-1和19-2。
两个栅电极凹槽18提供在第三杂质扩散区29的两侧，以便夹着第三杂质扩散区29，并且第三杂质扩散区29也提供在从由第二侧表面18b夹着的半导体衬底13的上表面13a到达栅电极凹槽18的底表面18c的整个部分上，使得没有沟道形成在两个栅电极凹槽18之间。
通过这样做，在其中栅电极凹槽18的放置间距较窄的情况下，当操作第一和第二晶体管19-1和19-2中的一个时，因为其操作状态不会干扰另一个相邻的晶体管，所以能够独立地操作第一和第二晶体管19-1和19-2。
而且，通过具有提供在设置为彼此相邻的两个栅电极凹槽18的底部部分中的第一杂质扩散区27、以及提供在半导体衬底13中以便覆盖设置在两个栅电极凹槽18的第二侧表面18b上的整个栅绝缘膜21并且还接合至第一杂质扩散区27的第三杂质扩散区29，当建立其中低（信息）被存储在电连接至第一晶体管19-1的下部电极57中而高（信息）被存储在电连接至第二晶体刊19-2的下部电极57中的条件、并且在此条件下如果重复对应于第一晶体管19-1的栅电极22（字线）的接通/断开时，因为在第一晶体管19-1的沟道中所感生的电子e-（未示出）被俘获在由n型杂质构成的第一和第三杂质扩散区27和29中，所以能够抑制在第一晶体管19-1的沟道中所感生的电子e-到达第二晶体管19-2的第二杂质扩散区28（漏区）。
通过这样做，因为在第一晶体管19-1的沟道中所感生的电子e-未通过将存储在电连接至第二晶体管19-2的下部电极57中的高信息改变至低状态而将其改变，所以能够抑制其中一个相邻的单元的操作状态改变另一个单元中所存储的状态的扰动故障的发生。
而且，即使在具有在设置为彼此相邻的栅电极22之间的间隔为50nm以下的DRAM中，也能够抑制上述扰动故障的发生。
通过提供设置为掩埋栅电极凹槽18的下部部分的栅电极22并在栅电极凹槽18和栅电极22之间具有中间栅绝缘膜21、以及设置为掩埋栅电极凹槽18以覆盖栅电极22的上部部分22a的掩埋绝缘膜24，而在半导体衬底13的表面13a上方不存在栅电极22的突起。
通过这样做，在其中半导体器件为例如DRAM的情况下，如在第一实施例中，因为有利于在形成栅电极22的工艺步骤之后的工艺步骤中形成位线34和电容器48，所以易于制造半导体器件10。
图4是示出根据本发明第一实施例的变形例的、被提供在半导体器件中的存储单元阵列的一般构成的截面图。图4所示的切割表面对应于图2所示的存储单元阵列的切割表面。对于与图2所示的结构相同的构造部分，在图4中用相同的附图标记表示。图4中，给出DRAM作为根据第一实施例的变形例的半导体器件60的示例。
参照图4，被提供在作为第一实施例的变形例的半导体器件60中的存储单元阵列61，除了使在第一实施例的已经描述的半导体器件10的存储单元阵列11中所提供的第三杂质扩散区29的底部部分29A与第一杂质扩散区27的底部部分27A相比进一步朝向半导体衬底13的后表面13b突出从而在第一杂质扩散区27的底部部分27A和第三杂质扩散区29的底部29A之间形成台阶62这一点之外，构成为与存储单元阵列11相同。
根据具有上述构成的第一实施例的变形的半导体器件60，通过具有接合至第一杂质扩散区27并从第一杂质扩散区27的底部部分27A向半导体衬底13的后表面13b侧突出的第三杂质扩散区29，当建立其中低（信息）被存储在电连接至第一晶体管19-1的下部电极57中而高（信息）被存储在电连接至第二晶体管19-2的下部电极57中的条件、并且在此条件下如果重复对应于第一晶体管19-1的栅电极22（字线）的接通/断开时，能够将在第一晶体管19-1的沟道中所感生的且未俘获在第一杂质扩散区27中的电子e-（未示出）俘获在第三杂质扩散区29的底部部分29A中。
即是说，与第一实施例的半导体器件10的构成相比，能够提高将感生电子e-（未示出）俘获在第一晶体管19-1的沟道中的概率。
通过这样做，因为在第一晶体管19-1的沟道中所感生的电子e-未通过将存储在电连接至第二晶体管19-2的下部电极57中的高信息改变至低状态而将其毁坏，所以能够准确地抑制其中一个相邻的单元的操作状态改变另一个单元中所存储的状态的扰动故障的发生。
第一实施例的变形例的半导体器件60能够获得与第一实施例的半导体器件10相同的效果。
具体而言，因为能够使其中当第一和第二晶体管19-1和19-2处于导通状态时有导通电流流动的沟道区比常规晶体管中的沟道区小，所以即使在纳米尺度化的存储单元中，也能够减小沟道电阻并增大导通电流。
而且，因为当第一和第二晶体管19-1和19-2中的一个工作时能够抑制导致另一个晶体管的误操作的不利影响，所以即使在其中半导体器件60纳米尺度化且栅电极22设置有窄放置间距的情况下，也能够使第一和第二晶体管19-1和19-2独立稳定地操作。
图5A至图18是示出了根据本发明第一实施例的用于制造被提供在半导体器件内的存储单元阵列的工艺步骤。
将参照图5A至图18来描述根据第一实施例的用于制造半导体器件10（具体地为存储单元阵列11）的方法。
首先，在图5A至图5C所示的工艺步骤中，在半导体衬底13的表面13a上形成衬垫氧化膜65。接着，在衬垫氧化膜65上形成具有凹槽状开口部66a的氮化硅膜66。
当完成该步骤时，形成了在如图5A所示相对于X方向倾斜预定角度的方向（第二方向）上呈带状延伸、并且在Y方向上有预定间隔的多个开口部66a。
开口部66a形成为露出衬垫氧化膜65的对应于第一元件分离凹槽51的形成区的上表面。通过将图案化的光致抗蚀剂（未示出）形成到氮化硅膜66上、并使用光致抗蚀剂作为掩模通过各向异性蚀刻对氮化硅膜66进行蚀刻而形成开口部66a。在形成开口部66a之后去除光致抗蚀剂。
接着，使用具有开口部66a的氮化硅膜66作为掩模完成各向异性蚀刻（具体而言，干法蚀刻），以蚀刻半导体衬底13并形成在第二方向上延伸的第一元件分离凹槽51。
可以使第一元件分离凹槽51的宽度W1例如为43nm。可以使第一元件分离凹槽51的深度D1（以半导体衬底13的表面13a为基准的深度）例如为250nm。
接着，在图6A至图6C所示的工艺步骤中，形成掩埋第一元件分离凹槽51的第一元件分离绝缘膜52。
具体而言，用由HDP（高密度等离子体）CVD形成的氧化硅膜（SiO2膜）或通过使用SOG（玻璃上旋涂）法涂覆而形成的氧化硅膜（SiO2膜）来掩埋第一元件分离凹槽51。
在此之后，完成CMP（化学机械抛光），以去除沉积在氮化硅膜66的上表面上的氧化硅膜（SiO2膜），从而将由氧化硅膜（SiO2膜）制成的第一元件分离绝缘膜52形成到第一元件分离凹槽51中。
通过这样做，形成了由第一元件分离凹槽51和第一元件分离绝缘膜52制成的、并且分割在第二方向上延伸的带状有源区16的第一元件分离区14。
接着，在图7A至图7C所示的工艺步骤中，去除图6A至图6C所示的氮化硅膜66，之后去除衬垫氧化膜65。具体而言，使用热磷酸来去除氮化硅膜66，之后使用HF（氟化氢）蚀刻液体去除衬垫氧化膜65。通过这样做，露出带状的有源区16。
接着，去除第一元件分离绝缘膜52的从半导体衬底13的表面13a突出的部分，以使第一元件分离绝缘膜52的上表面52a与半导体衬底13的表面13a齐平。通过例如湿法蚀刻来去除从半导体衬底13的表面13a突出的第一元件分离绝缘膜52。
接着，在图8A至图8C所示的工艺步骤中，在如图7A至图7C所示的半导体衬底13的表面13a以及第一元件分离绝缘膜52的上表面52a上形成具有凹槽状开口部26A的掩模绝缘膜26。
具体而言，通过形成覆盖半导体衬底13的表面13a以及第一元件分离绝缘膜52的上表面52a的氮化硅膜（用于掩模绝缘膜26的基体材料）、然后将图案化的光致抗蚀剂（未示出）形成到氮化硅膜上来形成掩模绝缘膜26，并且使用光致抗蚀剂作为掩模通过各向异性蚀刻来加工开口部26A。
当完成该步骤时，形成了在Y方向（第一方向）上延伸的多个开口部26A，这些开口部26A相对于X方向（参见图6A）分开预定间隔。开口部26A还形成为露出半导体衬底13的对应于第二元件分离凹槽54的形成区的表面13a。在形成开口部26A之后去除光致抗蚀剂（未示出）。
接着，使用具有开口部26A的掩模绝缘膜26作为掩模完成各向异性蚀刻（具体而言，干法蚀刻），以蚀刻半导体衬底13并形成在第一方向上延伸的第二元件分离凹槽54。
可以使第二元件分离凹槽54的深度D2（以半导体衬底13的表面13a为基准的深度）例如为250nm。
接着形成掩埋第二元件分离凹槽54的第二元件分离绝缘膜55。
具体而言，用由HDP CVD而形成的氧化硅膜（SiO2膜）或通过使用SOG法涂覆而形成的氧化硅膜（SiO2膜）来掩埋第二元件分离凹槽54。
接着，完成CMP，以去沉积在掩模绝缘膜26的上表面26a上方的绝缘膜，从而在第二元件分离凹槽54中形成由氧化硅膜（SiO2膜）制成的、并且还具有与掩模绝缘膜26的上表面26a齐平的上表面55a的第二元件分离绝缘膜55。
通过这样做，形成了由第二元件分离凹槽54和第二元件分离绝缘膜55制成的、并且将图7A至图7C所示的带状有源区16分割成多个元件形成区R的第二元件分离区17。
通过这样做，在形成了由形成在半导体衬底13上的第一元件分离凹槽51和掩埋第一元件分离凹槽51的第一元件分离绝缘膜52制成的、并且分割带状的有源区16的第一元件分离区14之后，形成了由形成在半导体衬底13中的第二元件分离凹槽54和掩埋第二元件分离凹槽54的第二元件分离绝缘膜55制成的、并且分割多个元件形成区R的第二元件分离区17，并且通过这样做，与其中在第二元件分离凹槽54中被施加负电势的虚设栅电极（未示出）设有中间栅绝缘膜21以分割多个元件形成区R的情况相比，因为不存在虚设栅电极的电势对第一和第二晶体管19-1和19-2的不利影响，所以不仅能够容易地导通第一和第二晶体管19-1和19-2（参见图2），而且还能够改进存储单元阵列11的数据保持特性。
接着，在图9A至图9C所示的工艺步骤中，在位于两个第二元件分离区17之间的掩模绝缘膜26中形成在Y方向上延伸的两个凹槽状开口部26B。
当完成该步骤时，开口部26B形成为露出半导体衬底13的对应于栅电极凹槽18的形成区的表面13a。
通过将图案化的光致抗蚀剂（未示出）形成到掩模绝缘膜26上、并使用该光致抗蚀剂作为掩模通过各向异性蚀刻（具体而言，干法蚀刻）对掩模绝缘膜26进行蚀刻而形成开口部26B。在形成开口部26B之后去除该光致抗蚀剂。
接着，使用具有开口部26B的掩模绝缘膜26作为掩模完成各向异性蚀刻（具体而言，干法蚀刻），以蚀刻半导体衬底13并形成具有底表面18c和相对的第一和第二侧表面18a和18b的两个栅电极凹槽18。
当完成该步骤时，两个栅电极凹槽18形成为使得第二侧表面18b经由半导体衬底13（具体而言，半导体衬底13中形成有第三杂质扩散区29的部分）而相对。栅电极凹槽18的深度D3（以半导体衬底13的表面13a为基准的深度）形成为比第一和第二元件分离区51和54的深度D1和D2浅。
当第一和第二元件分离区51和54的深度D1和D2为250nm时，可以使栅电极凹槽18的深度D3例如为150nm。
接着，在图10A至图10C所示的工艺步骤中，在能量为10keV且剂量为1×1013原子/cm2的条件下，对栅电极凹槽18的底表面18c进行选择性离子注入，引入为n型杂质（不同于作为半导体衬底13的p型硅衬底的导电型杂质）的砷（As），从而在栅电极凹槽18的底部部分处形成第一杂质扩散区27。
通过这样做，第一杂质扩散区27形成为覆盖栅电极凹槽18的底表面18c以及第一和第二侧表面18a和18b的对应于栅电极凹槽18的底部部分的部分。
第一杂质扩散区27形成为使得其深度比第一和第二元件分离区14和17的深度浅。
从抑制砷（As）注入到栅电极凹槽18的第一和第二侧表面18a和18b中的观点来看，代替在图10A至图10C所示的工艺步骤中注入砷（As），而在形成栅绝缘膜21之后，可如图10A至图10C所示的工艺步骤中所描述地注入砷（As），以便在每个栅电极凹槽18的底部部分处形成第一杂质扩散区27。
接着，在图11A至图11C所示的工艺步骤中，形成覆盖栅电极凹槽18的第一和第二侧表面18a和18b及其底表面18c的栅绝缘膜21。
可以使用单层氧化硅膜（SiO2膜）、氮氧化硅膜（SiON膜）、层叠的氧化硅膜（SiO2膜）或者在氧化硅膜（SiO2膜）之上层叠氮化硅膜（SiN膜）而形成的层叠膜等作为栅绝缘膜21。
在使用单层氧化硅膜（SiO2膜）作为栅绝缘膜21的情况下，可以通过热氧化来形成栅绝缘膜21。在此情况下，可以使栅绝缘膜21的厚度例如为6nm。
接着，形成掩埋栅电极凹槽18的下部部分的栅电极22，并在栅电极凹槽18和栅电极22之间有中间栅绝缘膜21，使得上表面22a比半导体衬底13的表面13a低。
具体而言，使用例如CVD相继层叠氮化钛膜和钨膜，以便覆盖栅电极凹槽18，紧接着对氮化钛膜和钨膜的整个表面进行回蚀刻，以便留下在栅电极凹槽18的下部部分中的氮化钛膜和钨膜，从而形成由氮化钛膜和钨膜制成的栅电极22。每个栅电极22均构成存储单元的字线。
然后形成覆盖栅电极22的上表面22a并且还掩埋栅电极凹槽18和凹槽状开口部26B的掩埋绝缘膜24。
具体而言，用由HDP CVD而形成的绝缘膜（例如，氧化硅（SiO2）膜）或由SOG形成的涂覆绝缘膜（例如，氧化硅（SiO2）膜）来掩埋栅电极凹槽18的上部部分和开口部26B。
接着，使用CMP以去除形成在掩模绝缘膜26的上表面26B上方的绝缘膜。通过这样做，形成由掩埋栅电极凹槽18和开口部26B的绝缘膜（例如，氧化硅（SiO2）膜）制成的、并且具有与掩模绝缘膜26的上表面26a齐平的上表面24a的掩埋绝缘膜24。
通过这样做，用于掩埋形成栅电极22的栅电极凹槽18的掩埋绝缘膜24形成为覆盖栅电极22的上表面22a，使得栅电极22未向上突出而超过半导体衬底13的表面13a。
通过这样做，在如在第一实施例中半导体器件10为DRAM的情况下，因为有利于在形成栅电极22的工艺步骤之后的后续工艺步骤中形成位线34和电容器48，所以可以容易地制造半导体器件10。
接着，在图12A至图12C所示的工艺步骤中，在能量为100keV且剂量为1×1014原子/cm2的条件下，通过对图11A至图11C中所示的结构的整个表面进行离子注入而引入为n型杂质（不同于作为半导体衬底13的p型硅衬底的导电型杂质）的磷（P），从而在位于栅电极凹槽18和第二元件分离区17之间的半导体衬底13中形成第二杂质扩散区28，并且还在位于两个栅电极凹槽18之间的半导体衬底13中形成将成为第三杂质扩散区29的部分的杂质扩散区71。
通过这样做，在位于栅电极凹槽18的第一表面18a侧的半导体衬底13上形成第二杂质扩散区28，以便覆盖形成在第一侧表面18a上的栅绝缘膜21的上部部分21A。
第二杂质扩散区28形成为包括由第一侧表面18a和第二元件分离凹槽54夹着的半导体衬底13的上表面13a，并且还具有其位置比栅电极22的上表面22a的位置高的底表面28b。在此阶段，可以使掩模绝缘膜26的厚度例如为50nm。
接着，在图13A至图13C所示的工艺步骤中，在掩埋绝缘膜24的上表面24a、掩模绝缘膜26的上表面26a以及第二元件分离绝缘膜55的上表面55a上形成光致抗蚀剂73，该光致抗蚀剂具有露出位于掩埋绝缘膜24之间的掩模绝缘膜26的上表面26a的凹槽状开口部73a。
接着，使用光致抗蚀剂73作为掩模，完成蚀刻（湿法蚀刻或干法蚀刻）以去除从开口部73a露出的掩模绝缘膜26。通过这样做，露出杂质扩散区71的上表面71a，并且还露出第一元件分离绝缘膜52的上表面52a中与杂质扩散区71的上表面71a齐平的部分。
接着，在图14A至图14C所示的工艺步骤中，在能量为80keV且剂量为5×1013原子/cm2的条件下，通过选择性离子注入，将为n型杂质（不同于作为半导体衬底13的p型硅衬底的导电型杂质）的磷（P）引入到从光致抗蚀剂73露出的杂质扩散区71（或者换言之，其中形成有杂质扩散区71的半导体衬底13）中，之后执行热处理，从而在位于两个栅电极凹槽18之间的整个半导体衬底13中形成第三杂质扩散区29，该第三杂质扩散区接合至两个第一杂质扩散区27，并且设置在比第一杂质扩散区27的底部部分27A的位置浅的位置处。
通过这样做，第三杂质扩散区29形成为覆盖形成在栅电极凹槽18的第二侧表面18b上的整个栅绝缘膜21，并且还形成了具有栅绝缘膜21、栅电极22、掩埋绝缘膜24、第一杂质扩散区27、第二杂质扩散区28和第三杂质扩散区29的第一和第二晶体管19-1和19-2。
通过将第三杂质扩散区29的底部部分29A的位置形成为比第一杂质扩散区27的底部部分27A浅，在第三杂质扩散区29的底部部分29A和第一杂质扩散区27的底部部分27A之间形成台阶56。
因此在设置为彼此相邻的栅电极凹槽18的底部部分处形成第一杂质扩散区27，形成覆盖位于两个栅电极凹槽18的第一侧表面18a上的栅绝缘膜21的上表面21A的第二杂质扩散区28，并且第三杂质扩散区29与第一杂质扩散区27接合以便覆盖设置在两个栅电极凹槽18的第二侧表面18b上的整个栅绝缘膜21。通过这样做，沟道区仅形成在第一侧表面18a的位于第一杂质扩散区27和第二杂质扩散区28之间的部分处。
通过这样做，与其中沟道区形成在栅电极凹槽的三个表面（两个相对的侧表面和底表面）上的常规半导体器件相比，能够减小沟道电阻。这使第一和第二晶体管19-1和19-2能够电流充足。
第三杂质扩散区29形成在从由第二侧表面18b夹着的半导体衬底13的上表面13a到栅电极凹槽18的底表面18c的整个部分上，使得没有沟道区形成在两个栅电极凹槽18之间。
通过这样做，在栅电极凹槽18的放置间距较窄的情况下，因为当操作第一和第二晶体管19-1和19-2中的一个晶体管时，该晶体管的操作状态不干扰另一个相邻的晶体管，所以能够独立地操作第一和第二晶体管19-1和19-2。
而且，通过提供在设置为彼此相邻的两个栅电极凹槽18的底部部分中的第一杂质扩散区27、以及提供为覆盖设置在两个栅电极凹槽18的第二侧表面18b上的整个栅绝缘膜21并且还接合至第一杂质扩散区27的第三杂质扩散区29，当建立其中低（信息）被存储在电连接至第一晶体管19-1的下部电极57中而高（信息）被存储在电连接至第二晶体刊19-2的下部电极57中的条件、并且在此条件下如果重复对应于第一晶体管19-1的栅电极22（字线）的接通/断开时，因为在第一晶体管19-1的沟道中所感生的电子e-（未示出）被俘获在由n型杂质构成的第一和第三杂质扩散区27和29中，所以能够抑制在第一晶体管19-1的沟道中所感生的电子e-到达第二晶体管19-2的第二杂质扩散区28（漏区）。
通过这样做，因为在第一晶体管19-1的沟道中所感生的电子e-未通过将存储在电连接至第二晶体管19-2的下部电极57中的高信息改变至低状态而将其改变，所以能够抑制其中一个相邻的单元的操作状态改变另一个单元中所存储的状态的扰动故障的发生。
而且，即使在具有在设置为彼此相邻的栅电极22之间的间隔为50nm以下的DRAM中，也能够抑制上述扰动故障的发生。
接着，在图15A至图15C所示的工艺步骤中，去除图14A和图14B中所示的光致抗蚀剂73。
接着，在图16所示的工艺步骤中，同时形成被掩埋在开口部32中的位线接触插栓33以及在X方向上延伸的、设置在位线接触插栓33上的位线34（参见图1）。
具体而言，在掩埋绝缘膜24的上表面24a上依次形成未示出的多晶硅膜、氮化钛膜和钨膜，以便掩埋开口部32（此时，多晶硅膜形成为掩埋开口部32）。
接着，在未示出的钨膜上形成将用作帽盖绝缘膜36的基体材料的氮化硅膜（SiN膜）。
之后，使用光刻法形成光致抗蚀剂（未示出），以覆盖在氮化硅膜（SiN膜）上的位线34的形成区。
接着，通过使用光致抗蚀剂作为掩模使氮化硅膜（SiN膜）、钨膜、氮化钛膜和多晶硅膜图案化，从而同时形成由氮化硅膜（SiN膜）制成的帽盖绝缘膜36、由多晶硅膜制成并与第三杂质扩散区29的上表面29a接触的位线接触插栓33、以及设置在位线接触插栓33上并由多晶硅膜、氮化钛膜和钨膜制成的位线34。
相继层叠未示出的氮化硅膜（SiN膜）和氧化硅膜（SiO2膜），以便覆盖位线34和帽盖绝缘膜36的侧表面，之后，通过回蚀刻氧化硅膜（SiO2膜）和氮化硅膜（SiN膜）的整个表面，形成覆盖帽盖绝缘膜36的侧表面和位线34的侧表面的侧壁膜37。
通过这样做，因为通过依次层叠氮化硅膜（SiN膜）和氧化硅膜（SiO2膜）形成侧壁膜37，提高了当由SOG形成的涂覆绝缘膜（具体而言，氧化硅膜（SiO2））形成为层间绝缘膜38时氧化硅膜（涂覆绝缘膜）的润湿性（wettability），所以能够抑制在氧化硅膜（涂覆绝缘膜）中出现空洞（viod）。
接着，在掩埋绝缘膜24的上表面24a、掩模绝缘膜26的上表面26a以及第二元件分离绝缘膜55的上表面55a上形成覆盖侧壁膜37并且具有与帽盖绝缘膜36的上表面36a齐平的上表面38a的层间绝缘膜38。
具体而言，使用SOG将绝缘膜（氧化硅膜（SiO2膜））涂覆到掩埋绝缘膜24的上表面24a、掩模绝缘膜26的上表面26a以及第二元件分离绝缘膜55的上表面55a上，以便覆盖侧壁膜37，然后执行热处理以使氧化硅膜（涂覆的绝缘膜）更加致密。
而且，当使用上述SPG形成氧化硅膜（涂覆的绝缘膜）时，使用含有聚硅氨烷的涂覆液体。上述热处理优选在水蒸气气氛内完成。
接着，使用CMP抛光热处理后的氧化硅膜（涂覆的绝缘膜）直至帽盖绝缘膜36的上表面36a露出为止。通过这样做，形成具有与帽盖绝缘膜36的上表面36a齐平的上表面38a的层间绝缘膜38。
虽然在图13所示的结构中未示出，但在抛光上述氧化硅膜（涂覆的绝缘膜）之后，可使用CVD来形成覆盖帽盖绝缘膜36的上表面36a和层间绝缘膜38的上表面38a的氧化硅膜（涂覆的绝缘膜）。
接着，在图17所示的工艺步骤中，使用SAC（自对准接触）对层间绝缘膜38、掩模绝缘膜26、掩埋绝缘膜24和栅绝缘膜21进行各向异性蚀刻（具体而言，干法蚀刻），从而形成露出第二杂质扩散区28的上表面28a的一部分的接触孔41。
当完成该步骤时，干法蚀刻分为两个步骤，选择性蚀刻氧化硅膜（SiO2膜）的步骤和选择性蚀刻氮化硅（SiN膜）的步骤。
接着，在接触孔41中，形成电容器接触插栓42，该电容器接触插栓42的上表面42a与层间绝缘膜38的上表面38a齐平，且该电容器接触插栓42的下边缘还与第二杂质扩散区28的上表面28a接触。
具体而言，使用CVD依次层叠未示出的氮化钛膜和钨膜，以便掩埋接触孔41，之后使用CMP抛光以便去除形成在层间绝缘膜38的上表面38a上的不想要的氮化钛膜和钨膜，从而在接触孔41内形成由氮化钛膜和钨膜制成的电容器接触插栓42。
接着，在层间绝缘膜38的上表面38a上形成与电容器接触插栓42的上表面42a的一部分接触的电容器接触焊垫44。
具体而言，形成将用作电容器接触焊垫44的基体材料的金属膜（未示出），以便覆盖帽盖绝缘膜36的上表面36a、电容器接触插栓42的上表面42a以及层间绝缘膜38的上表面38a。
接着，使用光刻法形成光致抗蚀剂（未示出）以覆盖金属膜的上表面的对应于电容器接触焊垫44的形成区的表面，之后使用该光致抗蚀剂作为掩模通过干法蚀刻去除从该光致抗蚀剂露出的不想要的金属膜，从而形成由金属膜制成的电容器接触焊垫44。在形成电容器接触焊垫44之后，去除光致抗蚀剂（未示出）。
接着，在帽盖绝缘膜36的上表面36a、电容器接触插栓42的上表面42a以及层间绝缘膜38的上表面38a上形成覆盖电容器接触焊垫44的氮化硅膜46。
接着，在图18所示的工艺步骤中，在氮化硅膜46上形成未示出的厚氧化硅膜（SiO2膜）。可以使该氧化硅膜（SiO2膜）的厚度例如为1500nm。
接着，使用光刻法形成在氧化硅膜（SiO2膜）上图案化的光致抗蚀剂（未示出），之后使用该光致抗蚀剂作为掩模通过干法蚀刻对形成到电容器接触焊垫44和氮化硅膜46上的氧化硅膜（未示出）进行蚀刻，从而形成露出电容器接触焊垫44的柱状孔（未示出）。在此之后，去除光致抗蚀剂（未示出）。
接着，在柱状孔（未示出）的内表面以及电容器接触焊垫44的上表面上形成导电膜（例如，氮化钛膜），从而形成由导电膜制成的冠状下部电极57。
接着，使用湿法蚀刻去除氧化硅膜（未示出）以便露出氮化硅膜46的上表面。接着，形成覆盖下部电极57和氮化硅膜46的上表面的电容器绝缘膜58。
接着，形成上部电极59，以便覆盖电容器绝缘膜58的表面。当完成该步骤时，上部电极59形成为使得上部电极59的上表面59a的位置设置在电容器绝缘膜58的上表面的上方。通过这样做，将由下部电极57、下部电极57和上部电极59制成的电容器48形成到每个电容器接触焊垫44上。
通过这样做，制造根据第一实施例的半导体器件10。虽然附图中未示出，但实际上在上部电极59的上表面59a上还形成有层间绝缘膜、通孔、互连等。
根据第一实施例的半导体器件，在位于设置为彼此相邻的两个栅电极凹槽18的底部部分处的半导体衬底13上形成第一杂质扩散区27，在半导体衬底13上形成第二杂质扩散区28以便覆盖设置在两个栅电极凹槽18的第一侧表面18a上的栅绝缘膜21的上部部分21A，并且在半导体衬底13上形成第三杂质扩散区29以便覆盖设置在两个栅电极凹槽18的第二侧表面18b上的整个栅绝缘膜21并接合至第一杂质扩散区27，从而使得能够仅在半导体衬底13中位于第一杂质扩散区27和第二杂质扩散区28之间的部分（第一侧表面18a的部分）中形成沟道区，并且使得能够不在第一和第二晶体管19-1和19-2之间形成沟道区。
即是说，当第一和第二晶体管19-1和19-2处于导通状态时能够使其中有电流流动的沟道区比在常规晶体管中的沟道区小。通过这样做，即使在纳米尺度化的存储单元中，也能够减小沟道电阻并增大导通电流。
而且，当第一和第二晶体管19-1和19-2中的一个晶体管工作时能够抑制导致另一个晶体管的误操作的不利影响。通过这样做，即使在其中半导体器件10纳米尺度化且栅电极22设置有窄放置间距的情况下，也能够使第一和第二晶体管19-1和19-2独立稳定地操作。
形成栅电极22以便掩埋每个栅电极凹槽18的下部部分，并在栅电极22和栅电极凹槽18之间有中间栅绝缘膜21，之后形成覆盖栅电极22的上表面22a的掩埋绝缘膜24以便掩埋每个栅电极凹槽18，通过此形成，在半导体衬底13的表面13a上方不存在栅电极22的突起。
通过这样做，在如在第一实施例中半导体器件10为DRAM的情况下，可以有利于在形成栅电极22的工艺步骤之后的工艺步骤中形成位线34和电容器48。即是说，可以容易地制造半导体器件10。
而且，通过在设置为彼此相邻的两个相应的栅电极凹槽18的底部部分中形成第一杂质扩散区27、并且还形成第三杂质扩散区29以便覆盖设置在两个栅电极凹槽18的第二侧表面18b上的整个栅绝缘膜21并接合至第一杂质扩散区27的第三杂质扩散区29，当建立其中低（信息）被存储在电连接至第一晶体管19-1的下部电极57中而高（信息）被存储在电连接至第二晶体刊19-2的下部电极57中的条件、并且在此条件下如果重复对应于第一晶体管19-1的栅电极22（字线）的接通/断开时，因为在第一晶体管19-1的沟道中所感生的电子e-（未示出）被俘获在由n型杂质构成的第一和第三杂质扩散区27和29中，所以能够抑制在第一晶体管19-1的沟道中所感生的电子e-到达第二晶体管19-2的第二杂质扩散区28（漏区）。
通过这样做，因为在第一晶体管19-1的沟道中所感生的电子e-未通过将存储在电连接至第二晶体管19-2的下部电极57中的高信息改变至低状态而将其改变，所以能够抑制其中一个相邻的单元的操作状态改变另一个单元中所存储的状态的扰动故障的发生。
而且，即使在具有在设置为彼此相邻的栅电极22之间的间隔为50nm以下的DRAM中，也能够抑制上述扰动故障的发生。
在第一实施例中，虽然作为示例已经描述了其中使用氧化硅膜（SiO2膜）作为掩埋绝缘膜24并且还使用氮化硅膜（SiN膜）作为掩模绝缘膜26的情况，但也可使用氮化硅膜（SiN膜）作为掩埋绝缘膜24且使用氧化硅膜（SiO2膜）作为掩模绝缘膜26。
通过这样做，在图17所示的工艺步骤中，当形成接触孔41时，因为将用作掩埋绝缘膜24的氮化硅膜（SiN膜）用作蚀刻停止层，所以接触孔41未露出栅电极22的上表面22a，能够防止电容器接触焊垫44和栅电极22经由形成在接触孔41中的电容器接触插栓42而电连接。
而且，在第一实施例中，当形成第二杂质扩散区28（参见图12）时，虽然作为示例描述了形成将成为第三杂质扩散区29的一部分的杂质扩散区71的情况，但在图12所示的工艺步骤中，也可通过选择性地将n型杂质离子注入到仅对应于第二杂质扩散区28的形成区的半导体衬底13中而形成第二杂质扩散区28，之后，在图13所示的工艺步骤中，可通过选择性地将n型杂质离子注入到仅对应于第三杂质扩散区29的形成区的半导体衬底13中而形成第三杂质扩散区29。
而且，在图14所示的已经描述的工艺步骤中，除了形成第三杂质扩散区29的底部部分29A以使其与第一杂质扩散区27的底部部分27A相比进一步朝向半导体衬底13的后表面13b突出，并且在第一杂质扩散区27的底部部分27A和第三杂质扩散区29的底部29A之间形成台阶62之外，可以以与用于制造第一实施例的半导体器件10的方法相同的方式来制造作为第一实施例（参见图4）的变形例的半导体器件60。
第二实施例：
图19是被提供在根据本发明第二实施例的半导体器件中的存储单元阵列的截面图，对应于沿着图1中线A-A的方向的截面图。
图19中，给出DRAM作为根据第二实施例的半导体器件80，并且图19中，以示意性形式示出了实际上在图1所示的X方向上延伸的位线34。另外，图19中与图2所示的第一实施例的半导体器件10中的构成元件相同的构成元件用相同的附图标记表示，并省略对它们的描述。
参照图19，根据第二实施例的半导体器件80，在被提供在第一实施例的半导体器件10中的存储单元阵列11的位置，具有存储单元阵列81，并且半导体器件80的构成的其他方面与半导体器件10中相同。
存储单元阵列81，并非具有关于第一实施例描述的被提供在存储单元阵列11中的第二元件分离区17，而是具有第二元件分离区82，并且存储单元阵列81的构成的其他方面与存储单元阵列11中相同。
第二元件分离区82由第二元件分离凹槽54、第二元件分离绝缘膜55、栅绝缘膜21、虚设栅电极85和掩埋绝缘膜24构成。
第二元件分离绝缘膜55提供为掩埋第二元件分离凹槽54的下部部分。使第二元件分离绝缘膜55的上表面55a与栅电极凹槽18的底表面18c大体齐平。
栅绝缘膜21提供为覆盖第二元件分离凹槽54的上部侧表面以及第二元件分离绝缘膜55的上表面55a。
虚设栅电极85提供在位于第二元件分离绝缘膜55之上的第二元件分离凹槽54中，并在虚设栅电极85和第二元件分离凹槽54之间中间有栅绝缘膜21。虚设栅电极85具有与栅电极22相同的结构。
具体而言，可以使虚设栅电极85具有例如由依次层叠氮化钛膜和钨膜而形成的层叠结构。使虚设栅电极85的上表面85a与栅电极22的上表面22a大体齐平。虚设栅电极85是独立于栅电极22被驱动的电极。
提供掩埋绝缘膜24以便掩埋位于虚设栅电极85之上的第二元件分离凹槽54，并在掩埋绝缘膜24和第二元件分离凹槽54之间有中间栅绝缘膜21，并且还掩埋开口部26A。
通过这样做，掩埋绝缘膜24覆盖虚设栅电极85的上表面85a，并从半导体衬底13的表面13a突出。
使掩埋绝缘膜24的上表面24a为平坦表面，并且使上表面24a与掩模绝缘膜26的上表面26a大体齐平。
根据第二实施例的半导体器件，通过提供可以具有独立于栅电极22而改变的电势的虚设栅电极85，采用形成在元件形成区R中的第一和第二晶体管19-1和19-2以及形成在设置在与上述元件形成区R相邻的位置处的元件形成区R中的第一和第二晶体管19-1和19-2作为在第二方向上分离的第二元件分离区17的构成的一部分，能够减小第二杂质扩散区28和虚设栅电极85之间的电势差，并减小结漏电流。
通过这样做，在半导体器件80为DRAM的情况下，能够提高DRAM存储特性。
如上所述构成的第二实施例的半导体器件80可以实现与第一实施例的半导体器件10的效果相同的效果。
具体而言，在栅电极凹槽18的放置间距较窄的情况下，当操作第一和第二晶体管19-1和19-2中的一个晶体管时，因为该晶体管的操作状态不干扰另一个相邻的晶体管，所以能够独立地操作第一和第二晶体管19-1和19-2，并且能够抑制其中一个相邻的单元的操作状态改变另一个单元中所存储的状态的扰动故障的发生。
图20是示出被提供在根据本发明第二实施例的变形例的半导体器件中的存储单元阵列的一般构成的截面图。图20中所示的截面对应于图19中所示的存储单元阵列的截面。图20中，与图19中所示的第二实施例的半导体器件80中的构成部分相同的构成部分用相同的附图标记表示。图20中，给出DRAM作为第二实施例的变形例中的半导体器件90的示例。
参照图20，被提供在作为第二实施例的变形例的半导体器件90中的存储单元阵列91，除了使被提供在第一实施例的已经描述的半导体器件10的存储单元阵列11中的第三杂质扩散区29的底部部分29A与第一杂质扩散区27的底部部分27A相比进一步朝向半导体衬底13的后表面13b突出从而在第一杂质扩散区27的底部部分27A和第三杂质扩散区29的底部29A之间形成台阶62这一点之外，构成为与存储单元阵列81相同。
根据第二实施例的变形例的半导体器件，通过具有接合至第一杂质扩散区27并从第一杂质扩散区27的底部部分27A向半导体衬底13的后表面13b侧突出的第三杂质扩散区29，当建立其中低（信息）被存储在电连接至第一晶体管19-1的下部电极57中而高（信息）被存储在电连接至第二晶体管19-2的下部电极57中的条件、并且在此条件下如果重复对应于第一晶体管19-1的栅电极22（字线）的接通/断开时，能够将第一晶体管19-1的沟道中所感生的且未俘获在第一杂质扩散区27中的电子e-（未示出）俘获在第三杂质扩散区29的底部部分29A中。
即是说，与第一实施例的半导体器件10的构成相比，能够提高将感生电子e-（未示出）俘获在第一晶体管19-1的沟道中的概率。
通过这样做，因为第一晶体管19-1的沟道中所感生的电子e-未通过将存储在电连接至第二晶体管19-2的下部电极57中的高信息改变至低状态而将其毁坏，所以能够抑制其中一个相邻的单元的操作状态改变另一个单元中所存储的状态的扰动故障的发生。
作为第二实施例的变形例的半导体器件90能够获得与第二实施例的半导体器件80的效果相同的效果。
具体而言，通过提供可以具有独立于栅电极22而改变的电势的虚设栅电极85作为第二元件分离区17的构成的一部分，能够减小第二杂质扩散区28和虚设栅电极85之间的电势差并减小结漏电流，从而提高在半导体器件80为DRAM的情况下的DRAM存储特性。
第二实施例的变形例的半导体器件90的上述半导体器件能够获得与第一实施例的半导体器件10的效果相同的效果。
具体而言，在栅电极凹槽18的放置间距较窄的情况下，当操作第一和第二晶体管19-1和19-2中的一个晶体管时，因为该晶体管的操作状态不干扰另一个相邻的晶体管，所以能够独立地操作第一和第二晶体管19-1和19-2。
图21A至图21C、图22A至图22C、图23A至图23C以及图24是示出用于制造被提供在根据本发明第二实施例的半导体器件中的存储单元阵列的工艺步骤的图。
图21A、图22A和图23A所示的线A-A对应于图1所示的线A-A。图24是对应于图19所示的半导体器件80的截面的截面图。
将主要参照图21A至图21C、图22A至图22C、图23A至图23C以及图24来描述用于制造第二实施例的半导体器件80（具体而言，存储单元阵列81）的方法。
首先，通过执行与上述关于第一实施例描述的从图5A-5C至图9A-9C的工艺步骤相同的程序，形成与图9A至图9C中所示的结构相似的结构（具体而言，图9A和图9B中除去附图标记17的元件（第二元件分离区17）的结构）。
接着，在图21A至图21C所示的工艺步骤中，通过对图9B所示的第二元件分离绝缘膜55进行选择性回蚀刻，使回蚀刻之后的第二元件分离绝缘膜55的上表面55a与栅电极凹槽18的底表面18c大体齐平。通过这样做，形成掩埋栅电极凹槽18的底部部分的第二元件分离绝缘膜55。
回蚀刻之后的第二元件分离绝缘膜55的上表面55a以半导体衬底13的表面13a为基准的深度D4大体等于栅电极凹槽18的深度D3。
接着，在图22A至图22C所示的工艺步骤中，形成光致抗蚀剂（未示出）以便掩埋第二元件分离凹槽54，使得不对露出在第二元件分离凹槽54的顶部部分处的半导体衬底13进行n型离子注入。
接着，使用与关于第一实施例描述的图10A至图10C所示的工艺步骤类似的方法，在每个栅电极凹槽18的底部部分处形成第一杂质扩散区27，之后去除光致抗蚀剂（未示出）。
接着，在图23A至图23C所示的工艺步骤中，形成栅绝缘膜21，以便覆盖每个栅电极凹槽18的第一和第二侧表面18a和18b及底表面18c、以及第二元件分离凹槽54的顶部内表面（包括第二元件分离绝缘膜55的上表面55a）。
接着，形成将作为栅电极22和虚设栅电极85的基体材料的导电膜，以便掩埋形成在栅绝缘膜21中的栅电极凹槽18和第二元件分离凹槽54，之后，通过回蚀刻导电膜，使得上表面22a和85a低于半导体衬底13的表面13a，从而同时形成设置在栅电极凹槽18中的栅电极22和设置在第二元件分离凹槽54中的虚设栅电极85。
可以例如使用通过依次层叠氮化钛膜和钨膜而形成的TiN/W层叠膜作为用作栅电极22和虚设栅电极85的基体材料的导电膜。每个栅电极22均构成存储单元的字线。
接着，形成覆盖栅电极22的上表面22a和虚设栅电极85的上表面85a、并且还掩埋栅电极凹槽18、第二元件分离凹槽54和凹槽状开口部26A及26B的掩埋绝缘膜24。
具体而言，用由HDP CVD形成的绝缘膜（例如，氧化硅膜（SiO2膜））或者通过使用SOG法涂敷而形成的绝缘膜（例如，氧化硅膜（SiO2膜））掩埋栅电极凹槽18的顶部部分、第二元件分离凹槽54的顶部部分以及开口部26A和26B。
接着，使用CMP去除沉积在掩模绝缘膜26的上表面26a上方的绝缘膜。通过这样做，形成由掩埋栅电极凹槽18、第二元件分离凹槽54以及开口部26A和26B的绝缘膜（例如，氧化硅膜（SiO2膜））构成的、并且还具有与掩模绝缘膜26的上表面26a大体齐平的上表面24a的掩埋绝缘膜24。
接着，如图24所示，通过依次执行如图12A至图12C、图13A至图13C、图14A至图14C、图15A至图15C、图16、图17和图18中所示的关于第一实施例描述的处理步骤来形成具有存储单元阵列81的第二实施例的半导体器件80。
根据第二实施例的用于制造半导体器件的方法，通过形成具有独立于栅电极22而改变的电势虚设栅电极85，采用形成在元件形成区R中的第一和第二晶体管19-1和19-2以及形成在设置在与上述元件形成区R相邻的位置处的元件形成区R中的第一和第二晶体管19-1和19-2作为在第二方向上分离的第二元件分离区17的构成的一部分，能够减小第二杂质扩散区28和虚设栅电极85之间的电势差，并减小结漏电流。
通过这样做，在半导体器件80为DRAM的情况下，能够提高DRAM存储特性。
通过这样做，用于制造上述的第二实施例的半导体器件的方法能够获得与用于制造第一实施例的半导体器件10的方法的效果相同的效果。
虽然以上已经详细描述了本发明的优选实施例，但本发明不限于这些特定实施例，而是在权利要求书所描述的本发明的精神内，可以进行各种修改和改变。
图25中，与图1所示的结构中相同的构成元件用相同的附图标记表示。
关于第一和第二实施例描述的半导体器件10、60、80和90也可以适用于图25中所示的有源区16和位线34的Z字状布局。
本实施例可以适用于半导体器件以及用于制造半导体器件的方法。
如本文中所使用的，下列方向性术语“向前、向后、上方、向下、垂直、水平、下方和横向”以及任何其他类似的方向性数据是指配备有本实施例的装置的那些方向。因此，如用于描述本实施例的这些术语应当相对于配备有本实施例的装置来加以解释。
此外，具体的特征、结构或特性可以在一个或更多个实施例中以任何适当的方式加以组合。
如本文中所使用的诸如“大体”、“大约”和“近似于”这样的程度术语意指所修改的术语的合理偏差量，使得最终结果不会明显改变。例如，这些术语可以解释为包括所修饰的术语的至少±5%的偏差，如果该偏差将不会否定其修饰的词语的含义。
显然，本发明不限于上述实施例，而是可以在不脱离本发明的范围和精神的情况下进行修改和改变。

Claims (20)

1.一种半导体器件，包括：
半导体衬底，具有第一栅沟槽，所述第一栅沟槽具有彼此相对的第一侧和第二侧；
第一扩散区，位于所述第一栅沟槽下方；
第二扩散区，位于所述半导体衬底中，所述第二扩散区覆盖所述第一栅沟槽的所述第一侧的上部部分；以及
第三扩散区，位于所述半导体衬底中，所述第三扩散区覆盖所述第一栅沟槽的所述第二侧，所述第三扩散区连接至所述第一扩散区，所述第三扩散区具有比所述第一栅沟槽的底部深的底部，并且所述第三扩散区的底部在水平高度上不同于所述第一扩散区的底部。
2.根据权利要求1所述的半导体器件，其中所述第一扩散区的底部比所述第三扩散区的底部深。
3.根据权利要求1所述的半导体器件，其中所述第一扩散区的底部比所述第三扩散区的底部浅。
4.根据权利要求1所述的半导体器件，其中所述第一扩散区包括沿着所述第一栅沟槽的第一侧的下部部分延伸的第一侧扩散部分，所述第一侧扩散部分与所述第二扩散区分离。
5.根据权利要求1所述的半导体器件，还包括：
第一栅绝缘体，覆盖所述第一栅沟槽的内侧表面；
第一栅电极，位于所述第一栅沟槽的下部部分中以及所述第一栅绝缘体上；以及
第一掩埋绝缘体，位于所述第一栅沟槽的上部部分中，所述第一掩埋绝缘体位于所述第一栅沟槽之上。
6.根据权利要求1所述的半导体器件，其中所述半导体衬底具有第二栅沟槽，并且
所述第三扩散区设置在所述第一栅沟槽和所述第二栅沟槽之间。
7.根据权利要求6所述的半导体器件，还包括：
第四扩散区，位于所述第二栅沟槽下方；以及
第五扩散区，位于所述半导体衬底中，所述第五扩散区覆盖所述第二栅沟槽的第一侧的上部部分，
其中所述第三扩散区覆盖所述第二栅沟槽的第二侧，所述第三扩散区连接至所述第四扩散区，所述第三扩散区的底部比所述第二栅沟槽的底部深，并且所述第三扩散区的底部在水平高度上不同于所述第四扩散区的底部。
8.根据权利要求7所述的半导体器件，其中所述第四扩散区的底部比所述第三扩散区的底部深。
9.根据权利要求7所述的半导体器件，其中所述第四扩散区的底部比所述第三扩散区的底部浅。
10.根据权利要求7所述的半导体器件，其中所述第四扩散区包括沿着所述第二栅沟槽的第一侧的下部部分延伸的第二侧扩散部分，所述第二侧扩散部分与所述第五扩散区分离。
11.根据权利要求6所述的半导体器件，还包括：
第二栅绝缘体，覆盖所述第二栅沟槽的内侧表面；
第二栅电极，位于所述第二栅沟槽的下部部分中以及所述第二栅绝缘体上；以及
第二掩埋绝缘体，位于所述第二栅沟槽的上部部分中，所述第二掩埋绝缘体位于所述第二栅沟槽之上。
12.根据权利要求1所述的半导体器件，还包括：
第一隔离区，位于所述半导体衬底中，所述第一隔离区限定有源区；以及
第二隔离区，位于所述半导体衬底中，所述第二隔离区限定位于所述有源区中的器件形成区。
13.根据权利要求1所述的半导体器件，其中所述第一扩散区和所述第三扩散区的底部比所述第一隔离区和所述第二隔离区的底部浅。
14.根据权利要求1所述的半导体器件，其中所述第一隔离区和所述第二隔离区包括被掩埋在所述半导体衬底中的第一隔离沟槽和第二隔离沟槽中的绝缘体。
15.根据权利要求1所述的半导体器件，其中所述第一隔离区和所述第二隔离区包括：
绝缘体，被掩埋在所述半导体衬底中的第一隔离沟槽和第二隔离沟槽中；
绝缘层，覆盖所述第一隔离沟槽和所述第二隔离沟槽的上部部分的内侧表面；以及
导体，位于所述绝缘层上，并且被掩埋在所述第一隔离沟槽和所述第二隔离沟槽的上部部分中。
16.根据权利要求1所述的半导体器件，还包括：
位线，连接至所述第三扩散区；
接触插栓，连接至所述第二扩散区；以及
电容器，连接至所述接触插栓。
17.一种半导体器件，包括：
半导体衬底，具有第一栅沟槽和第二栅沟槽，所述第一栅沟槽具有彼此相对的第一侧和第二侧，并且所述第二栅沟槽具有彼此相对的第三侧和第四侧；
第一隔离区，限定所述半导体衬底的有源区；
第二隔离区，限定位于所述有源区中的器件形成区；
第一扩散区，位于所述第一栅沟槽下方；
第二扩散区，位于所述第二栅沟槽下方；
第三扩散区，位于所述半导体衬底中，所述第三扩散区覆盖所述第一栅沟槽的所述第一侧的上部部分；
第四扩散区，位于所述半导体衬底中，所述第四扩散区覆盖所述第二栅沟槽的所述第一侧的上部部分；
第五扩散区，位于所述半导体衬底中，所述第五扩散区设置在所述第一栅沟槽和所述第二栅沟槽之间，所述第五扩散区覆盖所述第一栅沟槽和所述第二栅沟槽的第二侧，所述第五扩散区连接至所述第一扩散区和所述第二扩散区，所述第五扩散区具有比所述第一栅沟槽和所述第二栅沟槽的底部深的底部，并且所述第五扩散区的底部在水平高度上不同于所述第一扩散区和所述第二扩散区的底部。
18.一种半导体器件，包括：
半导体衬底，具有第一栅沟槽，所述第一栅沟槽具有彼此相对的第一侧和第二侧；
第一扩散区，位于所述半导体衬底中，所述第一扩散区覆盖所述第一栅沟槽的所述第一侧的上部部分；
第二扩散区，位于所述半导体衬底中，所述第二扩散区至少覆盖所述第一栅沟槽的所述第二侧和底部；以及
沟道区，沿着所述第一栅沟槽的所述第一侧延伸，并且位于所述第一扩散区和所述第二扩散区之间。
19.根据权利要求18所述的半导体器件，其中所述第二扩散区包括沿着所述第一栅沟槽的所述第一侧的下部部分延伸的第一侧扩散部分，所述第一侧扩散部分与所述第二扩散区分离。
20.根据权利要求19所述的半导体器件，其中所述半导体衬底具有第二栅沟槽，所述第二栅沟槽具有彼此相对的第三侧和第四侧，并且所述第二扩散区设置在所述第一栅沟槽和所述第二栅沟槽之间，且所述第二扩散区覆盖所述第二栅沟槽的所述第二侧和底部。
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SE01 Entry into force of request for substantive examination
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Owner name: PS4 LASCO CO., LTD.

Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD.

Effective date: 20130905

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20130905

Address after: Luxemburg Luxemburg

Applicant after: ELPIDA MEMORY INC.

Address before: Tokyo, Japan

Applicant before: Nihitatsu Memory Co., Ltd.

C04 Withdrawal of patent application after publication (patent law 2001)
WW01 Invention patent application withdrawn after publication

Application publication date: 20121128