TW201230303A - Semiconductor device and method of forming the same - Google Patents

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201230303 六、發明說明： 【相關申請案的交互參照】 本案主張在2010年11月30日申請的曰本專利申請案第 2010- 266916號及2011年5月10曰申請的日本專利申請案第 2011- 105376號之優先權，其内容係併於此作為參考。 【發明所屬之技術領域】 本發明大體有關於半導體裝置及其製造方法。 【先前技術】 △近年來，已使如 DRAMs(Dynamic Random Access Memories, 動態隨機存取記憶體)的半導體裝置微型化。因此，若縮短電晶體 之閘極長度，則電晶體之短通道效應係顯著的。因此，次臨界電 流增加且電晶體之臨界電壓(Vt)減少。 再者，當為了抑制電晶體之臨界電壓(Vt)減少而增加半導體基 板之雜質濃度時，接面漏電流增加。 土 ㈣^ i ^ DRAM料賴敍之記憶單·_化時，更 新特性之劣化為嚴重問題。 τ又 於i導體基板’其中嘱極被埋設在形成 物理上當充 === 電二 最小處理尺寸之則、單元3具有雜或小㈣之 2〇〇7-°81095 由;，極絕緣“成於i二閘2極，經 中；及第二雜脉電極所共用的半導體基板之主表面 只月品—，形成於位在二閘極電極的元件隔離區 201230303 域之一側的半導體基板之主表面中。 【發明内容】 且有1體裝置可包含但不偈限於：半導體基板， i二閘c膜’覆蓋第—閘極溝槽之第一及第二側壁； 極溝^之;中m絕緣膜上’該第—閘極電極在第一開 埋藏i緣膜《第ΐ=ίί緣ϊ ’ ;;藏第一閘極溝槽，該第- 有第-及第二閘極電極溝槽;第二j性基板具 板5，該第-及第二_域:第域二半，基 隔離區域延伸穿過該至少一活性區域以^ 一。弟及弟-成複數個元件形成區域；第一及第晶：==區域， 相互鄰近，該第-及第二電晶體各對準並 三擴親咖區域，該第 閘極電極溝槽中；及第-及第二閘極在弟一及第二 極絕緣膜上’該第—及第二閘極電極=第及第二閘 槽之下部。第—擴散_在半導體 弟極溝 置於第-隔離區域及第—閘極電極溝擴散區域係配 有第-底部，該第-底部在高度上較n〜弟―擴散區域具 第二擴散區域在半導體基板中，該第二，電極之頂部為高。 離區域及第二閘極電極溝槽之間'ί域係配置於第二隔 部，該第二底部在高度上較第二閉極^^具 201230303 =2具及第二侧面及第—底部，該第-側面面向第- 具有第三及第^面二_極溝槽 域=侧面鄰近於^ -閘極溝槽之間的半導體基板之插人區域中完=在弟:及第 有第-通道區域。 底部之間具有第二通道區域。，、扎）及4二擴散區域之 於體!=:成:===-限 :=二二^ 閘極電極溝槽的閘極電柽，m/成閘極、、、巴緣膜，形成埋藏 體基板中形成第；散;r;;覆;; 的閘極^緣^之頂部4—雜貝擴散區域覆蓋著配置於第二側面上 【實施方式】 在揭露於f上:利月f理解:將說明相關技術。 案第2〇〇7-〇81095號中具有凹 電曰二76 本專利公開 之通道區域係形成於】才电日日肢的DRAM中，電晶體 發明人已發 法充分獲得電晶體之導通電2 電晶體微型化，則無 物成於=述^ 該電; 201230303 該電晶體。· 3工肇，於形成在相鄰凹槽閘極之間的通道區域。 體基板表面=極電晶體巾，由於祕祕獅成為自半導 中5成二二線^丄ί突出的閘極電極自身使得待於後續處理 ra Η·，卩你Ϊ电谷1^極難形成。因此，難以製造DRAM。 充分声得電曰使用凹槽的電晶體之DRAM中，對於其中 解夺且避免相鄰電晶體之操作干擾以藉此 解决1造困難的+導體裝置及其製造方法仍有需求。 舍明=近已發現若將 DRAM(DynamicRand〇mAccess 存蚊紐奴鮮城魏，職置於—活 二，元之間的間隔變小，且因此產生相鄰單元間 ^ 一 / ^ =鋪「擾亂缺陷」），其巾當—單元累積資料「0」、 η貝浦「-1」、且累積資料「G」的單^被連續存取時， 累麵受到破壞。此擾亂缺陷導致半 圖42為顯示習知DRAM2佈局的實例之俯視圖，而圖4 沿圖42中所示的〇讀之線z_z所取得的剖面圖。 马 h其次，將參考圖42及43描述由發明人所發現的上述擾亂缺 陷。 、 參考圖42，複數個規律排列的活性區域3〇2係設置於半導體 基板301之表面中。各活性區域3〇2由元件隔離區域3〇3所圍繞 其中將形成於半導體基板3〇1之表面中的凹槽以絕緣膜埋藏。在 ，活性區域302相交的γ方向上，配置在γ方向上延伸的複數 字元線"WL。 參考圖43，字元線WL1及WL2藉由在半導體基板3〇1之表 面中以閘極絕緣膜305埋藏穿過複數個活性區域3〇2及元件隔離^ 區域303而設置的凹槽所形成。 田 在字元線WL1及WL2之上表面上，形成頂蓋絕緣膜3〇6以 埋藏凹槽。在一活性區域302中，由字元線WL1及字元線wl2 所組成的一字元線係設置成彼此相交。 201230303 閘極Ϊ元ί 及肌2各自構成二對應電晶體™及TV2之 312 n b!所共用’且在位兀線接觸窗311連接至位元線BL。 中的ίί接^Γ查i312係經由形成在層間絕緣膜猶 中，31G各自連接至下電極313及314(儲存節點）。 下包極313及314各自與電容絕緣膜及上電極（ 構成電容元件316及317。對應至被字猶所埋藏的凹样之底 =相對側面的半導體基板301之表面為電晶體m及^之^ 、首，ΐ=Γ若字元線而在開啟狀態以形成電晶體™之通 L「字在低(L)位準的電位施加至位元線319，則下電極313進 二然後’將字元線肌1轉換至關狀態以藉此在下 毛極313中累積l(資料「〇」）資訊。 此外，舉例而言，若字元線WL2在開啟狀態以形成 Tr2之通道’且將在高⑻位準的電位施加至位元線319，^ 。然後’將字元線肌2#換至_狀態以藉此在 下电極314中累積Η(資料I」）資訊。 此外舉例而言，若字元、線·2在開啟狀態以形成電晶體 r之通迢，且將在高(1^位的位勢施加至位元線319，則下電極 314進入Η狀態、。然後，將字元、線轉移至關閉狀態以藉 下電極314中累積Η(資料「1」）資訊。 因此，在電晶體Trl之通道中所感應的電子匕抵達相鄰的汲 極擴散層312 ’使得累積在下電極314中的H資 狀態改變至L狀態。 水且將 即，產生一模式缺陷，其表示資料「丨」被轉變成資料「 該缺陷取決於字元線肌1之開啟/闕次數數量。舉例而言，若 開啟/關閉次數數量為10000，則破壞複數個單元其中之一，而若 201230303 開啟^關閉次數數量為麵00，則破壞十個單元。 J二’轉單元必_立持有倾。_，若產生討一單 二單元之操作狀態而改變的擾麵， v t，(DRAM)之正常操作並降低可靠度。 當字元線肌1及字元線肌2之間的間隔L 中所示的最小處理尺㈣為7。·時，該擾 = ϊ將Ϊ憶單元縮小’且字元線肌1及字元線乳2之 ’則擾亂缺陷係顯著的。.再者，此小間隔 領域ΓΙίΐίίϋ示性實施例描述本發明之實施例。所屬技術 識者將察覺使用本發明之實施例的教示 ^例 例且本發明並未侷限於為了說·目的所示之實 呈古例中’半導體裝置可包含但未侷限於：半導體美板， ;則Ϊ ’該第-閘輯槽具有面向彼此的 +第第二 第；ίΐ=膜閘S 口 及第二側壁7 下Ϊ中;第-埋藏絕緣膜，埋藏第-』極ϊί在ί;閘 覆mrt; Γ擴散區域’鄰=第 接觸。弟一擴從域，與弟—閘極溝槽之第二側壁的全部 在些貝例中’半導體基板更句今莖-p Wc、放_144· 極溝槽具有面向彼此的第三及第四側壁，第二閘 S槽及第二閘極溝槽之間，第二擴散區域_^== 半導二=區在第-及第二、 在-些實例中，半導體裝置可更包含但未侷限於：第二問極 201230303 ，緣膜’覆蓋第二閘極溝槽的第三及第四侧壁.；第二閘 f第二閘極絕緣膜上，該第二閘極電極在第二閘極溝槽之上邻 緣膜’埋藏第二卿，該第二埋藏絕緣膜 之底實例中，第二擴散區域之底部比第—及第二閘極溝槽 在二貝例中，苐一擴散區域包含彼此結合的第一及第二區 ^ 第-區域相鄰於第—及第二閘極溝槽之底部，且 g在第-及第二閘極溝槽之間的半導體基板之插人區域中完全& 在-些貫财’第―及第二閘極棘在半導體基板 万向上延伸。 上在一些實例中’半導體裝置可更包含但未侷限於：第一 區=在半導體基板中，該第—隔離區域在與第—方向相交的第 :方$延伸，該第—隔離區域定義半導體基板的至少一活性區 弟二_區域’在半導體基板中，該第二隔離區域在第一 元㈣域料屬__—卿·隔成複數個 万笛在例中，第二擴散區域之第—區域為層狀區域，第一 ^第—隔離區域之底部比第二擴散區域之第—區域的， 域了及第二隔離區域將第二擴散區域之第—區域分隔成複數個區 極電的區域之底部實質上與第一及第二間 區祕在例中’半導體裝置可更包含但未舰於：第三擴散 域之底部’該第三擴散區域的傳導類型與半導 三擴散區域的㈣濃度比半導體基板為高，該 弟二擴政區域接觸第二擴散區域之第一區域。 膜埋例:丄第一隔離區域包含第—絕緣膜，該第-絕緣 、賊；在弟一方向上及半導體基板中延伸的第一隔離溝槽。 201230303 +在一些實例中，第二隔離區域包含第二辱续t 膜1於^一方向上及半導體基板^伸絕緣 獅接;二=體;置可更包含但未侷限二位‘ 交的方向上延;;政區域，雜元線在與問極電極之延伸方；；相 在二灵例中，半導體裝置可更包含^日夫### 膜，在第一埋藏絕緣膜上方;接觸ί匕紘Π, ··層間絕緣 =第;，緣膜及層間二中接==’該接 觸ΪΪ觸錄接觸該接觸塞之上表面；及電容器1.¾ 板，上半導體基 =一5!二_電極溝槽;第-及第二隔離區ϊ 13;具 P高離區域延伸穿過該至少—活性區域H 及第二 成複數個元件形成區域；第—及f日;;二活性區域分隔 隔離區域之間，該第—及第二電置於第—及第二 相鄰，該第-及第二電晶體各自U第二^方對準並 散區域係設置於第同擴散區域，該第三擴 接至第三擴散區域；第一及第二極絕‘間在丄電性輪 溝槽中；及第-及第二閘極電極，各自在t 弟^極 緣膜上，該第-及第二閘極電極埋藏第— 極絕 下部。第-擴散_在半導_板中，該第冓槽之 第二隔離區域及第-閘極電極溝槽之間，二=== 一底部，該第一底部在高度上輕 也、政S域具有苐 =域在半導體基板中，該第二擴:區== ί 極^冓，該第二擴散區域具有第 槽具有第-及第二侧*及*-底邹；二 201230303 域’該第二側面鄰折於 三及第四側面及第_ ^ —柘政區域。第二閘極電極溝槽具有第 四側面鄰近於第三擴Cf:侧面面向第二隔離區域’該第 槽之間的半導體^二:-:第二擴散區域在第—及第二閘極溝 延伸至第一及第二閑極電極溝槽之底部。第 具有第二通道擴散區域及第三擴散區域之底部之間 門搞例^第—通道區域自第—擴散區域之底部沿第一 之底部料=閘極電極溝槽之第三側面延ϊ弟—擴舰域 域，’第二擴散區域包含彼此結合的第-及第二區 ϊ，ί ί t及第二閘極溝槽之間的插入區域中延 ί 二崎第一及第二問極電極溝槽之底部 第二區祕在$古s域接，一及第二問極"^極溝槽之底部，該 第了二㈣二域:該第—通道區域在第—擴散區域之底部至 一角政&域之第一區域之間延伸，而該第二通道區域在 散區域之底部至第三擴散區域之第二區域之間延伸。 只 产，冰：声、例11 ’第一及第一隔離區域之底部比第三擴散區域 ，底σ卩為深，且第三擴散區域被第—及第二_ 隔數 個擴散區域。 ㈣风複数 在-些實例巾，半導财置可更包含但未触於1四 區域’圍繞第-及第二隔離區域之底部，該第四擴散 類型^半導縣板洲，該細擴散區域之雜t濃度比半導體夷 板為咼，該第四擴散區域接觸第三擴散區域之第二區域。土 .在又另-實施例中，半導體裝置之製造方法可包含但不偈 於··在半導體基板中形成閘極電極溝槽，該閘極電極溝 向彼此的第-及第二側面，該閘極電極溝槽在第一方向^^ 在閘極電極溝槽的第-及第二側面上形成問極絕緣膜；形成埋藏 12 201230303 溝制閘極電極，該·電滅魏閘 ^^中形成第-雜質擴散區域，該第—雜質擴散區 :質擴散區域’該第二雜質“ 的閘極絕緣膜之頂部。 弟一側面上 在一些實例中，本方法可更包含但未侷限於： ϊίΐί! ’在半ΐ體基板中形成第—隔離溝槽，該離i ;第二二口二方向上延伸;形成第—隔離絕緣膜， 在第：方向上延伸；及形成第二隔離絕緣膜，該 ϊίΐ二隔離溝槽以形成將活性區域分隔間成複數個=件=區 ^ 一勺第，離區域。形成閘極電極溝槽包含形成每-者係配置二 極溝槽。第二擴散區域之形成係藉由 :、+V肢基板不同傳導類型的雜質之選擇性離子 電極J槽之^半導體基板之部分中以形成第二擴散區域。甲° 為低些戶、例中，第二擴散區域之底部比閘極電極溝槽之底部 在一些實例中，本方法可更包含但未侷限於： υ之前’在半導體基板中形成溝槽，該溝槽在與第—“二 二 溝槽具有與閘極電極溝槽相同的深度; 曰更冰幵y成第隔離溝槽，形成第一隔離絕緣膜，該笛— ΙΓίίϊΐί第一隔離溝槽以形成定義活性區域的第；離: 次，在+ V體基板中形成第二隔離溝槽，該第二隔離溝槽在第— f白上L伸，形成苐一隔離絕緣膜，該第二隔離絕緣膜埋藏一 Pwj#溝槽以將活性區域分隔成複數個元件隔離區域；在形 — 隔離絕緣膜之前，藉由執行與半導體基板不同傳導類型4 ; 選擇，離子佈植至溝槽之底部巾，以在半導體基板巾形成層狀带 式的第一區域；及在閘極電極溝槽之間形成與第一區域接^之^ 二區域、其係藉由執行與半導體基板不同傳導類型的雜質之選 201230303 電極溝槽之間的半導體基板中之一部分中以形 被第蓋閘極_溝槽被形成俾使閘極電極溝槽之底部 ㈣i—ΐ實例中本方法可更包含但未舰於：在形成閘極電 样在4刖方導體基板中形成第—隔離溝槽，該第一隔離溝 ϋ與苐—方向相交的第二方向上延伸；形成再 離區ϊ離藏第一隔離溝槽以形成定義活性區域的第- 第二隔離絕緣膜，該第二隔離絕緣“ 成第-隔離^膜二ί域分隔成複數個元件隔離區域；在形 形成層狀形式的第中’以在半導體基板中 域接觸之第二區蛣、在一二11电極溝槽之間形成與第一區 雜質之選擇性i子佈;直至：電導體基板不同傳導類型的 部分中以幵多成第-γ °^之間的半導體基板中之一 溝槽之底部間極電極㈣ 極溝槽之前，在:導ίί未侷限於:在形成閘極電 ^與第-方向相交的ί二方隔離溝 隔離區域；在半導體基板中形成ί!二區域的第— 在第 '方向上延伸，該第二p離 J5溝^，該第二隔離溝槽 深度；形成第二隔離絕緣膜，兮第一曰二與閑極電極溝槽相同的. ^以，性區域分隔缝數個元 1=:緣，埋藏第二隔離溝 别，藉由在比半導體基板為高的^二第二隔離絕 基板相同的傳導類型的雜質之 '、貝辰度下執行與半導體 部周圍形成第三擴散區域；、在形 •以在f二，離溝槽之底 導體基板不同料麵雜f 極之前’ n由執行與半 201230303 备 極電極溝槽之間形成與第一區域 f半導體基板不同傳導類型的 “：由執行 在-些基以形成第二擴散區域。 該位元線係電性輕接限，形成位元線， :藏緣㈣! 接觸襯墊’該以形成 該電容器係電性輕接至接觸襯墊。 、’形成電各器， 敲尺寸、厚度、或尺度可能與真實半導體=不二各所-第一實施例 情單據ΪΓ月之第一實施例的半導體裝置中所設置之記 丨心早兀陣列的不意俯視圖，而圖 。匕 列的線Α-Α所取得之剖面圖而圖2為化圖1中所不之記憶單元陣

Memfry3， 10之實例PM 體作為第一貫施例的半導體裝置 實例。貝例S者，圖i中’顯示DRAM的記憶單元陣列之佈局的 圖1中，X方向指示位元線34延伸的 僅顯【id了”ί利起見’在記憶單元陣列11之元件中’ 元件隔離區^7反閘極^極=^8離活性區域16 '第二 位凹槽18、閘極電極22、位元線34、 15 201230303 電容接觸塞42、電容接觸襯墊44、 未顯示記憶單元陣列n之其他元件。 兀件形成區域R，而 圖2中，事貧上，示意顯示圖1中 位元線34。圖2十，與圖！令 ;;向上延伸的 係分配到相同參考編號。 之牛導以置川者相同的元# 第一實施例之半導體裝置1〇包含· 2中所示的記憶單元陣列u係 ，圖1及圖 電路形成於其中的一區诚.心:八中，及周邊電路區域(周邊 參彻二顯:單元區域周圍。 憶單元陣列U包含：半導體之半導難置】〇中的記 性區域16，具有^:件T區域Μ，·活 閘極電極凹槽18 .第一刀帛^域11，第二凡件隔離區域17 ; 21 ;埋入式以電：22 體⑼1及19_2 ;問極絕緣膜 雜質擴散2一2雜膜24;遮罩絕緣膜㈣^ 33 ;位元線34 ;域化開口 32 ;就線接觸塞 Ξ；448 ： ； ^W«447 ； 13之以雜質濃度可為例如脳原子/^财七體基板 及第二元H離i緣3?。離區域14包含第—树隔離凹槽51 個第-元件隔離凹;^ έ肖又的方向(弟一方向)上延伸。複數 第-U 凹槽51爾可為例如250舰。 51。雖圖未顯^，但邑=_52係配置成埋藏第一元件隔離凹槽 板13之上表面隔離絕緣膜52之上表面與料體基 作第-元件隔離絕緣^~52。牛例而5 ’可將石夕氧化物膜⑻02膜)用 16 201230303 並分元件隔離區域14以條故形狀在第 .方向上延伸 參考圖1及2，第二元件隔離區域η 55 〇 導體基板13中以在圖}中所示的丫方 知形成於+ 第二元件隔離凹槽54分割第一元件^二，伸望因此， 件隔，槽54係形成以夾於彼此相鄰的二二元 各閘極電極22構成記憶單元之字元 _之間。 憶單元中，在Y方向上延伸的—第二^ 施例之記 極22(字元線)係成對且在X方向上反覆H域17及二閘極電 ^元件隔離凹槽54之深度可為例如2;〇㈣。 第一元件隔離絕緣膜55係配 - 及形成於遮罩絕_ 26中的如26A離凹槽54 之上表面55a與遮罩絕緣膜26之上表面緣膜55 將石夕氧化物膜(Si〇2膜)用作第二元件隔離絕緣·;千55。舉例而言，可 形成戶的第二元件隔離區域17在第二方向上分割複數個元件 13中n藉m元件嶋絕賴52埋卿雜半導體美板 猎由以罘—兀件隔離絕緣膜55埋藏形成於 -及 離凹槽54所形成的第二元件隔離ί域“配置 包日日肢19-1及19-2可輕易地開啟，卄日叮 及第一 之資料保存龍，因此虛朗極電極之列η 19-] ^19-2 二元件隔離= 電極凹槽18受由底部18c及相對的第一及 17 201230303 她⑽㈣槽㈣，賴二側面 閘極電極凹槽18之深度小於第—及第4件隔_样51及 5j，咏度(第一及第二元件隔離區域14及17之深若曰 Ϊο5' ^ 250 ^ 5 M，J 18 各包ί=ί膜 «^28 . '^24' 相鄰如5 二電晶體叫及19-2係配置成彼此 =弟—雜貝擴散區域29作為第—及第二電 雜^擴散區域(圖2中所示結構中的沒極區域）。 經由第二雜質擴一散 =9::電極凹槽18之第二侧㈣ 一及^ _ 2 7極、、、e緣膜21係屬置成覆蓋閘極電極凹槽18之第 言，極凹槽18之底㈣。舉例而 膜(SiON膜)、2膜)、由矽氧化物膜之硝化所形成的 膜)上堆疊氮化石夕&rs.N膜的〇2膜）、藉由在石夕氧化物膜(Si〇2 緣膜2卜、1 '所形成的堆疊膜、或類似物用作閘極絕 緣膜糊極絕輸1，則閘極絕 電極凹=2之=電，22係配置成經_極絕緣膜21埋藏閘極 22 例如藉由依序堆最礼化低的位置。閘極電極22可具有 參考圖形成㈣疊結構。 驗係配置以埋2之上表面孤，埋入式絕緣 再者，埋入二成者問極絕緣膜21的問極電極凹槽18。 入式'%緣膜24之上部自半導體基板！3、之上表面他 201230303 表=第第-雜^ 的m娣取业AAP目^ κ & 士 、弟—兀件隔離凹槽54上 '形成^元件^凹槽13中 =;r=絕緣膜26。在本實= 之侧美廣散ί域28係設置在位於第一側面版 ^·1Φ IBa t 2^ 18 即，構成第-電晶體19」的閘極電極凹槽i8 18 、二田千等4扳13面向4-tg件隔離凹槽54之側面。 因此，第一雜質擴散區域28包含夹於第一側面18 距離較佳地小於10 nm。 十線之間的 194二==為了構成第-及第二電晶體-及 第一雜質擴散區域28係作為第一及篦-带s雕 j源極/砸域(圖2中所示二二 ，。若半導體基板i3為ρ型絲板，則第—雜 猎由f η型雜質離子佈植至半導體基板13巾而形成。。” ’、 麥考圖2 ’帛二雜質擴散區域29係設置於在二間極 8之間的半導體基板13.之全部中。因此，第二雜質擴散電區域】 19 201230303 在二閉極電極凹槽18之第二侧㈣b上的整個 全部^並Ϊίί在;凹槽18之間的半導體基板13之 -電晶ΊΜ91〜 “ 置獲付其中L」係累積於與第 電晶體m電‘「H」係累積於與第一 ΐ；"ί^^Ι9·： 3 2 域29之底部所捕捉，關此可阻止在^ it i9-2T^'- 虹以2的第一雜質擴散區域29(汲極區域）。 电日日 由於累積於與第二電晶體19_2 訊不會被在f-電晶體19-1之 ==7 貧 狀態不改變成匕狀態，因此，可壞且 一相鄰單元之操作狀態而改變的擾亂缺陷之產生累積“由於另 隔箄^ | ^在其中配置成彼此相鄰的二閘極電極22之間的間 寺：或小於50 nm的DRAM中，擾亂缺陷之產生：:間 -散區域29係作為電晶體瓜1及19-2的第-及第 找顧域)。若半‘ 質離子佈植至半導體基板二=散區域29係藉由將》型雜 半導=板m第—側面i8a及第二祕隔離凹槽54之間的 :=21之上部21A的^4二== 膜21的第二:二面严嫌 乐雜負擴晶域29文到設置。因此，當操作第一及第 20 201230303 細彡她蝴一側面 、巴緣腺之下部接觸的半導體基板13、芬嬙 =凹槽18之底部18c的半導體基板13之中。因此及 亚未没置於相鄰第二侧面18b之丰I 或 電晶體m及19_2之間。+¥肢基板13中’即第一及第二 即’構成閘極電極凹槽18的三表面之 面_及底部(底部18c)之 =側面(弟一側 侧面18b)不可為通道區域。Τ以通紅域’而另—側面(第二 因此，當第-及第二電晶體19] 習知電晶體，可將導通電流流動=2 f開啟“時’比起 再者，增加導通電流。 另一電晶體的故障可被抑制’ 9-2其中—者在運作時， 因此，即使當使半導體裝置 =配置時’糊立且敎_第—^ 式絕ίΪΓ之極凹槽18伸出之埋入 上表面29a。 *路出第一雜質擴散區域29之 參考圖2，位元線接觸塞刃 34 —體成形。位元線接觸夷Μf 4 口 32並與位元線 之上表面29a。若位元線34^系藉g S 一雜質擴散區域29 膜、.及鎢(W)膜之堆疊膜所步m隹登夕晶石夕膜、氮化鈦(TiN) 膜所形成。 、乂 ，、彳彳立兀線接觸塞33可由多晶矽 中，並與“線接 =3343^^^絕_ Μ之上表面24a 元散區域係經由位 參考一====表 201230303 面。頂蓋絕緣膜36保護位元線34之上表面，並且當成為 ΐ之基ί由ί等向性⑽(具體為乾侧)所圖型化時作為_: f。^由依序堆疊氮化賴(SiN膜)及魏化物膜(Si〇 二 的堆®膜可被使用作為頂蓋絕緣膜36。 、 減 參考圖2，壁膜37係設置成覆蓋著位元線％之側 胺37具有保護位元線34之側壁的功能。藉由依序堆 土 及魏化物膜(⑽2膜)所形成的堆疊膜可被使^為‘ 26a 層間絕緣膜％係設置於遮罩絕緣膜26之上#面 26a及弟一兀件隔離絕緣膜％之上表面5兄上。声 士表面 土表面地與頂蓋絕緣膜％之上表面3 曰例巴而緣^ 38之 使用化學氣’可將 22(Sl02膜)或使用咖辦⑸⑽，旋塗式石夕氧 的塗化物_2 _作細句所形成 面38中’以曝露出第-雜質擴散區域A膜 塞係設置成埋藏接觸孔《 1容_ _ 接觸苐—雜質擴散區域Μ之上表面28a 接觸 匕，电谷接觸塞42係與第—雜質垆埒卩试 、―邛分。 接觸塞42之上#而π雜貝擴散區域28電性連接。雷六 結構。 ]如错由依序堆豐氣化鈦膜及鎢膜所形成的堆电疊 蒼考圖2,電容接觸襯墊 38a上，使得電容二!巴緣膜38之 必。形成電容器48 =連接至接觸塞42之上表面 因此，電衮;#電極57係連接至電容接觸襯墊44

參考圖^電2^：^連_塞42與下H 電容接觸塞42不同的r置己置在與γ方向上之 之相鄰位元線34之間。電合接觸襯墊44係配置於父方向上 22 201230303 以群集形態排列在Y方向上。換。之$合接觸襯墊44係 上以在層間絕緣膜38之上表面撕 為各龟谷接觸襯墊44設置一電容器48。 t^S48 ί ί ;I i7; 58 ^ 下電極、57係設置:電容接】：:固下電極57所共用。 連接。下電極57為王冠形。與電容接觸襯墊44 ::膜46所曝露出的複數個下電= 伽ίίΞί/5置严蓋著電容絕緣膜58之表面。上電極59 過複數個下電極57之上端。 ° 上表面5如係配置為超 區域戶接容11 48係經由電容接觸襯墊44與第-雜質擴散 示）:於未顯 配線(圖未顯示）、及類似物可加以^^。”，，、不）/、接觸基連接的 依據第一實施例之—M AJL ,μ 導體裝置10包含：活性區H +f體農置10具有以下配置：半 二方向上延伸；複數個第1元射半導體基板13所組成並在第 並且穿過活性區域16;第—及54，在第—方向上延伸 鄰第二元件隔離凹槽54之二 电日日肢19-1及〗9-2，設置於相 -第二雜質擴散區域29，配置成在第二方向上相鄰; 用並且連接至位福34 ; 19_〗及19-2所共 ㈣炎於其間並設置在第雜質擴散區 *貝擴歧吐域29之雙側；閘極絕緣 201230303 =極凹槽18的第二元件隔離凹槽5===8晋在^向開 基板13之上表面13a _ ^接至叹置在半導體 第二元件隔離凹槽54 :。、，極'細槽1S具有面向 面向第-側面ISa的第二側面⑽二底;由域29 體基板之上表/ 件隔離凹槽54之間的半導 位置具有細 ,c . -置在與第一側面18b相鄰之丰其 板！3的部分不是第—及第二電晶㈣i及19_2之==肢基 側面^相=2—雜質擴散區域28之底部娜向下並i第一 之;^ L 半^體基板13之一部分、及與問極電極凹槽18 _鄰的半導體基板13之—部 19-1及.19-2之通道區域。 氺久弟一冤日曰胆 -Ϊίϊ一實施例之半導體裝置，包含夾於第一側面收及第 -兀件隔離凹槽54之_半導體基板13 ^ ^以及5又置於自夾設於第二側面肠處的半導體基板ΐ3之上 表面13a至閘極電極凹槽18之底部18c的全部中之第二 區域29’係設置成藉此僅僅在閘極電極凹槽18之底部收及第一 側面18a之一表面中形成通道區域。因此，比起其令通道區域係 开/成於閘極凹槽之二表面(二彳目對側面及底部)巾的g知半導體裝 置，可減少通道電阻。因此，可充分確保第一及第二電晶體m 及19-2之導通電流。 再者，二閘極電極凹槽18係設置在第二雜質擴散區域29之 雙侧以將第一雜質擴散區域29夾在中間，且第二雜質擴散區域29 係設置於自夾設於第二側面l8b處的半導體基板13之上表面13a 至閘極電極凹槽18之底部18c的全部中，使得通道區域並未形成 24 201230303 在一閘極電極凹槽18之間。 作第3第置間距小的情況中’可獨立操 晶體。 夺该电晶體之運作狀態不干擾另一相鄰電 閘極:ί 極凹槽Μ之下部的 22之上表面22a的埋^==極凹槽18並覆蓋著閘極電極 不自半導體基板13之上工表^向4_^置成使得問極電極22 可輕_半導體裝置ω時， 所形成。因此，.可輕易製 =導形成閘極電極22之後 第^晶體m電性連接的下電極π。而中」二累藉積於與 極”的狀態。在 含有η型雜質的第二雜質擴散區中 斤感應出的電子e-被 制在第-電晶體m之通道中:亦底稍捕捉。因此，可抑 一雷曰雕q n it崎 逋道中所感應出的電子e-以免抿it Ml铉 ㈣；f擴散_29姉_。

資訊不會被在第一電晶體19 連$的下电極57中的H 且狀態不改變成L狀能，+ 中所感應出的電子e-所破壞 單元之f可抑制航缺陷(其表示立中 再夕即使在配置成彼此相鄰的 生。 於或=50 一 D缩中，擾亂缺陷之產生仍4=間隔等 圖3A至3C、圖4A至4C ' 抑制。 至7C、圖8A —魏至9C、圖腹至二 25 201230303 ，12A至12C、圖13、圖14、及圖15為顯示依據本發明之 實施綱半導财置t麟置的記，ϋ單元陣狀驗過程圖。 圖3A為其中形成記憶單元陣列之區域的俯視圖，圖犯為沿 圖3A中所示結構的線A-A所取得的剖面圖，而圖3C為沿圖 中所示結構的線B-B所取得的剖面圖。 θ 圖4Α為其中形成記憶單元陣列之區域的俯視圖，圖4Β為沿 圖4Α中所示結構的線Α-Α所取得的剖面圖，而圖4C為沿圖 中所示結構的線B-B所取得的剖面圖。 ° 圖5A為其中形成記憶單元陣列之區域的俯視圖，圖5B為沿 圖5A中所示結構的線A-A所取得的剖面圖，而圖5C為沿圖5A 中所示結構的線B-B所取得的剖面圖。 ° 圖6A為其中形成記憶單元陣列之區域的俯視圖，圖6B為沿 圖6A中所示結構的線A-A所取得的剖面圖，而圖6C為沿圖6八 中所示結構的線b-b所取得的剖面圖。 σ 圖7Α為其中升乂成.5己憶早元陣列之區域的俯視圖，圖7Β為 圖7Α中所示結構的線Α-Α所取得的剖面圖，而圖7C為沿圖''7: 中所示結構的線Β-Β所取得的剖面圖。 ° 圖8Α為其中形成a己憶單元陣列之區域的俯視圖，圖為沿 圖8Α中所示結構的線Α-Α所取得的剖面圖.，而圖8C為沿圖8Α 中所示結構的線所取得的剖面圖。 σ 圖9Α為其中形成5己憶單元陣列之區域的俯視圖，圖9β為沿 圖9Α中所示結構的線Α-Α所取得的剖面圖，而圖9C為 中所示結構的線Μ所取得的剖面圖。 ^-® 9Α 圖10Α為其中形成記憶單元陣列之區域的俯視圖，圖1〇Β為 沿圖10Α中所示結構的線Α-Α所取得的剖面圖，而圖1〇c為沿圖 10A中所示結構的線B-B所取得的剖面圖。 。 圖11A為其中形成記憶單元陣列之區域的俯視圖，圖UB為 沿圖11A中所示結構的線A-A所取得的剖面圖，而圖uc為沿圖 11A中所示結構的線b-B所取得的剖面圖。 圖12A為其中形成§己憶單元陣列之區域的俯視圖，圖12^為 26 201230303 * 12A中所不結構的線B_B所取得的剖面圖。 -^圖 圖 3A、圖 4A、圖 5A、圖 6A、H7Am π 圖11Α、及圖12Α中所示的線Α-Α對庳至θ ]中:' :1〇Α、 再者’圖13至15為剖面圖，並對庫圖巾所不的線Α_Α。 10之剖面。〜㈣謂應至圖2中所示的半導體裝置 將參=3Α至冗、圖仏至4(：、圖5八至冗 圖7八至7〇：、圖8入至犯、圖9八至（^:5 = 實施，半導_ 1()(具體_單元4 弟- 成於^體3 所示的處理中，襯墊氧化物膜65係形 风孓牛V體基板13之上表面13a上。並攻，1古門π u 乂 66 6sl •I延在對x方向上傾斜鱗定肖度的方向(第二方向 上I伸亚在Y方向上以特定間隔形成。 ） _51_在之本咖以曝露出對應至第—元件隔離凹 Σίΐ=266上圖型化的光阻齡顯示)並經由使用光^乍 ==__刻氮化—而形成。在形‘二 向性ί開r66a的氮化石夕膜66作為遮罩的非等 -二方為），半導體基板13被侧，因而形成在第 一向上延伸的第一元件隔離凹槽51。 .F離件隔離凹槽51之寬度W1可為例如43咖。第-元件 離凹槽51之深度Dl(自半導俨其乐701千 可為例如250nm。 料虹基板13之上表面仏起的深度） 凹样^’^圖二至^所示的處理中，形成埋藏第—元件隔離 不曰W的弟一兀件隔離絕緣膜52。 件隔離凹槽51係以使用 问在度电水)方法所形成之矽氧化物膜(Si〇2膜)或使用 27 201230303 SOG方法所形成的塗覆矽氧化物膜(Si〇2膜)加以埋藏。 然-後’形成於氮化石夕膜％的上表面之上的石夕氧化物 咖私除，從而在第—元件_凹槽51中形成㈣氧化物膜 (Si〇2膜)所組成的第一.元件隔離絕緣膜52。 、 因此’形成由第一元件隔離凹槽5丨及第一 =割在第二方向上延伸的條纹形活性區域上： 膜 其次，移除自半導體基板13之上表 _ 吏得第一元件隔離絕緣膜”之上表® 面13a突出上表面齊平。自半導體基板13之上表 以執i 牛隔離絕緣膜52之移除係藉由例如刻加 遮罩凹細口 26A的 5C ΤΑ第—52 =及圖 5Α 至 之上表= 成覆蓋著半導體基㈣ (遮罩絕賴26之基52之上表面52a的氮化矽骐 示）、及藉由使用光上圖型化之光阻(圖未顯 形成。 作马遮罩的非寻向性钱刻以處理開ο 26A而 、，在本實例中，複數個開口 26A在y 13 /、幵’ A的遮罩絕緣膜26作為遮罩的非 28 201230303 等=侧(具體為乾糊)而侧半導體基板i3， -方向上延伸的第二元件隔離凹槽54。 7成在第 第二元件隔離凹槽54之深度 13a起的深度)可為例如25〇nm。 土板13之上表面 %。其次，形成埋藏第二元件隔離凹槽54的第二元件隔離絕賴 之麥由_方法所形成 卿卵爾藏。_ S〇G料卿狀㈣魏化物膜 之上^緣緣膜％之上表面撕 成並在第二元件隔離凹槽54中 膜)所形 組成、並將圖5a 斤m及第二元件隔離絕緣膜55所 個元件形細R 分隔成絲 並分割條紋形活性區域16的第件^ 52所組成、 由半導體細中所形成之第二元被形成之後， 件隔離凹槽54的第二树隔離 卩 ^54及埋臧第二元 元件形成區域R的第二元件隔離區域175 ^成、並分割複數個 極絕緣膜21被施加負電位的虛 j因此，與經由閘 列11之資料保持特性，使得虛擬可改善記憶單元陣 第-及第二電晶體19·1及19_2(見g_2)a。之電位不會不利地影響 槽形f y方向上延伸的二凹 緣膜26中。 一兀件隔雔區域17之間的遮罩絕 29 201230303 在本貫例中，形成開口 26B以曝露出斟雇5 + ^ ，形成區域的半導體基板之上表面13=: = 1 Γ#18 成。在，遮罩絕_6而形 其次’藉由使用具有開口 26Β的摭I 一 等向性_(具體域侧)而侧導狀板^ ϋ罩的非 =部18_對的第-及第二側=^^ 經由=1;3^，：;=;义第二側面- 槽51及54之深度Dl及& _木度)小於弟一及弟二兀件隔離凹 右第一及第二元件隔離凹槽51及 m 凹槽18之深度d3可為例如^= 2為250 之第-及第二面，覆蓋著閘極電極凹槽18 極絕緣膜2_成。_ ^ "^=槽/之底部收的間 :="22被形成，：上 30 201230303 兩者，使得氮化鈦膜及鎢膜殘留在閑極 =嫩氮化鈦膜及鎢膜所組成的 ==中，因 構成記憶單元之字元線。 以各閘極電極22 ;形藏_電極凹槽

?〇G 之上=绫^ 法將形成於遮罩絕緣膜26之上表面26a „緣肤加以移除。因此，由 =6a 26B、.並具有與遮罩絕緣膜2 =叫U及開口 絕緣J(，氧化物膜(Si〇2膜))所組;的二 其-人，在圖9A至％所示的處理中，皮沿成。 ==_讀質的卿)(其料‘基雜質= 在此罝為lOOKeV且劑量為1EM原子八m2 ^基板)係 至圖8A至8C中所示結構之整個上表二而子佈植 凹槽18及第二元件隔離區域17 "^由閘極電極 雜質擴散區域28、並且在位於一 基严13中形成第- 板13中形成雜質Sfi電極凹槽18之間的半導體基 甲域雜貝擴紅域71(其為第二雜質擴散區域29 ㈣2一雜質擴散區域28係形成於位在閘極電極凹二 的第-側面18a之側的半導體基板13中，以覆 ，Μ 面18a上的閘極絕緣膜21之上部2ia。 /成；第一側 在本實例巾’軸第—雜_散區域28以包含夾 #11第，件隔離凹槽54之間的半導體基板13之^表面= 、〜U臧於比閘極電極22之上表面22a為高之位置的 ，步驟中的遮罩絕緣膜26之厚度可為例如5二。。 ，、-人，在圖10A至10C所示的處理中，具有样 的，阻73係形成於埋人式絕緣膜24之上表面％口二 %之上表面26a、及第二元件隔離絕緣膜 二二緣' 凹槽形開口 73a曝露出位於埋人式絕緣膜24 “該 201230303 之上表面26a。 其藉由使用光阻73作為遮罩醜 攸開口 73a所曝露出的遮罩絕緣膜％加以移除、。或乾蝕刻)將 因此，曝露出雜質擴散區域71之上夺 質擴散區域71之上表面71a齊平@帛 =，且曝露出與雜 表面52a其中一部分。士十的弟轉隔離絕緣膜52之上 其次，在圖11A至11C所示的處理中，1 不同的傳導類型之雜質的郁>)(其為半 ^具巧η型雜質 係在能量為100 KeV且劑量為1Ε14原子/^2的ρ型矽基板） ，子佈植至自光阻73所曝露出的雜f擴散 被選擇性 電極凹槽18之間的整個半導體基=3 3成f而在位於二閘極 29。 极Μ軸H質擴散區域 因此，覆蓋著形成於二閘極電極凹样18 $閘極絕緣膜21之第二雜質擴散區域曰29^—==中， 極電極凹槽18之間的半導體13之 在二閘 3 21、_電極22、埋人式絕緣膜24 /第—雜 因此，覆蓋著配置於第-^面^曰f 及19_2被形成。 乐侧面18a上的閘極絕绫膜？1夕卜却 21A的第-雜質擴散區域28被形 班賴21之上。I3 凹槽18之笔-伽而成覆盖者配置於二閉極電極 區_絕緣膜21的第二雜質擴散 全部中。因^凹槽18之間的半導體基板13之 時，min ΐ中所示的第—及第二電晶體叫及μ z ?严域僅形成於與配置於第—側面l8a上的閘極絕緣膜21 的半^體1板13、及構成閘極電極凹槽之底部、18c 形Γ使得通道區域不可在第-及第二電晶體 知電1卩2 及19-2在開啟狀態時’比起習 化電流流通的通道區域。因此，即使在微型 化的，己憶早兀中，仍可降低通道電阻以增 32 201230303 « 另-ίΐ-ΐί:及第二電晶體叫及19_2其中之-在運作時， :且即使雜裝置以 之底ϊί形示的處理中，第二雜質擴散區域29 之底質擴散區域29之底部自二間極電』W8 其:「L」，於與第-電晶體心 柯、查拉AA 中而H」係累積於與第一電晶I# 1脅 il i' B； 雜質感應广出的電子卜(圖未顯示)被含有η型雜質^ : ，貝擴散£域29之底部所捕捉。因此，可防止在第 J^ 所感應出的電子e以免抵達構成第二電晶體19=$第-雜貝擴散區域29(汲極區域）。 的第一 資與第二電晶體Μ電性連接的下電極57中的Η 且^ ΐ Ϊ苐—電晶體19_ 1之通道中所感應出的電子e-所破揀 恶不改’k成L狀態，因此，可抑制其中一單元 : :另-相鄰單it之操作狀態而改變的擾亂缺陷之產生'。、貝〜、 ρ 1 Ιΐί其中配置成彼此相㈣二閘極電極22之_間 ϊΐ ^ 的·Μ中，擾亂缺陷之產生仍可被抑制。 ^人，在圖12A至12C所示的處理中，將圖UA&U 不的光阻73加以移除。 甲厅 其次，在圖13所示的處理中’埋藏開口 32的位元 元線开;Ϊ。接觸塞33上並在X方向上延戰圖D齡 中使知多晶石夕膜埋藏開口 32)。 、 其次’圖未顯示且為頂蓋絕緣膜36之基村的氮化石夕膜(娜膜） 33 201230303 被形成於圖未顯示的鎢膜上。 —然後，使用光微影技術以在氮化石夕膜(SiN膜)上形成覆蓋著位 元線34之形成區域的光阻(圖未顯示）。 其次’藉由使用光阻作為遮罩的非等向性蝕刻(具體為 ΞΞί化”领SiN膜）、鎢膜、氮化鈦膜、及多晶频，因ί if Ϊ形成.财絕、賴36，由氮化·(siN膜)所域，·位元線 接觸塞33，由多晶石夕膜所組成並接觸苐二雜質 二及位元線34，配置在位元線接觸塞心並由多晶= 虱化鈦膜、及鎢膜所組成。 ^次，目未顯示的氮化石夕膜_膜)及魏化物膜卿 fit成以覆蓋位元線34之側面、及頂蓋絕賴36，而後石夕氧 因而，及氮切膜(娜麟在其整個表面顧被回飯， =形成復盍考頂蓋絕緣膜36之側面及位元線34之側面的側壁 田因此，由於氮化矽膜(8沉膜)及矽氧化物膜(Si〇2膜)係依 堆豐以形成側賴37，故當·s〇G方法以形成塗覆 作為層_緣膜38時，魏化物^ Ϊ ^^生 因此’ 匕物膜(塗覆絕緣膜） 而JIT入式f緣膜24之上表面地、遮罩絕緣膜26之上表 面=、及第二兀件隔離絕緣膜55之上表面55M系以側壁膜37^ 以復盍，且形成具有與頂蓋絕緣膜36之上表面36a齊平之上 m間絕緣膜38。因此，頂蓋絕緣膜36之上表面3如俜自、声 間絕緣膜38曝露出。 4即：>oa係自層 具體㈣’埋入式絕緣膜24之上表面池、遮罩絕緣 上表面26a、及第二元件隔離絕緣膜％之上表面係以涂费 ’而後執订熱處理因而使魏化物膜(塗覆絕緣膜)之膜二 再者，當使用SOG方法形成石夕氧化物膜(塗覆絕緣膜)時，使 201230303 用含有聚矽氮烷的塗覆液體。再者，可在蒸汽氣體環境中執行熱 處理。 其次，使用CMP方法執行已熱處理的石夕氧化物膜(塗覆絕緣 膜)之拋光直到曝露出頂蓋絕緣膜36之上表面36a。因此，形成具 有貫質上與頂蓋絕緣膜36之上表面36a齊平之上表面38a的層間 絕緣膜38。 再者，在圖13所示的結構中，雖然圖未顯示，但在抛光石夕氧 化物膜(塗覆絕緣膜)之後，可使用CVD方法形成覆蓋頂蓋絕緣膜 36之上表面36a及層間絕緣膜38之上表面38a的石夕氧化物膜(別〇2 ^其次，在圖14所示的處理中，使用SAC (Self Aligned Contact, 自行對準接觸)方法對層間絕緣膜38、遮罩絕緣膜26、埋入式絕緣 及開極絕賴21進行非等向性姓刻(具體為乾侧），因而 ^接觸孔41 ’其曝露出第一雜質擴散區域％之上表面施的其 T —部分。 擇性itn11域雜蝴魏化__2膜)的步驟及選 擇陸蝕，虱化矽^巧沉膜)的步驟執行乾蝕刻。 、 而4?其二f 質上與層間絕緣膜38之上表面38a齊平之上表 42 “^^^散區域28之上表面撕的下端的接觸塞

方、、^^# =氮化纟填(目未_示)及鷄膜(目未顯#)#、使用CVD 而後形成於層間絕緣膜-之上 接光:：從 .1^ 似、及層間絕_ 38之上表之面上^面施、接觸塞42之上表面 35 201230303 其次，使用光微影技術形成覆蓋著對庫至全屬胺的口主 電谷接觸襯墊44的形成區域之表面的 、表面之 光阻所露出的非必要之金屬膜係藉由使，自 而加以移除，因而形成由金屬膜所組f 乾钱刻 成電容接觸婦44之後，移除雜接觸雜私。在形 科ίΐ，€，電容接觸襯墊44的氮化石夕膜％係形成於頂罢 、、·巴緣膜36之上表面36a、接觸塞42 攻於頂盍 38之上表面38a上。 表面42a、及層間絕緣膜 其次，在圖15所示的處理中，圖未 化物膜_膜)係形成於氮化 化、的石夕氧 厚度可為例如_聰。 上石夕軋化物膜(s1〇2m)之 的光技術以形成在石夕氧化物膜(Si0濁上圖型化 幻尤阻(圖未蝻不）。然後，藉由使用 /間玉化 ^匕物膜(圖未顯示)及形成於電容接^為塾遮44罩===刻 46，因而形成曝露出電容接觸襯墊44 移除光阻(圖未頻示）。 期主孔(圖未顯不）。然後， 例中’形成ί G二::ί 膜58之表面。在本實 絕緣膜58之μ 使上也極59之上表面59a係配置於電容 59；^^^ ' ^'^58 ' R1 ί 奋8係形成於各電容接觸襯墊44上。 上:‘苎出第一實施例的半導體裝置1〇。 形成於上電t上之上圖^頁^的^間絕緣膜〜介層^及配線係 依據第—實施例的轉體裝置之製造方法，覆蓋著配置於第 36 201230303 一側面18a上的閘極絕緣膜21 μ被形成，且覆蓋著配置在二閉極電質擴散區域 上的整個閛極絕緣膜21的第二 二之弟一侧面18b 槽18之_半導體基板 圖2中所示的第一及筮_ +曰 1〒。因此，當刼作 於與配置於第—_ 及19_2時，通道區域僅形成 基板13、及構賴極電極= 1 2部接觸的半導體 使得通道區域不可在第 s-=铸體基板I3中， 即，+ t一泠笙承弟一電日日肢D·1及19-2之間形成。 知電日日體，電 =叫及Μ在開啟狀態時，上習 型化記憶單3 區域縮小。因此，即使在微 另一電ΐ體⑼1及19-2射—者在運作時， 化且閉極紐岐纽铸《置10微型 及第二電晶體^及19=配置時，仍可獨立且穩定地操作第- 凹择·fA祕電極22被形成輯㈣極絕、雜城久π朽卡权 =18之下部’轉覆物_極22之上^=極電極 :巴緣膜24被形成以埋藏間 ，面，的埋入式 自半導體基板13之上表面因此，問極電㈣不 因此’如本實施例中，當製造如 3成=極電極22之後所形成的位元線 九成。因此，，易製造半導體裝置10。电谷盗48可輕易破 (Si〇2二=^=中4雖^例示描述其中將石夕氧化物膜 膜％的.，句^^膜24亚將氣化石夕膜(SiN膜)用作遮罩絕緣 视_ 24並可 膜,編觸孔41時，氮切 2孔“不。献，由於接 _及開崎聽_綱_巾==容接^ 201230303 底部18c向下突底^自二閘極電極凹槽18之 電性連接的下電極57中；V「H 於與第—電晶體叫 性連接的下電極57中二^ .^^積^與第—電晶體脱電 晶體叫__ ^元复對應至第-電 19-1之通道中(圖夫龜之開啟/關閉時’在第-電晶體 2擴數區域29之底二= 二=型 e—抵達構成第二電純吸二質1 由於累積於與第二電晶體呢電性 ^不會被在第-電晶體m 中的Η 因此，可抑制當==二壞 早兀之“作狀恶而改變的擾亂缺陷之產生。 第二實施例 悴單，據本發明之第二實施例的半導體裝置中所設置之記 ^_彳_圖，賴総㈣丨巾所補線^^ 置^之1 實1^ f 述^為第二實施例的半導體裝 34 〇 ^ 置1〇相同的元件係分配到相同參考編號:將 笛— ’、平¥如·衣置80包含記憶單元陣列81以替代 昂—貫施例之半導體裝置10中所設置的記憶單元陣列n。替戈 第-!ίϊϋ陣列81具有與記憶單元陣列11相同的配置，除了 弟-雜貝擴散區域83被設置以替代在第一實施例中所描述的記忾 38 201230303 * 單元:車”中所設置之第二雜質擴散區域29。 體19 P1 ’及又施例之半導體装置80中的第一及第二電蓋 所描述^散區域83以替代在第-實施例中 不同二板f為半導體_ 第ii質擴圖—16中所示結構中的沒極區域）。 用的η型雜質擴_1 =^^；電8=9=9-2所共 第一區祕％萝弟^域85及第二區域86。 閘極ί緣膜ΐ配置於問極電極凹槽18之底部收上的 件隔7將二===二及第 基板13—之：：=^二;，凹槽18之間的糊 質擴散區域29相同的配置有ϊ已;^:實施例中所描述的第二； 第一區域门二==冗 塞33之下端。牛因$表面13a同位並接觸位元線翻 線34 ΪΪΪ接因此第一區域％係經由位元線接觸塞％與如 凹槽區^广83係設置成覆蓋著形成於二閘極電相 H t 及底部收上的間極絕緣膜2卜 η 在與閘極電極凹槽18的第二側面陶目鄰之半導《其 體Α板及在與閘極電極凹槽18的底部18“目鄰之 二基板13的部分，並非第-及第二電晶體m及19_2 域用以苗述其中將n型雜質擴散區 於半的Λ體裝置’第二雜質擴散區域83係設置 -土板巾以覆盍在—閘極電極凹槽18之第二侧面⑽ 39 201230303 ^底部18c上所形成的閘極絕緣膜21，使得當操作第一及第二電 晶體19-1及19-2時’通道區域僅形成於與配置在第一側面收上 的閘極絕緣膜21之下部接觸的半導體基板13中。即，在閘極電 極凹槽18的二表面(具體為相對的第一及第二側面丨如及丨跖及底 部18c)之中僅一表面(第—側面恤)為通道區域，而其他二表面(第 二側面18b及底部18c)不是通道區域。 …當第一及第二電晶體19-1及19-2在開啟狀態時，比起 白知笔·可將導通電流流動的通道區域縮小。因此，即使在 微型化記憶單TL中，仍可將通道電阻降低以增加導通電流。 另第一及第二電晶體队1及19_2其中—者在運作時， 另一電晶體的故障可被抑制。 間距即f當半導體裝置8〇被微型化且閘極電極22係以小 19_2:、75可獨立且歡地操作第—及第二電晶體19-1及 再者，第二雜質擴散區域83由第一 組成，該第—區域85覆芸菩㈣产⑴」^及弟一£域86所 上的閘極絕緣膜21，電極凹槽18之底部收 體基板13⑺，並且被第:，18C的水平面設置於半導 14 ^17 的半導體基板13之全部中，延到極凹槽18之間 -區域85,並與第_區 2自苐：區域％向下配置的第 積於與第-電f下電極57中，而「H」係累 79^ '9； ^ 子e-被含有n型雜質U ^道中(圖未顯示)所感應出的電 的第二雜質擴散區域83(^k域『 達構成第二電晶體19-2 一由=累積於與第二電晶體19

貧訊不會被在第笔極57中的H 、中所感應出的電子e_所破壞 40 201230303 * 變成ί狀態，因此，可防止當—單元之累積狀態由於 另一相郴早兀之刼作狀態而改變的擾亂缺陷之產生。 再者’即使在其中配置成彼此相鄰的二閘極電極22之間的間 隔寻於或小於50 nm的DRAM中，仍可防止擾亂缺陷之產生。 圖ΠΑ至17C、圖18A至18C、圖19A至19C、圖20A至 20C、圖 21A 至 21C、圖 22A 至 22C、圖 23A 至 23C、圖 24A 至 24C、圖 25A 至 25C、圖 26A 至 26C、圖 27A 至 27C、圖 28A 至 28C、及圖29為顯示依據本發明之第二實施例的半導體裝置中 設置的記憶單元之製造過程圖。 〜 圖17A為其中形成§己憶單元陣列之區域的俯視圖，圖HE為 沿圖17A中所示結構的線A-A所取得的剖面圖，而圖17C為沿圖 17A中所示結構的線B-B所取得的剖面圖。 θ 、圖18Α為其中形成記憶單元陣列之區域的俯視圖，圖18β為 沿圖18Α中所示結構的線Α-Α所取得的剖面圖，而圖18C為沿圖 18A中所示結構的線B-B所取得的剖面圖。 ° 圖19A為其中形成記憶單元陣列之區域的俯視圖，圖19B為 沿圖19A中所示結構的線A-A所取得的剖面圖，而圖19C為沿圖 19A中所示結構的線所取得的剖面圖。 、圖2〇A為其中形成記憶單元陣列之區域的俯視圖，圖2〇B為 圖20A中所示結構的線A-A所取得的剖面圖，而圖2〇c為沿 20A中所示結構的線B-B所取得的剖面圖。 ° 、圖21A為其中形成記憶單元陣列之區域的俯視圖，圖2m為 沿圖21A中所示結構的绛A-A所取得的剖面圖，而圖21C為沿圖 21A中所示結構的線B-B所取得的剖面圖。 、® 22A為其中形成記憶單元陣列之區域的俯視圖，圖22B為 沿圖22A中所示結構的線A-A所取得的剖面圖，而圖rc為沿圖 22A中所示結構的線B-B所取得的剖面圖。 圖23A為其中形成記憶單元陣列之區域的俯視圖，圖23B為 沿圖23A中所示結構的、線A-A所取得的剖面圖，而圖2冗為沿圖 23Α中所示結構的線Β-Β所取付的剖面圖。 41 201230303 ㈣為其中形成記憶單元_之區域的俯視®，圖24B為 中所不結構的線A-A所取得的剖面圖，而圖24C為沿圖 A中所示結構的線B_B所取得的剖面圖。 圖25A為其中形成記憶單元陣列之區域的俯視圖， 圖25B為 ί i f ^所示結構的線A_A所取得的剖面圖，而圖25C為沿圖 25A中所不結構的線B-B所取得的剖面圖。 為其中形成記憶單元_之區域的俯視圖，圖她為 士-所不結構的線A_A所取得的剖面圖，而圖26C為沿圖 26A中所示結構的線b_b所取得的剖面圖。 為其中形成記憶單元陣列之區域的俯視圖，圖2艰為 ^ _所不結構的線A-A所取得的剖面圖，而圖27C為沿圖 中所示結構的線B-B所取得的剖面圖。 、、須為其中形成記憶單元陣列之區域的俯視圖，圖2δΒ為 , _所不結構的線Α-Α所取得的剖面圖，而圖28C為沿圖 中所示結構的線B-B所取得的剖面圖。 再者’圖29中所不的第二實施例之半導體裝置8〇對應至圖 16中所示的第二實施例之半導體裝置8〇的剖面。再者，圖17八、 圖 18A、圖 19A、圖 20A、圖 21A、圖 22A、圖 23A、圖 24A、圖 25A、圖26A、圖27A、及圖28A中所示的、線A_A對應至先前已 描述的圖16中所示的第二實施例之半導體裝置8〇的剖面。 將參考圖ΠΑ至17C、圖18A至18C、圖19A至19c、圖2〇a

至 20C、圖 21A 至 21C、圖 22A 至 22C、圖 23A 至 23C、圖 24A 至 24C、圖 25A 至 25C、圖 26A 26C、圖 27A JL 27C、圖 28A 至28C、及圖29描述依據第二實施例的半導體裝置8〇(且 憶單元陣列81)之製造方法。 八。 首先，在圖17A至17C所示的處理中，使用與已於第一每施 例中描述的目3A至3C中所示的處理相同的技術，依序^見 氧化物膜65、具有開口 66a的凹槽形氮化矽膜66、及 圖3A至3C)。 曰（見 在本實例中，開口 66a被形成以曝露出對應至凹槽幻之形成 42 201230303 區域的襯墊氧化物膜65。 π ΐΐί併凹槽82為第一元件隔離凹槽51之部分(見圖i)。凹槽 只貝上與圖16中所示之閘極電極凹槽18相同的深度。 主道極凹槽18之深度為150 nm，則凹槽82之深度〇4(自 土板13之上表面13a起的深度)可為例如15〇nm。再者， 凹才曰82之寬度W2可為例如43 nm。 不同圖/8A至18C所示的處理中，具有與半導體基板13 拉。的雜質被選擇性離子佈植至凹槽82之底部82a中， $此在+導脰基板13 _成其為層狀雜f擴散區域的第一區域 5 ’使用具有開口66a的氮化石夕膜66作為遮罩，里為 ί 導麵之雜f _(p)(其為半導體基板 判係在月b量為i〇Kev且劑量為1ei4原子/⑽2的 &自植ί凹槽82之底部82a中，藉此在深度 深产)為15〇 土 上表面13&起的第一區域85之中心位置的 又立二a :之位置處形成具有6011111厚度Μι的第一區域85。 的氣;二膜19C所示的處理中，藉由使用具有開口 66a 圖=的非等向性钱刻(具體為乾侧），位於自 ΰ 18A至18C中所不的凹槽82向下的半導妒美柘丨一 此形成複數個第-元件隔離凹槽5卜"^基板13被钱刻’措 一因此，衩數個第—元件隔離凹槽51 凡件：凹f 之底部51c係配置於第-區域85:下。’罘一 弟一兀件隔離凹槽51之深度Di(自半導㉛ 13a起的深度)可為例如25〇·。 U反13之上表面 其次，在圖2GA至20C所示的處理中，使用抑 例中描述之圖4A至4C中所示的處理 =一貧施 因此，由第—元^i凹种51、^形成(見圖从至扣）。 組成且比第-區域85為深的么個件隔離絕緣膜52所 成’且在第二方向上延伸的條紋形活性區==第區==區 201230303 域14所分割。 其次，在.圖21A至21C所示的處理中，使用與已於第一本 ^中描述之圖5AMC中所示的處理相同的技術，依序地移= 化矽膜66及襯墊氧化物膜65 ,而後移除自半導體基板u卜、^ 面13a突出的第-元件隔離絕賴52，藉此使 、 之上表面52a與半導體基板13之上表面仏齊 其次，在圖22A至22C所示的處理中，使用與已 例，述之圖6A至6(：中所示的處理相同的技術，具有=二 =6A的遮罩絕緣膜26、較第—區域％為深的第 槽5心及具有與遮罩絕緣膜26之上表面施齊平的件=凹 54 組成因=-至= 了 一第一區域 以起第度⑽半導键基板 13之上表面 因此’在由半導體基板13中所形忐 及埋藏第—元件隔離凹槽51的第-元件ρ離^^離凹槽51 後’由半導體基板13中所形成之筮_ 破幵/成之 二元件隔離凹槽54的第二元件隔離^=離凹槽54及埋藏第 複數個元件形成區域R的第二元件^離區= 且成、、並且分割 其中經由閘極絕緣膜21被施加負電位的^ ^成。因此，與 係設置於第二元件隔離凹槽54中以八宝,”電極(圖未顯示） 情況相比，可將第一及第二電晶體19刀_々==形成區域R的 記憶單元陣列81之資料保持特性， -=開啟且可改善 不利地影響第一及第二電晶體19-1及19=α^極之電位不會 44 201230303 ·. 例中ί圖23A至23C所示的處理中’使用與已於第-， 所示的f理相同的技術，凹槽形開口^ 第二=面===:二 18_成使得 18之賴使陶極凹槽 閘極電極凹槽二因此’二 起的之深度D3(自半導體基板13之上表面❿ 當第-:第二元件隔二-^ 間極凹糾之深度D槽可及D2 _随時， 例中ί:之::24^2中:所中，使用與已於第-實施 21、間極電極22 不的處相同的技術，閘極絕緣膜 声Γ/ 具有與遮罩絕緣膜26之上表面26a齊平之上 ^ a 〇埋入式絕緣膜24被依序堆疊(見圖8A至8C)。 膜2ll此第-由電極凹槽18之底部18C上的閘極絕緣 體19-1及“士斤覆盖，故吾圖16中所示的第—及第二電晶 體基芬:用：，構成一 + ，在圖25八至25(：：所示的處理中，使用與已於第一每播 型:中所示的處理相同的技術’其為具有in 專導類型之雜質的填(p)(其為半導體基板⑴勺㈣ 能量為⑽KeV且劑量為·原 ^ 料佈植，:24A至24C帽示結狀整個上絲巾。料下被 ，此第一雜質擴散區域28被形成於位在閘極電極凹梓 ί 17之間的半導體基板13之上表面13al 被形成區域71之其中—部分的第二雜質擴散區域83 i g 開極電極凹槽18之間的半導體基板13中（見圖队 在本情況中，第—雜質擴散區域28及雜質擴散區域乃係形 45 201230303 .ίΐΖΪΓΓ85。再者’在本步物綱她之厚 "士其次，在圖26八至26(：所示的處理中，使用鱼已π筮-Π述=_至1GC中所示的處理相同的技術已 開73a的光阻73及曝露出雜質擴散區域乃之上声而、知形 口 32被依序形成(見圖祖至1〇Qf L —戈71之上表面^的開 不πϋί圖似至27(：所示的處理中，其為具有〜型雜供 雜f的卿)(其為半導體基板U的ρ型石夕A 量 =ei4原子的條件下被選= f基板叫換言之’位於二閘極電極凹槽18之間的半導細^ 之第口二區域85並覆蓋著配置於二間極電極凹槽μ 18之間的整個半導體基板13中。 # _碰凹槽 閘極=凹Λ第二區域85及86所組成並覆蓋著配置於二 /二側面18b及底部i8c㈣極絕緣膜21 極LiLr絕、i=34被i各包含閉極絕緣膜21、閉極電 巴娀83的笸 ' 、、第一雜質擴散區域28、及第二雜質擴散 £域83的弟f及第二電晶體19-1及19-2被形成。 甚阶3 ’ ^「雜質擴散區域83被形成於半導體基板13中以覆 極凹槽18之第二側面娜及底部脱上的間i 第'-及第1閑極電極凹槽18的三表面之中(具體為相對的 18a) 能日士 m第:及第二電晶體m及i9-2(見圖i6)進入開啟狀 晶體，可縮小導通電流流通的通道區域。因此， 再i 元中’仍可降低通道_以增加導通電流。 田弟—及第二電晶體19-1及19-2其中一者在運作時， 201230303 ^且:可被抑制。因此’即使當半導體裝置80被微型 排列時’仍可獨立且穩定地操作第- 的光=’=除胤至28(：所示的處理中，_謂中所示 之圖ΐ次巾的處財，伽與已於第—實施例中描述 t d 32 卿二區域86 36姑m /線接觸 位元線34、及頂蓋絕緣膜 ⑼被體形成’而後依序地形成側壁膜3r及層間絕緣膜％(見圖 物膜^ 可藉由依序堆疊氮切_膜)及魏化 性被J = 塗覆絕緣膜)之可濕 立次，使用卿於物(塗覆絕緣膜）中的空洞產生。 _技術，依序形成翻的處理相 下電=、電魏緣膜58 及由 電極59之上表面撕上，因而制、望丨層^、及配線被形成於上 依據第二實補的铸體辦賴裝置8〇。 板13(p型矽基板)不同的傕邋二衣以方法，具有與半導體基 形成層狀第-獅馳錄_子佈植以 二閘^極凹槽18之間的半導體基板13 第-區域85接觸的第二區域王种以开乂成與層狀 所組成並覆蓋著形成在二閑極H—f弟二區域85及86 18c上的閉極絕緣膜21的第^ ^弟二側面18b及底部 一及第二電晶體叫及當操作第 在第-側面施上關極糾二域健軸於與配置 哪知_ 21之下部接觸的半導體基板13 47 201230303 中。 態時，比起if泰ti—H伙1及19_2(見圖i6)進入開啟狀 此，即使通道區域， 電流。 r仍T將通道電阻降低以增加導通 另4;二第轉=:=1及，^ 化且閘極雜22係則, 即使纟半導體裝置8G被微型 及第二電晶體m及19_a2。$ ’仍可獨立且穩定地操作第- 緣膜之底㈣上的閑極絕 内、並且被帛；^二平面設置於半導體基板13 的第-區轉隔離區域14及17分隔成複數個區域 -區域85的第二區域86』;弟；=86向下配置之第 半導體基板Β之全部中，藉此形成由4第—— 組成的第二雜質擴散區域83。因此 2 7T = 所 第一電晶體m電性連接的下其中「「L」係累積於與 下電極57中的狀態。在該狀態中，當重 Ϊ =，&22(字元線)之開啟/關閉 =丄;:二之 抵達構成第二糊以 由於累積於與第二電晶體19·2電性诖桩#泰 資訊不會被在第一電晶體19-1之通道中所感應出=電子 ΜΙ s'b： 郴早7G之彳木作狀恶而改變的擾亂缺陷之產生。 隔等i Hrf其中配置成彼此相鄰的二間極電極22之間的間 、_ = ; 50 nm的dram巾’仍可防止擾亂缺陷之產生。 圖30A至30C為顯示設置於依據本發明之第二實施例的半導 48 201230303 體I置中之5己1,¾單元陣列的製造過程之變形例的圖。 、圖30A為其中形成記憶單元陣列之區域的俯視圖，圖3〇B為 沿圖3〇A中所tf結構的線A_A所取得的剖韻，而圖置為沿圖 30A中所tf結構的線B-B所取得的剖關。再者，圖3QA中所示 = 對鼓細已描述的® 16巾所示的第二實關之半導體 裝置80的剖面。 ㈣ί 參考1 3GA 1 3GC以描述依據第二實施例的半 V把裝Ϊ /所②置的記憶單元陣列81之變形例的製造方法。 至30C戶斤示的處理中，具有與半導體基板13 貝被選擇性離子佈植至半導體基板13之整個上 ^第-1域8^此在轉體基板13内形成其為層狀雜f擴散區域 為具有與n獅質不_傳導類型之雜質的碟 為m'u周I，土，13的p型矽基板)係在能量為120 KeV且劑量 ί= 原中子 起的第-區域101之1^:度Ε>5(自半導體基板13之上表面 之厚度_的第二區域1〇1广置的深度)的位置形成具有60nm

處理相同之處貫=列_中，，的圖3A至3c中所示的 中所示結構。 乂成已於第二實施例中描述的圖19A至19C 所示處ΐ至已於第二實施例中描述的自圖緣至20C中 二實施例理的處理，藉此製造圖16中所示的第 域85率先^ Jj、第厂雜質擴散區域96之其中一部*的第一區 與第二實施$半^半導1置⑽之細_造方法可獲得 牛钕組裝置80的製造方法相同的效果。 第三實施例 圖31為依據本私明夕镇_ — 又之第二貫施例的半導體裝置中所設置的記 49 201230303 陣列之剖面圖，並對應至沿圖！中所示的線a_a所取得之 置9〇1f4丨中述’作為第三實施例之半導體裝 ΐΪί ·^延伸的位元線34。再者，圖31中，將與圖％中所 =。弟1〜例的半導縣請者相_元件分配相同的參考編 ::體^! ΐ有與半導體裝置 望-~办丨，除了丰¥肢波置90包含"己憶早元陣列91以替代 一,:例之半導體裝置8〇中所設置的記憶單元陣列。 91具有與記憶單猶列81相同的配置，除了 ™、區域93及第二雜質擴散區域96被設置以替代第二 的記憶單元陣列81中所設置之第二元件隔離區域 雜貝擴散區域83，以及設置第三雜質擴散區域％。 且右忠p緣區域93係藉由以第二元件_絕賴55埋藏 閘極電極凹槽18相同深度的第二元件隔離凹槽98 ^構成第二元件隔離區域93的第二元件隔離絕緣膜％之 上表，55a與遮罩絕緣膜26之上表面26a齊平。 98之若^^極凹槽18之深度為150腿，則第二元件隔離凹槽 兆之可為例如150 mn。 ί 擴散區域95為將與半導體基板13(P型絲板)相同 , 雜質在高濃度下離子佈植至半導體基板丨3中所形 & ’第三雜質擴散區域处之卩型雜質濃度比半導體基 ί 當半導體基板13之P型雜質濃度為旧6原子/cm2 第二雜質擴散區域95之p型雜質濃度可為例如1E19原子/ ㈣t雜質擴散區域95係配置成圍繞第二元件隔離區域93之 m 接觸相鄰的第二雜質擴散區域96(具體為第一區域 —ttf質擴散區域95係用以防止構成第二雜質擴散區域96 - 1〇1 (其將描述於後）與第二元件隔離區域93接觸。 50 201230303 « 罢ϋ質擴散區域96具有與第二雜質擴散區域83相同的配 雜質ΐί —_igi以替代第二實施例中所述的第二 雜貝擴政&域83中所設置之層狀第―區域幻。 计j ί ，係、以與第三雜f擴散區域95相同㈣度形成， ί二體成形°n型雜質擴散區域可被使用作為包含 弟一&域101的第二雜質擴散區域96。 18 18c 的層狀第二區域86 ϋ 域95將第二實施例中所述 域1〇1。 次刀隔成稷數個兀件形成區域，因而形成第一區 離區以lm與第1雜一質擴散區域95接觸，不與第二元件隔 101°°及t--/ft *此，第二雜質擴散區域95係形成於第一區域 101及弟一兀件隔離區域93之間。 質上與二罙产第 隔離區;93 導體圍繞第二元件 13中所累積_外電荷之路徑(耧H ^間辭導體基板 域95向下之半導靜其始n由μ 釋放位於自弟二雜質擴散區 離區域93之底部‘及第一 可形成於第二元件隔 地操作第-及第二電晶/19^=。之間，此，可獨立且穩定 再者，由第一區域101 (其覆芸 _ 之底部18c上的閉極絕緣膜2、、、，二=成於一閘極電極凹槽18 複數個元件形成區域）及第=破弟二雜質擴散區域95分隔成 .凹槽18之間的半導體美板86 (其設置於夹在二閘極電極 下配置之第-=基S;第之一 j質擴散區域96被設置。因此斤組成的第 一电晶體叫電性連接的下電極57 ^厂h」第 51 201230303 態。姆料，當重複 在第一電晶體19奴通i==巧字f㈡之開啟/_時， 之通道中所感應出的電子卜抵達構成第_ ί曰ί &一2 tr19-1 擴散區域96(汲極區域）。 苒風弟-私崎19-2的弟二雜質 :纽=以;:Jf9= J性連接的下電㈣中的Η 此，可抑制當—單元之累積狀態由^ 早之彳木作狀恶而改變的擾亂缺陷之產生。 Ρ5等^ ’ιΠ在其中配置成彼此相_二難電極22之間的間 W再者，、在DRAM中’仍可抑制擾亂缺陷之產生。 -奋ίϋ^貫 半_裝置9G的情況下，可獲得與第 一月轭例之+導體裝置8〇者相同的效果。 又于/、弟 35C 圖ϋ至 32<：、圖 33A 至 33C、圖 34A 至 34C、圖 35A 至 二、至36C、圖37A至37C、圖Μ至撕、圖39A至至 設置的明之第三實施例的半導體裝置中所 …圖mi其中形成記憶單元陣列之區域的俯視圖，圖3迅為 Γ】α中所中結構的線A_A所取得的剖面圖，而圖32C為沿圖 32A中所不結構的線B-B所取得的剖面圖。 為其中形成記憶單元陣列之區域的俯視圖，圖3犯為 由㈤中所不結構的線Α_Α所取得的剖面圖，而圖33C為沿圖 33A中所示結構的線b_b所取得的剖面圖。 、、八為ί中形成記憶單兀陣列之區域的俯視圖’圖34B為 击& -所不結構的線A_A所取得的剖面圖，而圖34C為沿圖 中所示結構的線B-B所取得的剖面圖。 為其中形成記憶單元陣列之區域的俯視圖，圖35B為 J ，所不結構的線A_A所取得的剖面圖，而圖35C為沿圖 A中所示結構的線b_b所取得的剖面圖。 52 201230303 1圖36A為其中形成記憶單元陣列之區域的俯視圖，圖36B為 〜圖36A，所示結構的線A_A所取得的剖面圖，而圖36匸為沿圖 36A中所示結構的線b_B所取得的剖面圖。 ^圖37A為其中形成記憶單元陣列之區域的俯視圖，圖37B為 沿圖37A巾戶斤示結構的線A_A所取得的剖面圖，而圖37c為沿圖 37A中所示結構的線b_B所取得的剖面圖。 l圖38A為其中形成記憶單元陣列之區域的俯視圖，圖38B為 /口圖38A t所π結構的、線A-A所取得的剖面圖’而圖38C為沿圖 38A中所示結構的線B_B所取得的剖面圖。 、圖39A為其中形成記憶單元陣列之區域的俯視圖，圖39B為 沿圖39A巾所示結構的'線从所取得的剖面圖，而圖39c為沿圖 39A中所示結構的線b_B所取得的剖面圖。 圖40對應至圖31中所示的第三實施例之半導體裝置9〇的剖 面。再者，沿圖32A、圖33A、圖34A、圖35A、圖36A、圖37A、 圖38A、及圖嫩中所示的線A_A所取得之剖面對應至先前已描 述的圖Η中所示的第三實施例之半導體裝置9〇的剖面。 將參考圖32Α至32C、圖33Α至33C、圖34Α至34C、圖35Α 至 35C、圖 36Α 至 36C、圖 37Α 至 37C、圖 38Α 至 38C、圖 39Α 至39C、及圖40以描述依據本發明之第三實施例半導 9〇(具體為記憶單元陣列91)之製造方法。、 牛V收衣置 j 32Α S 32C所示的處理中，執行已於第一實施例中描述 之自圖3Α至3C中所示處理至圖5Α至5C中 此形成圖5A至5C中所示的結構。· 々心猎 姑古ί用ί第—實施例之圖6A至6C中所示的處理相同的 有的遮罩絕緣膜26及第二元件隔離凹槽98 (藉 〆丨半¥脰土板13而形成)被依序形成於半導體 =上二第二峨離凹槽98之深度〇6 (自=板^ 表面13a起的深度)可為例如i5〇nm。 53 201230303 9^1T^ 98a 15 之向外底二p 98A的弟三雜質擴散區域95被形成。 ❺ϊΐ而言’其為P型雜質(具有與半導體基板13相同的傳導類 卯:准貝?的哪〕被離子佈植至第二元件隔離凹槽98之向内底部 主上’猎此形成第三雜質擴散區域95 (其為Pi雜 半導體基板13之d创雜暂桩私π a、 P I雜貝，辰度冋於 .98之向外底部98AP。雜貝擴晶域）’以圍繞第二元件隔離凹槽 雜質型雜f濃度為1E16原子則第三 雜貝=£域95之P型雜質濃度可為例如_原子/啦2。 八-人，在圖34Α至34C所示的處理中，使用盥夂老恭 件隔離絕ίί，5=Sr見圖平的上表面55a之第二元 形成區域R的第二元件隔離區域^被^心刀隔成複數個元件 例之圖c3二所示的處理中，使用與參考第-實施 :弟-側面㈣二問極電極凹槽18被依序形成於遮罩、』 本實例中，閘極電極凹槽18之深度 ρ t深度)實質上與第二树隔離凹槽98“若1 件隔離凹槽98之深度為i50nm，則η^相门右弟一凡 可為例如150 。 咖極％極凹槽18之深度D3 其'"人’在圖36A至36(：所示的處理中，傳導剌盥本道雕甘 ^ ηΤΤ Μ " n f^f 之底部18c中，因而形成盘第^:雜供掖 ie ^ 區域m，其為第二雜“ 度相同的第― 的 二導體基板 13 主I濰貝）在能量為100 KeV且劑量為 54 201230303 1E14原子/em2的條件 底箱中，因而形成第_=生極凹㈣之 同的深度。 至，、弟二雜貝擴散區域95相 方向第二元件隔離咖的 度P型雜質擴散區域）係形成於;：·: 95 (其為高濃

中，故第一區域101 *延伸到第=區域93之底部93A 藉此，如圖36B所示，第:r雜&产；=T。 隔離區域93之底部93A^，95 f現在第二元件 域％作為電荷可經由其移動的通之曰’且弟二雜質擴散區 例之的處”，與參考第一實施 21、=2;^ 絕緣膜2i係被第18C上的閘極 底綠的半導體基板13不作為^道故構成間極電極凹槽18之 例之ίϊΑ’Ϊ9圖示的處理中，使用與參考第一實施 =件™子佈植至 圖靖趣iiui謝—部侧二區域 圖ιοίΐ’二圖=所示的處理中’使用與第-實施例的 ^ 1UA ^ 10C .1 HA J. lie. 12A ^ t η 18之間並形成於二=?= 覆茧，且來成盘笛、广基板13之全部係被閘極絕緣膜21所 覆孤且形成與弟一區域101接觸的第一區域85。 區域^區域85及第—區域谢所組成的第二雜質擴散 其次，在圖40所示的處理中，執行與已於第一實施例中描述 55 201230303 同嫩，峨細三實施例之 心依據第三實_之半導體裝㈣製造方法，在形成第二元株 :在絕ΐ膜、55之前，傳導類型與半導體基板13相同的之p型雜 9貝8之導縣板I3的濃度獅子碰至第二元件隔離凹槽 93A白:第中，藉此形成圍繞第二元件隔離凹槽93之底部 、弟二雜貝擴散區域95,而後傳導類型與半導體基板丨不 二佈植至閘極電極凹槽18之底部*中 S的半位於閘極電極22及第二科隔離區域93之 第：^質二累積的額外電荷之路徑(用以釋放位於自 擴晶域95向下之半導體基板13中 ί I3 101 ^Γ;!Τ^ Π巧，地祕第—及第二電晶體19-1及19-2。 底㈣上所形成的間極 之第-區域101 域95分隔成複數個元件形成區域 的铸體基板13之全f閘極電極⑽18之間 ::，雷的第二雜質擴散區㈡ 當ί複：中的狀態。在= 閉時，在第一電晶體=字元線)之開啟/關 被含有η型雜質的第一區域1〇；；^^未鮮貝不)所感應出的電子e-晶體19-1之通道中所感應 ^捕捉、。因此’可抑制在第一電 第二雜質擴散區域96(ϋ區域^。e抵達構成第二電晶體19-2的 由於累積於與苐二電晶體19_2 ♦ 資訊不會被在第-電晶體19] ^連，的下電極57中的Η 且狀態不改變成L狀熊，因此，、中所感應出的電子e-所破壞 」抑制當一單元之累積狀態由於 56 201230303 另-相鄰單元之操作狀態而改變的航缺陷 f ’即使在其中配置成彼此相鄰的二閉極 小於50nm的DRAM中’仍可抑制敎缺的間 a #者，以第三實施例之半導體裝置9〇 :之產生。 弟二貫施例之半導體裝置80相同的效果。、去，可獲得與 雖然以上已描述本發明之較佳實施 此特定實施例’且在不悖料請專利揭限於 圍及精神的情況下，可達成各種修改及=所疋義之本發明的範 ，41為顯示可應祕依據本發明之 圖中所不結構相同的元件分配相同的參考編號。 將與 已描述於上的第一至第三實施例的 b =用於罐域㈣蝴 當使用在本文中，下列方向用語「向前、向後、 ΐ等;^I、下方、及橫向」以及其他任何類似的方向 。亥寻用制目關於本發明所•的設備進崎釋。 獅「配置的」制以描述包含建構及/或程式設計來執;r 預的硬體及人錄體的裝置之零件、部件 '或部^執仃 任何適i方tr上實施例中可將特定特徵、結構、或特性以 用來ίί本=====語」的_應包含可 在本文中所使用的如「實質 「 「 .;意;::細，理偏差量，使得最二：;用 之二J而5，可將5亥等用§吾轉成包含所修飾的用語至少士百分 偏差，若該偏差將未否定其修飾的字語意義。 太蘇Ϊ而f見地’本發日脸未傭於以上實施例，*可在不悖離 X月的範圍及精神的情況下加以修改及變化。 57 201230303 【圖式簡單說明】 容結將=些較佳實施例之以上描述内 列的本發明之第_實施_半物敍之記憶單元陣 4;:丨之半導體襄置的局部剖面前视圖，其係沿圖丨之 圖3A為在涉及圖1及2的半導 記憶單元陣列的局部俯視圖；蜍體哀置之形成方法的步驟中的 圖3B為在涉及圖1及2 步驟中的記憶單元陣列的局部叫"ζ ^置之形成方法的圖3 A之 圖3C為在涉及圖其係沿Μ線所岭 ▲，為在涉及圖其係沿灿線所取得； δ己憶早凡卩翔的局部俯 〉之喊方法的步驟中的 之後； 力驟係在圖3Α'3Β及3C的步驟 圖4Β為在涉及圖.j及2的 步驟中的記憶單元陣列的局部剖 ^置〗形成方法的圖4A之 圖祀為在涉及圖j及2的半導體線所取得； 步驟元陣列的局部剖面前視圖，以圖^ ^，5A為在涉及圖i及2的 :、係化B-B線所取得； 圯憶單元陣列的局部俯視步〉形成方法的步零中的 之後； 係在圖4八、犯及祀的步驟 圖5B為在涉及圖的 ^己^元陣列的局部剖面前視圖圖从之 步驟中的記憶單元陣列的局部剖^視^形成方法的圖从之 為在涉及圖1及2的轉體4之線所取得； 心k'早兀陣列的局部俯視圖，n开^方法的步驟中 在圖5A，及5C的步驟 58 201230303 « 之後； 步驟圖中及二^^ 圖6C為在涉及其係沿Μ線所取得； 步驟令的記憶單元陣列的=1 體形成方法的圖认之 圖7A為在涉 ?局。乂面刖視圖，其係沿B-B線所取得； 記憶單元_邮智、料導體裝置之形成方法的步驟中的 之後； 局。晴視圖，該步驟係在圖6A、6B及6C的步驟 步驟“記及2的半導體裝置之形成方法的圖7A之 步驟中的記丨咅單的半^體裝置之形成方法的圖7Α之 姻’其係沿Β·Β線所取得; 記憶單元陣_ )半^體裝置之形鼓法的步驟中的 之後； ）局。Η府視圖，該步驟係在圖7Α、7Β及兀的步驟 步驟的半導體裝置之形成方法的圖8A之 圖Ϊ 局部剖面前視圖，其係沿Α-Α線所取得； 步驟中的啡單丄°及2的半導體裝置之形成方法的圖8A之 i 視圖’其係沿關線所取得： 記憶單鱗觸局^的半導體裝置之形成方法的步驟中的 之後； °。料圖，該步驟係在圖8Α、8Β及8C的步麟 步驟體裝置之形成方法的圖9Α之 圖9C為在ί 前視圖’其係沿Α-Α線所取得； 步帮中的記憶單^陣^的乃體裝置之形成方法的圖9Α之 單構糊部物， "為在#及® 1及2的轉體裝置之軸方法的圖ι〇Α 59 201230303 之步驟中的記憶單元陣列 得； @㈣硕視圖’其係沿A-A線所取 圖10C為在涉及圖丨及2 之步驟中的記憶單元陳列的艮=千¥肢裝置之形成方法的圖10A 得; 前視圖，其係沿B-B線所取 圖11A為在涉及圖1及9沾少、兹

'的記憶單元陣列的局部俯視圖，之形成方法的步驟中 的步驟之後； °亥步驟係在圖10A、10B及10C

圖11B為在涉及圖1及2的半導邮雖罢 之步驟中的記憶單元陣'版雇置之形成方法的圖11A 得； 局部剖面前視圖，其係沿A_A線所取 圖11C為在涉及圖1及9 之步驟中的記憶單元陣列的月邻=裝置之形成方法的圖UA 得； ㈣面前視圖，其係沿B-B線所取 圖12A為在涉及圖 的記憶單元陣列的局部俯視 之形成方法的步驟中

的步驟之後； 回°哀步琢係在圖11A、11B及UC 圖12B為在涉及圖丄及2的 之步驟中的記憶單元陣列的局之形成方法的圖12A 得； 平幻0局面刚現圖，其係沿A-A線所取 圖12C為在涉及圖1及2的丰尊f

之步驟中的記憶單元陣列的局部立 置之形成方法的圖12A 得； 局。P面刖現圖，其係沿B-B線所取 圖13為在涉及圖1及2的丰遙髀 u , =列=有與圖2相同剖面^^ = 知在圖12A、12B及12C的步驟之後； 圖Η為在涉及圖i及2的半導體 圖15為在涉簡丨及2的半導體裝置切成方法的步驟中的 60 201230303 f L'單元陣列之具有與圖2相同剖面 、、 係在圖14的步驟之後· 、】局σ卩剖面前視圖，該步驟 圖16為本發明之第二實 圖，其係沿圖1之Α_Α線所取彳^的+導體裝置的局部剖面前視 圖17Α為在涉及圖16的半 憶單元陣列的局部俯視圖；卞净版裒置之形成方法的步驟中的記 圖17Β為在涉及目16 步驟中的記憶單元陣列的月二置之形成方法的圖以之 圖沉為在涉其係沿Μ線所称 步驟中的記憶單元陣列的局二目置之形成方法的圖之 圖18A為在涉_6 ，其係沿Β·Β線所取得； 憶單7〇陣觸局部俯視目 、喊方法的步驟中的七 驟之後； 乂鄉係在圖17Α、17Β及17C的步 圖18Β為在涉及圖π的半導濟劈 步驟中的記憶單元陣列的局=丨=1衣^之形成方法的圖1δΑ之 圖撕為在涉及圖t其係沿Α-Α線所取得·， 步，驟中的記憶單元陣列的局it丨之形成方法的圖i8A之 圖19A為在涉及圖16的半^月y二其係沿B-B線所取得； 口陣列的局部俯視圖，該购===: 步驟形成方細胤之 圖Μ為在涉 步驟中的記憶單元陣列的局部^形成方法的圖19A之 IS ：>(U π n j ,乃。P 〇面視圖，其係沿B_B線所取得； 恢單元陳麻A圖6的半導體裝置之形成方法的步驟中的記 ^之Ϊ車圖’該步驟係在圖DA、19B及19C的步 步驟16的半導體裝置之形成方法的圖20A之 ^ S 2勺陣列的局部剖面前視圖，其係沿Μ'線所取得； 圖2〇C為在涉及圖16的半導體裝置之形成方法的圖說之 61 201230303 步驟中的記憶單元陣列的局部剖 圖21A為在涉及圖16的半g：;視罢圖，其係沿灿、線所取得； 憶單元_的局部舰目，勢^置^形成方法的步驟中的記 驟之後； 茨乂驟係在圖20A、203及20C的步 圖21B為在涉及圖16的半暮 步驟中的記憶單元陣列的局部剖面1 裝目^之形成方法的圖21A之 圖21C為在涉及圖16 其係沿Μ線所取得； 步驟:的記憶單元陣列的局部剖 憶單元陣_鱗俯棚，齡法的步驟中的記 驟之後； ^^驟係在圖21人、2出及21(：的步 圖22B為在涉及圖16的丰導 步驟中的記憶單元陣列的局2^1 裝^之形成方法的圖22A之 圖22C e @邛。面刖視圖，其係沿A_A線所取得； 步驟的半導體裝置之形成方法的圖22A之 的局部剖面前視圖’其係沿B_B線所取得; 憶單元彡成方法的步驟中的記 驟之後； 孑步驟係在圖22Α、22Β及22C的步 步驟中的記域機® 23Α之 圖r^r J t Ρ剖面則視圖，其係沿Α-Α線所取得； 步驟中的記恃^圖16的半導體裝置之形成方法的圖23Α之 圖2从陣局部剖面前視圖，其係沿Β_Β、線所取得； 憶單^_^_ 16的半導體裝置之形成方法的步驟中的記 驟的局部俯棚，該步驟係在圖2从、通及23c的步 步驟涉=16的半導體裝置之形成方法的圖24A之 步d的涉，16辭導體裝置之形成方法的圖24Α之 圖9二ΐ早凡陣列的局部剖面前視圖，其係沿Μ、線所取得； 為在涉及® 16料導縣置切成方法的步驟中的記 62 201230303 列的局。P俯視圖，該步驟係在圖24A、24B及24C的步 步驟，Πίΐ涉=16的半導體裝置之形成方法的圖25八之 圖25C 列的局部剖面前視圖，其係沿Α_Α '線所取得； 步驟；的印圖16的半導體裝置之形成方法的圖25八之 •圖的局部剖面前視圖，其係沿Β_Β線所取得； .降單^陣觸的半導體裝置之形成方法的步驟中的記 陣列的局部俯視圖，該步驟係在圖25A、观及況的步 步驟涉^圖16的半導體裝置之形成方法的圖如八之 ~圖26C Ι才^歹I的局部剖面前視圖’其係沿Μ、線所取得； 步驟中的纪情星，16的半導體裝置之形成方法的圖26A之 f圖27°A ^才ί 2的局部剖面前視圖，其係沿Μ線所取得； 情單元陣舰Α 圖16的半導體裝置之形成方法的步驟中的記 陣列的局部俯視圖，該步驟係在圖26a、施及况的步 圖27B為在涉及圖Ί 6的中免，祕甘 步驟中的記憶單元陣列的〒形成方法的圖27A之 ® Ant 1局σ卩别視圖，其係沿A-A線所取得； 步爾^ίί ί的半導體裝置之形成方法的圖27Α之 的半導體裝置之形成方法的步驟中的記 陣列的局部俯視®，該步驟係在圖27Α、27Β及27C的步 圖28Β為在涉及圖16的丰遑^ 步驟中的記憶單元陣列的局^之形成方法的圖溢之 圖28Γ W 2 i Μ刖視圖，其係沿八_八線所取得； 步賢中的^' 16的半導體裝置之形成方法的圖28Α之 i 局㈣面純《，嫌格β線所取得； 慎單元陳❿二/ 6的半導體裝置之形成方法的步驟中的記 i圖微、2犯及3 ^目驟同^面的局部剖面前視圖，該步驟係 201230303 的半开本ίΓ的第二實施例之修改實例中的涉及圖16 圖政置之形成方法的步驟中的記憶單元陣列的局部俯視 步驟涉ΐ圖16的半導體裝置之形成方法的圖30Α之 局部剖面前視圖，其係沿Α_Α線所取得； 步驟Ϊ的2圖6的半導體裝置之形成方法的圖3〇Α之 圖3!為;^月1^局^ 其係沿Μ線所取得； 圖，其係沿圖的+導體裝置的局部剖面前視 憶單辭導體錢之戦方法的步驟中的記 步驟S的％3涉，圖31的半導體裝置之形成方法的圖32A之 =部剖面前視圖，其係沿μ線所取得; 步驟中的圖31的半導體裝置之軸方法的® 32A之 Γ33ί =局部剖面前視圖，其係_線所取得; 憶單元陣列的局^脑1，的半導體裝置之械方法的步驟中的記 驟之後；σ θ，該步驟係在圖32Α、32Β及32C的步 步驟涉=31的半導體裝置之形成方法的圖33Α之 = 線所取得； 憶單元陣_局部俯步驟中的記 驟之後； Λ /知係在圖33A、33B及33C的步 圖34Β為在涉及圖31的半導髀奘 步驟中的記憶單元陣列的局^丨=1目^之形成方法的圖34Α之 圖34C為在涉及圖31 圖，其係沿Α-Α線所取得； 步驟中的記憶單元陣列的 成方法的圖3仏之 圖3认為在涉及圖31的半&視圖，其係沿抑線所取得； 卞命篮衣置之形成方法的步驟中的記 64 201230303 Ϊΐί陣列的局部俯視圖，該步驟係在圖34A、34B及34C的步 圖35B為在涉及圖31的丰雜 步驟中的記憶單元陣列的局置之形成方法的目说之 圖说為在涉及圖二其，Μ線所取得； 步驟中的記憶單元陣列的局R形成方法的圖似之 圖36A為在涉及圖31的半導码月^晋回，其係沿B-B線所取得； 驟之後； 哀/驟係在圖35A、35B及35C的步 圖36B為在涉及圖31的丰 步驟中的記憶單元陣列的局形成方法的圖徽之 圖36。為在涉及圖”白3|:;見詈圖之其，、沿Α_Α線所桃 步驟中的記憶單元陣列的局t丨形成方法的圖嫩之 圖37A為在涉及圖31的= 面^視圖’其係沿Μ線所取得； 憶單元陣觸局部舰_，ζ=職方法的步驟中的記 驟之後； 驟係在圖36Α、36Β及36C的步 圖37Β為在涉及圖31的本 步驟中的記憶單元陣列的目闻之形成方法的圖^之 圖37C為在涉及圖31局白==^圖A_A線所取得； 步驟中的記憶單元陣列的局^形成方法的圖37A之 憶單【陣的半導體裝置之形成方法的步驟中的記 驟之後；、。σ料圖，该步驟係在圖37A、37B及37C的步 步驟嫌的請之 局部剖面前視圖 憶單元陣_二丨的半導體裝置之形成方法的步驟中的記 驟=陣列的局部俯視圖，該步驟係在圖38Α、通及38C的步 65 201230303 圖39B為在涉及圖31的丰邕 步驟中的記憶單元陣列的届it丨之形成方法的目徽之 圖39C為在泮及m °卩。面刖視圖，其係沿A-A線所取得； 步驟中的記憶^陣^的局%裝^之形成方法的圖撤之 圖40為在涉及圖3!的半^ J 3 ’其係沿Μ、線所取得； 憶單元陣狀具有㈣31相^ ^成方法的步驟中的記 在圖撤、3兜及3冗的步驟^麦面的局部剖面前視圖，該步驟係 圖4〗為本發明之第一至 杏 另-記億單元陣列之局部俯視^ &、、中-者的半導體裝置之 圖42為相關技術中的DRa^ 圖，·及 5隐早凡陣列的局部俯視 圖43為沿圖42之蝻张ή^θ 2線所取得的局部剖面前視圖。 10 11 13 13a 14 16 17 18 18a 18b 18c [主要元件符號說明】 1Λ 半導體裝置 記憶單元陣列 半導體基板 上表面 第一元件隔離區域 活性區域 第二元件隔離區域 閘極電極凹槽 第一側面 弟—側面 底部 19-1 19-2 21 21A 22 第一電晶體 第二電晶體 閘極絕緣膜 上部 閘極電極 66 201230303 22a 上表面 24 埋入式絕緣膜 24a 上表面 26 遮罩絕緣膜 26a 上表面 26A 開口 26B 開口 28 第一雜質擴散區域 28a 上表面 28b 底部 29 第二雜質擴散區域 29a 上表面 32 開口 33 位元線接觸塞 34 位元線 36 頂蓋絕緣膜 36a 上表面 37 側壁膜 38 層間絕緣膜 38a 上表面 41 接觸孔 42 接觸塞 42a ? 上表面 44 電容接觸襯墊 46 氮化石夕膜 48 電容器 51 第一元件隔離凹槽 51c 底部 52 第一元件隔離絕緣膜 52a 上表面 67 201230303 54 55 55a 57 58 59 59a 65 66 66a 71 71a 73 73a 80 81 82 82a 83 85 86 86a 90 91 93 93A 95 96 98 98a 第二元件隔離凹槽 第二元件隔離絕緣膜 上表面 下電極 電容絕緣膜 上電極 上表面 襯墊氧化物膜 氮化矽膜 開口 雜質擴散區域 上表面 光阻 開口 半導體裝置 記憶單元陣列 凹槽 底部 第二雜質擴散區域 第一區域 第二區域 上表面 半導體裝置 記憶單元陣列 第二元件隔離區域 底部 第三雜質擴散區域 第二雜質擴散區域 第二元件隔離凹槽 向内底部 68 201230303 98A 向外底部 101 第一區域 301 半導體基板 302 活性區域 303 元件隔離區域 305 閘極絕緣膜 306 頂蓋絕緣膜 307 没極擴散層 308 源極擴散層 309 層間絕緣膜 310 電容接觸塞 311 位元線接觸窗 312 没極擴散層 313 下電極 314 下電極 316 電容元件 317 電容元件 319 位元線 BL 位元線 R 元件形成區域 Trl 電晶體 Tr2 電晶體 WL1 子元線 WL2 字元線 69

Claims (1)

1. 201230303 七、申請專利範圍： 1·—種半導體裝置包含： 半導體基板，具有第一n 彼此的第-及第二側壁；Ψ極溝槽’該第-閘極溝槽具有面向 第一閘極絕緣膜，覆蓋該第—她 第一閘極電極，在該第〜蜀極溝4曰之该第一及第二侧壁； 該第一閘極溝槽之下部中；ψ虽絕緣膜上，該第一閘極電極在 弟一埋藏絕緣膜，埋藏贫^· 覆蓋該第一閘極電極； Λ 極溝槽，該第一埋藏絕緣膜 第—擴散區域，相鄰於該笛_ -上部係在該第—閘極溝:絕緣膜之第-上部，該第 第二擴散區域亥第一側壁之上部上；及 更包含第二閘極溝槽，兮笛裴置，其中該半V體基板 四側壁，及 w第一閘極溝槽具有面向彼此的第三及第 今第其區域係配置於該第—及第二閘極溝槽之間， r = 及第二溝槽。 域在_第° Γί利，第2項之半導體裝置，其中該第二擴散區 =弟一及弟二閘極溝槽之間的該半導體基板之插入區域中完 4笛如申請專利範圍第3項之半導體裝置，更包含： f二閘極絕緣膜，覆蓋該第二閘極溝槽的該第三及第四側壁； 弟二閘極電極，在該第二 上，該第二閘極極 该弟二閘極溝槽之上部中；及 牡 埋藏絕緣瞑，埋藏該第二閘極溝槽，該第二埋藏絕 覆盍該第二閘極電極。 5·如申請專利範圍第4項之半導體裝置，其中該第二擴散區 5之底部比該第—及第二閘極溝槽之底部為低。 6如申請專利範圍第4項之半導體裝置，其中該第二擴散區 戈匕S彼此結合的第—及第二區域，該第一區域相鄰於該第一及 70 201230303 槽之底部’及該第二區域在該第—及第二閘極溝槽之 間的斜導體基_插人區域巾完全填滿。 朽、番‘=巾請專利範11第6項之半導體裝置，其中該第—及第二閘 極溝槽在辭導體基板巾的第-方向上延伸。 申請專利範圍第7項之半導體裝置，更包含： m—ί二隔ΐ區Ϊ，在該半導體基板中，該第一隔離區域在與該 σ相父的第二方向上延伸，該第一隔離區域定義該半導體 基板的至少一活性區域；及 一=二隔離區域，在該半導體基板中，該第二隔離區域在該第 -延伸，该第二隔離區域將該至少一活性區域分隔成複數 兀仵形成區域。 〃如申請專利範圍第8項之半導難置，其中該第二擴散區 域之該第一區域為層狀區域， ^ ΛΑ Ϊ第一及第二隔離區域之底部比該第二擴散區域之該第一區 -的&部為深’該第—及第二隔離區域將該第二擴散區域之 一區域分隔成複數區域。 l0.如申5青專利範圍第8項之半導體裝置，其中該第二隔離區 5之底。卩貝質上與該第一及第二閘極電極溝槽之該等底部的高度 相同。 11.如申请專利範圍第10項之半導體裝置，更包含： 第三擴散區域’圍繞該第四區域之底部，該第三擴散區域的 傳J類型與該t導體基板相同，該第三擴散區域_f濃度比該 半導體基板為南，該第三擴散區域接觸該第二擴散區域之該第一 區域。 1Z如申請翻範_8項之半導體裝置，其愧第—隔離區 域*包含第一絕緣膜，該第一絕緣膜埋藏於在該第二方向上並於該 半導體基板中延伸的第一隔離溝槽中。 13.如申請專利範圍第8項之半導體裝置，其中該第二隔離區 域包含第二絕緣膜，該第二絕緣膜埋藏於在該第—方向上並於^ 半導體基板中延伸的第二隔離溝槽中。 201230303 Γ元專利範圍第1項之半導體裝置，更包含： 電極之延散區域，該位樣在與該問極 茹置’更包含: 膜及該層f:1絕第擴放區域，該接觸塞在該第一埋藏絕緣 之上ΪΞ襯ΐ，在該層間絕緣膜上方’該接觸襯塾接觸該接觸塞 電容器，電性耦接至該接觸襯墊。 16· —種半導體裝置包含： 該 本道ϋ體基板/具有在第一方向上延伸的至少一活性區域 半導to基板具有第一及第二閘極電極溝槽； 一 少活性區域⑽紐少活縣齡隔穿過該至 ^第-及第-電晶體’配置於該第一及第二隔離區域 及第二電晶體係於該第—方向上彼此對準及相鄰，該 ，亡電晶體各自具有第一及第二擴散區域，該第一及第二電 該 該第一及 Β曰 置於 第三擴散區域作為共同擴散區域，該第三擴散區域係 該第一及第二閘極電極溝槽之間； 位元線，電性耦接至該第三擴散區域； 第一及第二閘極絕緣膜，在該第一及第二閘極電極溝槽中； 及 第一及第一閘極電極，各自在該第一及第二閘極絕緣骐上， 該第一及第二閘極電極埋藏該第一及第二閘極電極溝槽之下. 其中該第一擴散區域在該半導體基板中，該第一擴散區 配置於該第一隔離區域及該第一閘極電極溝槽之間，該第二 區域具有第一底部’該弟一底部在尚度上較該第一閘極 : 部為高， 頁 72 201230303 配置二：二擴散區域係 該第二閘極電極溝槽具有第三及竿政區域， 三側面面向該第二隔離區域’該第四“ -一;。:二第 板之插入區域中完全埴滿，㈣★机之間_半導體基 表面延伸至5; 二擴散區域自該半導體基板之上 ϋ料―及弟―閘極電極簡之該等底部， 間具;ί::ϊί該第一擴散區域及該第三擴散區域之底部之 間具該第二擴散區域及該第三擴散區域之底部之 17.如申請專利範圍第16項之半導體裝置，i 一擴散區域之該底部沿該第一閑極電極勒曹之該二 通道區域自該第二擴散區域之該底部沿該第 一閘極电極溝槽之該第三侧面延伸。 區诚1々8八t申，專利棚第16項之半導體裝置，其中該第三擴散 的第—及第二區域，該第—區域完全在該第一 之兮7^。i極溝槽之間的插人區域巾延伸，並自該半導體基板 ‘ 延伸至該第—及第二閉極電極溝槽之該等底部之間的 证Hi r區域在該第—及第二閘極電極溝槽之該等底部之間 該第二區域為該弟及弟二間極電極溝槽之該等底部， 域的第;擴散區域之該底部至該第三擴散區 擴散區域之該㈣至該第三擴散區 73 201230303 19. 如申請專利範圍第18項之半導體裝置，其-中該 二隔離區域之底部比該第三擴散區域之該底部為^^ 散區域被該第-及第二隔離區域分隔成複數擴散區域。"弟一’、 20. 如申請專利範圍第18項之半導體裝置，更包含. 第四擴散區域’圍繞該第-及第二隔離區域之該該 第四擴散區域之傳導類型與該半導體基板相同，該第=擴=區域 之雜質濃度眺半導縣板為高，該第四擴散 _^廣 散區域之該第二區域。 祕㈣弟-擴 21. —種半導體裝置之製造方法，該方法包含： 半ί體基板中形成閘極電極溝槽，該閘極電極溝槽直有面 向彼此的弟-及第二側面，該難電極溝槽在第 延 在該閑極電極溝槽的該第一及第二側面上形成閘極二 極電^成埋藏該閘極電極溝槽的閘極電極，該閘極電極覆蓋該閘 在，半導體基板巾形成第-雜質擴散區域， 區域覆盍著配置於該第-侧面上的該閘極絕緣膜 :'、w 在該半導體基板中形成第二雜質擴散)第\雜 區域覆蓋著崎雌第二《上職_魏膜^^雜貝擴散 含：22.如申請專利範圍第21項之半導體裝置之製造方法，更包 在开>成該閘極電極溝槽之前’在該半導_ 由 — 溝槽，該等第一隔離溝槽在與該第—方^目交的第Hi 、形成第一隔離絕緣膜，該第一隔離絕緣膜拽藏辞莖笛一^ 溝槽以形成定義複數活性區域的複數第—隔離區域μ 鬲離 在該半導體基板中形成複數第二隔離溝;二 槽在該第一方向上延伸；及 該寻弟一隔離溝 升>成第一隔離絕緣膜，該第二隔離絕 斤 成將該等活性區域分隔成複數元==== = 74 201230303 隔離形成每-者係配置於該等第二 傳導該半導體基板不同 半導體基板之部分巾即彡_第二擴散£1極電極辦之間的該 23.如申請專利範圍第22項之半 生 該第1擴么區 =底部比該等閉極電極溝槽之底:、、 含：24.如申睛專利範圍第21項之半導體裝置之製造方法，更包 具有與該閘極電極溝槽相同的深度； μ寻溝才曰 使=溝槽更深以形成該複數第—隔離溝槽； 溝槽該等第-隔離 槽在成複數第二隔離溝槽:二第二隔離溝 溝槽==隔藏該等第二隔離 同傳植板不 該半導體，中形成層狀形式的第— = Α底部中，以在 槽之間的該半導體 由該;極溝槽被形成俾使該等閑極電極一 含：25.如帽專纖圍f 21奴半諸裝置之製造方法，更包 201230303 在形成該等閘極電極溝槽 第-隔離溝槽，該等第-隔離溝槽在鱼板中形成複數 向上延伸； /、琢弟一方向相交的第二方 形成第一隔離絕緣膜，該第— 溝槽以形成定義複數活性區域的複里職該等第一隔離 槽在該第一方向上延伸； 弟—隔離溝槽，該等第二隔離溝 形成第二隔離絕緣膜，該第二 ^ 溝槽以將該等活性區域分隔成複數元件隔臧料第二隔離 在形成該第-隔離絕緣膜之前，’ r選擇性離子佈植“冓; 在該+導，基板中形成層狀形式的第—區域；及9之主面中以 域、其係藉由執 極溝槽之間的該半導體基“ 由該;極溝槽被形成俾使該等間極電極溝槽之底部 含.π.如申请專利祀圍第η項之半導體裝置之製造方法，更包 在形成該等閘極電極溝槽之前，在該半導丑 =隔:溝槽’該等第-隔離溝槽在與該=== 向上延伸； 7 、婆描形成緣膜，該第—隔離絕緣膜埋藏該等第-隔離 溝槽以形成定義複數活性區域的複數第一隔離區域； 在該半導體基板中形成複數第二隔離溝槽，該等第二隔 ^在該第-方向上延伸’該等第1離溝槽具有與該等閘極電= 溝槽相同的深度； 、形成第二隔離絕緣膜，該第二隔離絕緣膜埋藏該等第二隔離 溝槽以將該等活性區域分隔成複數元件隔離區域； 76 201230303 在形成該第二隔離絕賴之前，藉由在比 f雜質燶度下執行與該半導體基板相同的傳導類ί南 植二以，等第二隔離溝槽之底部周圍形成第三擴 之選擇性離子佈植至該等傳導 在該半導體基板令形成層狀形式的第-區域；及私之底部中，以 域電極溝槽之間形成與該第-區域接觸之笛-f 以形成該第二=^_槽之間的該半導體基板t之-部分中 含：27.如申請專利範圍第21項之半導體裝置之製造方法，更包 元線在與該電至該第二擴散區域，該位 該等== 槽之間=第向=，該位元線在 含：.Λ專利範圍第21項之轉體裝置之製造方法，更包 入式絕緣膜上方形成層間絕緣膜. 域的接 i接觸塞係在該第一埋 塞之上^緣膜上方开y成接觸襯塾，該接觸襯墊接觸該接觸 蝴容11，娜1，'_接_接觸襯塾。 八、圖式：