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CN104218075A - 半导体器件和半导体器件的制造方法 - Google Patents

半导体器件和半导体器件的制造方法 Download PDF

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CN104218075A CN201410240551.5A CN201410240551A CN104218075A CN 104218075 A CN104218075 A CN 104218075A CN 201410240551 A CN201410240551 A CN 201410240551A CN 104218075 A CN104218075 A CN 104218075A
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Abstract

本发明提供一种半导体器件和半导体器件的制造方法，该半导体器件包括：半导体衬底；将该半导体衬底分离为多个有源区域的条状的沟槽；具有从上述半导体衬底突出的突出部且被填充于上述沟槽内的填充膜；第二导电型的源极区域和漏极区域，上述源极区域和漏极区域是在上述有源区域形成的一对区域，在它们之间的区域提供第一导电型的沟道区域；和由跨上述源极区域和上述漏极区域的单一层构成的、以与上述突出部不重叠的方式超过上述突出部而突出的浮置栅，其中，上述填充膜的纵横比为2.3～3.67。

Description

半导体器件和半导体器件的制造方法
本申请对应2013年5月30日向日本国特许厅提交的日本特愿2013-114546号和2013年5月30日向日本国特许厅提交的日本特愿2013-114536号，该申请的所有公开通过援引并入本文。
技术领域
本发明涉及具备非易失性存储单元的半导体器件及其制造方法。
背景技术
专利文献1(日本特开2004-56134号公报)公开了如下的闪存单元，该闪存单元包括：半导体衬底；形成于半导体衬底的规定区域的第一隧道氧化膜(tunnel oxide film)；形成于第一隧道氧化膜的上部的第一浮置栅(floating gate)；沿着半导体衬底的上部和第一浮置栅的一侧壁形成的第二隧道氧化膜；与第二隧道氧化膜接触而形成且与第一浮置栅隔离的第二浮置栅；形成在第一浮置栅和第二浮置栅上的电介质膜；形成在电介质膜上的控制栅(control gate)；形成于第二隧道氧化膜的一侧部的下方的半导体衬底的第一结区域；和形成于第一隧道氧化膜的一侧部的下方的半导体衬底的第二结区域(专利文献1的图14)。该闪存单元的结构是二比特单元结构(四电平状态)，第一浮置栅和第二浮置栅被第二隧道氧化膜(高温氧化膜)分离，在各个浮置栅中储存电荷。
发明内容
在专利文献1的闪存单元中，必须要采用利用第二隧道氧化膜分离第一浮置栅和第二浮置栅的结构。因此，在专利文献1中公开的制造工序中，依次将用作第一浮置栅的多晶硅膜、第二隧道氧化膜和用作第二浮置栅的硅氮化膜沉积后，利用CMP法将这些膜研磨成形。
然而，如专利文献1那样为了将互不相同的三个材料膜使用CMP法研磨，对作为研磨对象的每一个材料膜必须使用与此相适应的研磨条件的装置。因此，需要在研磨装置间的移动，而且必须对每个装置设定研磨条件，所以制造工序变复杂。另外，在对异质膜进行研磨和在研磨装置间移送晶片时，颗粒有可能附着在晶片表面。
而且，另外一方面，在专利文献1的闪存单元中，在第一结区域与第二结区域之间需要形成第一浮置栅和第二浮置栅这两个浮置栅，因此还存在单元尺寸增大的技术问题。
本发明的目的在于提供一种能够通过简单的工序实现小单元尺寸的半导体器件及其制造方法。
本发明的另一目的在于提供一种能够减小浮置栅间的耦合的影响所致的阈值变动的半导体器件及其制造方法。
本发明的半导体器件，包括：半导体衬底；将上述半导体衬底分离为多个有源区域的条状的沟槽；具有从上述半导体衬底突出的突出部且被填充于上述沟槽内的填充膜；第二导电型的源极区域和漏极区域，该第二导电型的源极区域和漏极区域是在上述有源区域中沿上述沟槽的长度方向相互隔开间隔而形成的一对区域，在上述源极区域与漏极区域之间的区域提供第一导电型的沟道区域；和由跨上述源极区域和上述漏极区域的单一层构成、且以与上述突出部不重叠的方式超过上述突出部而突出的浮置栅，其中，上述填充膜的纵横比为2.3～3.67。
该半导体器件例如可以通过以下的方法制造。该方法包括：在半导体衬底上，与上述半导体衬底之间不隔着电极材料形成选择性地具有条状的多个开口的蚀刻掩模的工序；经由上述蚀刻掩模的开口对上述半导体衬底进行蚀刻，形成将上述半导体衬底分离为多个有源区域的沟槽的工序；以从上述沟槽的底部回填至上述蚀刻掩模的上表面的方式供给膜材料，将具有从上述半导体衬底突出了上述蚀刻掩模的厚度的突出部的填充膜填充到上述沟槽的工序；通过除去上述蚀刻掩模，使被上述突出部包围的上述有源区域露出，将电极材料填充至该有源区域，并使覆盖剩余的上述填充膜的电极材料沉积的工序；通过从上述电极材料露出的状态起对上述电极材料进行研磨，直至上述电极材料的最上面成为与上述填充膜的突出部的顶面相同的高度为止，在上述有源区域形成由上述电极材料构成的浮置栅的工序；通过选择性地除去上述填充膜的上述突出部，在相邻的上述浮置栅间形成凹处的工序；沿着上述沟槽的长度方向选择性地除去上述浮置栅，使由上述半导体衬底的一部分构成的一对第一区域和第二区域相互隔开间隔露出，并在上述第一区域与上述第二区域之间的区域形成第一导电型的沟道区域的工序；和通过将第二导电型杂质供给至上述第一区域和上述第二区域，在上述第一区域形成源极区域，在上述第二区域形成漏极区域的工序。
根据该方法，通过从电极材料露出的状态起开始研磨，形成由单一层构成的浮置栅，因此无需多次地进行用于形成浮置栅的研磨工序。因此，不需要进行研磨装置间的移送，此外形成浮置栅时的研磨条件的设定也只需要进行一次，因此能够使制造工序变简单。另外，不需要进行研磨装置间的移送，因此还能够减少颗粒向半导体衬底(晶片)表面的附着。
当形成填充膜用的沟槽时，不使电极材料介于蚀刻掩模与半导体衬底之间，因此与使电极材料介于蚀刻掩模与半导体衬底之间的情况相比，能够减小包含该蚀刻掩模的开口在内的沟槽的纵横比(沟槽的深度H/沟槽的宽度A)。另外，不需要使浮置栅与填充膜的突出部重叠，因此在设计沟槽的宽度时，不必预料(预算)浮置栅的重叠部分的宽度而加宽沟槽宽度。因此，能够对沟槽进行微细加工，而且还能够提高填充膜(埋入膜)的填充性(埋入性)。其结果是能够形成纵横比为2.3～3.67的填充膜。另外，在浮置栅与填充膜之间不形成台阶，因此还能够有效地防止填充填充膜时产生弱点(薄弱环节、weak point)或空洞型缺陷(void)。
除去蚀刻掩模后，填充于该蚀刻掩模曾所处的位置(有源区域)的电极材料成为浮置栅，因此仅通过调整蚀刻掩模的厚度，就能够简单地调整浮置栅的高度。
在通过上述方法制造的半导体器件中，浮置栅由跨源极区域和漏极区域的单一层构成，因此能够实现小的单元尺寸。
因为浮置栅不与填充膜的突出部重叠，所以能够加宽隔着填充膜相邻的浮置栅间的距离。由此，相邻的浮置栅间的寄生电容能够减小，因此能够减小浮置栅间的耦合的影响所致的阈值变动。
上述半导体器件，也可以包括：形成在上述半导体衬底的表面部的n型阱区域，上述源极区域和上述漏极区域分别为形成在上述n型阱区域的p型源极区域和p型漏极区域，上述沟道区域是由上述n型阱区域的一部分构成的n型沟道区域。
根据该结构，对存储单元进行的数据的写入/擦除是利用p型MOSFET来进行的。
对由p型MOSFET构成的存储单元的数据的写入，是通过将p型漏极区域的附近的禁带间隧道效应产生的电子(热电子)注入浮置栅来实现的。即，p型源极区域被设为接地电位(0V)。另外，电压施加于p型漏极区域和控制栅和n型阱区域。由此，在p型漏极区域的附近产生热电子，该热电子被注入浮置栅。另一方面，在擦除数据时，电压施加于n型阱区域和控制栅。通过施加该电压，在浮置栅与n型阱区域之间产生电场，通过利用该电场的FN隧道效应，电子从浮置栅抽取到n型阱区域。这一系列的写入/擦除的动作能够在比由n型MOSFET构成的存储单元的写入/擦除的动作少的电流下进行。因此，如本发明所示，采用浮置栅由单一层构成的简单的结构，也能够进行良好的写入/擦除的动作。即，存储单元采用P型MOSFET，由此能够更有效地利用本发明。
从单元尺寸的微细化的观点出发，优选沿上述沟槽的宽度方向的上述浮置栅的第一宽度W1和沿上述沟槽的长度方向的上述浮置栅的第二宽度W2均为100nm以下。
优选上述浮置栅由多晶硅构成。
上述突出部的突出量也可以为0.09μm～0.17μm。
上述填充膜也可以为填充绝缘膜。
上述半导体器件还可以包括：形成在上述沟槽的内表面的绝缘膜，上述填充膜包括：隔着上述绝缘膜填充至上述沟槽的深度方向中途部的第一材料层；和填充于上述沟槽的上述第一材料层之上的部分的、与上述第一材料层不同的第二材料层。
上述沟槽的深度也可以为0.13μm～0.16μm。
上述沟槽的纵横比也可以为1.30～1.77。
上述沟槽也可以形成为向其深度方向去宽度变窄的锥状。
上述半导体器件，还可以包括：形成在上述有源区域的半导体元件。上述半导体元件也可以包括CMOS晶体管。
在上述半导体器件的制造方法中，在形成上述蚀刻掩模的工序中，也可以对上述蚀刻掩模的厚度进行设定，使形成上述填充膜时的上述沟槽和上述开口相加的空间的纵横比为2.3～3.67。
根据该方法，因为上述沟槽和上述开口相加的空间的纵横比为2.3～3.67，所以能够实现填充膜(埋入膜)的良好的填充性(埋入性)。
在形成上述凹处的工序中，也可以对上述突出部的除去量进行设定，使上述填充膜的纵横比为2.3～3.67。
上述半导体器件的制造方法，还可以包括：在上述电极材料的沉积前，通过供给n型杂质，在上述有源区域形成n型阱区域的工序，上述沟道区域为由上述n型阱区域的一部分构成的n型沟道区域，形成上述源极区域和上述漏极区域的工序包括：通过供给p型杂质，形成p型源极区域和p型漏极区域的工序。
形成上述沟槽的工序也可以包括：将上述沟槽的间距设定成相邻的上述沟槽的第一宽度W1为100nm以下的工序，选择性地除去上述浮置栅的工序也可以包括：将上述浮置栅的间距设定成上述第一区域与上述第二区域之间残留的上述浮置栅沿上述沟槽的长度方向的第二宽度W2为100nm以下的工序。
形成上述浮置栅的工序优选包括：通过CMP法对上述电极材料进行研磨的工序。
形成上述填充膜的工序优选包括：通过高密度等离子体(HDP)CVD法供给绝缘材料的工序。
上述蚀刻掩模优选由氮化硅(SiN)膜构成。
附图说明
图1是本发明的第一实施方式的半导体器件的存储单元的布局图。
图2A、2B是用于说明存储单元的内部结构的俯视图，其中图2A表示沿位线(bit line)的方向观察的图，图2B表示字线(word line)的方向观察的图。
图3A、3B～图13A、13B是用于说明本发明的第一实施方式的半导体器件的制造方法的一部分的图。
图14A、14B是用于说明本发明的第一参考例的半导体器件的存储单元的内部结构的俯视图，图14A表示从沿位线的方向观察的图，图14B表示从沿字线的方向观察的图。
图15A、15B～图25A、25B是用于说明本发明的第一参考例的半导体器件的制造方法的一部分的图。
图26A、26B是本发明的第二参考例的半导体器件的平面图。
图27A、27B是从图26A的各切断面线观察的截面图。
图28A、28B是从图26B的各切断面线观察的截面图。
图29A、29B～图72A、72B是用于说明本发明的第二参考例的半导体器件的制造方法的一部分的截面图。
图73A、73B是本发明的第二实施方式的半导体器件的截面图。
图74A、74B是本发明的第二实施方式的半导体器件的截面图。
图75A、75B～图112A、112B是用于说明本发明的第二实施方式的半导体器件的制造方法的一部分的截面图。
具体实施方式
以下，参照附图，对本发明的实施方式和参考例进行详细说明。
<第一实施方式>
图1是本发明的第一实施方式的半导体器件1的存储单元2的布局图。
在半导体器件1中，在俯视时，纵向(Y方向)布设的条状(stripe)的位线BL和横向(X方向)布设的条状的字线WL呈栅格状地交叉，在该栅格的窗部分形成有存储单元2。通过在各窗部分配置存储单元2，存储单元2在整体上排列成X行×Y列(X、Y为正整数)的矩阵状。位线BL与后述的p+型漏极区域14电连接，字线WL与后述的控制栅18电连接。通过位线驱动电路3和字线驱动电路4的控制，选择位线BL与字线WL的交点，由此能够对位于该交点的存储单元2写入/擦除数据。
接下来，参照图2A、2B，对存储单元2的内部结构进行说明。图2A、2B是用于说明存储单元2的内部结构的俯视图，其中图2A表示从沿位线BL的方向观察的图，图2B表示从沿字线WL的方向观察的图。
半导体器件1具备半导体衬底5。半导体衬底5例如由p型硅衬底构成，其杂质浓度例如为1×1015cm-3～5×1015cm-3。在半导体衬底5的表面部，形成有n型阱(well)12。对于n型阱12的杂质浓度，例如为1×1017cm-3～5×1017cm-3。
在半导体衬底5，形成有用于将半导体衬底5的表面区域分离为多个有源区域10的条状的沟槽(trench)6、和填充于沟槽6的填充绝缘膜7。由此，在半导体衬底5形成有由沟槽6和填充绝缘膜7构成的STI结构。
沟槽6从半导体衬底5的表面形成于n型阱12的区域内，直线状的线状沟槽相互平行地排列成条状。沟槽6的宽度A和相邻的沟槽6间的宽度B如图2A所示，在本实施方式中均为90nm以下。即，在半导体器件1中，形成90nm以下的线宽/间隔(line and space)。各沟槽6如图2A所示，在与其长度方向正交的宽度方向切断时的截面视图中，形成为在从开口端向底部去的深度方向宽度A变窄的锥状。各沟槽6的深度H在本实施方式中为0.13μm～0.16μm，由此各沟槽6的纵横比(沟槽6的深度H/沟槽6的宽度A)成为1.30～1.77。另外，沟槽6的宽度A在本实施方式中定义为沟槽6的开口端的宽度。
填充绝缘膜7一体地包括：由氧化硅(SiO2)构成并且收纳于沟槽6内的填充部8、和形成在沟槽6外并且比半导体衬底5的表面更向上方突出的突出部9。突出部9在截面视图中，形成为相对于半导体衬底5的表面垂直地突出的四边形，具有与半导体衬底5的表面平行的顶面(平坦面)和垂直的侧面。另外，突出部9的突出量例如以半导体衬底5的表面为基准，为0.09μm～0.17μm。具备这种突出部9的填充绝缘膜7的纵横比(填充部8和突出部9的总计高度/沟槽6的宽度A)为2.3～3.67。
因此，用沟槽6划分的有源区域10被相邻的突出部9夹着，成为与突出部9的顶面和半导体衬底5的表面的高低差对应的深度的凹处。在各凹处(有源区域10)，形成有浮置栅11。浮置栅11以其侧面与填充绝缘膜7的突出部9的侧面紧贴的方式填充于由凹处构成的有源区域10，进而比突出部9更向上方突出。浮置栅11的突出部分经加工使得其侧面全域与突出部9的侧面成为同一平面，以免与填充绝缘膜7的突出部9重叠(overlap)。浮置栅11在本实施方式中，由高浓度地掺杂有p型杂质(例如硼)的p型多晶硅构成。浮置栅11的杂质浓度例如为1×1020cm-3～5×1020cm-3。
另外，如图2B所示，浮置栅11在各有源区域10沿着沟槽6的长度方向隔开间隔设置有多个。这样在各有源区域10露出的半导体衬底5(n型阱12)的表面，形成有p+型源极区域13和p+型漏极区域14。另外，被它们夹着的n型阱6的表面部提供n型沟道区域15。即，各存储单元2由p型MOSFET构成。
p+型源极区域13和p+型漏极区域14沿着沟槽6的长度方向交替设置。因此，各浮置栅11成为跨p+型源极区域13和p+型漏极区域14的单一层。此处，“浮置栅11为单一层”是指，例如沿沟槽6的长度方向扫描有源区域10时，在相邻的一对p+型源极区域13与p+型漏极区域14之间未设置有多个浮置栅11，当然也不存在其边界或配置于该边界的绝缘分离膜等。另外，各浮置栅11的沿沟槽6的宽度方向的部分的第一宽度W1(图2A)、沿着沟槽6的长度方向跨p+型源极区域13和p+型漏极区域14的部分的第二宽度W2(图2B)均为90nm以下。第一宽度W1与相邻的沟槽6间的宽度B一致。另外，在本实施方式中，作为一例，第一宽度W1和第二宽度W2均为90nm以下，但是根据情况不同，第一宽度W1和第二宽度W2也可以为100nm以下。
在n型沟道区域15中半导体衬底5的表面，以与浮置栅11相对的方式，形成有隧道(tunnel)氧化膜16。隧道氧化膜16的厚度例如为左右。该隧道氧化膜16在n型沟道区域15与浮置栅11之间通过FN(Fowler-Nordheim(福勒-诺得海姆))隧道效应使电子穿过。
在浮置栅11上，以隔着ONO膜17与浮置栅11相对的方式，形成有控制栅18。
ONO膜17由分别从上下用由氧化硅(SiO2)构成的膜夹着由氮化硅(SiN)构成的膜的ONO叠层绝缘膜构成。
控制栅18形成为横穿(横切)沟槽6延伸的直线状。即，控制栅18经由形成在相邻的浮置栅11之间的填充绝缘膜7上的凹处27，跨多个有源区域10。由此，控制栅18一并覆盖配置在沿横穿(横切)沟槽6的方向的同一直线上的所有浮置栅11。控制栅18成为配置在同一直线上的多个存储单元2共用的的栅极。
在控制栅18上，叠层有字线WL和氮化膜19。在本实施方式中，字线WL由硅化钨(tungsten silicide)构成，氮化膜19由氮化硅(SiN)构成。字线WL的厚度为0.07μm左右，氮化膜19的厚度约为0.15μm左右。另外，以一并(统一)覆盖浮置栅11、ONO膜17、控制栅18、字线WL和氮化膜19的侧面的方式，形成有侧壁20。侧壁20例如由氮化硅(SiN)/氧化硅(SiO2)的叠层结构构成。
p+型源极区域13与源极配线21电连接。源极配线21形成为横穿沟槽6延伸的直线状。即，源极配线21跨多个有源区域10，统一(一并)地与沿横穿沟槽6的方向的同一直线上配置的所有p+型源极区域13连接。由此，源极配线21成为配置在同一直线上的多个存储单元2共用的源极。作为源极配线21的材料，例如可以使用钨。通过使用钨，在线宽/间隔为90nm以下的半导体器件1中，也能够以良好的加工精度形成源极配线21。
位线BL经由位接触部(bit contact)22(位塞(bit plug))与p+型漏极区域14电连接。位接触部22一个一个地与彼此分离的各p+型漏极区域14连接。另外，作为位线BL和位接触部22的材料，例如能够使用钨。通过使用钨，在线宽/间隔为90nm以下的半导体器件1中，也能够以良好的加工精度形成位线BL和位接触部22。
在该半导体器件1中对存储单元2的数据输入，通过将由p+型漏极区域14的附近的禁带间隧道效应产生的电子(热电子)注入浮置栅11来实现。即，与p+型源极区域13连接的源极配线21被设为接地电位(0V)。而且，电压(例如，Vg＝-1.8V、Vd＝10V～12V、VWELL＝4.4V)施加于位线BL、字线WL和n型阱12。由此，在p+型漏极区域14的附近产生热电子，该热电子被注入到浮置栅11。
另一方面，在擦除数据时，电压(例如，Vg＝-20V、Vd＝0V、VWELL＝0V)施加于位线BL、字线WL和半导体衬底5。通过该电压的施加，在浮置栅11与n型阱12之间产生电场，通过利用该电场的FN隧道效应，电子从浮置栅11被抽取到n型阱12。
这一系列的写入/擦除的动作能够在比由n型MOSFET构成的存储单元的写入/擦除的动作少的电流下进行。因此，如本实施方式所示，采用浮置栅11由单一层构成的简单的结构时，也能够进行良好的写入/擦除的动作。即，通过存储单元2采用p型MOSFET，由此能够更有效地活用半导体器件1。
图3A、3B～图13A、13B是用于按工序顺序说明本发明的第一实施方式的半导体器件1的制造方法的一部分的图。其中，在图3A、3B～图13A、13B中，A的俯视图与图2A的俯视图对应，B的俯视图与图2B的俯视图对应。
为了制造半导体器件1，首先准备半导体衬底5，从未对该半导体衬底5实施离子注入等任何的加工处理的状态开始，进行形成沟槽6和填充绝缘膜7的工序。具体而言，如图3A、3B所示，例如利用热氧化法，在半导体衬底5的表面形成垫(pad)氧化膜23，然后例如利用CVD法，在垫氧化膜23上形成作为本发明的蚀刻掩模的一例的硬掩模24。垫氧化膜23的厚度例如为10nm左右。另外，硬掩模24例如由厚度为175nm左右的氮化硅膜形成。此时，硬掩模24的厚度设定成沟槽6和后述的开口25相加后的空间的纵横比为2.3～3.67。
然后，如图4A、4B所示，为了在有待形成沟槽6的区域选择性地形成开口25，对硬掩模24和垫氧化膜23选择性地进行蚀刻。另外，经由该开口25向半导体衬底5供给蚀刻气体。蚀刻气体从该开口25向半导体衬底5的深度方向前进，在半导体衬底5形成截面视图为锥状的沟槽6。
接下来，如图5A、5B所示，通过氧化硅的沉积回填该沟槽6。氧化硅的沉积例如通过P-CVD(Plasma-Enhanced Chemical VaporDeposition：等离子体CVD)法、或HDP-CVD(High-Density PlasmaChemical Vapor Deposition：高密度等离子体CVD)法进行。优选采用HDP-CVD法。沟槽6和硬掩模24的开口25被氧化硅回填，进而硬掩模24完全被氧化硅覆盖。然后，利用CMP(Chemical MechanicalPolishing：化学机械研磨)法，将该氧化硅的不需要的部分(沟槽6和硬掩模24的开口25外的部分)研磨而除去。该研磨持续到硬掩模24的表面与填充氧化膜的表面(掩模面)成为一面为止。由此，以填满沟槽6和硬掩模24的开口25的方式填充填充绝缘膜7。在该填充绝缘膜7中，被垫氧化膜23和硬掩模24夹着的部分成为突出部9。另外，在本工序中，为了均匀且一致地向沟槽6内填充氧化硅，例如也可以交替反复进行利用RIE(Reactive Ion Etching：反应性离子蚀刻)法的薄膜化和利用P-CVD法或HDP-CVD法的沉积，使氧化硅沉积。
接下来，如图6A、6B所示，通过除去硬掩模24，使填充绝缘膜7的突出部9以突出的状态露出。由此，在硬掩模24曾存在的位置，形成由被该突出部9包围的凹处构成的有源区域10。然后，通过向半导体衬底5注入n型杂质离子，形成n型阱12。其中，作为n型杂质离子使用砷(As+)离子或磷(P+)离子。
接下来，如图7A、7B所示，除去垫氧化膜23后，对由此露出的半导体衬底5的表面进行热氧化，由此形成隧道氧化膜16。形成隧道氧化膜16后，利用CVD法，使添加有p型杂质离子(例如硼(B+)离子)的多晶硅膜26沉积。多晶硅膜26以充满由凹处构成的有源区域10并且覆盖填充绝缘膜7的方式形成。
接下来，如图8A、8B所示，从多晶硅膜26的表面露出的状态，即多晶硅膜26的表面未被任何膜覆盖的状态开始，利用CMP法，将多晶硅膜26的不需要的部分(覆盖填充绝缘膜7的部分)研磨除去。该研磨持续到填充绝缘膜7的突出部9的顶面与多晶硅26的表面(研磨面)成为一面为止。由此，在由被突出部9包围的凹处构成的有源区域10，填充浮置栅11。
接下来，如图9A、9B所示，通过以一致的厚度选择性地从表面除去填充绝缘膜7的突出部9，经调节使突出部9变薄。突出部9的除去量例如设定成，该处理后剩余的填充绝缘膜7的纵横比为2.3～3.67。通过使突出部9变薄，由此在相邻的浮置栅11之间，形成与浮置栅11的顶面和突出部9的顶面的高低差对应的深度的凹处27。然后，利用CVD法，以统一覆盖多个浮置栅11的方式，在半导体衬底5的表面整体，形成ONO膜28。接下来，形成ONO膜28后，利用CVD法，使添加有p型杂质离子(例如硼(B+)离子)的多晶硅膜29沉积。
接下来，如图10A、10B所示，利用CVD法，在半导体衬底5的表面整体，使硅化钨膜30和氮化膜31沉积。
接下来，如图11A、11B所示，沿着沟槽6的长度方向，选择性地除去氮化膜31、硅化钨膜30、多晶硅膜29、ONO膜28和浮置栅11。由此，以半导体衬底5被划分为矩阵状排列的存储单元2且夹着浮置栅11的方式，同时形成作为本发明的第一区域的一例的源极形成区域32和作为本发明的第二区域的一例的漏极形成区域33。另外，还同时形成由氮化膜31的一部分构成的氮化膜26、由硅化钨膜30的一部分构成的字线WL、由多晶硅膜29的一部分构成的控制栅18和由ONO膜28的一部分构成的ONO膜17。接下来，在源极形成区域32和漏极形成区域33，注入作为p型杂质的硼(B+)离子，然后通过退火处理进行热扩散。由此，同时形成p+型源极区域13、p+型漏极区域14和n型沟道区域15。
接下来，例如利用CVD法，在半导体衬底5的表面整体，使氮化硅(SiN)膜和氧化硅(SiO2)膜沉积。然后，通过对该氮化硅膜/氧化硅膜进行回蚀，如图12A、图12B所示，形成侧壁20。
然后，如图13A、13B所示，通过形成源极配线21、位接触部22和位线BL，得到图2A、2B所示的半导体器件1。
根据以上的方法，如图3A、图3B所示，从未对该半导体衬底5实施离子注入等任何的加工处理的状态开始，进行形成沟槽6和填充绝缘膜7的工序。因此，能够防止在形成由沟槽6和填充绝缘膜7沟槽的STI结构前，半导体衬底5中产生微小的缺陷。因此，能够形成良好的STI结构，因此能够改善成品率。
另外，如图4A、4B所示，在形成填充绝缘膜7用的沟槽6时，因为不使电极材料介于硬掩模24与半导体衬底5之间，所以与使电极材料介于硬掩模24与半导体衬底5之间的情况相比，能够减小包含该硬掩模24的开口25在内的沟槽6的纵横比。另外，如图2A、2B所示，不需要使浮置栅11与填充绝缘膜7的突出部9重叠，因此在设计沟槽6的宽度A时，不必预算浮置栅11的重叠部分的宽度而加宽沟槽宽度A。因此，能够对沟槽6进行微细加工，而且还能够提高填充绝缘膜7的填充性。其结果是，如本实施方式所示，能够形成纵横比为2.3～3.67的填充绝缘膜7。
另外，不使浮置栅11与填充绝缘膜7的突出部9重叠，其结果是，在浮置栅11与填充绝缘膜7之间没有形成台阶。其结果是，能够有效地防止填充填充绝缘膜7时产生弱点(weak point、脆弱点)或空洞型缺陷(void)。
另外，如图8A、8B所示，通过从多晶硅膜26的表面未被任何膜覆盖的状态起进行研磨而形成由单一层构成的浮置栅11，因此不必进行多次的用于形成浮置栅11的研磨工序。因此，不需要进行研磨装置间的移送，而且形成浮置栅11时的研磨条件的设定也只需要进行一次，因此能够使制造工序变简单。另外，不需要进行研磨装置间的移送，因此还能够减少颗粒向半导体衬底5(晶片)表面的附着。
另外，如图7A、7B和图8A、8B所示，除去硬掩模24后，填充于该硬掩模24曾所处的由凹处构成的有源区域10的多晶硅膜26成为浮置栅11，因此，在图3A、3B的工序中仅通过调整硬掩模24的厚度，就能够简单地调整浮置栅11的高度。
另外，利用CVD法的多晶硅膜26的沉积工序只需要一个工序，因此在形成浮置栅11时，不必将半导体衬底5多次地搬入CVD装置或从中取出。因此，不必考虑多晶硅膜26不必要地被氧化，不再需要进行将半导体衬底5低温地插入到CVD装置等的特殊的准备。其结果是能够减轻对CVD装置的负担。
而且，利用上述方法制造的半导体器件1中，如图2A、2B所示，浮置栅11由跨p+型源极区域13和p+型漏极区域14的单一层构成，因此能够实现小的单元尺寸。
另外，如图2A、2B所示，浮置栅11不与填充绝缘膜7的突出部9重叠，因此能够加宽隔着填充膜7相邻的浮置栅11间的距离。由此，相邻的浮置栅11间的寄生电容能够减小，因此能够减小浮置栅11间的耦合的影响所致的阈值变动。即，反而言之，若浮置栅11与突出部9重叠，就会接近相邻的浮置栅11，因此必然导致浮置栅11间的距离拉近。因此，上述寄生电容有增加的趋势。
以上，对本发明的第一实施方式进行了说明，但本发明也可以以其他的方式实施。
例如，在上述的第一实施方式中，也可以采用反转了半导体器件1的各半导体部分的导电型的结构。例如，在半导体器件1中也可以是p型部分为n型，n型的部分为p型。因此，构成存储单元2的MOSFET如上所述既可以是p型MOSFET，也可以是n型MOSFET。
另外，在存储单元2的周围，也可以设定有形成有电荷泵、齐纳二极管、MIS晶体管等各种元件的周边电路区域。
另外，在权利要求书中所记载的各权利要求的范围内，能够实时各种设计变更。
<第一参考例>
图14A、14B是用于说明本发明的第一参考例的半导体器件201的存储单元2的内部结构的俯视图。图14A表示从沿位线BL的方向观察的图，图14B表示从沿字线WL的方向观察的图。图14A、14B中，对与上述的图2A、2B之间相互对应的元素标注相同的附图标记来表示。
在半导体器件201中，在沟槽6的内表面，形成有衬(liner)氧化膜35，隔着衬氧化膜35，在沟槽6形成有填充膜34。由此，在半导体衬底5，形成有由沟槽6和填充膜34构成的STI结构。
各沟槽6的深度H在该第一参考例中为50nm～500nm，各沟槽6的纵横比(沟槽6的深度H/沟槽6的宽度A)为4以上(优选为4～8)。另外，沟槽6虽然具有STI结构，但是其深度和纵横比能够适当地变更。例如，也可以是深度0.5μm以上，优选为1μm～40μm，纵横比为8～20的DTI结构。
衬氧化膜35例如由氧化硅构成，形成在沟槽6的侧面和底面的全域(整个区域)。而且，在沟槽6的衬氧化膜35的内侧，填充有填充膜34。填充膜34包括：依次从沟槽6的底部叠层到开口侧的第一材料层36和第二材料层37。
第一材料层36填充至沟槽6的深度方向中途部，使得与第二材料层37的界面以沟槽6的底部为基准成为固定的高度位置。即，在本第一参考例中，以第一材料层36与第二材料层37的截面与半导体衬底5的表面平行的方式，沟槽6的底部至一定高度处的区域被第一材料层36填满，比第一材料层36靠上侧的剩余区域被第二材料层37填满。
另外，比第一材料层36靠上侧的区域(即，被第一材料层36的上表面和比该上表面靠上侧的沟槽的侧面划定的部分)的纵横比优选为4以下。填充于该区域的第二材料层37一体地包括收纳于沟槽6内的填充部38、和形成在沟槽6外且比半导体衬底5的表面向上方突出的突出部39。突出部39在截面视图中，形成为与半导体衬底5的表面垂直地突出的四边形，具有与半导体衬底5的表面平行的顶面(平坦面)和垂直的侧面。另外，突出部39的突出量例如以半导体衬底5的表面为基准，为0.09μm～0.17μm。
第一材料层36例如由多晶硅构成，第二材料层37由氧化硅(SiO2)构成。另外，作为第一材料层36的其他的材料，能够列举TEOS和氮化硅(SiN)的例子。
图15A、15B～图25A、25B是用于按工序顺序说明本发明的第一参考例的半导体器件201的制造方法的一部分的图。其中，在图15A、15B～图25A、25B中，A的俯视图与图14A的俯视图对应，B的俯视图与图14B的俯视图对应。
为了制造半导体器件201，首先如图15A、15B所示，利用与图3A、3B同样的工序，形成垫氧化膜23和硬掩模24。
接下来，如图16A、16B所示，利用与图4A、4B同样的工序，在半导体衬底5，形成截面视图为锥状的沟槽6。
接下来，在残留有硬掩模24的状态下，使半导体衬垫5热氧化。热氧化例如在注入有氧气等的气氛中在700℃～1200℃的温度下进行。通过该热氧化，在露出半导体衬底5的沟槽6的侧面和底面的整个面，形成具有大致均匀的厚度的衬氧化膜35。
接下来，如图17A、17B所示，进行利用第一材料层36的材料的沟槽6的回填工序。作为第一材料层36的材料，能够采用多晶硅、氮化硅或TEOS。下面，对使多晶硅沉积的情况进行说明。
多晶硅的沉积，例如利用LP-CVD法进行。LP-CVD法在10Pa～50Pa(帕)左右的压力下，在600℃～900℃的温度下进行。由此，用多晶硅回填沟槽6和硬掩模24的开口25，进而用多晶硅完全覆盖硬掩模24。由此，形成第一材料层36。
接下来，利用CMP法除去第一材料层36的不需要的部分(沟槽6和硬掩模24的开口25外的部分)。CMP持续进行到硬掩模24的表面与第一材料层36的表面(研磨面)成为一面为止。由此，以填满沟槽6和硬掩模24的开口25的方式填充第一材料层36。
接下来，对第一材料层36进行蚀刻，直至第一材料层36的上表面比半导体衬底5的表面低的位置(深度)。蚀刻例如利用RIE法等干法蚀刻进行。
此时，第一材料层36优选形成为，被第一材料层36的上表面和比该上表面靠上侧的沟槽6的侧面划定的部分的纵横比为4以下。另外，省略利用上述CMP法的多晶硅的研磨工序，仅通过利用RIE法的蚀刻处理工序，也能够形成同样的第一材料层36。
接下来，进行利用第二材料层37的材料的沟槽6的回填工序。具体而言，氧化硅回填到隔着衬氧化膜35形成有第一材料层36的沟槽6，使其沉积直至完全覆盖硬掩模24为止。氧化硅的沉积例如利用HDP-CVD法或P-CVD法进行。优选为HDP-CVD法。由此，形成第二材料层37。
接下来，利用CMP法除去第二材料层37的不需要的部分(沟槽6和硬掩模24的开口25外的部分)。CMP持续进行到硬掩模24的表面与第二材料层37的表面(研磨面)成为一面为止。由此，以填满沟槽6和硬掩模24的开口25的方式填充第二材料层37。这样，形成包括第一材料层36和第二材料层37的填充膜34。另外，在该第二材料层37中，收纳于沟槽6的部分成为填充部38，被垫氧化膜23和硬掩模24夹着的部分成为突出部39。
接下来，如图18A、图18B所示，通过除去硬掩模24，使第二材料层37(填充膜34)的突出部39以突出的状态露出。由此，在硬掩模24曾存在的位置，形成由被该突出部39包围的凹处构成的有源区域10。然后，通过向半导体衬底5注入n型杂质离子，而形成n型阱12。
然后，如图19A、19B～图25A、25B所示，通过进行与图7A、7B～图13A、13B同样的工序，得到图14A、14B所示的半导体器件201。
利用上述方法制造的半导体器件201中，在形成于半导体衬底5的沟槽6中，直至其深度方向中途部为止，填充有第一材料层36。因此，能够使有待填充第二材料层37的沟槽6的纵横比低于填充第一材料层36时的沟槽6的纵横比。
即，无论形成有何种纵横比的沟槽6，均能够利用第一材料层36调整填充第二材料层37时的沟槽6的纵横比。
另外，能够调整被第一材料层36的上表面和比该上表面靠上侧的所述沟槽6的侧面划定的部分的纵横比，因此能够在能够有效地抑制空洞型缺陷的发生的范围内填充第二材料层37。其结果是，能够有效地抑制该空洞型缺陷所导致的填充膜34的漏电流的产生。
另外，能够抑制填充膜34的漏电流的产生，因此能够在存储单元2用的区域，形成可靠性高的半导体元件区域。
另外，关于制造工序，还能够实现上述第一实施方式中所描述的效果。
<第二参考例>
图26A、26B是本发明的第二参考例的半导体器件51的平面图。图26A是表示半导体器件51的存储单元区域53的平面图，图26B是表示半导体器件51的CMOS区域54的平面图。另外，图27A、27B是从图26A的各切断面线观察的截面图，其中，图27A与切断面线A1-A1对应，图27B与切断面线B1-B1对应。图28A、28B是从图26B的各切断面线观察的截面图，其中，图28A与切断面线A2-A2对应，图28B与切断面线B2-B2对应。
下面，首先参照图26A和图27A、27B，对半导体器件51的存储单元区域53进行说明，然后参照图26B和图28A、28B，对半导体器件51的CMOS区域54进行说明。
<存储单元区域>
半导体器件51包括半导体衬底52、和设置在该半导体衬底52上的存储单元区域53。半导体衬底52例如为具有p型的导电型的硅基板。
存储单元区域53被元件分离部55划分为多个有源区域56。
元件分离部55包括：形成在半导体衬底52的表面的沟槽60、形成在沟槽60的内表面的衬氧化膜61、和填充于沟槽60的填充膜65。
沟槽60在本实施方式中，以直线状的线状沟槽相互平行的方式排列成条状。彼此相邻的沟槽60间的距离为0.02μm～1μm。该距离与各有源区域56的宽度对应。各沟槽60在与其长度方向正交的宽度方向切断时的截面视图(以下简称为“截面视图”)中，形成为在从开口端向底部去的深度方向宽度变窄的锥状。
沟槽60在本实施方式中，虽然具有深度为50nm～500nm，纵横比(沟槽的深度除以沟槽的开口宽度的值)为4以上(优选为4～8)的STI(Shallow Trench Isolation：浅槽隔离)结构，但是其深度和纵横比能够适当地变更。例如，也可以是深度0.5μm以上，优选为1μm～40μm，纵横比为8～20的DTI(Deep Trench Isolation：深槽隔离)结构。
衬氧化膜61例如由氧化硅构成，形成在沟槽60的侧面和底面的全域(整个区域)。而且，在沟槽60的衬氧化膜61的内侧，填充有填充膜65。
填充膜65包括：依次从沟槽60的底部向开口侧叠层的第一材料层62和第二材料层63。
第一材料层62填充至沟槽60的深度方向中途部，使得与第二材料层63的界面以沟槽60的底部为基准成为固定的高度位置。即，在本实施方式中，以第一材料层62与第二材料层63的界面与半导体衬底52的表面平行的方式，沟槽60的底部至一定高度处的区域被第一材料层62填满，比第一材料层62靠上侧的剩余区域被第二材料层63填满。
另外，比第一材料层62靠上侧的区域(即，被第一材料62的上表面和比该上表面靠上侧的沟槽的侧面划定的部分)的纵横比优选为4以下。填充于该区域的第二材料层63例如以其上表面与半导体衬底52的表面成为一面的方式，填充于沟槽60。
第一材料层62例如由多晶硅构成，第二材料层63由氧化硅(SiO2)构成。另外，作为第一材料层62的其他的材料，能够列举TEOS(Tetraethylorthosilicate：正硅酸乙酯)和氮化硅(SiN)的例子。
在被元件分离部55分隔的多个有源区域56，一个一个地分别设置有非易失性存储单元70(EEPROM)。
非易失性存储单元70包括：在半导体衬底52的表面部相互隔开间隔形成的n型源极区域73和n型漏极区域74、配置成与它们之间的沟道区域75相对的浮置栅76、和叠层于该浮置栅76的控制栅77。在n型源极区域73、n型漏极区域74和控制栅77的表面，分别形成有硅化物71、72、81。
浮置栅76一个一个地设置于各有源区域56。各浮置栅76形成为，与有源区域56的长度方向正交的长度方向的两端部(重叠部分)与第二材料层63重叠。
控制栅77形成为在与有源区域56的长度方向正交的宽度方向延伸的直线状。控制栅77跨多个有源区域56，以其上表面平坦的方式，统一地覆盖所有浮置栅76。即，控制栅77成为多个非易失性存储单元70共用的电极。
另外，有源区域56的长度方向的浮置栅76和控制栅77的两侧面彼此成为一面。由此，浮置栅76和控制栅77的叠层结构具有无台阶的平面状的侧面。即，这两个栅极76、77容纳于半导体衬底52的相同空间上的区域。
通过这两个栅极76、77，抑制浮置栅76的阈值电压的偏差，并且实现非易失性存储单元70的微细化。另外，浮置栅76和控制栅77的两侧面被由氮化硅等绝缘材料构成的侧壁78覆盖。
在n型源极区域73及n型漏极区域74与浮置栅76之间，即侧壁78的正下方的区域，分别形成有n型源极低浓度层79和n型漏极低浓度层80。由此形成有LDD(Lightly Doped Drain：轻掺杂漏区)结构。
n型源极低浓度层79和n型漏极低浓度层80是以比n型源极/漏极区域73、74更低的浓度形成且比它们更轻微地注入杂质离子而形成的区域。n型源极/漏极低浓度层79、80形成为相对于浮置栅76和控制栅77自匹配。而n型源极/漏极区域73、74形成为相对于侧壁78自匹配。
在沟道区域75中半导体衬底52的表面，以与浮置栅76相对的方式，形成有隧道氧化膜87。隧道氧化膜87的厚度例如为左右。该隧道氧化膜87在沟道区域75与浮置栅76之间通过FN(Fowler-Nordheim)隧道效应使电子穿过。
另外，浮置栅76与控制栅77之间用绝缘膜绝缘。该绝缘膜例如由用一对氧化硅膜夹着氮化硅膜的ONO(氧化膜-氮化膜-氧化膜)结构的膜(以下，作为ONO膜86)构成。
<CMOS区域>
半导体器件51在共用的半导体衬底52上包括：HV-CMOS(HighVoltage-Complementary Metal Oxide Semiconductor：高电压互补金属氧化物半导体)区域90、MV-CMOS(Middle Voltage-Complementary MetalOxide Semiconductor：中等电压互补金属氧化物半导体)区域120、和LV-CMOS(Low Voltage-Complementary Metal Oxide Semiconductor：低电压互补金属氧化物半导体)区域140。
HV-CMOS区域90、MV-CMOS区域120和LV-CMOS区域140通过元件分离部55彼此分离。以下，依次对(1)HV-CMOS区域90、(2)MV-CMOS区域120和(3)LV-CMOS区域140进行说明。
(1)HV-CMOS区域
HV-CMOS区域90包括：n型的HV-nMOS91和p型的HV-pMOS92。n型的HV-nMOS91和p型的HV-pMOS92被矩形状地包围它们的元件分离部55彼此分离。HV-nMOS91和HV-pMOS92例如为额定电压超过5V且40V以下的高耐压元件。
在HV-nMOS91用的区域，沿着矩形状地包围该区域的元件分离部55的边，形成有深n型阱82，另外，在深n型阱82的内方区域形成有p型基极区域93。p型基极区域93形成为其底部比沟槽60深。
在p型基极区域93中半导体衬底52的表面，形成有HV-nMOS栅极绝缘膜101。HV-nMOS栅极绝缘膜101例如以的厚度形成。另外，以夹着HV-nMOS栅极绝缘膜101与半导体衬底52相对的方式，形成有HV-nMOS栅极电极102。在HV-nMOS栅极电极102的表面，形成有硅化物(silicide)99。另外，HV-nMOS栅极电极102的两侧面被由氮化硅等绝缘材料构成的侧壁103覆盖。
另外，在相对于HV-nMOS栅极电极102一方侧，形成有HV-n型漂移区域100、HV-n型源极区域94和HV-n型源极接触区域97，在其相反侧，形成有HV-n型漂移区域100、HV-n型漏极区域95和HV-n型漏极接触区域98。
HV-n型漂移区域100形成为相对于HV-nMOS栅极电极102自匹配，HV-n型源极/漏极区域94、95分别形成为相对于侧壁103自匹配。另外，HV-n型源极/漏极接触区域97、98分别形成在HV-n型源极/漏极区域94、95的内方区域。另外，在HV-n型源极/漏极接触区域97、98的表面，分别形成有硅化物。
在HV-pMOS92用的区域，与HV-nMOS91用的区域一样，沿着矩形状地包围该区域的元件分离部55的边，形成有深n型阱82，另外，在深n型阱82的内方区域形成有n型基极区域94。n型基极区104形成为其底部比沟槽60深。
在n型基极区域104中半导体衬底52的表面，形成有HV-pMOS栅极绝缘膜112。HV-pMOS栅极绝缘膜112以与HV-nMOS栅极绝缘膜101相同的的厚度、相同的材料形成。另外，以夹着HV-pMOS栅极绝缘膜112与半导体衬底52相对的方式，形成有HV-pMOS栅极电极113。在HV-pMOS栅极电极113的表面，形成有硅化物110。另外，HV-pMOS栅极电极113的两侧面被由氮化硅等绝缘材料构成的侧壁114覆盖。
另外，在相对于HV-pMOS栅极电极113一方侧，形成有HV-p型漂移区域111、HV-p型源极区域105和HV-p型源极接触区域108，在其相反侧，形成有HV-p型漂移区域111、HV-p型漏极区域106和HV-p型漏极接触区域109。
HV-p型漂移区域111形成得比HV-n型漂移区域100深，并形成为相对于HV-pMOS栅极电极113自匹配。HV-p型源极/漏极区域105、106以与HV-n型源极/漏极区域94、95相同的深度形成，并且分别形成为相对于侧壁114自匹配。另外，HV-p型源极/漏极接触区域108、109以与HV-n型源极/漏极接触区域97、98相同的深度形成，并且分别形成在HV-p型源极/漏极区域105、106的内方区域。另外，在HV-p型源极/漏极接触区域108、109的表面，分别形成有硅化物。
(2)MV-CMOS区域
MV-CMOS区域120包括：n型的MV-nMOS121和p型的MV-pMOS122。n型的MV-nMOS121和p型的MV-pMOS122被矩形状地包围它们的元件分离部55彼此分离。n型的MV-nMOS121和p型的MV-pMOS122例如为额定电压为2V以上且5V以下的中等耐压元件。
在MV-nMOS121用的区域，与HV-nMOS91用的区域一样，沿着矩形状地包围该区域的元件分离部55的边，形成有深n型阱82，另外，在深n型阱82的内方区域形成有MV-p型阱123。MV-p型阱123的杂质浓度比p型基极区域93高，且形成得比p型基极区域93浅。例如，MV-p型阱123形成为其底部达到与沟槽60的底部相同的深度位置。另外，MV-p型阱123以与HV-p型漂移区域111和后述的LV-p型阱143相同的杂质浓度和相同深度形成。
在MV-p型阱123的内方区域，沿着半导体器件52的表面相互隔开间隔形成有MV-n型源极区域124和MV-n型漏极区域125。该MV-n型源极区域124与MV-n型漏极区域125之间的区域为MV-p型阱123的沟道区域。
在MV-nMOS121用的区域中半导体衬底52的表面，形成有MV-nMOS栅极绝缘膜127。MV-nMOS栅极绝缘膜127例如以比上述HV-nMOS栅极绝缘膜101薄的厚度形成。其厚度例如为。另外，以与MV-nMOS121的沟道区域相对的方式，夹着MV-nMOS栅极绝缘膜127形成有MV-nMOS栅极电极128。在MV-nMOS栅极电极128的表面，形成有硅化物126。另外，MV-n型源极区域124和MV-n型漏极区域125形成为相对于MV-nMOS栅极电极128自匹配。MV-nMOS栅极电极128的两侧面被由氮化硅等绝缘材料构成的侧壁129覆盖。
另外，在MV-n型源极/漏极区域124、125的内方区域，以分别相对于侧壁129自匹配的方式，形成有MV-n型源极接触区域130和MV-n型漏极接触区域83。另外，在MV-n型源极/漏极接触区域130、83的表面，分别形成有硅化物。
在MV-pMOS122用的区域，与HV-nMOS91用的区域一样，沿着矩形状地包围该区域的元件分离部55的边，形成有深n型阱82，另外，在深n型阱82的内方区域形成有MV-n型阱131。MV-n型阱131的杂质浓度比n型基极区域104高，且形成得比n型基极区域104浅。例如，MV-n型阱131形成为其底部达到与沟槽60的底部相同的深度位置。另外，MV-n型阱131以与后述的LV-n型阱151相同的杂质浓度和相同深度形成。
在MV-n型阱131的内方区域，沿着半导体器件52的表面相互隔开间隔形成有MV-p型源极区域132和MV-p型漏极区域133。该MV-p型源极区域132与MV-p型漏极区域133之间的区域为MV-n型阱131的沟道区域。
在MV-pMOS122用的区域中半导体衬底52的表面，形成有MV-pMOS栅极绝缘膜135。MV-pMOS栅极绝缘膜135以与MV-nMOS栅极绝缘膜127相同的厚度、相同的材料形成。另外，以与MV-pMOS122的沟道区域相对的方式，夹着MV-pMOS栅极绝缘膜135形成有MV-pMOS栅极电极136。在MV-pMOS栅极电极136的表面，形成有硅化物134。另外，MV-p型源极区域132和MV-p型漏极区域133形成为相对于MV-pMOS栅极电极136自匹配。MV-pMOS栅极电极36的两侧面被由氮化硅等绝缘材料构成的侧壁137覆盖。
另外，在MV-p型源极/漏极区域132、133的内方区域，以分别相对于侧壁137自匹配的方式，形成有MV-p型源极接触区域138和MV-p型漏极接触区域139。另外，在MV-p型源极/漏极接触区域138、139的表面，分别形成有硅化物。
(3)LV-CMOS区域
对于LV-CMOS区域140，其包括：n型的LV-nMOS141和p型的LV-pMOS142。n型的LV-nMOS141和p型的LV-pMOS142被矩形状地包围它们的元件分离部55彼此分离。LV-nMOS141和LV-pMOS142例如为额定电压不足2V的低耐压元件。
在LV-nMOS121用的区域和LV-pMOS142用的区域，以统一覆盖这些区域的方式，沿着元件分离部55的边，形成有深n型阱190。深n型阱190以与n型基极区域104相同的杂质浓度和相同的深度形成。
在LV-nMOS141用的区域中深n型阱190的内方区域，沿着矩形状地包围该区域的元件分离部55的边，形成有LV-p型阱143。LV-p型阱143的杂质浓度比p型基极区域93高，且形成得比p型基极区域93浅。例如，LV-p型阱143形成为其底部达到与沟槽60的底部相同的深度位置。
在LV-p型阱143的内方区域，沿着半导体器件52的表面相互隔开间隔形成有LV-n型源极区域144和LV-n型漏极区域145。该LV-n型源极区域144与LV-n型漏极区域145之间的区域为LV-p型阱143的沟道区域。
在LV-nMOS141用的区域中半导体衬底52的表面，形成有LV-nMOS栅极绝缘膜147。LV-nMOS栅极绝缘膜147例如以比上述的MV-nMOS栅极绝缘膜127更薄地形成。其厚度例如为。另外，以与LV-nMOS141的沟道区域相对的方式，夹着LV-nMOS栅极绝缘膜147形成有LV-nMOS栅极电极148。在LV-nMOS栅极电极148的表面，形成有硅化物146。另外，LV-n型源极区域144和LV-n型漏极区域145形成为相对于LV-nMOS栅极电极148自匹配。LV-nMOS栅极电极148的两侧面被由氮化硅等绝缘材料构成的侧壁149覆盖。
另外，在LV-n型源极/漏极区域144、145的内方区域，以分别相对于侧壁149自匹配的方式，形成有LV-n型源极接触区域150和LV-n型漏极接触区域84。另外，在LV-n型源极/漏极接触区域150、84的表面，分别形成有硅化物。
在LV-pMOS142用的区域中深n型阱190的内方区域，沿着矩形状地包围该区域的元件分离部55的边，形成有LV-n型阱151。LV-n型阱151的杂质浓度比n型基极区104高，且形成得比n型基极区域104浅。例如，LV-n型阱151形成为其底部达到与沟槽60的底部相同的深度位置。
在LV-n型阱151的内方区域，沿着半导体器件52的表面相互隔开间隔形成有LV-p型源极区域152和LV-p型漏极区域153。该LV-p型源极区域152与LV-p型漏极区域153之间的区域为LV-n型阱151的沟道区域。
在LV-pMOS142用的区域中半导体衬底52的表面，形成有LV-pMOS栅极绝缘膜155。LV-pMOS栅极绝缘膜155以与LV-nMOS栅极绝缘膜147相同的厚度、相同的材料形成。另外，以与LV-pMOS142的沟道区域相对的方式，夹着LV-pMOS栅极绝缘膜155形成有LV-pMOS栅极电极156。在LV-pMOS栅极电极156的表面，形成有硅化物154。另外，LV-p型源极区域152和LV-p型漏极区域153形成为相对于LV-pMOS栅极电极156自匹配。LV-pMOS栅极电极156的两侧面被由氮化硅等绝缘材料构成的侧壁157覆盖。
另外，在LV-p型源极/漏极区域152、153的内方区域，以分别相对于侧壁157自匹配的方式，形成有LV-p型源极接触区域148和LV-p型漏极接触区域159。另外，在LV-p型源极/漏极接触区域158、159的表面，分别形成有硅化物。
另外，以覆盖上述的存储单元区域53和CMOS区域54的方式，在半导体衬底52上叠层有层间绝缘膜160。层间绝缘膜160例如由氧化硅等绝缘材料构成。
在层间绝缘膜160上，形成有由铝等导电材料构成的多个配线161。多个配线161经由贯穿层间绝缘膜160的接触塞(contact plug)163，分别与n型源极区域73、n型漏极区域74、HV-n型源极接触区域97、HV-n型漏极接触区域98、HV-p型源极接触区域108、HV-p型漏极接触区域109、MV-n型源极接触区域130、MV-n型漏极接触区域83、MV-p型源极接触区域138、MV-p型漏极接触区域139、LV-n型源极接触区域150、LV-n型漏极接触区域84、LV-p型源极接触区域158、LV-p型漏极接触区域159连接。
另外，在层间绝缘膜160上，以包覆各个配线161的方式，形成有由氮化硅等绝缘材料构成的表面保护膜168。
对非易失性存储单元70的信息的写入、擦除和读取的个动作能够以如下所述那样进行。
对浮置栅76的电子的注入例如在将n型源极区域73设为接地电位的状态下，对控制栅77和n型漏极区域74施加正电压时，电子从n型源极区域73通过经由隧道氧化膜87实现的FN隧道效应，被注入到浮置栅76。
电子从浮置栅76的抽取例如在将n型漏极区域74开路的状态下，对控制栅7施加负电压，对n型源极区域73施加正电压时，电子从浮置栅76通过经由隧道氧化膜87实现的FN隧道效应抽取到n型源极区域73。
当电子被注入到浮置栅76时，在该浮置栅76带电的状态下，为了导通非易失性存储单元70而要施加到控制栅77的阈值电压升高。于是，有待施加于控制栅77的读取电压设定为：在浮置栅76为非带电状态(电子被抽取的状态)时，n型源极区域73—n型漏极区域74间保持在切断状态、且在浮置栅76为带电状态(电子被注入的状态)时，能够使n型源极区域73—n型漏极区域74间导通的值。此时，通过调查电流是否流过源极侧，能够区别电子是否被注入到浮置栅76。这样，能够进行对非易失性存储单元70的信息的写入、擦除和读取。
接下来，参照图29A、29B～图72A、72B，对半导体器件1的制造工序进行说明。
图29A、29B～图72A、72B是用于按工序顺序说明半导体器件51的制造方法的一部分的截面图。在图29A、29B～图72A、72B中，如图29A、29B、图31A、31B、图33A、33B那样，奇数序号的附图表示存储单元区域53的工序，如图30A、30B、图32A、32B、图34A、34B那样，偶数序号的附图表示CMOS区域54的工序。
为了制造半导体器件51，如图29A、29B和图30A、30B所示，例如利用热氧化法，在半导体衬底52的表面形成垫氧化膜164，然后，例如利用CVD法，在垫氧化膜164上，形成硬掩模170。垫氧化膜164的厚度例如为左右。另外，硬掩模170例如由厚度为左右的氮化硅膜形成。
接下来，如图31A、31B和图32A、32B所示，为了在有待形成沟槽60的区域选择性地形成开口，对硬掩模170和垫氧化膜164选择性地进行蚀刻。而且，经由该开口向半导体衬底52供给蚀刻气体。蚀刻气体从该开口向半导体衬底52的深度方向前进，在存储单元区域53和CMOS区域54同时形成截面视图为锥状的沟槽60。
接下来，如图33A、33B和图34A、34B所示，在残留有硬掩模170的状态下，半导体衬底52被热氧化。热氧化例如在注入有氧气等的气氛中在700℃～1200℃的温度下进行。通过该热氧化，在露出半导体衬底52的沟槽60的侧面和底面的整个面，形成具有大致均匀的厚度的衬氧化膜61。
接下来，进行利用第一材料层62的材料的沟槽60的回填工序。作为第一材料层62的材料，能够采用多晶硅、氮化硅或TEOS。下面，对使多晶硅沉积的情况进行说明。
多晶硅的沉积，例如利用LP-CVD(Low Pressure-Chemical VaporDeposition：减压CVD)法进行。LP-CVD法在10Pa～50Pa(帕)左右的压力下，在600℃～900℃的温度下进行。由此，用多晶硅回填沟槽60和硬掩模170的开口，进而用多晶硅完全覆盖硬掩模170。由此，形成第一材料层62。
接下来，如图35A、35B和图36A、36B所示，利用CMP(ChemicalMechanical Polishing：化学机械研磨)法除去第一材料层62的不需要的部分(沟槽60和硬掩模170的开口外的部分)。CMP持续到硬掩模170的表面与第一材料层62的表面(研磨面)成为一面为止。由此，以填满沟槽60和硬掩模170的开口的方式填充第一材料层62。
接下来，如图37A、37B和图38A、38B所示，对第一材料层62进行蚀刻，直至第一材料层62的上表面比半导体衬底52的表面低的位置(深度)。蚀刻例如利用RIE(Reactive Ion Etching：反应性离子蚀刻)法等干法蚀刻进行。
此时，第一材料层62优选形成为，被第一材料层62的上表面和比该上表面靠上侧的沟槽60的侧面划定的部分的纵横比为4以下。另外，省略图35A、35B和图36A、36B中说明的利用CMP法的多晶硅的研磨工序，仅通过利用RIE法的蚀刻处理工序，也能够形成同样的第一材料层62。
接下来，如图39A、39B和图40A、40B所示，进行利用第二材料层63的材料的沟槽60的回填工序。具体而言，氧化硅回填到隔着衬氧化膜61形成有第一材料层62的沟槽60，使其沉积直至完全覆盖硬掩模170为止。氧化硅的沉积例如利用HDP-CVD(High-Density PlasmaChemical Vapor Deposition：高密度等离子体CVD)法或P-CVD(Plasma-Enhanced Chemical Vapor Deposition：等离子体CVD)法进行。优选为HDP-CVD法。由此，形成第二材料层63。
接下来，如图41A、41B和图42A、42B所示，利用CMP法除去第二材料层63的不需要的部分(沟槽60和硬掩模170的开口外的部分)。CMP持续到硬掩模170的表面与第二材料层63的表面(研磨面)成为一面为止。由此，以填满沟槽60和硬掩模170的开口的方式填充第二材料层63。这样，形成包括第一材料层62和第二材料层63的填充膜65。
接下来，如图43A、43B和图44A、44B所示，在存储单元区域53中，通过蚀刻等，从垫氧化膜164上完全除去硬掩模170。接下来在HV-CMOS区域90和MV-CMOS区域120中，在有待形成深n型阱82的区域，将抗蚀剂膜或氧化硅膜等作为掩模(未图示)使用，选择性地注入n型杂质离子。例如，作为n型杂质离子，使用砷(As+)离子或磷(P+)离子。由此，形成深n型阱82。
接下来，在HV-CMOS区域90和LV-CMOS区域140中，分别在有待形成n型基极区域104和深n型阱190的区域，将抗蚀剂膜或氧化硅膜等作为掩模(未图示)使用，选择性地注入n型杂质离子。例如作为n型杂质离子，使用砷(As+)离子或磷(P+)离子。由此，同时形成n型基极区域104和深n型阱190。
接下来，在HV-CMOS区域90中，在有待形成p型基极区域93的区域，将抗蚀剂膜或氧化硅膜等作为掩模(未图示)使用，选择性地注入p型杂质离子。例如作为p型杂质离子，使用硼(B+)离子。由此，形成p型基极区域93。
接下来，如图45A、45B和图46A、46B所示，例如利用CVD法，在半导体衬底52的表面全域(整个区域)，形成硬掩模172。硬掩模172例如由厚度为左右的氮化硅膜形成。形成硬掩模172后，在硬掩模172的表面形成氧化膜173。氧化膜173例如能够利用热氧化法，通过氧化由氮化硅构成的硬掩模172的表面而形成。另外，氧化膜173也可以利用CVD法形成。
接下来，如图47A、47B和图48A、48B所示，例如利用蚀刻，选择性地除去位于存储单元区域53和HV-CMOS区域90上的氧化膜173、硬掩模172和垫氧化膜164。由此，在存储单元区域53和HV-CMOS区域90中，半导体衬底52的表面露出。
接下来，如图49A、49B和图50A、50B所示，在MV-CMOS区域120和LV-CMOS区域140被硬掩模172覆盖的状态下，使半导体衬底52热氧化。由此，在未被硬掩模172覆盖的存储单元区域53和HV-CMOS区域90的半导体衬底52的表面，形成隧道氧化膜87。接下来，在半导体衬底52上，使添加有杂质离子(例如磷(P+)离子)的多晶硅膜165沉积。多晶硅膜165的厚度例如为。
接下来，如图51A、51B和图52A、52B所示，在存储单元区域53中，选择性地除去元件分离部55上的多晶硅膜165。由此，形成与第二材料层63重叠的浮置栅76。
接下来，如图53A、53B和图54A、54B所示，在半导体衬底52上，通过依次叠层氧化硅膜、氮化硅膜和氧化硅膜，形成三层结构的ONO膜86。接下来，在ONO膜86上，形成保护膜176。该保护膜176例如由氮化硅构成，其形成得比覆盖MV-CMOS区域120和LV-CMOS区域140的硬掩模172薄。例如，保护膜176的膜厚为左右。
接下来，进行CMOS区域54的热氧化工序。具体而言，依次进行HV-CMOS区域90、MV-CMOS区域120和LV-CMOS区域140的热氧化。
首先，进行HV-CMOS区域90用的栅极氧化。如图55A、55B和图56A、56B所示，选择性地除去覆盖HV-CMOS区域90的保护膜176、ONO膜86和多晶硅膜165。此时，在MV-CMOS区域120和LV-CMOS区域140中，硬掩模172上的保护膜176、ONO膜86和多晶硅膜165也被除去。接下来，通过除去HV-CMOS区域90的隧道氧化膜87，在HV-CMOS区域90中，半导体衬底52的表面露出。除去隧道氧化膜87时，硬掩模172上的氧化膜173被除去。
接下来，如图57A、57B和图58A、58B所示，在MV-CMOS区域120和LV-CMOS区域140残留有硬掩模172的状态下，使半导体衬底52热氧化。该热氧化例如在900℃～1000℃下进行10分钟～30分钟。由此，在未被硬掩模172、多晶硅膜165和ONO膜86等覆盖的HV-CMOS区域90，同时形成HV-nMOS栅极绝缘膜101和HV-pMOS栅极绝缘膜112。此时，硬掩模172和保护膜176也从表面侧被氧化，在各自的表面部形成氧化硅部分。另外，在本实施方式中，保护膜176的厚度为左右，但是只要是在HV-CMOS区域90的热氧化后，氮化硅的部分残留在保护膜176的下部的结构(即，只要保护膜176被完全氧化，不受表面的氧化硅部分影响)，则也可以更薄。
接下来，对半导体衬底52上供给氟酸(HF)，选择性地除去硬掩模172和保护膜176的表面的氧化硅部分后，通过供给磷酸(H3PO4)，同时除去覆盖MV-CMOS区域120和LV-CMOS区域140的硬掩模172和保护膜176。此时，保护膜176形成得比硬掩模172薄，因此保护膜176的除去所需的蚀刻时间可以比硬掩模172的蚀刻时间短。因此，在硬掩模172除去完成时，能够可靠地结束保护膜176的除去。由此，能够防止在ONO膜86上残留保护膜176。
接下来，进行MV-CMOS区域120用的栅极氧化。具体而言，如图59A、59B和图60A、60B所示，从通过除去硬掩模172露出的MV-CMOS区域120和LV-CMOS区域140，选择性地除去氧化膜164。然后，使在MV-CMOS区域120和LV-CMOS区域140中露出的半导体衬底52的表面热氧化。该热氧化在比HV-CMOS区域90用的栅极氧化低的温度下进行，例如在850℃～950℃下进行5分钟～10分钟。由此，在MV-CMOS区域120，同时形成MV-nMOS栅极绝缘膜127和MV-pMOS栅极绝缘膜135。然后，利用该热氧化，选择性地除去形成于LV-CMOS区域140的绝缘膜166。
接下来，进行LV-CMOS区域140用的栅极氧化。如图61A、61B和图62A、62B所示，使在剩余的LV-CMOS区域140中露出的半导体衬底52表面热氧化，由此，在LV-CMOS区域140，同时形成LV-nMOS栅极绝缘膜147和LV-pMOS栅极绝缘膜155。该热氧化在比MV-CMOS区域120用的栅极氧化更低的温度下进行，例如在700℃～800℃下进行5分钟～10分钟。
接下来，如图63A、63B和图64A、64B所示，在有待形成MV-n型阱131和LV-n型阱151的区域，选择性地注入n型杂质离子。由此，同时形成MV-n型阱131和LV-n型阱151。
接下来，在有待形成MV-p型阱123和LV-p型阱143的区域，选择性地注入p型杂质离子。由此，同时形成MV-p型阱123和LV-p型阱143。
接下来，在半导体衬底52上，使添加有杂质离子(例如磷(P+)离子)的多晶硅膜167沉积。多晶硅膜167的厚度例如为210nm左右。
接着，如图65A、65B和图66A、66B所示，选择性地对该多晶硅膜167进行蚀刻。由此，同时形成控制栅77、HV-nMOS栅极电极102、HV-pMOS栅极电极113、MV-nMOS栅极电极128、MV-pMOS栅极电极136、LV-nMOS栅极电极148和LV-pMOS栅极电极156。即，利用控制栅77的材料，形成CMOS区域4的栅极电极102、113、128、136、148、156。
然后，选择性地除去隧道氧化膜87、HV-nMOS栅极绝缘膜101、HV-pMOS栅极绝缘膜112、MV-nMOS栅极绝缘膜127、MV-pMOS栅极绝缘膜135、LV-nMOS栅极绝缘膜147和LV-pMOS栅极绝缘膜155中的、除了位于上述栅极电极77(76)、102、113、128、136、148、156的正下方的部分以外的部分。
接下来，如图67A、67B和图68A、68B所示，通过向半导体衬底52选择性地注入离子，形成n型源极低浓度层79、n型漏极低浓度层80、HV-n型漂移区域100、HV-p型漂移区域111、MV-n型源极区域124、MV-n型漏极区域125、MV-p型源极区域132、MV-p型漏极区域133、LV-n型源极区域144、LV-n型漏极区域145、LV-p型源极区域152、和LV-p型漏极区域153。
接下来，如图69A、69B和图70A、70B所示，分别在浮置栅76和控制栅77的侧面、以及CMOS区域54的栅极电极102、113、128、136、148、156的侧面，同时形成侧壁78、103、114、129、137、149、157。侧壁78、103、114、129、137、149、157例如利用CVD法，在半导体衬底52的整个面形成氮化硅膜等的绝缘膜后，通过干法蚀刻对该绝缘膜进行蚀刻而形成。
接下来，如图71A、71B和图72A、72B所示，通过向半导体衬底52选择性地注入离子，形成n型源极区域73、n型漏极区域74、HV-n型源极区域94、HV-n型漏极区域95、HV-n型源极接触区域97、HV-n型漏极接触区域98、HV-p型源极区域105、HV-p型漏极区域106、HV-p型源极接触区域108、HV-p型漏极接触区域109、MV-n型源极接触区域130、MV-n型漏极接触区域83、MV-p型源极接触区域138、MV-p型漏极接触区域139、LV-n型源极接触区域150、LV-n型漏极接触区域84、LV-p型源极接触区域158、LV-p型漏极接触区域159。
接下来，分别在控制栅77、HV-nMOS栅极电极102、HV-pMOS栅极电极113、MV-nMOS栅极电极128、MV-pMOS栅极电极136、LV-nMOS栅极电极148和LV-pMOS栅极电极156、n型源极区域73、n型漏极区域74、HV-n型源极接触区域97、HV-n型漏极接触区域98、HV-p型源极接触区域108、HV-p型漏极接触区域109、MV-n型源极接触区域130、MV-n型漏极接触区域83、MV-p型源极接触区域138、MV-p型漏极接触区域139、LV-n型源极接触区域150、LV-n型漏极接触区域84、LV-p型源极接触区域158和LV-p型漏极接触区域159的表面，形成硅化物(silicide)。
然后，如图27A、27B和图28A、28B所示，形成层间绝缘膜160后，形成各种接触塞163和配线161。接下来，以包覆存储单元区域53和CMOS区域54中的层间绝缘膜160和各配线161的方式，形成有氮化硅等绝缘材料构成的表面保护膜168，在表面保护膜168形成使各电极作为引线键合用的垫露出的开口(未图示)。
经过以上的工序，能够得到具有如图26A、26B～图28A、28B所示的存储单元区域53和CMOS区域54的半导体器件51。另外，层间绝缘膜160也可以叠层有多层。
如上所述，在该第二参考例中，在形成于半导体衬底52的沟槽60中，直至其深度方向中途部，填充有第一材料层62。因此，有待填充第二材料层63的沟槽60的纵横比能够设定为比填充第一材料层62时的沟槽60的纵横比低。
即，无论形成有何种纵横比的沟槽60，均能够利用第一材料层62调整填充第二材料层63时的沟槽60的纵横比。
另外，能够调整被第一材料层62的上表面和比该上表面靠上侧的所述沟槽60的侧面划定的部分的纵横比，因此能够在能够有效地抑制空洞型缺陷的发生的范围内填充第二材料层63。其结果是，能够有效地抑制该空洞型缺陷所导致的元件分离部55的漏电流的产生。
另外，能够抑制元件分离部55的漏电流的产生，因此能够在存储单元区域53以及HV-CMOS区域90、MV-CMOS区域120和LV-CMOS区域140的各个区域，形成可靠性高的半导体元件区域。
以上，对本发明的第一参考例和第二参考例进行了说明，但是该参考例也能够以其他的方式实施。
例如，也可以采用反转了半导体器件51、201的各半导体部分的导电型的结构。例如，在半导体器件51、201中也可以是，p型部分为n型，n型的部分为p型。因此，构成存储单元53、2的MOSFET如上所述既可以是p型MOSFET，也可以是n型MOSFET。
另外，以由两层结构构成的填充膜65、34为一例进行了说明，但是只要是互不相同的材料层的叠层结构，填充膜65、34例如也可以是三层、四层及其以上的多层结构。例如，也可以采用依次叠层有多晶硅层、氮化硅(SiN)层和氧化硅(SiO2)层的三层结构。
另外，在存储单元53、2和CMOS区域54的周围，也可以设定有形成有电荷泵、齐纳二极管、MIS晶体管等各种元件的周边电路区域。
另外，根据第一参考例和第二参考例的内容，除权利要求书中所记载的发明外，还能够抽取如下所述的特征。
(第1方面)
一种半导体器件，其包括：
选择性地具有半导体元件的半导体衬底；和
形成于上述半导体衬底且在上述半导体元件用的区域划分出有源区域的元件分离部，
上述元件分离部包括：形成于上述半导体衬底的沟槽；隔着绝缘膜填充至上述沟槽的深度方向中途部的第一材料层；和填充于上述沟槽的上述第一材料层之上的部分的、与上述第一材料层不同的第二材料层。
根据该结构，在形成于半导体基板的沟槽内填充第一材料层，直至达到其深度方向中途部。因此，有待填充第二材料层的沟槽的纵横比能够被设定为比填充第一材料层时的沟槽的纵横比低。即，无论形成有何种纵横比的沟槽，均能够利用第一材料层调整填充第二材料层时的沟槽的纵横比。
由此，能够抑制在元件分离部中产生空洞型缺陷，并且能够将第一材料层和第二材料层填充沟槽而形成元件分离部。其结构是能够有效地抑制该空洞型缺陷所导致的元件分离部的漏电流的产生。
(第2方面)
如第1方面所述的半导体器件，其中，被上述第一材料层的上表面和比该上表面靠上侧的上述沟槽的侧面所划定(界定)的部分的纵横比为4以下。
在该结构中，通过调整被第一材料层的上表面和比该上表面靠上侧的所述沟槽的侧面所划定的部分的纵横比，而能够在能够有效地抑制空洞型缺陷的发生的范围内填充第二材料层。其结果是，能够有效地抑制该空洞型缺陷所导致的元件分离部的漏电流的产生。
(第3方面)
如第1方面或第2方面所述的半导体器件，其中，上述元件分离部包括STI(Shallow Trench Isolation(浅沟槽隔离))结构。
(第4方面)
如第3方面所述的半导体器件，其中，上述沟槽的纵横比为4以上。
(第5方面)
如第3方面或第4方面所述的半导体器件，其中，上述沟槽的深度为50nm～500nm。
在该结构中，能够利用第一材料层调整填充第二材料层时的沟槽的纵横比，因此，即使是在形成如第3～第5方面所示的由具有高纵横比的沟槽沟槽的STI结构的情况下，也能够良好地填充第二材料层。
(第6方面)
如第1～第5方面中的任一方面所述的半导体器件，其中，上述沟槽形成为相其深度方向去变窄的锥状。
(第7方面)
如第1～第6方面中的任一方面所述的半导体器件，其中，上述第一材料层由多晶硅构成，上述第二材料层由氧化硅构成。
在该结构中，第一材料层使用填充性优异的多晶硅，由此能够将第一材料层良好地填充于沟槽。
(第8方面)
如第1～第7方面中的任一方面所述的半导体器件，其中，上述半导体元件包括非易失性存储器。
(第9方面)
如第1～第8方面中的任一项所述的半导体器件，其中，上述半导体元件包括CMOS晶体管。
在该结构中，能够有效地抑制元件分离部的漏电流的产生，因此如第8方面和第9方面所示，能够实现具有可靠性高的半导体元件的半导体器件。
(第10方面)
一种半导体器件的制造方法，其包括：
以在半导体衬底的半导体元件用的区域划分出有源区域的方式，在上述半导体衬底形成沟槽的工序；
隔着绝缘膜填充第一材料层，直至达到上述沟槽的深度方向中途部为止的工序；和
在上述沟槽的上述第一材料层上的部分填充第二材料层的工序。
根据该方法，能够制造起到与第1方面的半导体器件中描述的效果同样的效果的半导体器件。
(第11方面)
如第10方面所述的半导体器件的制造方法，其中，
填充上述第一材料层的工序包括：以被上述第一材料层的上表面和比该上表面靠上侧的上述沟槽的侧面划定的部分的纵横比为4以下的方式，在上述沟槽中填充上述第一材料层的工序。
根据该方法，能够制造起到与第2方面的半导体器件中描述的效果同样的效果的半导体器件。
(第12方面)
如第10或第11方面所述的半导体器件的制造方法，其中，
填充上述第一材料层的工序包括：以填满上述沟槽的方式，填充上述第一材料层后，以该第一材料层的上表面比上述半导体衬底的表面低的方式，在上述沟槽的深度方向对该第一材料层进行蚀刻的工序。
在该方法中，通过调节蚀刻的条件，能够简单地控制有待填充第二材料层的部分(被上述第一材料层的上表面和比该上表面靠上侧的上述沟槽的侧面划定的部分)的纵横比。
(第13方面)
如第10～第12方面中的任一方面所述的半导体器件的制造方法，其特征在于：
形成上述第一材料层的工序包括：利用减压CVD(Chemical VaporDeposition：化学气相沉积)法填充多晶硅材料的工序。
(第14方面)
如第10～第13方面中的任一方面所述的半导体器件的制造方法，其中，形成上述第二材料层的工序包括：利用HDP(High DensityPlasma：高密度等离子体)法填充氧化硅的工序。
(第15方面)
如第10～第14方面中的任一方面所述的半导体器件的制造方法，其中，上述半导体器件的制造方法包括：在形成上述第一材料层之前，通过使上述沟槽的内表面热氧化而形成上述绝缘膜的工序。
<第二实施方式>
图73A、73B和图74A、74B是本发明的第二实施方式的半导体器件301的截面图。图73A与图26A的切断面线A1-A1对应，图73B与图26A的切断面线B1-B1对应。图74A与图26B的切断面线A2-A2对应，图74B与图26B的切断面线B2-B2对应。图73A、73B和图74A、74B各图中，对其与上述的图27A、27B和图28A、28B之间彼此对应的元素标注相同的附图标记而表示。
在半导体器件301中，各沟槽10的深度例如为0.13μm～0.16μm。由此，各沟槽10的纵横比(沟槽10的深度/沟槽10的宽度)为1.30～1.77。另外，沟槽10的宽度在该第二实施方式中定义为沟槽10的开口端的宽度。
在该沟槽10，填充有填充绝缘膜302。填充绝缘膜302一体地包括：由氧化硅(SiO2)构成，收纳于沟槽10内的填充部303、和形成在沟槽10外，比半导体衬底52的表面向上方突出的突出部304。
突出部304在截面视图中，形成为与半导体衬底52的表面垂直地突出的四边形，具有与半导体衬底52的表面平行的顶面(平坦面)和垂直的侧面。另外，突出部304的突出量例如以半导体衬底52的表面为基准，为0.09μm～0.17μm。具备这种突出部304的填充绝缘膜302的纵横比(填充部303和突出部304的总计高度/沟槽10的宽度)为2.3～3.67。
因此，用沟槽10划分的有源区域56被相邻的突出部304夹着，成为与突出部304的顶面和半导体衬底52的表面的高低差对应的深度的凹处。在各凹处(有源区域56)，形成有浮置栅76。浮置栅76以其表面与填充绝缘膜302的突出部304的侧面紧贴的方式填充于由凹处构成的有源区域56，进而比突出部304更向上方突出。浮置栅76的突出部分经加工使得其侧面全域与突出部304的侧面成为同一平面，以免与填充绝缘膜302的突出部304重叠。
接下来，参照图75A、75B～图112A、112B，对半导体器件1的制造工序进行说明。
图75A、75B～图112A、112B是用于按工序顺序说明半导体器件301的制造方法的一部分的截面图。在图75A、75B～图112A、112B中，如图75A、75B、图77A、77B、图79A、79B那样，奇数序号的附图表示存储单元区域53的工序，如图76A、76B、图78A、78B、图80A、80B那样，偶数序号的附图表示CMOS区域54的工序。
为了制造半导体器件301，如图75A、75B和图76A、76B所示，例如利用热氧化法，在半导体衬底52的表面形成垫氧化膜164，然后，例如利用CVD法，在垫氧化膜164上，形成硬掩模170。垫氧化膜164的厚度例如为10nm左右。另外，硬掩模170例如由厚度为175nm左右的氮化硅膜形成。此时，硬掩模170的厚度设定成，沟槽60和后述的开口305相加后的空间的纵横比为2.3～3.67。
接下来，如图77A、77B和图78A、78B所示，为了在有待形成沟槽60的区域选择性地形成开口305，对硬掩模170和垫氧化膜164选择性地进行蚀刻。而且，经由该开口305向半导体衬底52供给蚀刻气体。蚀刻气体从该开口305向半导体衬底52的深度方向前进，在存储单元区域53和CMOS区域54同时形成截面视图为锥状的沟槽60。
接下来，如图79A、79B以及图80A、80B所示那样，通过氧化硅306的沉积回填该沟槽60。氧化硅306的沉积例如通过P-CVD(Plasma-Enhanced Chemical Vapor Deposition：等离子体CVD)法、或HDP-CVD(High-Density Plasma Chemical Vapor Deposition：高密度等离子体CVD)法进行。优选采用HDP-CVD法。沟槽60和硬掩模170的开口305被氧化硅306回填，进而硬掩模170完全被氧化硅306覆盖。
接下来，如图81A、81B和图82A、82B所示，利用CMP(ChemicalMechanical Polishing：化学机械研磨)法，将该氧化硅306的不需要的部分(沟槽60和硬掩模170的开口305外的部分)研磨而除去。该研磨持续到硬掩模170的表面与填充氧化膜的表面(掩模面)成为一面为止。由此，以填满沟槽60和硬掩模170的开口305的方式填充填充绝缘膜302。在该填充绝缘膜302中，被垫氧化膜164和硬掩模170夹着的部分成为突出部304。另外，在本工序中，为了均匀且一致地向沟槽60内填充氧化硅，例如也可以交替反复进行利用RIE(Reactive IonEtching：反应性离子蚀刻)法的薄膜化和利用P-CVD法或HDP-CVD法的沉积，使氧化硅沉积。
接下来，如图83A、83B～图88A、88B所示，进行与图43A、43B～图48A、48B同样的工序。
接下来，如图89A、89B和图90A和90B所示，在MV-CMOS区域120和LV-CMOS区域140被硬掩模172覆盖的状态下，使半导体衬底52热氧化。由此，在未被硬掩模172覆盖的存储单元区域53和HV-CMOS区域90的半导体衬底52的表面，形成隧道氧化膜87。接下来，在半导体衬底52上，使添加有杂质离子(例如磷(P+)离子)的多晶硅膜165沉积。多晶硅膜165以充满由凹处构成的有源区域56并且覆盖填充绝缘膜302的方式形成。
接下来，如图91A、91B和图92A、92B所示，从多晶硅膜165的表面露出的状态，即多晶硅膜165的表面未被任何膜覆盖的状态开始，利用CMP法，将多晶硅膜165的不需要的部分(覆盖填充绝缘膜302的部分)研磨除去。该研磨持续到填充绝缘膜302的突出部304的顶面与多晶硅165的表面(研磨面)成一面为止。由此，在由被突出部304包围的凹处构成的有源区域56，填充浮置栅76。
接下来，如图93A、93B和图94A、94B所示，通过以一致的厚度选择性地从表面除去填充绝缘膜302的突出部304，经调节使突出部304变薄。突出部304的除去量例如设定成，该处理后剩余的填充绝缘膜302的纵横比为2.3～3.67。通过使突出部304变薄，由此在相邻的浮置栅76之间，形成与浮置栅76的顶面和突出部304的顶面的高低差对应的深度的凹处。接下来，在半导体衬底52上，通过依次叠层氧化硅膜、氮化硅膜和氧化硅膜，形成三层结构的ONO膜86。接下来，在ONO膜86上，形成保护膜176。该保护膜176例如由氮化硅构成，其形成得比覆盖MV-CMOS区域120和LV-CMOS区域140的硬掩模172薄。例如，保护膜176的膜厚为左右。
然后，如图95A、95B～图112A、112B所示，进行与图55A、55B～图72A、72B同样的工序，由此得到如图73A、73B和图74A、74B所示的存储单元区域53和CMOS区域54的半导体器件301。
根据以上的方法，如图75A、75B和图76A、76B所示，从未对该半导体衬底52实施离子注入等任何的加工处理的状态开始，进行形成沟槽60和填充绝缘膜302的工序。因此，能够防止，在形成由沟槽60和填充绝缘膜302沟槽的STI结构前，半导体衬底52中产生微小的缺陷。因此，能够形成良好的STI结构，因此能够改善成品率。
另外，如图77A、77B和图78A、78B所示，形成填充绝缘膜302用的沟槽60时，不使电极材料介于硬掩模170与半导体衬底52之间，因此与使电极材料介于硬掩模170与半导体衬底52之间的情况相比，能够减小包含该硬掩模170的开口305在内的沟槽60的纵横比。另外，如图73A、73B所示，不需要使浮置栅76与填充绝缘膜302的突出部304重叠，因此在设计沟槽60的宽度时，不必预料浮置栅76的重叠部分的宽度而加宽沟槽宽度。因此，能够对沟槽60进行微细加工，而且还能够提高填充绝缘膜302的填充性。其结果是，如本第二实施方式所示，能够形成纵横比为2.3～3.67的填充绝缘膜302。
另外，不使浮置栅76与填充绝缘膜302的突出部304重叠，其结果是，在浮置栅76与填充绝缘膜302之间没有形成台阶。其结果是，能够有效地防止填充填充绝缘膜302时产生弱点或空洞型缺陷(void)。
另外，如图91A、91B和图92A、92B所示，通过从多晶硅膜165的表面未被任何膜覆盖的状态起进行研磨而形成由单一层构成的浮置栅76，因此不必进行多次的用于形成浮置栅76的研磨工序。因此，不需要进行研磨装置间的移送，而且形成浮置栅76时的研磨条件的设定也只需要进行一次，因此能够使制造工序变简单。另外，不需要进行研磨装置间的移送，因此还能够减少颗粒向半导体衬底52(晶片)表面的附着。
另外，如图89A、89B～图92A、92B所示，除去硬掩模170后，填充于该硬掩模170曾所处的由凹处构成的有源区域56的多晶硅膜165成为浮置栅76，因此，在图75A、75B和图76A、76B的工序中仅通过调整硬掩模170的厚度，就能够简单地调整浮置栅76的高度。
另外，利用CVD法的多晶硅165的沉积工序只需要一个工序，因此在形成浮置栅76时，不必将半导体衬底52多次地搬入CVD装置或从中取出。因此，不必考虑多晶硅膜165不必要地被氧化，不再需要进行将半导体衬底52低温地插入到CVD装置等的特殊的准备。其结果是能够减轻对CVD装置的负担。
而且，利用上述方法制造的半导体器件301中，如图73A、73B所示，浮置栅76由跨n型源极区域73和n型漏极区域74的单一层构成，因此能够实现小的单元尺寸。
另外，如图73A、73B所示，浮置栅76不与填充绝缘膜302的突出部304重叠，因此能够加宽隔着填充膜302相邻的浮置栅76间的距离。由此，相邻的浮置栅76间的寄生电容能够减小，因此能够减小浮置栅76间的耦合的影响所致的阈值变动。即，反而言之，若浮置栅76与突出部304重叠，则会接近相邻的浮置栅76，因此必然导致浮置栅76间的距离拉近。因此，上述寄生电容有增加的趋势。
以上，对本发明的第二实施方式进行了说明，但本发明也可以以其他的方式实施。
例如，在上述的第二实施方式中，也可以采用反转了半导体器件301的各半导体部分的导电型的结构。例如，在半导体器件301中也可以是，p型部分为n型，n型的部分为p型。

Claims (20)

1.一种半导体器件，其特征在于，包括：
半导体衬底；
将所述半导体衬底分离为多个有源区域的条状的沟槽；
具有从所述半导体衬底突出的突出部且被填充于所述沟槽内的填充膜；
第二导电型的源极区域和漏极区域，该第二导电型的源极区域和漏极区域是在所述有源区域中沿所述沟槽的长度方向相互隔开间隔而形成的一对区域，在所述源极区域与漏极区域之间的区域提供第一导电型的沟道区域；和
浮置栅，其由跨所述源极区域和所述漏极区域的单一层构成，并且以与所述突出部不重叠的方式超过所述突出部而突出，其中，
所述填充膜的纵横比为2.3～3.67。
2.如权利要求1所述的半导体器件，其特征在于，包括：
形成在所述半导体衬底的表面部的n型阱区域，
所述源极区域和所述漏极区域分别为形成在所述n型阱区域的p型源极区域和p型漏极区域，
所述沟道区域是由所述n型阱区域的一部分构成的n型沟道区域。
3.如权利要求1所述的半导体器件，其特征在于：
沿所述沟槽的宽度方向的所述浮置栅的第一宽度W1和沿所述沟槽的长度方向的所述浮置栅的第二宽度W2均为100nm以下。
4.如权利要求1所述的半导体器件，其特征在于：
所述浮置栅由多晶硅构成。
5.如权利要求1所述的半导体器件，其特征在于：
所述突出部的突出量为0.09μm～0.17μm。
6.如权利要求1所述的半导体器件，其特征在于：
所述填充膜为填充绝缘膜。
7.如权利要求1所述的半导体器件，其特征在于，还包括：
形成在所述沟槽的内表面的绝缘膜，
所述填充膜包括：
隔着所述绝缘膜填充至所述沟槽的深度方向中途部的第一材料层；和
填充于所述沟槽的所述第一材料层之上的部分的、与所述第一材料层不同的第二材料层。
8.如权利要求1所述的半导体器件，其特征在于：
所述沟槽的深度为0.13μm～0.16μm。
9.如权利要求1所述的半导体器件，其特征在于：
所述沟槽的纵横比为1.30～1.77。
10.如权利要求1所述的半导体器件，其特征在于：
所述沟槽形成为向其深度方向去宽度变窄的锥状。
11.如权利要求1所述的半导体器件，其特征在于，还包括：
形成在所述有源区域的半导体元件。
12.如权利要求11所述的半导体器件，其特征在于：
所述半导体元件包括CMOS晶体管。
13.一种半导体器件的制造方法，其特征在于，包括：
在半导体衬底上，与所述半导体衬底之间不隔着电极材料形成选择性地具有条状的多个开口的蚀刻掩模的工序；
经由所述蚀刻掩模的开口对所述半导体衬底进行蚀刻，形成将所述半导体衬底分离为多个有源区域的沟槽的工序；
以从所述沟槽的底部回填至所述蚀刻掩模的上表面的方式供给膜材料，将具有从所述半导体衬底突出了所述蚀刻掩模的厚度的突出部的填充膜填充到所述沟槽的工序；
通过除去所述蚀刻掩模，使被所述突出部包围的所述有源区域露出，将电极材料填充至该有源区域，并使覆盖剩余的所述填充膜的电极材料沉积的工序；
通过从所述电极材料露出的状态起对所述电极材料进行研磨，直至所述电极材料的最上面成为与所述填充膜的突出部的顶面相同的高度为止，在所述有源区域形成由所述电极材料构成的浮置栅的工序；
通过选择性地除去所述填充膜的所述突出部，在相邻的所述浮置栅间形成凹处的工序；
沿着所述沟槽的长度方向选择性地除去所述浮置栅，使由所述半导体衬底的一部分构成的一对第一区域和第二区域相互隔开间隔露出，并在所述第一区域与所述第二区域之间的区域形成第一导电型的沟道区域的工序；和
通过将第二导电型杂质供给至所述第一区域和所述第二区域，在所述第一区域形成源极区域，在所述第二区域形成漏极区域的工序。
14.如权利要求13所述的半导体器件的制造方法，其特征在于：
在形成所述蚀刻掩模的工序中，对所述蚀刻掩模的厚度进行设定，使形成所述填充膜时的所述沟槽和所述开口相加的空间的纵横比为2.3～3.67。
15.如权利要求13所述的半导体器件的制造方法，其特征在于：
在形成所述凹处的工序中，对所述突出部的除去量进行设定，使所述填充膜的纵横比为2.3～3.67。
16.如权利要求13所述的半导体器件的制造方法，其特征在于，包括：
在所述电极材料的沉积前，通过供给n型杂质，在所述有源区域形成n型阱区域的工序，
所述沟道区域为由所述n型阱区域的一部分构成的n型沟道区域，
形成所述源极区域和所述漏极区域的工序包括：通过供给p型杂质，形成p型源极区域和p型漏极区域的工序。
17.如权利要求13所述的半导体器件的制造方法，其特征在于：
形成所述沟槽的工序包括：对所述沟槽的间距进行设定，使相邻的所述沟槽的第一宽度W1为100nm以下的工序，
选择性地除去所述浮置栅的工序包括：对所述浮置栅的间距进行设定，使所述第一区域与所述第二区域之间残留的所述浮置栅沿所述沟槽的长度方向的第二宽度W2为100nm以下的工序。
18.如权利要求13所述的半导体器件的制造方法，其特征在于：
形成所述浮置栅的工序包括：通过CMP法对所述电极材料进行研磨的工序。
19.如权利要求13所述的半导体器件的制造方法，其特征在于：
形成所述填充膜的工序包括：通过高密度等离子体CVD法供给绝缘材料的工序。
20.如权利要求13所述的半导体器件的制造方法，其特征在于：
所述蚀刻掩模由氮化硅膜构成。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107946370A (zh) * 2017-11-22 2018-04-20 上海华力微电子有限公司 一种具有高耦合率的闪存单元结构及制备方法
CN110875324A (zh) * 2018-08-29 2020-03-10 台湾积体电路制造股份有限公司 具有增强浮置栅极的闪速存储器结构及其形成方法
CN112563287A (zh) * 2019-09-10 2021-03-26 铠侠股份有限公司 半导体装置及半导体装置的制造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160181435A1 (en) * 2014-12-22 2016-06-23 Wafertech, Llc Floating gate transistors and method for forming the same
US9853034B2 (en) 2016-04-05 2017-12-26 Texas Instruments Incorporated Embedded memory with enhanced channel stop implants
US9893070B2 (en) 2016-06-10 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method therefor
US10026728B1 (en) 2017-04-26 2018-07-17 Semiconductor Components Industries, Llc Semiconductor device having biasing structure for self-isolating buried layer and method therefor
CN108962899B (zh) * 2017-05-26 2021-12-17 智瑞佳（苏州）半导体科技有限公司 一种多次可编程(mtp)存储单元结构及其制作方法
CN108717931A (zh) * 2018-05-23 2018-10-30 武汉新芯集成电路制造有限公司 一种改善浮栅缺陷的方法及半导体结构
DE102019117751A1 (de) 2018-08-29 2020-03-05 Taiwan Semiconductor Manufacturing Co. Ltd. Flash-speicher-struktur mit verbessertem floating-gate
TWI694447B (zh) * 2019-08-23 2020-05-21 卡比科技有限公司 非揮發式記憶體
US12245421B2 (en) 2022-04-21 2025-03-04 Nanya Technology Corporation Semiconductor device with bit line contacts of different pitches
TWI833245B (zh) * 2022-04-21 2024-02-21 南亞科技股份有限公司 具有不同位元線接觸點之半導體元件的製備方法
TWI892785B (zh) * 2024-08-05 2025-08-01 聯華電子股份有限公司 內連線結構及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100691018B1 (ko) * 2006-04-18 2007-03-09 주식회사 하이닉스반도체 리세스 채널을 갖는 반도체 소자 및 그의 제조방법
US20110057239A1 (en) * 2009-09-07 2011-03-10 Elpida Memory, Inc. Semiconductor device and manufacturing method thereof
CN102479803A (zh) * 2010-11-30 2012-05-30 尔必达存储器株式会社 半导体器件及其形成方法

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5898943A (ja) 1981-12-09 1983-06-13 Nec Corp 半導体装置の製造方法
JPS61220353A (ja) 1985-03-26 1986-09-30 Toshiba Corp 半導体装置の製造方法
JPH11103033A (ja) 1997-09-29 1999-04-13 Sony Corp 不揮発性半導体記憶装置の製造方法
JP2000200841A (ja) 1999-01-07 2000-07-18 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
US6140182A (en) * 1999-02-23 2000-10-31 Actrans System Inc. Nonvolatile memory with self-aligned floating gate and fabrication process
JP4708522B2 (ja) 1999-11-19 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2001160618A (ja) 1999-12-01 2001-06-12 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2002198525A (ja) * 2000-12-27 2002-07-12 Toshiba Corp 半導体装置及びその製造方法
JP2003007869A (ja) 2001-06-26 2003-01-10 Fujitsu Ltd 半導体装置及びその製造方法
DE10145492B4 (de) * 2001-09-14 2004-11-11 Novaled Gmbh Elektrolumineszente Lichtemissionseinrichtung, insbesondere als Weißlichtquelle
JP2003158177A (ja) 2001-11-20 2003-05-30 Sharp Corp 半導体装置およびその製造方法
KR100466197B1 (ko) 2002-07-18 2005-01-13 주식회사 하이닉스반도체 플래시 메모리 셀 및 그 제조방법
KR100476934B1 (ko) 2002-10-10 2005-03-16 삼성전자주식회사 트렌치 소자분리막을 갖는 반도체소자 형성방법
JP3947135B2 (ja) 2003-05-30 2007-07-18 株式会社東芝 不揮発性半導体記憶装置
JP2004363486A (ja) * 2003-06-06 2004-12-24 Renesas Technology Corp トレンチ分離を有する半導体装置およびその製造方法
US7015086B2 (en) * 2004-02-05 2006-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a shallow trench-deep trench isolation region for a BiCMOS/CMOS technology
KR20060012695A (ko) 2004-08-04 2006-02-09 삼성전자주식회사 반도체 장치의 제조 방법
JP2006059842A (ja) 2004-08-17 2006-03-02 Sony Corp 半導体装置及びその製造方法
JP2006093502A (ja) 2004-09-27 2006-04-06 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
US20060134882A1 (en) * 2004-12-22 2006-06-22 Chartered Semiconductor Manufacturing Ltd. Method to improve device isolation via fabrication of deeper shallow trench isolation regions
US7491964B2 (en) * 2005-01-17 2009-02-17 International Business Machines Corporation Nitridation of STI fill oxide to prevent the loss of STI fill oxide during manufacturing process
JP4734019B2 (ja) 2005-04-26 2011-07-27 株式会社東芝 半導体記憶装置及びその製造方法
KR100694973B1 (ko) 2005-04-28 2007-03-14 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
US7679130B2 (en) * 2005-05-10 2010-03-16 Infineon Technologies Ag Deep trench isolation structures and methods of formation thereof
JP2006344809A (ja) 2005-06-09 2006-12-21 Toshiba Corp 半導体装置及びその製造方法
JP2006344900A (ja) 2005-06-10 2006-12-21 Toshiba Corp 半導体装置
KR100669103B1 (ko) 2005-06-28 2007-01-15 삼성전자주식회사 플래시 메모리 장치의 제조 방법
KR100745609B1 (ko) * 2005-09-02 2007-08-02 삼성전자주식회사 비휘발성 메모리 및 그 형성 방법
KR101088061B1 (ko) * 2005-10-24 2011-11-30 삼성전자주식회사 플로팅 게이트를 갖는 비휘발성 기억 소자 및 그 형성 방법
JP4928890B2 (ja) 2005-10-14 2012-05-09 株式会社東芝 不揮発性半導体記憶装置
KR100684888B1 (ko) * 2005-11-11 2007-02-20 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조방법
JP2007180150A (ja) 2005-12-27 2007-07-12 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
KR100678645B1 (ko) * 2006-01-13 2007-02-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP4746468B2 (ja) 2006-04-14 2011-08-10 株式会社東芝 半導体装置
KR100803576B1 (ko) * 2006-06-14 2008-02-15 주식회사 인피트론 지방줄기세포 및 지방세포를 포함한 이식용 조성물
JP2008028098A (ja) 2006-07-20 2008-02-07 Toshiba Corp 半導体装置の側壁修復方法および半導体装置
KR100766232B1 (ko) 2006-10-31 2007-10-10 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조 방법
US7799632B2 (en) * 2006-12-27 2010-09-21 Texas Instruments Incorporated Method of forming an isolation structure by performing multiple high-density plasma depositions
US7648915B2 (en) * 2007-01-12 2010-01-19 Micron Technology, Inc. Methods of forming semiconductor constructions, and methods of recessing materials within openings
US7948021B2 (en) 2007-04-27 2011-05-24 Kabushiki Kaisha Toshiba Semiconductor memory device and method of fabricating the same
JP2009252820A (ja) 2008-04-02 2009-10-29 Chubu Toshiba Engineering Kk 半導体装置の製造方法
JP2010103228A (ja) 2008-10-22 2010-05-06 Toshiba Corp 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
JP5841306B2 (ja) 2009-05-08 2016-01-13 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2010153904A (ja) 2010-03-04 2010-07-08 Renesas Technology Corp 半導体装置
JP2010177694A (ja) 2010-04-07 2010-08-12 Renesas Electronics Corp 半導体装置
JP2010219543A (ja) 2010-04-27 2010-09-30 Toshiba Corp 半導体装置
JP2012146750A (ja) 2011-01-07 2012-08-02 Toshiba Corp 半導体記憶装置およびその製造方法
JP5731858B2 (ja) * 2011-03-09 2015-06-10 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及び半導体装置の製造方法
JP2013008840A (ja) 2011-06-24 2013-01-10 Renesas Electronics Corp 半導体装置およびその製造方法
JP2013080861A (ja) * 2011-10-05 2013-05-02 Toshiba Corp 半導体装置
KR20130042352A (ko) 2011-10-18 2013-04-26 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 제조 방법
JP2013254815A (ja) * 2012-06-06 2013-12-19 Ps4 Luxco S A R L 半導体装置およびその製造方法
JP5820353B2 (ja) * 2012-08-20 2015-11-24 株式会社東芝 半導体記憶装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100691018B1 (ko) * 2006-04-18 2007-03-09 주식회사 하이닉스반도체 리세스 채널을 갖는 반도체 소자 및 그의 제조방법
US20110057239A1 (en) * 2009-09-07 2011-03-10 Elpida Memory, Inc. Semiconductor device and manufacturing method thereof
CN102479803A (zh) * 2010-11-30 2012-05-30 尔必达存储器株式会社 半导体器件及其形成方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107946370A (zh) * 2017-11-22 2018-04-20 上海华力微电子有限公司 一种具有高耦合率的闪存单元结构及制备方法
CN110875324A (zh) * 2018-08-29 2020-03-10 台湾积体电路制造股份有限公司 具有增强浮置栅极的闪速存储器结构及其形成方法
TWI723390B (zh) * 2018-08-29 2021-04-01 台灣積體電路製造股份有限公司 具有增強的浮動閘極的快閃記憶體結構及其製造方法
CN110875324B (zh) * 2018-08-29 2023-10-13 台湾积体电路制造股份有限公司 具有增强浮置栅极的闪速存储器结构及其形成方法
CN112563287A (zh) * 2019-09-10 2021-03-26 铠侠股份有限公司 半导体装置及半导体装置的制造方法
CN112563287B (zh) * 2019-09-10 2023-12-22 铠侠股份有限公司 半导体装置及半导体装置的制造方法

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US20150279848A1 (en) 2015-10-01
US20140353737A1 (en) 2014-12-04
US9425203B2 (en) 2016-08-23

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